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特開2023-117894アナログデジタル変換器、イメージセンサ及びアナログデジタル変換方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023117894
(43)【公開日】2023-08-24
(54)【発明の名称】アナログデジタル変換器、イメージセンサ及びアナログデジタル変換方法
(51)【国際特許分類】
H03M 1/56 20060101AFI20230817BHJP
【ＦＩ】
H03M1/56
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022020699
(22)【出願日】2022-02-14
(71)【出願人】
【識別番号】516205214
【氏名又は名称】株式会社テックイデア
(74)【代理人】
【識別番号】110003753
【氏名又は名称】弁理士法人シエル国際特許事務所
(74)【代理人】
【識別番号】100173646
【弁理士】
【氏名又は名称】大森 桂子
(72)【発明者】
【氏名】松澤 昭
(72)【発明者】
【氏名】野原 正也
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA09
5J022BA02
5J022CB08
5J022CE05
5J022CF01
(57)【要約】
【課題】広いダイナミックレンジを、低電圧で実現することのできるアナログデジタル変換器、イメージセンサ及びアナログデジタル変換方法を提供する。
【解決手段】比較器１２０は、被変換アナログ信号の信号電圧としきい値電圧とを比較し、信号電圧がしきい値電圧より大きい場合は、被変換アナログ信号を第１容量Ｃａにサンプリングした後に、第１容量Ｃａに保存された信号電圧と、フルスケールの電圧範囲を上昇又は下降する参照電圧と、の比較を行い、信号電圧が前記しきい値電圧より小さい場合は、比較器１２０に入力される被変換アナログ信号の信号電圧と、一部の電圧範囲を上昇又は下降する参照電圧と、の比較を行う。カウンタ１３０等の時間デジタル変換器は比較器１２０の比較結果に基づいて、クロックによる時間計測を開始及び停止し、計測した時間情報を被変換アナログ信号の変換デジタル信号として出力する。
【選択図】図１
【解決手段】比較器１２０は、被変換アナログ信号の信号電圧としきい値電圧とを比較し、信号電圧がしきい値電圧より大きい場合は、被変換アナログ信号を第１容量Ｃａにサンプリングした後に、第１容量Ｃａに保存された信号電圧と、フルスケールの電圧範囲を上昇又は下降する参照電圧と、の比較を行い、信号電圧が前記しきい値電圧より小さい場合は、比較器１２０に入力される被変換アナログ信号の信号電圧と、一部の電圧範囲を上昇又は下降する参照電圧と、の比較を行う。カウンタ１３０等の時間デジタル変換器は比較器１２０の比較結果に基づいて、クロックによる時間計測を開始及び停止し、計測した時間情報を被変換アナログ信号の変換デジタル信号として出力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
被変換アナログ信号と、時間とともに電圧を上昇又は下降させる参照電圧と、が入力され、前記被変換アナログ信号の信号電圧と前記参照電圧を比較する比較器と、
前記比較器の比較結果に基づいて、クロックによる時間計測を開始及び停止し、計測した時間情報を被変換アナログ信号の変換デジタル信号として出力する時間デジタル変換器と、を備えるアナログデジタル変換器であって、
前記比較器は、前記被変換アナログ信号の信号電圧としきい値電圧とを比較し、前記信号電圧が前記しきい値電圧より大きい場合は、前記被変換アナログ信号を容量にサンプリングした後に、前記容量に保存された前記信号電圧と、フルスケールの電圧範囲を上昇又は下降する前記参照電圧と、の比較を行い、前記信号電圧が前記しきい値電圧より小さい場合は、前記比較器に入力される前記被変換アナログ信号の信号電圧と、一部の電圧範囲を上昇又は下降する前記参照電圧と、の比較を行う
アナログデジタル変換器。
前記比較器の比較結果に基づいて、クロックによる時間計測を開始及び停止し、計測した時間情報を被変換アナログ信号の変換デジタル信号として出力する時間デジタル変換器と、を備えるアナログデジタル変換器であって、
前記比較器は、前記被変換アナログ信号の信号電圧としきい値電圧とを比較し、前記信号電圧が前記しきい値電圧より大きい場合は、前記被変換アナログ信号を容量にサンプリングした後に、前記容量に保存された前記信号電圧と、フルスケールの電圧範囲を上昇又は下降する前記参照電圧と、の比較を行い、前記信号電圧が前記しきい値電圧より小さい場合は、前記比較器に入力される前記被変換アナログ信号の信号電圧と、一部の電圧範囲を上昇又は下降する前記参照電圧と、の比較を行う
アナログデジタル変換器。
【請求項2】
前記比較器は、
第１入力端、第２入力端、前記第１入力端と前記第２入力端間の反転増幅信号を出力する第１出力端、及び、前記第１入力端と前記第２入力端間の正転増幅信号を出力する第２出力端を有する差動増幅器と、
第１信号入力端と、第２信号入力端と、前記差動増幅器の前記第１入力端と前記第１信号入力端との間に挿入された第１容量と、前記差動増幅器の前記第２入力端と前記第２信号入力端との間に挿入された第２容量と、第１入力端と第１出力端の間に挿入された第１スイッチと、第２入力端と第２出力端の間に挿入された第２スイッチと、を備え、
前記被変換アナログ信号の信号電圧が前記しきい値電圧より大きい場合は、前記第１信号入力端と前記第２信号入力端の双方に前記被変換アナログ信号が入力され、前記第１スイッチ及び第２スイッチを閉じて前記第１容量及び前記第２容量により前記被変換アナログ信号をサンプリングした後に、前記第１スイッチ及び前記第２スイッチを開放して、前記第２信号入力端に前記フルスケールの電圧範囲を上昇又は下降する前記参照電圧が入力されたときの前記信号電圧と前記参照電圧との比較結果を出力し、前記被変換アナログ信号の前記信号電圧が前記しきい値電圧より小さい場合は、前記第１スイッチ及び前記第２スイッチを開放して、前記第１信号入力端に前記被変換アナログ信号が入力され、前記第２信号入力端に前記一部の電圧範囲を上昇又は下降する前記参照電圧が入力されたときの前記信号電圧と前記参照電圧との比較結果を出力する請求項１に記載のアナログデジタル変換器。
第１入力端、第２入力端、前記第１入力端と前記第２入力端間の反転増幅信号を出力する第１出力端、及び、前記第１入力端と前記第２入力端間の正転増幅信号を出力する第２出力端を有する差動増幅器と、
第１信号入力端と、第２信号入力端と、前記差動増幅器の前記第１入力端と前記第１信号入力端との間に挿入された第１容量と、前記差動増幅器の前記第２入力端と前記第２信号入力端との間に挿入された第２容量と、第１入力端と第１出力端の間に挿入された第１スイッチと、第２入力端と第２出力端の間に挿入された第２スイッチと、を備え、
前記被変換アナログ信号の信号電圧が前記しきい値電圧より大きい場合は、前記第１信号入力端と前記第２信号入力端の双方に前記被変換アナログ信号が入力され、前記第１スイッチ及び第２スイッチを閉じて前記第１容量及び前記第２容量により前記被変換アナログ信号をサンプリングした後に、前記第１スイッチ及び前記第２スイッチを開放して、前記第２信号入力端に前記フルスケールの電圧範囲を上昇又は下降する前記参照電圧が入力されたときの前記信号電圧と前記参照電圧との比較結果を出力し、前記被変換アナログ信号の前記信号電圧が前記しきい値電圧より小さい場合は、前記第１スイッチ及び前記第２スイッチを開放して、前記第１信号入力端に前記被変換アナログ信号が入力され、前記第２信号入力端に前記一部の電圧範囲を上昇又は下降する前記参照電圧が入力されたときの前記信号電圧と前記参照電圧との比較結果を出力する請求項１に記載のアナログデジタル変換器。
【請求項3】
前記比較器は、前記第１の信号入力端と前記第２の信号入力端の双方に基準アナログ信号が入力され、前記第１スイッチ及び前記第２スイッチを閉じて前記第１容量及び前記第２容量により前記基準アナログ信号をサンプリングした後に、前記第１スイッチ及び前記第２スイッチを開放して、前記第２信号入力端に前記一部の電圧範囲を上昇又は下降する前記参照電圧が入力されたときの前記基準アナログ信号の電圧と前記参照電圧との比較結果を出力し、
前記時間デジタル変換器は、前記比較器の出力に基づいて、クロックにより計測した時間情報を変換基準デジタル信号として出力し、
前記時間デジタル変換器が出力した被変換アナログ信号の変換デジタル信号から前記変換基準デジタル信号を差し引いたデジタル信号を出力する減算器をさらに有する請求項２に記載のアナログデジタル変換器。
前記時間デジタル変換器は、前記比較器の出力に基づいて、クロックにより計測した時間情報を変換基準デジタル信号として出力し、
前記時間デジタル変換器が出力した被変換アナログ信号の変換デジタル信号から前記変換基準デジタル信号を差し引いたデジタル信号を出力する減算器をさらに有する請求項２に記載のアナログデジタル変換器。
【請求項4】
前記比較器は、前記基準アナログ信号の電圧と前記参照電圧の比較後に、前記第２信号入力端に基準参照電圧が入力され、前記第１スイッチ及び前記第２スイッチを閉じて前記第２容量により前記基準参照電圧をサンプリングした後に、前記第１スイッチ及び前記第２スイッチを開放して、前記第１信号入力端に前記被変換アナログ信号が入力され、前記第２信号入力端にしきい値電圧が入力されたときの、前記被変換アナログ信号の信号電圧と前記基準アナログ信号の電圧との差電圧と、前記しきい値電圧と前記基準参照電圧との差電圧と、の比較により、前記被変換アナログ信号の前記信号電圧が前記しきい値電圧より大きいか小さいかを判別する請求項３に記載のアナログデジタル変換器。
【請求項5】
前記比較器は、前記基準アナログ信号の電圧と前記参照電圧の比較後に、前記第２信号入力端に基準参照電圧が入力され、前記第１スイッチ及び前記第２スイッチを閉じて前記第２容量により前記基準参照電圧をサンプリングした後に、前記第１スイッチ及び前記第２スイッチを開放して、前記第１信号入力端に前記基準アナログ信号が入力され、前記第２信号入力端に時間とともに前記一部の電圧範囲を上昇又は下降させる前記参照電圧が入力され、前記基準アナログ信号の電圧と前記参照電圧との比較結果を出力し、
前記時間デジタル変換器は、前記比較器の出力に基づいて、時間デジタル変換器により計測した時間情報をリセット期間の変換基準デジタル信号として出力し、
前記時間デジタル変換器が出力した変換デジタル信号から前記変換基準デジタル信号を差し引いたデジタル信号を出力する減算器をさらに有する請求項３に記載のアナログデジタル変換器。
前記時間デジタル変換器は、前記比較器の出力に基づいて、時間デジタル変換器により計測した時間情報をリセット期間の変換基準デジタル信号として出力し、
前記時間デジタル変換器が出力した変換デジタル信号から前記変換基準デジタル信号を差し引いたデジタル信号を出力する減算器をさらに有する請求項３に記載のアナログデジタル変換器。
【請求項6】
前記比較器は、前記被変換アナログ信号の信号電圧が前記しきい値電圧より小さい場合に、前記一部の電圧範囲を上昇又は下降する前記参照電圧が複数回入力されたときの前記被変換アナログ信号の信号電圧と前記参照電圧との比較を複数回実行し、
前記時間デジタル変換器は、前記比較器の比較結果に基づいて、複数回クロックにより計測した時間情報を複数記録し、複数の前記時間情報の平均値を変換デジタル信号として出力する請求項１～５のいずれか１項に記載のアナログデジタル変換器。
前記時間デジタル変換器は、前記比較器の比較結果に基づいて、複数回クロックにより計測した時間情報を複数記録し、複数の前記時間情報の平均値を変換デジタル信号として出力する請求項１～５のいずれか１項に記載のアナログデジタル変換器。
【請求項7】
前記比較器は、前記一部の電圧範囲を上昇又は下降する前記参照電圧が複数回入力されたときの前記基準アナログ信号の電圧と前記参照電圧との比較を複数回実行し、
前記時間デジタル変換器は、前記比較器の比較結果に基づいて、複数回クロックにより計測した時間情報を複数記録し、複数の前記時間情報の平均値を変換基準デジタル信号として出力する請求項３に記載のアナログデジタル変換器。
前記時間デジタル変換器は、前記比較器の比較結果に基づいて、複数回クロックにより計測した時間情報を複数記録し、複数の前記時間情報の平均値を変換基準デジタル信号として出力する請求項３に記載のアナログデジタル変換器。
【請求項8】
前記比較器は、前記一部の電圧範囲を上昇又は下降する前記参照電圧が複数回入力されたときの前記基準アナログ信号の電圧と前記参照電圧との比較を複数回実行し、
前記時間デジタル変換器は、前記比較器の比較結果に基づいて、複数回クロックにより計測した時間情報を複数記録し、複数の前記時間情報の平均値をリセット期間の前記変換基準デジタル信号として出力する請求項５に記載のアナログデジタル変換器。
前記時間デジタル変換器は、前記比較器の比較結果に基づいて、複数回クロックにより計測した時間情報を複数記録し、複数の前記時間情報の平均値をリセット期間の前記変換基準デジタル信号として出力する請求項５に記載のアナログデジタル変換器。
【請求項9】
前記第１スイッチ及び前記第２スイッチは、ＰＭＯＳトランジスタからなり、前記ＰＭＯＳトランジスタを囲むＮウエルの電圧及び前記ＰＭＯＳトランジスタのゲート電圧を、前記差動増幅器の電源電圧より高く設定した請求項２～５のいずれか１項に記載のアナログデジタル変換器。
【請求項10】
請求項１～９のいずれか１項に記載のアナログデジタル変換器を有するイメージセンサ。
【請求項11】
被変換アナログ信号と、時間とともに電圧を上昇又は下降させる参照電圧と、が入力され、前記被変換アナログ信号の信号電圧と前記参照電圧を比較する比較ステップと、
前記比較ステップの比較結果に基づいて、クロックによる時間計測を開始及び停止し、計測した時間情報を変換デジタル信号として出力する計測ステップと、を有するアナログデジタル変換方法であって、
前記比較ステップは、前記被変換アナログ信号の信号電圧としきい値電圧とを比較し、前記信号電圧が前記しきい値電圧より大きい場合は、前記被変換アナログ信号を容量にサンプリングした後に、前記容量に保存された前記信号電圧と、フルスケールの電圧範囲を上昇又は下降する前記参照電圧と、の比較を行い、前記信号電圧が前記しきい値電圧より小さい場合は、入力される前記被変換アナログ信号の前記信号電圧と、一部の電圧範囲を上昇又は下降する前記参照電圧と、の比較を行う
アナログデジタル変換方法。
前記比較ステップの比較結果に基づいて、クロックによる時間計測を開始及び停止し、計測した時間情報を変換デジタル信号として出力する計測ステップと、を有するアナログデジタル変換方法であって、
前記比較ステップは、前記被変換アナログ信号の信号電圧としきい値電圧とを比較し、前記信号電圧が前記しきい値電圧より大きい場合は、前記被変換アナログ信号を容量にサンプリングした後に、前記容量に保存された前記信号電圧と、フルスケールの電圧範囲を上昇又は下降する前記参照電圧と、の比較を行い、前記信号電圧が前記しきい値電圧より小さい場合は、入力される前記被変換アナログ信号の前記信号電圧と、一部の電圧範囲を上昇又は下降する前記参照電圧と、の比較を行う
アナログデジタル変換方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アナログデジタル変換器、それを用いたイメージセンサ及びアナログデジタル変換方法に関する。
【背景技術】
【0002】
電圧情報を時間情報に変換し、時間を計測することでアナログデジタル（Analog-to-Digital：Ａ／Ｄ）変換を行う時間領域Ａ／Ｄ変換器がある。最も簡単な構成の時間領域Ａ／Ｄ変換器として図９に示す積分型Ａ／Ｄ変換器があり、主としてＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補性金属酸化膜半導体）イメージセンサのコラムＡＤＣ（Column Analog-to-Digital Convertor）として用いられている（例えば、特許文献１及び非特許文献１参照）。
【0003】
図９において、時間とともに電圧がリニアに変化するランプ信号が参照電圧となり、入力信号電圧ＶＳＩＧは、比較器２１０で参照電圧と比較される。比較器２１０の出力はクロック数をカウントするカウンタの停止信号となる。参照電圧が入力信号電圧ＶＳＩＧよりも低い電圧になったときに比較器２１０から停止信号が出力され、カウンタを停止させる。このカウンタ等の時間・デジタル変換器２２０の出力が変換デジタル信号となりＡ／Ｄ変換が行われる。この積分型Ａ／Ｄ変換器は回路が単純で設計しやすく、原理上ＤＮＬ（Differential Nonlinearity：微分非直線性）が極めて良好であるのでＣＭＯＳイメージセンサのコラムＡＤＣとして大量に用いられている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第２０１９／０７３６６３号
【非特許文献】
【0005】
【非特許文献1】S. Yoshihara, et al.、“A 1/1.8-inch 6.4 MPixel 60 frames/s CMOS Image Sensor With Seamless Mode Change,”、IEEE Journal of Solid-State Circuits、２００６年１２月、Vol.41, No.12、pp.2998-3006
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、ＣＭＯＳイメージセンサに用いられる従来の積分型Ａ／Ｄ変換器は、イメージセンサ出力信号に対応した広いダイナミックレンジを確保するために、動作電圧として２．８～３．３Ｖが使われており、ロジック回路が素子の微細化に伴い１．２Ｖ程度の低い電圧を使用して消費電力を下げてきたのに対し、低電圧化が図られていない。
【0007】
このため、比較器の消費電力が下がらない、あるいは、耐圧の低い微細なトランジスタが使用できないためにＣＭＯＳイメージセンサに必要な微細な回路ピッチの実現や、面積削減が困難であるという課題がある。
【0008】
そこで、本発明は、広いダイナミックレンジを、低電圧で実現することのできるアナログデジタル変換器、イメージセンサ及びアナログデジタル変換方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明者は、前述した課題を解決するため、イメージセンサの画素信号等の被変換アナログ信号をＡ／Ｄ変換する積分型Ａ／Ｄ変換器の比較器について検討を行い、被変換アナログ信号をサンプリングしてからＡ／Ｄ変換を行うことで比較器の低電圧化が可能であることを見出した。さらに、被変換アナログ信号をサンプリングすることによって生じるノイズの増大の課題に対して、被変換アナログ信号をその大きさによって判別し、被変換アナログ信号の信号電圧が小さい場合は被変換アナログ信号をサンプリングすることなくそのままＡ／Ｄ変換し、信号電圧が大きい場合には被変換アナログ信号をサンプリングしてからＡ／Ｄ変換することで、ノイズの影響が大きい低レベル信号に対してノイズの増大を防ぎながら比較器の低電圧化が図れることを見出し、本発明に至った。
【0010】
即ち、本発明に係るアナログデジタル変換器は、被変換アナログ信号と、時間とともに電圧を上昇又は下降させる参照電圧と、が入力され、前記被変換アナログ信号の信号電圧と前記参照電圧を比較する比較器と、前記比較器の比較結果に基づいて、クロックによる時間計測を開始及び停止し、計測した時間情報を被変換アナログ信号の変換デジタル信号として出力する時間デジタル変換器と、を備えるアナログデジタル変換器であって、前記比較器は、前記被変換アナログ信号の信号電圧としきい値電圧とを比較し、前記信号電圧が前記しきい値電圧より大きい場合は、前記被変換アナログ信号を容量にサンプリングした後に、前記容量に保存された前記信号電圧と、フルスケールの電圧範囲を上昇又は下降する前記参照電圧と、の比較を行い、前記信号電圧が前記しきい値電圧より小さい場合は、前記比較器に入力される前記被変換アナログ信号の信号電圧と、一部の電圧範囲を上昇又は下降する前記参照電圧と、の比較を行う。
また、本発明に係るイメージセンサは、上記特徴を有するアナログデジタル変換器を備えたものである。
また、本発明に係るイメージセンサは、上記特徴を有するアナログデジタル変換器を備えたものである。
【0011】
また、本発明に係るアナログデジタル変換方法は、被変換アナログ信号と、時間とともに電圧を上昇又は下降させる参照電圧と、が入力され、前記被変換アナログ信号の信号電圧と前記参照電圧を比較する比較ステップと、前記比較ステップの比較結果に基づいて、クロックによる時間計測を開始及び停止し、計測した時間情報を変換デジタル信号として出力する計測ステップと、を有するアナログデジタル変換方法であって、前記比較ステップは、前記被変換アナログ信号の信号電圧としきい値電圧とを比較し、前記信号電圧が前記しきい値電圧より大きい場合は、前記被変換アナログ信号を容量にサンプリングした後に、前記容量に保存された前記信号電圧と、フルスケールの電圧範囲を上昇又は下降する前記参照電圧と、の比較を行い、前記信号電圧が前記しきい値電圧より小さい場合は、入力される前記被変換アナログ信号の前記信号電圧と、一部の電圧範囲を上昇又は下降する前記参照電圧と、の比較を行う。
【発明の効果】
【0012】
本発明によれば、高レベル信号に対してはサンプリング後にＡ／Ｄ変換を行い、低レベル信号に対してはサンプリングを行わずＡ／Ｄ変換を行うため、ノイズの影響が大きい低レベル信号に対してノイズの増大を防ぎつつ、広いダイナミックレンジを、低電圧で実現することが可能となる。
【図面の簡単な説明】
【0013】
【図1】本発明の第１の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【図2】積分型Ａ／Ｄ変換器を構成する比較器の回路図である。
【図3A】第１の実施形態に係る第１動作ステップを表す図である。
【図3B】第１の実施形態に係る第２動作ステップを表す図である。
【図3C】第１の実施形態に係る第３動作ステップを表す図である。
【図3D】第１の実施形態に係る第４動作ステップを表す図である。
【図3E】第１の実施形態に係る第５動作ステップを表す図である。
【図3F】第１の実施形態に係る第６動作ステップを表す図である。
【図3G】第１の実施形態に係る第７動作ステップを表す図である。
【図4A】比較例に係る第１の状態を表す図である。
【図4B】比較例に係る第２の状態を表す図である。
【図5】第１の実施形態における被変換アナログ信号と参照電圧を示す図である。
【図6】スイッチの構造を表す図である。
【図7】変形例１における被変換アナログ信号と参照電圧を示す図である。
【図8A】変形例２に係る第３動作ステップを表す図である。
【図8B】変形例２に係る追加ステップを表す図である。
【図9】従来の積分型Ａ／Ｄ変換器の構成を示すブロック図である。
【発明を実施するための形態】
【0014】
以下、本発明を実施するための形態について、添付の図面を参照して詳細に説明する。なお、本発明は、以下に説明する実施形態に限定されるものではない。
【0015】
（第１の実施形態）
本発明の第１の実施形態に係るアナログデジタル変換器（以下、アナログデジタル変換をＡ／Ｄ変換と記す）１００について説明する。Ａ／Ｄ変換器１００は、イメージセンサ等に用いられる積分型Ａ／Ｄ変換器である。
本発明の第１の実施形態に係るアナログデジタル変換器（以下、アナログデジタル変換をＡ／Ｄ変換と記す）１００について説明する。Ａ／Ｄ変換器１００は、イメージセンサ等に用いられる積分型Ａ／Ｄ変換器である。
【0016】
［Ａ／Ｄ変換器の構成］
図１は本実施形態に係るＡ／Ｄ変換器１００のブロック図である。Ａ／Ｄ変換器１００の比較器に用いられる差動増幅器１１０は、第１入力端１１１と、第２入力端１１２と、第１出力端１１３と、第２出力端１１４と、を有する。第１出力端１１３は、第１入力端１１１と第２入力端１１２の間の反転増幅信号を出力し、第２出力端１１４は、第１入力端１１１と第２入力端１１２の間の正転増幅信号を出力する。
図１は本実施形態に係るＡ／Ｄ変換器１００のブロック図である。Ａ／Ｄ変換器１００の比較器に用いられる差動増幅器１１０は、第１入力端１１１と、第２入力端１１２と、第１出力端１１３と、第２出力端１１４と、を有する。第１出力端１１３は、第１入力端１１１と第２入力端１１２の間の反転増幅信号を出力し、第２出力端１１４は、第１入力端１１１と第２入力端１１２の間の正転増幅信号を出力する。
【0017】
差動増幅器１１０の回路構成は、従来の積分型Ａ／Ｄ変換器の比較器に用いられる場合の任意の構成でよい。図２は積分型Ａ／Ｄ変換器の比較器の回路図の一例である。差動増幅器１１０は、図２に示すように、差動入力電圧を差動電流に変換するお互いのソースを接続した一対のトランジスタＭ１ａ，Ｍ１ｂを有し、電流源として動作するトランジスタＭ０により一定電流でバイアスされている。さらに、差動増幅器１１０は、カレントミラーとして動作するトランジスタＭ２ａ，Ｍ２ｂを有し、差動電流を差動電圧に変換する。
【0018】
Ａ／Ｄ変換器１００の比較器１２０は、図１に示すように、第１信号入力端１０１と第２信号入力端１０２を有し、第１信号入力端１０１は第１容量Ｃａを介して差動増幅器１１０の第１入力端１１１と接続され、同様に第２信号入力端１０２は第２容量Ｃｂを介して差動増幅器１１０の第２入力端１１２と接続されている。比較器１２０は、さらに、スイッチＳ１ａ（第１スイッチ）とスイッチＳ１ｂ（第２スイッチ）を有し、第１入力端１１１と第１出力端１１３がスイッチＳ１ａで短絡可能に、第２入力端１１２と第２出力端１１４がスイッチＳ１ｂで短絡可能になっている。スイッチＳ１ａ及びスイッチＳ１ｂを閉じると、スイッチＳ１ａ,Ｓ１ｂの接続端には共通出力電圧Ｖｃが発生する。
【0019】
図２に示した回路では第１出力端１１３の電圧はほぼ一定の電圧Ｖｃとなり、時間デジタル変換器の時間計測に用いる比較器１２０の出力信号は第２出力端１１４に発生する。この回路では完全な差動出力は得られないが、差動入力信号の極性により第１出力端１１３から見た第２出力端１１４の極性が決定されるので、図２に示す回路を、比較器１２０を構成する差動増幅器１１０として用いることができる。
【0020】
図１に示すように、本Ａ／Ｄ変換器１００は時間デジタル変換器として機能するカウンタ１３０を有する。カウンタ１３０は、クロック数をカウントし、比較器１２０の出力に基づいてカウントを開始及び停止し、停止したカウント値がＡ／Ｄ変換値として出力される。なお、カウンタ１３０に代えて、他の任意の時間デジタル変換器を用いてもよく、比較器１２０の出力に基づいて時間デジタル変換器がクロックによる時間計測を開始及び停止し、計測した時間情報を、被変換アナログ信号の変換デジタル信号として出力してもよい。本実施形態では、時間デジタル変換器がカウンタ１３０である場合について説明する。
【0021】
また、Ａ／Ｄ変換器１００は減算器１４０を有しており、被変換アナログ信号の変換デジタル信号と基準アナログ信号の変換基準デジタル信号の差分をとり相関二重サンプリング(Correlated Double Sampling：ＣＤＳ)を行った出力を得ることができる。多数回の変換を行い平均値を取る場合は、さらに平均化回路が追加される。第１容量ＣａにはスイッチＳ２ａが接続され、第２容量ＣｂにはスイッチＳ２ｂ，Ｓ３ｂが接続され、入力電圧を選択できるようになっている。スイッチＳ２ａは必ずしも必須ではないが、スイッチ開閉時のスイッチＳ２ａ，Ｓ２ｂ，Ｓ３ｂから容量への電荷注入によるオフセット電圧をバランスさせて差動オフセット電圧を抑圧するために用いることが多いので、ここではスイッチＳ２ａを含む構成を記載している。これらスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ｂは比較器１２０の出力信号を入力とする論理回路１５０により制御される。なお、スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ｂの制御と、比較器１２０に入力する信号の切り替えを含むＡ／Ｄ変換器１００の制御は、論理回路１５０又はマイコン等のコンピュータ、あるいはこれらが協働する任意の制御部により実現してもよい。
【0022】
以上説明した構成を有するＡ／Ｄ変換器１００の動作について、図３Ａ～Ｇを用いて各動作ステップ毎に説明する。
【0023】
［第１動作ステップ］
第１動作ステップでは、図３Ａに示すように、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１信号入力端１０１と第２信号入力端１０２に共通に基準アナログ信号の信号電圧ＶＲＳＴが入力される。スイッチＳ１ａにより差動増幅器１１０の第１入力端１１１と第１出力端１１３が短絡され、同時にスイッチＳ１ｂにより差動増幅器１１０の第２入力端１１２と第２出力端１１４が短絡される。このとき第１容量Ｃａ、第２容量Ｃｂにはともに下記の数式（１）で表される電圧が保存される。
第１動作ステップでは、図３Ａに示すように、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１信号入力端１０１と第２信号入力端１０２に共通に基準アナログ信号の信号電圧ＶＲＳＴが入力される。スイッチＳ１ａにより差動増幅器１１０の第１入力端１１１と第１出力端１１３が短絡され、同時にスイッチＳ１ｂにより差動増幅器１１０の第２入力端１１２と第２出力端１１４が短絡される。このとき第１容量Ｃａ、第２容量Ｃｂにはともに下記の数式（１）で表される電圧が保存される。
【0024】
【数1】
【0025】
［第２動作ステップ］
第２動作ステップでは、図３Ｂに示すように、スイッチＳ１ａ，Ｓ１ｂが開かれ、スイッチＳ２ｂが開かれ、スイッチＳ３ｂが閉じられ、第２信号入力端１０２にフルスケールに対して一部の電圧範囲を上昇又は下降する参照電圧ＶＲが印加される。この時、差動増幅器１１０の第１入力端１１１の電圧Ｖａ及び第２入力端１１２の電圧Ｖｂは、下記の数式（２）で表される電圧になる。
第２動作ステップでは、図３Ｂに示すように、スイッチＳ１ａ，Ｓ１ｂが開かれ、スイッチＳ２ｂが開かれ、スイッチＳ３ｂが閉じられ、第２信号入力端１０２にフルスケールに対して一部の電圧範囲を上昇又は下降する参照電圧ＶＲが印加される。この時、差動増幅器１１０の第１入力端１１１の電圧Ｖａ及び第２入力端１１２の電圧Ｖｂは、下記の数式（２）で表される電圧になる。
【0026】
【数2】
【0027】
したがって、ＶＲとＶＲＳＴが同一電圧となったときに、差動増幅器１１０の出力極性が反転してカウンタ１３０を停止させることから、基準アナログ信号のＡ／Ｄ変換が行われ、変換基準デジタル信号が得られる。このとき、ＶＲＳＴの変動幅は小さく、最大でも０．１Ｖ程度であり、しかも出力極性が反転するときの差動増幅器１１０の入力端の電圧はともにＶｃであるので、差動増幅器１１０の入力端が大きく変動することによる比較器１２０の電源電圧マージンを大きく取る必要はない。
【0028】
［第３動作ステップ］
第３動作ステップでは、図３Ｃに示すように、スイッチＳ２ａ，Ｓ３ｂが閉じられ，第１信号入力端１０１に基準アナログ信号の信号電圧ＶＲＳＴが入力され、第２信号入力端１０２に基準参照電圧ＶＲ０が入力される。スイッチＳ１ａにより差動増幅器１１０の第１入力端１１１と第１出力端１１３が短絡され、同時にスイッチにＳ１ｂにより差動増幅器の第２入力端１１２と第２出力端１１４が短絡される。このとき第１容量Ｃａ、第２容量Ｃｂには、下記の数式（３）で表される電圧が保持される。
第３動作ステップでは、図３Ｃに示すように、スイッチＳ２ａ，Ｓ３ｂが閉じられ，第１信号入力端１０１に基準アナログ信号の信号電圧ＶＲＳＴが入力され、第２信号入力端１０２に基準参照電圧ＶＲ０が入力される。スイッチＳ１ａにより差動増幅器１１０の第１入力端１１１と第１出力端１１３が短絡され、同時にスイッチにＳ１ｂにより差動増幅器の第２入力端１１２と第２出力端１１４が短絡される。このとき第１容量Ｃａ、第２容量Ｃｂには、下記の数式（３）で表される電圧が保持される。
【0029】
【数3】
【0030】
［第４動作ステップ］
第４動作ステップでは、図３Ｄに示すように、スイッチＳ１ａ，Ｓ１ｂが開かれるとともに、第１信号入力端１０１に被変換アナログ信号の信号電圧ＶＳＩＧが入力され、第２信号入力端１０２にしきい値電圧ＶＴＨが入力される。この時、差動増幅器１１０の第１入力端１１１の電圧Ｖａ及び第２入力端１１２の電圧Ｖｂは下記の数式（４）で表される電圧になる。
第４動作ステップでは、図３Ｄに示すように、スイッチＳ１ａ，Ｓ１ｂが開かれるとともに、第１信号入力端１０１に被変換アナログ信号の信号電圧ＶＳＩＧが入力され、第２信号入力端１０２にしきい値電圧ＶＴＨが入力される。この時、差動増幅器１１０の第１入力端１１１の電圧Ｖａ及び第２入力端１１２の電圧Ｖｂは下記の数式（４）で表される電圧になる。
【0031】
【数4】
【0032】
したがって、第１入力端１１１及び第２入力端１１２の電圧差Ｖａ－Ｖｂは下記の数式（５）のようになり、ＶＳＩＧ－ＶＲＳＴとＶＴＨ－ＶＲ０の大きさの比較が行われる。
【0033】
【数5】
【0034】
このとき、入力される被変換アナログ信号の電圧の大きさが小さく、下記の数式（６）を満たす場合には、第５動作ステップに進み、被変換アナログ信号の電圧の大きさが大きく、下記の数式（６）を満たさない場合には、第６動作ステップに進む。
【0035】
【数6】
【0036】
［第５動作ステップ］
第５動作ステップでは、図３Ｅに示すように、第２信号入力端１０２にフルスケールに対して一部の電圧範囲を上昇又は下降する参照電圧ＶＲが入力される。差動増幅器１１０の第１入力端１１１の電圧Ｖａと第２入力端１１２の電圧Ｖｂが一致すると差動増幅器１１０の出力状態が変わり、カウンタ１３０を停止させて被変換アナログ信号のＡ／Ｄ変換値が得られる。この比較状態で第１入力端１１１の電圧Ｖａと第２入力端１１２の電圧Ｖｂは、下記の数式（７）のように表される。
第５動作ステップでは、図３Ｅに示すように、第２信号入力端１０２にフルスケールに対して一部の電圧範囲を上昇又は下降する参照電圧ＶＲが入力される。差動増幅器１１０の第１入力端１１１の電圧Ｖａと第２入力端１１２の電圧Ｖｂが一致すると差動増幅器１１０の出力状態が変わり、カウンタ１３０を停止させて被変換アナログ信号のＡ／Ｄ変換値が得られる。この比較状態で第１入力端１１１の電圧Ｖａと第２入力端１１２の電圧Ｖｂは、下記の数式（７）のように表される。
【0037】
【数7】
【0038】
減算器１４０は、電圧ＶａとＶｂの比較により得られた被変換アナログ信号の変換デジタル信号から、第２動作ステップで求めた基準アナログ信号の変換基準デジタル信号を差し引くことで相関二重サンプリング（ＣＤＳ）されたＡ／Ｄ変換値を得ることができる。
【0039】
［第６動作ステップ］
第６動作ステップでは、図３Ｆに示すように、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１信号入力端１０１と第２信号入力端１０２に共通に被変換アナログ信号が入力される。また、スイッチＳ１ａにより差動増幅器１１０の第１入力端１１１と第１出力端１１３が短絡され、同時にスイッチＳ１ｂにより差動増幅器１１０の第２入力端１１２と第２出力端１１４が短絡される。このとき第１容量Ｃａ、第２容量Ｃｂにはともに（ＶＳＩＧ－Ｖｃ）の電圧が保存される。
第６動作ステップでは、図３Ｆに示すように、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１信号入力端１０１と第２信号入力端１０２に共通に被変換アナログ信号が入力される。また、スイッチＳ１ａにより差動増幅器１１０の第１入力端１１１と第１出力端１１３が短絡され、同時にスイッチＳ１ｂにより差動増幅器１１０の第２入力端１１２と第２出力端１１４が短絡される。このとき第１容量Ｃａ、第２容量Ｃｂにはともに（ＶＳＩＧ－Ｖｃ）の電圧が保存される。
【0040】
［第７動作ステップ］
第７動作ステップでは、図３Ｇに示すように、スイッチＳ１ａ，Ｓ１ｂが開かれ、第２信号入力端１０２にフルスケールの電圧範囲を上昇又は下降する参照電圧ＶＲが印加される。このとき、差動増幅器１１０の第１入力端１１１の電圧Ｖａ及び第２入力端１１２の電圧Ｖｂは下記の数式（８）で表される。
第７動作ステップでは、図３Ｇに示すように、スイッチＳ１ａ，Ｓ１ｂが開かれ、第２信号入力端１０２にフルスケールの電圧範囲を上昇又は下降する参照電圧ＶＲが印加される。このとき、差動増幅器１１０の第１入力端１１１の電圧Ｖａ及び第２入力端１１２の電圧Ｖｂは下記の数式（８）で表される。
【0041】
【数8】
【0042】
したがって、ＶＲとＶＳＩＧが同一電圧となったときに、差動増幅器１１０の出力極性が反転してカウンタを停止させることにより被変換アナログ信号のＡ／Ｄ変換値が得られる。減算器１４０は、被変換アナログ信号の変換デジタル信号から、第２動作ステップで求めた基準アナログ信号の変換基準デジタル信号を差し引くことで相関二重サンプリング（ＣＤＳ）されたＡ／Ｄ変換値を得ることができる。
【0043】
［比較器の動作電圧］
ここで、本実施形態における比較器１２０の動作電圧について、比較例を挙げて説明する。比較例として、被変換アナログ信号をサンプリングする機能を有しない場合の動作を図４Ａ，Ｂに示す。
ここで、本実施形態における比較器１２０の動作電圧について、比較例を挙げて説明する。比較例として、被変換アナログ信号をサンプリングする機能を有しない場合の動作を図４Ａ，Ｂに示す。
【0044】
図４Ａの第１の状態ではスイッチＳ１ａ及びスイッチＳ１ｂが閉じられ、信号の基準電圧である画素のリセット信号電圧ＶＲＳＴと比較器のコモン電圧であるＶｃの差電圧が第１容量Ｃａに保持される。また同様に参照電圧の基準電圧ＶＲ０とＶｃの差電圧が第２容量Ｃｂに保持される。次に図４Ｂの第２の状態ではスイッチＳ１ａ及びスイッチＳ１ｂが開かれ、第１容量Ｃａには画素の信号電圧ＶＳＩＧが印加され、第２容量Ｃｂには参照電圧ＶＲが印加されて比較器の２つの入力端の電圧ＶａとＶｂが一致すると比較器の出力状態が変わり、カウンタが停止する。このときのカウンタの出力値がＡ／Ｄ変換値となる。この比較状態での入力端の電圧ＶａとＶｂは、下記数式（９）で表される。
【0045】
【数9】
【0046】
比較器が正常動作する電圧ＶａとＶｂの条件は、図２に示した比較器回路において、ＶＧＳをＮＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタのゲート・ソース間電圧、ＶＴＮをしきい値電圧、ＶｅｆｆをＭＯＳトランジスタの実効ゲート電圧（Ｖｅｆｆ＝ＶＧＳ－ＶＴＮ）としたとき、トランジスタが全て飽和領域で動作する必要があることから、下記の数式（１０）を満たす必要がある。
【0047】
【数10】
【0048】
また、｜ＶＴＰ｜をＰＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタのしきい値電圧としたとき、Ｖｃは、下記の数式（１１）で表される。
【0049】
【数11】
【0050】
以上の関係から真性の信号電圧ΔＶＳＩＧを下記の数式（１２）で表したとき、数式（９）（１０）より、下記の数式（１３）の関係が導かれる。
【0051】
【数12】
【0052】
【数13】
【0053】
ＣＭＯＳイメージセンサが出力する被変換画素信号の真性の信号電圧ΔＶＳＩＧは、通常０Ｖ～－１Ｖであり、ＶＴＮは０．４Ｖであり、Ｖｅｆｆは０．２Ｖ程度であるので、Ｖｃは１．８Ｖ以上が必要であり、ＶＴＰを０．４Ｖとすると、式（１１）からＶＤＤは２．４Ｖの電圧が必要であることが分かる。
【0054】
したがって、ＣＭＯＳイメージセンサのコラムＡＤＣの比較器には、これまで２．８Ｖ～３．３Ｖの電圧が使用されており、周辺のロジック回路が素子の微細化に伴い１．２Ｖ程度の低い電圧を使用して消費電力を下げてきたのに対し、比較器の低電圧化が図られなかった。
【0055】
次に、本実施形態の動作電圧について説明する。本実施形態において、被変換アナログ信号の電圧がしきい値電圧より小さい場合には、第５動作ステップにおいて、比較状態の第１入力端１１１の電圧Ｖａと第２入力端１１２の電圧Ｖｂは、前述の数式（７）で表される。このとき、被変換アナログ信号の電圧と、それと比較する参照電圧ＶＲが小さく、下記の数式（１４）で表す関係を有する。
【0056】
【数14】
【0057】
ここで、｜ＶＴＮ－ＶＲ０｜は１００ｍＶ以下に設定されるので、Ｖａ，Ｖｂは、Ｖｃから最大１００ｍＶ程度下がった電圧となる。
【0058】
また、本実施形態において、被変換アナログ信号の電圧がしきい値電圧より大きい場合には、第７動作ステップにおいて、比較状態の第１入力端１１１の電圧Ｖａと第２入力端１１２の電圧Ｖｂは、前述の数式（８）で表されるが、出力極性が反転するときの差動増幅器１１０の第１入力端１１１の電圧Ｖａ及び第２入力端１１２の電圧Ｖｂはともに電圧Ｖｃである。したがって、図２に示した差動増幅回路が正常に動作する電圧条件は、下記の式（１５）で表される。
【0059】
【数15】
【0060】
ここで、｜ＶＴＰ｜＝ＶＴＮ＝０．４Ｖ、Ｖｅｆｆ＝０．２Ｖとすると、最低動作電圧ＶＤＤｍｉｎは１．４Ｖとなる。したがって、上述のサンプリングを行わない比較例の最低動作電圧２．４Ｖに比べて１．０Ｖも低い動作電圧で動作するので、消費電力を低減できる他、耐圧が低く、より微細なトランジスタを使用できるので、狭ピッチ化し易く、Ａ／Ｄ変換器の面積も小さくできる。
【0061】
また本実施形態では被変換アナログ信号から基準アナログ信号を引いた電圧が小さい時は、第６動作ステップ及び第７動作ステップを経ずに被変換アナログ信号から基準アナログ信号を引いた電圧の変換値を得ることができる。これにより第６動作ステップの被変換アナログ信号のサンプリングにより生じるｋＴ／Ｃノイズと呼ばれる熱雑音の発生を防ぐことが可能となる。したがってｋＴ／Ｃノイズが画質に及ぼす影響が強くなる低レベルの信号のＡ／Ｄ変換におけるＳＮＲ（Signal to Noise Ratio）劣化を防ぐことができるので、画質を劣化させることなく低電圧化を図ることが可能となる。
【0062】
図５に被変換アナログ信号電圧ＶＳＩＧと参照電圧ＶＲを示す。基準アナログ信号を入力とするリセット変換後、被変換アナログ信号を入力し、しきい値電圧ＶＴＨとの比較を行い、信号変換時には小さな信号に対しては信号のサンプリングを行わずに、限定された一部の電圧範囲で参照電圧ＶＲの掃引を行い、大きな信号に対しては信号のサンプリングを行いフルスケールの参照電圧ＶＲの掃引を行う。これにより、広いダイナミックレンジの被変換アナログ信号に対して、低電圧かつ低ノイズでＡ／Ｄ変換することが可能となる。
【0063】
ところで、本実施形態では比較器１２０の低電圧化を図ることが可能であるが、スイッチＳ１ａ,Ｓ１ｂに課題が生じる場合がある。通常スイッチは図６に示すようにＰＭＯＳが使用され、そのウエルは比較器１２０の電源ＶＤＤに接続される。スイッチがオフの状態ではゲート電圧ＶＧはＶＤＤになり、ＰＭＯＳのドレーンもしくはソースのうちどちらか一方はＶｃになり、他方はＶｂになる。第７動作ステップにおいて、Ｖｂは式(８)より下記の数式（１６）で表される。
【0064】
【数16】
【0065】
ここでＶｃは下記の数式（１７）で表されるため、上記の数式（１６）は、下記の数式（１８）で表される。
【0066】
【数17】
【0067】
【数18】
【0068】
ＰＭＯＳトランジスタのＮウエルとＰ層のソース・ドレイン端子の電位差は正でなければ寄生ダイオードがオンし、第２容量Ｃｂに蓄えられた電荷が変動するので、このような現象を引き起こさないためには、下記の数式（１９）が成立する必要がある。
【0069】
【数19】
【0070】
通常の画素信号では、ＶＳＩＧ，ＶＲが下記の数式（２０）で表されるため、ＶＳＩＧ＝１．０ＶでＶＲが１．６Ｖ以上の場合には、上記の式（１９）の条件を満たすことができない。
【0071】
【数20】
【0072】
そこで、スイッチＳ１ａ，Ｓ１ｂを構成するＰＭＯＳトランジスタのウエル電圧ＶＷ及びゲート電圧ＶＧを比較器１２０の電源電圧ＶＤＤよりも高く設定することで寄生ダイオードがオンすることを防ぎ、第２容量Ｃｂに蓄えられた電荷の変動を抑えることができる。
【0073】
［変形例１］
第５動作ステップにおいて第２信号入力端１０２に複数回にわたり、一部の電圧範囲で、時間とともに連続的に上昇もしくは下降する参照電圧ＶＲが印加され、差動増幅器１１０の出力の状態が遷移したタイミングでクロックの時間情報を複数回記録し、その平均値を基準アナログ信号電圧ＶＲＳＴと被変換アナログ信号電圧ＶＳＩＧの差電圧のＡ／Ｄ変換値としてもよい。
第５動作ステップにおいて第２信号入力端１０２に複数回にわたり、一部の電圧範囲で、時間とともに連続的に上昇もしくは下降する参照電圧ＶＲが印加され、差動増幅器１１０の出力の状態が遷移したタイミングでクロックの時間情報を複数回記録し、その平均値を基準アナログ信号電圧ＶＲＳＴと被変換アナログ信号電圧ＶＳＩＧの差電圧のＡ／Ｄ変換値としてもよい。
【0074】
また、第２動作ステップにおいて第２信号入力端１０２に複数回にわたり、一部の電圧範囲で、時間とともに連続的に上昇もしくは下降する参照電圧ＶＲが印加され、差動増幅器１１０の出力の状態が遷移したタイミングでクロックの時間情報を複数回記録し、その平均値を基準アナログ信号のＡ／Ｄ変換値としてもよい。さらに、上記の第２動作ステップと第５動作ステップでの平均値に基づくＡ／Ｄ変換を行う動作を合わせて行うことでより低ノイズのＡ／Ｄ変換を行うことができる。
【0075】
図７に被変換アナログ信号電圧ＶＳＩＧと参照電圧ＶＲを示す。基準アナログ信号を入力とするリセット変換時には参照電圧ＶＲは限られた一部の電圧範囲で複数回電圧掃引を行い、複数回のＡ／Ｄ変換を行う。その後、被変換アナログ信号を入力し、しきい値電圧ＶＴＨとの比較を行い、信号変換時には小さな信号に対しては信号のサンプリングを行わずに、限定された一部の電圧範囲で参照電圧ＶＲの掃引を複数回行い、複数回のＡ／Ｄ変換を行う。大きな信号に対しては信号のサンプリングを行い、１回だけフルスケールの参照電圧ＶＲの掃引を行う。これにより低ノイズのＡ／Ｄ変換を行うことができる。
【0076】
［変形例２］
図８Ａ，Ｂに変形例２の第３動作ステップと追加ステップとを示す。第１の実施形態と同じ図８Ａに示す第３動作ステップの後に、図８Ｂに示す追加ステップとして、スイッチＳ１ａ及びスイッチＳ１ｂが開放され、第２信号入力端１０２には参照電圧ＶＲが入力される。このときの第１入力端１１１の電圧Ｖａと第２入力端１１２の電圧Ｖｂは、下記の式（２１）で表される。
図８Ａ，Ｂに変形例２の第３動作ステップと追加ステップとを示す。第１の実施形態と同じ図８Ａに示す第３動作ステップの後に、図８Ｂに示す追加ステップとして、スイッチＳ１ａ及びスイッチＳ１ｂが開放され、第２信号入力端１０２には参照電圧ＶＲが入力される。このときの第１入力端１１１の電圧Ｖａと第２入力端１１２の電圧Ｖｂは、下記の式（２１）で表される。
【0077】
【数21】
【0078】
参照電圧ＶＲを掃引して、差動増幅器１１０の出力の状態が遷移したタイミングでクロックのカウント数等の時間情報を記録しリセット期間の基準アナログ信号のＡ／Ｄ変換値を得る。その後、図３Ｅ～Ｇに示す第５～第７動作ステップを行い、差動増幅器１１０の出力の状態が遷移したタイミングでクロックの時間情報を記録し、被変換アナログ信号のＡ／Ｄ変換値とし、この値から基準アナログ信号のＡ／Ｄ変換値を引いた値をＡ／Ｄ変換出力とする。
【0079】
これにより、アナログ相関二重サンプリングとデジタル相関サンプリングを同時に行うことができるため、よりノイズの少ない高品質のＡ／Ｄ変換を行うことができる。この場合も変形例１で述べた複数回の参照電圧掃引と複数のＡ／Ｄ変換を行い、その平均値をリセット期間の基準アナログ信号のＡ／Ｄ変換値とすることで、さらに低ノイズのＡ／Ｄ変換を行うことができる。
【符号の説明】
【0080】
１００ Ａ／Ｄ変換器
１０１ 第１信号入力端
１０２ 第２信号入力端
１１０ 差動増幅器
１１１ 第１入力端
１１２ 第２入力端
１１３ 第１出力端
１１４ 第２出力端
１２０ 比較器
１３０ カウンタ
１４０ 減算器
１５０ 論理回路
２１０ 比較器
２２０ 時間・デジタル変換器
１０１ 第１信号入力端
１０２ 第２信号入力端
１１０ 差動増幅器
１１１ 第１入力端
１１２ 第２入力端
１１３ 第１出力端
１１４ 第２出力端
１２０ 比較器
１３０ カウンタ
１４０ 減算器
１５０ 論理回路
２１０ 比較器
２２０ 時間・デジタル変換器
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】