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特開2023-118088グレイコード－バイナリコード変換器とそれを含むデバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023118088
(43)【公開日】2023-08-24
(54)【発明の名称】グレイコード－バイナリコード変換器とそれを含むデバイス
(51)【国際特許分類】
H04N 25/70 20230101AFI20230817BHJP
【ＦＩ】
H04N25/70
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023017706
(22)【出願日】2023-02-08
(31)【優先権主張番号】10-2022-0018462
(32)【優先日】2022-02-11
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2022-0079026
(32)【優先日】2022-06-28
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】18/064585
(32)【優先日】2022-12-12
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】李 赫鍾
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CX06
5C024GY31
5C024HX23
5C024HX29
5C024HX32
5C024HX33
5C024HX51
(57)【要約】
【課題】高速動作とノイズ低減のために並列グレイコードを並列バイナリコードに変換した後、スイッチ配列を変更しながら、前記並列バイナリコードの最下位ビットから最上位ビットまで１ビットずつ順次に出力するグレイコード-バイナリコード変換器を提供する。
【解決手段】グレイコード-バイナリコードの変換器は、それぞれがサンプリング信号に応答して並列入力のグレイコードをラッチして並列出力のグレイコードを出力する並列入力-並列出力ラッチと、第１グループのスイッチを含んで並列入力-並列出力ラッチにラッチされる並列出力グレイコードをバイナリコードに変換し、第１グループのスイッチ配列を変更しながら、バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力する並列入力-直列出力回路と、を備える。
【選択図】図２
【解決手段】グレイコード-バイナリコードの変換器は、それぞれがサンプリング信号に応答して並列入力のグレイコードをラッチして並列出力のグレイコードを出力する並列入力-並列出力ラッチと、第１グループのスイッチを含んで並列入力-並列出力ラッチにラッチされる並列出力グレイコードをバイナリコードに変換し、第１グループのスイッチ配列を変更しながら、バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力する並列入力-直列出力回路と、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
それぞれがサンプリング信号に応答して並列入力グレイコードをラッチして並列出力グレイコードを出力する並列入力-並列出力ラッチと、
第１グループのスイッチを含み、前記並列入力-並列出力ラッチにラッチされる並列出力グレイコードをバイナリコードに変換し、前記第１グループのスイッチ配列を変更しながら前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力する並列入力-直列出力回路と、を備える、
グレイコード-バイナリコード変換器。
第１グループのスイッチを含み、前記並列入力-並列出力ラッチにラッチされる並列出力グレイコードをバイナリコードに変換し、前記第１グループのスイッチ配列を変更しながら前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力する並列入力-直列出力回路と、を備える、
グレイコード-バイナリコード変換器。
【請求項2】
前記並列入力-直列出力回路は、
それぞれの各出力端子は、次段の第１入力端子に接続される直列接続の複数のＸＯＲゲートをさらに含み、
前記第１グループのスイッチのそれぞれは、第１グループのスイッチ信号のそれぞれに応答して、前記直列接続される複数のＸＯＲゲートのそれぞれの第２入力端子を前記並列入力-並列出力ラッチのそれぞれの出力端子または接地に接続する、
請求項１に記載のグレイコード-バイナリコード変換器。
それぞれの各出力端子は、次段の第１入力端子に接続される直列接続の複数のＸＯＲゲートをさらに含み、
前記第１グループのスイッチのそれぞれは、第１グループのスイッチ信号のそれぞれに応答して、前記直列接続される複数のＸＯＲゲートのそれぞれの第２入力端子を前記並列入力-並列出力ラッチのそれぞれの出力端子または接地に接続する、
請求項１に記載のグレイコード-バイナリコード変換器。
【請求項3】
前記サンプリング信号は、ピクセルから出力されるピクセル信号とランプ信号発生器から出力されるランプ信号との比較結果にしたがって生成される信号であり、
前記直列接続される複数のＸＯＲゲートのうち、最上位ビットＸＯＲゲートの第１入力端子は制御信号を受信し、
前記ピクセル信号に含まれるリセット信号に対するリセットサンプリング区間のうち、前記制御信号はハイレベルを維持し、
前記ピクセル信号に含まれる光感知信号に対する信号サンプリング区間のうち、前記制御信号はローレベルを維持する、
請求項２に記載のグレイコード-バイナリコード変換器。
前記直列接続される複数のＸＯＲゲートのうち、最上位ビットＸＯＲゲートの第１入力端子は制御信号を受信し、
前記ピクセル信号に含まれるリセット信号に対するリセットサンプリング区間のうち、前記制御信号はハイレベルを維持し、
前記ピクセル信号に含まれる光感知信号に対する信号サンプリング区間のうち、前記制御信号はローレベルを維持する、
請求項２に記載のグレイコード-バイナリコード変換器。
【請求項4】
前記直列接続された複数のＸＯＲゲートのうち、最下位ビットＸＯＲゲートの次段は全加算器であり、
前記バイナリコードの前記最下位ビットから前記バイナリコードの前記最上位ビットまで１ビットずつ順次に出力する前記最下位ビットＸＯＲゲートの出力端子は、前記全加算器の第１入力端子に接続される、
請求項３に記載のグレイコード-バイナリコード変換器。
前記バイナリコードの前記最下位ビットから前記バイナリコードの前記最上位ビットまで１ビットずつ順次に出力する前記最下位ビットＸＯＲゲートの出力端子は、前記全加算器の第１入力端子に接続される、
請求項３に記載のグレイコード-バイナリコード変換器。
【請求項5】
第１入力端子を含む全加算器と、
並列入力グレイコードをバイナリコードに変換し、その中に含まれる第１グループのスイッチ配列を変更しながら、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に前記全加算器の前記第１入力端子に出力するグレイコード-バイナリコード変換器と、を備える、
相関二重サンプリング回路。
並列入力グレイコードをバイナリコードに変換し、その中に含まれる第１グループのスイッチ配列を変更しながら、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に前記全加算器の前記第１入力端子に出力するグレイコード-バイナリコード変換器と、を備える、
相関二重サンプリング回路。
【請求項6】
前記グレイコード-バイナリコード変換器は、
それぞれがサンプリング信号に応答して前記並列入力グレイコードをラッチして並列出力グレイコードを出力する並列入力-並列出力ラッチと、
前記並列入力-並列出力ラッチにラッチされる並列出力グレイコードを前記バイナリコードに変換し、前記第１グループのスイッチ配列を変更しながら前記最下位ビットから前記最上位ビットまで１ビットずつ順次に前記全加算器の前記第１入力端子に出力する並列入力-直列出力回路と、を備える、
請求項５に記載の相関二重サンプリング回路。
それぞれがサンプリング信号に応答して前記並列入力グレイコードをラッチして並列出力グレイコードを出力する並列入力-並列出力ラッチと、
前記並列入力-並列出力ラッチにラッチされる並列出力グレイコードを前記バイナリコードに変換し、前記第１グループのスイッチ配列を変更しながら前記最下位ビットから前記最上位ビットまで１ビットずつ順次に前記全加算器の前記第１入力端子に出力する並列入力-直列出力回路と、を備える、
請求項５に記載の相関二重サンプリング回路。
【請求項7】
前記並列入力-直列出力回路は、
それぞれの出力端子が次段の第１入力端子に接続される直列接続の複数のＸＯＲゲートをさらに含み、
前記第１グループのスイッチのそれぞれは、第１グループのスイッチ信号のそれぞれに応答して、複数の前記直列接続されるＸＯＲゲートのそれぞれの第２入力端子を前記並列入力-並列出力ラッチのそれぞれの出力端子または接地に接続する、
請求項６に記載の相関二重サンプリング回路。
それぞれの出力端子が次段の第１入力端子に接続される直列接続の複数のＸＯＲゲートをさらに含み、
前記第１グループのスイッチのそれぞれは、第１グループのスイッチ信号のそれぞれに応答して、複数の前記直列接続されるＸＯＲゲートのそれぞれの第２入力端子を前記並列入力-並列出力ラッチのそれぞれの出力端子または接地に接続する、
請求項６に記載の相関二重サンプリング回路。
【請求項8】
前記サンプリング信号は、ピクセルから出力されるピクセル信号とランプ信号発生器から出力されるランプ信号との比較結果にしたがって生成される信号であり、
前記直列接続された複数のＸＯＲゲートのうち、最上位ビットＸＯＲゲートの第１入力端子は制御信号を受信し、
前記ピクセル信号に含まれるリセット信号に対するリセットサンプリング区間のうち、前記制御信号はハイレベルを維持し、
前記ピクセル信号に含まれる光感知信号に対する信号サンプリング区間のうち、前記制御信号はローレベルを維持する、
請求項７に記載の相関二重サンプリング回路。
前記直列接続された複数のＸＯＲゲートのうち、最上位ビットＸＯＲゲートの第１入力端子は制御信号を受信し、
前記ピクセル信号に含まれるリセット信号に対するリセットサンプリング区間のうち、前記制御信号はハイレベルを維持し、
前記ピクセル信号に含まれる光感知信号に対する信号サンプリング区間のうち、前記制御信号はローレベルを維持する、
請求項７に記載の相関二重サンプリング回路。
【請求項9】
前記全加算器は、前記第１入力端子、リセットメモリ回路の出力信号を受信する第２入力端子、キャリーイン端子、キャリーアウト端子および和端子を含み、
前記相関二重サンプリング回路は、
前記和端子の出力信号を前記リセットメモリ回路に出力する第１フリップフロップと、
前記キャリーアウト端子の出力信号を前記キャリーイン端子に転送する第２フリップフロップと、をさらに備える、
請求項６に記載の相関二重サンプリング回路。
前記相関二重サンプリング回路は、
前記和端子の出力信号を前記リセットメモリ回路に出力する第１フリップフロップと、
前記キャリーアウト端子の出力信号を前記キャリーイン端子に転送する第２フリップフロップと、をさらに備える、
請求項６に記載の相関二重サンプリング回路。
【請求項10】
前記リセットメモリ回路は、
それぞれが第１フリップフロップの出力信号をラッチする複数のラッチと、
それぞれの出力端子が次段の第１入力端子に接続される複数の直列接続のＯＲゲートと、
第２グループのスイッチ信号に応じて、前記複数の直列接続されたＯＲゲートのそれぞれの第２入力端子を前記複数のラッチのそれぞれの出力端子または接地に接続する第２グループのスイッチと、を含み、
前記直列接続された複数のＯＲゲートのうち、最上位ビットＯＲゲートの第２入力端子は、前記最上位ビットＯＲゲートの前記第１入力端子に接続され、
前記直列接続された複数のＯＲゲートのうち、最下位ビットＯＲゲートの出力端子は、前記全加算器の前記第２入力端子に接続される、
請求項９に記載の相関二重サンプリング回路。
それぞれが第１フリップフロップの出力信号をラッチする複数のラッチと、
それぞれの出力端子が次段の第１入力端子に接続される複数の直列接続のＯＲゲートと、
第２グループのスイッチ信号に応じて、前記複数の直列接続されたＯＲゲートのそれぞれの第２入力端子を前記複数のラッチのそれぞれの出力端子または接地に接続する第２グループのスイッチと、を含み、
前記直列接続された複数のＯＲゲートのうち、最上位ビットＯＲゲートの第２入力端子は、前記最上位ビットＯＲゲートの前記第１入力端子に接続され、
前記直列接続された複数のＯＲゲートのうち、最下位ビットＯＲゲートの出力端子は、前記全加算器の前記第２入力端子に接続される、
請求項９に記載の相関二重サンプリング回路。
【請求項11】
前記第１フリップフロップの出力端子に接続される直列入力-直列出力ラッチをさらに含む、
請求項１０に記載の相関二重サンプリング回路。
請求項１０に記載の相関二重サンプリング回路。
【請求項12】
それぞれが光電変換を遂行してピクセル信号を生成するピクセルを含むピクセルアレイと、
前記ピクセルのうち少なくとも１つのピクセル信号から出力される前記ピクセル信号を受信するアナログ-デジタル変換器と、を備え、
前記アナログ-デジタル変換器は、
ランプ信号を生成するランプ信号発生器と、
前記ランプ信号を用いて前記ピクセル信号をサンプリングしてサンプリング信号を生成するサンプリング回路と、
グレイコード発生器によって生成される並列入力グレイコードを受信してバイナリコードに変換し、その中に含まれる第１グループのスイッチ配列を変更しながら、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力するグレイコード-バイナリコード変換器と、を有する、
イメージセンサ。
前記ピクセルのうち少なくとも１つのピクセル信号から出力される前記ピクセル信号を受信するアナログ-デジタル変換器と、を備え、
前記アナログ-デジタル変換器は、
ランプ信号を生成するランプ信号発生器と、
前記ランプ信号を用いて前記ピクセル信号をサンプリングしてサンプリング信号を生成するサンプリング回路と、
グレイコード発生器によって生成される並列入力グレイコードを受信してバイナリコードに変換し、その中に含まれる第１グループのスイッチ配列を変更しながら、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力するグレイコード-バイナリコード変換器と、を有する、
イメージセンサ。
【請求項13】
前記グレイコード-バイナリコード変換器は、
それぞれが前記サンプリング信号に応答して前記並列入力グレイコードをラッチして並列出力グレイコードを出力する並列入力-並列出力ラッチと、
前記並列入力-並列出力ラッチにラッチされる並列出力グレイコードを前記バイナリコードに変換し、前記第１グループのスイッチ配列を変更しながら前記最下位ビットから前記最上位ビットまで１ビットずつ順次に出力する並列入力-直列出力回路と、を含む、
請求項１２に記載のイメージセンサ。
それぞれが前記サンプリング信号に応答して前記並列入力グレイコードをラッチして並列出力グレイコードを出力する並列入力-並列出力ラッチと、
前記並列入力-並列出力ラッチにラッチされる並列出力グレイコードを前記バイナリコードに変換し、前記第１グループのスイッチ配列を変更しながら前記最下位ビットから前記最上位ビットまで１ビットずつ順次に出力する並列入力-直列出力回路と、を含む、
請求項１２に記載のイメージセンサ。
【請求項14】
前記並列入力-直列出力回路は、
それぞれの出力端子が次段の第１入力端子に接続される直列接続の複数のＸＯＲゲートをさらに含み、
前記第１グループのスイッチのそれぞれは、第１グループのスイッチ信号のそれぞれに応答して、前記直列接続の複数のＸＯＲゲートのそれぞれの第２入力端子を前記並列入力-並列出力ラッチのそれぞれの出力端子または接地に接続する、
請求項１３に記載のイメージセンサ。
それぞれの出力端子が次段の第１入力端子に接続される直列接続の複数のＸＯＲゲートをさらに含み、
前記第１グループのスイッチのそれぞれは、第１グループのスイッチ信号のそれぞれに応答して、前記直列接続の複数のＸＯＲゲートのそれぞれの第２入力端子を前記並列入力-並列出力ラッチのそれぞれの出力端子または接地に接続する、
請求項１３に記載のイメージセンサ。
【請求項15】
前記直列接続の複数のＸＯＲゲートのうち、最上位ビットＸＯＲゲートの第１入力端子は制御信号を受信し、
前記ピクセル信号に含まれるリセット信号に対するリセットサンプリング区間のうち、前記制御信号はハイレベルを維持し、
前記ピクセル信号に含まれる光感知信号に対する信号サンプリング区間のうち、前記制御信号はローレベルを維持する、
請求項１４に記載のイメージセンサ。
前記ピクセル信号に含まれるリセット信号に対するリセットサンプリング区間のうち、前記制御信号はハイレベルを維持し、
前記ピクセル信号に含まれる光感知信号に対する信号サンプリング区間のうち、前記制御信号はローレベルを維持する、
請求項１４に記載のイメージセンサ。
【請求項16】
前記並列入力-直列出力回路の出力端子に接続される第１入力端子、リセットメモリ回路の出力信号を受信する第２入力端子、キャリーイン端子、キャリーアウト端子および和端子を含む全加算器と、
前記和端子の出力信号を前記リセットメモリ回路に出力する第１フリップフロップと、
前記キャリーアウト端子の出力信号を前記キャリーイン端子に転送する第２フリップフロップと、をさらに備える、
請求項１５に記載のイメージセンサ。
前記和端子の出力信号を前記リセットメモリ回路に出力する第１フリップフロップと、
前記キャリーアウト端子の出力信号を前記キャリーイン端子に転送する第２フリップフロップと、をさらに備える、
請求項１５に記載のイメージセンサ。
【請求項17】
前記リセットメモリ回路は、
それぞれが前記第１フリップフロップの出力信号をラッチする複数のラッチと、
それぞれの出力端子が次段の第１入力端子に接続される直列接続の複数のＯＲゲートと、
第２グループのスイッチ信号に応じて、前記直列接続の複数のＯＲゲートのそれぞれの第２入力端子を前記複数のラッチのそれぞれの出力端子または接地に接続する第２グループのスイッチと、を含み、
前記直列接続の複数のＯＲゲートのうち、最上位ビットＯＲゲートの第２入力端子は、前記最上位ビットＯＲゲートの前記第１入力端子に接続され、
前記直列接続の複数のＯＲゲートのうち、最下位ビットのＯＲゲートの出力端子は、前記全加算器の前記第２入力端子に接続される、
請求項１６に記載のイメージセンサ。
それぞれが前記第１フリップフロップの出力信号をラッチする複数のラッチと、
それぞれの出力端子が次段の第１入力端子に接続される直列接続の複数のＯＲゲートと、
第２グループのスイッチ信号に応じて、前記直列接続の複数のＯＲゲートのそれぞれの第２入力端子を前記複数のラッチのそれぞれの出力端子または接地に接続する第２グループのスイッチと、を含み、
前記直列接続の複数のＯＲゲートのうち、最上位ビットＯＲゲートの第２入力端子は、前記最上位ビットＯＲゲートの前記第１入力端子に接続され、
前記直列接続の複数のＯＲゲートのうち、最下位ビットのＯＲゲートの出力端子は、前記全加算器の前記第２入力端子に接続される、
請求項１６に記載のイメージセンサ。
【請求項18】
前記第１フリップフロップの出力端子に接続される直列入力-直列出力ラッチをさらに含む、
請求項１７に記載のイメージセンサ。
請求項１７に記載のイメージセンサ。
【請求項19】
前記ピクセルアレイは第１半導体チップに形成され、
前記アナログ-デジタル変換器は、前記第１半導体チップとは異なる第２半導体チップに形成される、
請求項１２に記載のイメージセンサ。
前記アナログ-デジタル変換器は、前記第１半導体チップとは異なる第２半導体チップに形成される、
請求項１２に記載のイメージセンサ。
【請求項20】
請求項１２に記載のイメージセンサと、
前記イメージセンサの動作を制御するプロセッサと、を備える、
イメージ処理装置。
前記イメージセンサの動作を制御するプロセッサと、を備える、
イメージ処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の概念による実施形態は、グレイコード-バイナリコード変換器（GRAY CODE TO BINARY CODE CONVERTER）に関し、特に並列グレイコードを並列バイナリコードに変換した後、前記並列バイナリコードの最下位ビットから最上位ビットまで１ビットずつ順次に出力するグレイコード-バイナリコード変換器およびそれを含むデバイスに関する。
【背景技術】
【0002】
イメージセンサは、光に反応する半導体の性質を利用してイメージをキャプチャ(capture)するためのデバイスであり、ＣＭＯＳ技術が発展しつつ、ＣＭＯＳ技術を用いたＣＭＯＳイメージセンサが広く使用されている。
【0003】
ＣＭＯＳイメージセンサは、アクティブピクセルセンサ（APS：Active Pixel Sensor）アレイから出力されるアナログピクセル信号をデジタルピクセル信号に変換する動作を必要とする。このような変換のために、ＣＭＯＳイメージセンサは、アナログ-デジタル変換器（ＡＤＣ：Analog to Digital Converter）を使用する。
【0004】
ＣＭＯＳイメージセンサは、アナログ-デジタル変換方式によって、シングル（Single）ＡＤＣ方式を使用するＣＭＯＳイメージセンサと、カラム（column）ＡＤＣ方式を使用するＣＭＯＳイメージセンサとに分けられる。
【0005】
シングルＡＤＣ方式は、高速で動作する１つのＡＤＣを使用して定められた時間内にＡＰＳアレイのすべてのカラムラインから出力されるアナログピクセル信号をデジタルピクセル信号に変換する方式であり、前記ＡＤＣが実装されたチップ面積を減らすことができる利点はあるが、前記ＡＤＣが高速で動作しなければならないため、前記ＡＤＣの電力消費が大きいという欠点がある。しかし、カラムＡＤＣ方式は、単純な構造を有するＡＤＣをカラムごとに配置する方式であり、シングルＡＤＣ方式に比べて電力消費が小さい。
【0006】
カラムＡＤＣはカウンタを含み得る。カウンタは、ＡＰＳアレイを介して出力されるピクセル信号と、ランプ信号発生器から出力されるランプ信号とを比較し、比較結果に該当する比較信号の状態遷移時間をカウントする。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第９，３８０，２４６号明細書
【特許文献2】米国特許第１０，９０４，４６６号明細書
【特許文献3】米国特許第１０，８４１，５２４号明細書
【特許文献4】米国特許第１０，６３８，０７９号明細書
【特許文献5】米国特許第１１，１３３，８２２号明細書
【特許文献6】米国特許出願公開第２０２１/０１６０４５０号明細書
【特許文献7】米国特許第９，３６９，６４４号明細書
【特許文献8】米国特許第１０，９９２，３０９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記従来技術に鑑みてなされたものであって、本発明が達成しようとする目的は、高速動作とノイズ低減のために並列グレイコードを並列バイナリコードに変換した後、スイッチ配列を変更しながら、前記並列バイナリコードの最下位ビットから最上位ビットまで１ビットずつ順次に出力するアナログ-デジタル変換回路とそれを含むデバイスを提供することにある。
【課題を解決するための手段】
【0009】
本発明の一実施形態によれば、グレイコード-バイナリコードの変換器は、それぞれがサンプリング信号に応答して並列入力のグレイコードをラッチして並列出力のグレイコードを出力する並列入力-並列出力ラッチと、第１グループのスイッチを含んで前記並列入力-並列出力ラッチにラッチされる前記並列出力グレイコードをバイナリコードに変換し、前記第１グループのスイッチ配列を変更しながら、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力する並列入力-直列出力回路と、を備える。
【0010】
本発明の実施形態によれば、相関二重サンプリング回路は、第１入力端子を含む全加算器と、並列入力グレイコードをバイナリコードに変換し、その中に含まれる第１グループのスイッチ配列を変更しながら、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に、前記全加算器の第１入力端子に出力するグレイコード-バイナリコード変換器と、を有する。
【0011】
本発明の一実施形態によれば、イメージセンサは、それぞれが光電変換を遂行してピクセル信号を生成するピクセルを含むピクセルアレイと、前記ピクセルのうち少なくとも１つのピクセル信号から出力される前記ピクセル信号を受信するアナログ-デジタル変換器と、を備える。前記アナログ-デジタル変換器は、ランプ信号を生成するランプ信号発生器と、前記ランプ信号を用いて前記ピクセル信号をサンプリングしてサンプリング信号を生成するサンプリング回路と、グレイコード発生器によって生成される並列入力グレイコードを受信してバイナリコードに変換し、その中に含まれる第１グループのスイッチ配列を変更しながら、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力するグレイコード-バイナリコード変換器と、を有する。
【0012】
前記グレイコード-バイナリコード変換器は、それぞれが前記サンプリング信号に応答して前記並列入力グレイコードをラッチして並列出力グレイコードを出力する並列入力-並列出力ラッチと、前記並列入力-並列出力ラッチにラッチされる前記並列出力グレイコードを前記バイナリコードに変換し、前記第１グループのスイッチ配列を変更しながら前記最下位ビットから前記最上位ビットまで１ビットずつ順次に出力する並列入力-直列出力回路と、を含む。
【0013】
前記並列入力-直列出力回路は、それぞれの出力端子が次段の第１入力端子に接続される直列接続の複数のＸＯＲゲートをさらに含み、前記第１グループのスイッチのそれぞれは、第１グループのスイッチ信号のそれぞれに応答し、前記直列に接続される複数個のＸＯＲゲートのそれぞれの第２入力端子を前記並列入力-並列出力ラッチのそれぞれの出力端子または接地に接続する。
【発明の効果】
【0014】
本発明の実施形態によるアナログ-デジタル変換回路は、並列グレイコードを並列バイナリコードに変換した後、スイッチ配列を変更しながら、前記並列バイナリコードの最下位ビットから最上位ビットまで、１ビット単位で順次に直列バイナリ加算器に直接に出力できるため、高速で動作し、ノイズが低減できる効果がある。
【図面の簡単な説明】
【0015】
本発明の詳しい説明で引用される図面をより十分に理解するために、各図面に対する詳しい説明が提供される。
【0016】
【図1】本発明の実施形態によって並列グレイコードを直列バイナリコードに変換するグレイコード-バイナリコード変換器を含むアナログ-デジタル変換器を有するイメージセンサのブロック図である。
【図8】図２に示される第１ＣＤＳ回路のＰＩＰＯ（parallel-in to parallel-out）ラッチにラッチされる並列グレイコードをリセットメモリ回路に含まれるラッチに格納する過程を説明するためのタイミング図である。
【図12】第１半導体チップに実装されたピクセルアレイと、第２半導体チップに実装されたアナログ-デジタル変換回路と、を有するイメージセンサのブロック図である。
【発明を実施するための形態】
【0017】
図１は、本発明の実施形態によって並列グレイコードを直列バイナリコードに変換するグレイコード-バイナリコード変換器を含むアナログ-デジタル変換器を有するイメージセンサのブロック図である。
【0018】
図１を参照すると、イメージセンサ１００は、ピクセルアレイ１１０、アナログ-デジタル変換器１１５、第１スイッチング信号発生器１６０、第２スイッチング信号発生器１７０およびクロック信号発生器１８０を含む。アナログ-デジタル変換器１１５は、ランプ信号発生器１２０、複数の比較器１３０＿１～１３０＿ｎ（ここで、ｎは２以上の自然数）、グレイコード発生器１４０および複数の相関二重サンプリング（Correlated Double sampling（ＣＤＳ））回路２００＿１～２００＿ｎを含む。
【0019】
イメージセンサ１００は、ＣＭＯＳ（complementary metal oxide semiconductor）イメージセンサである可能性があり、固体撮像デバイス（solid-state imaging device）と呼ばれることがある。
【0020】
ピクセルアレイ（またはアクティブピクセルセンサアレイ（Active Pixel Sensor(ＡＰＳ））１００は、マトリックス形状(matrix shape)に配置される複数のピクセル１１１を含み、複数のピクセル１１１のそれぞれは光電変換を行い、ピクセル信号（またはアナログピクセル信号）を出力する。
【0021】
アナログ-デジタル変換器１１５は、図２に例として示されるように、グレイコード発生器１４０から生成される並列入力グレイコード（Ｇ＜０＞、Ｇ＜１＞、Ｇ＜２＞およびＧ＜３＞）を並列出力グレイコード（Ｇ＜０＞、Ｇ＜１＞、Ｇ＜２＞およびＧ＜３＞）に変換し、並列出力グレイコード（Ｇ＜０＞、Ｇ＜１＞、Ｇ＜２＞およびＧ＜３＞）を並列バイナリコード（Ｂ＜０＞、Ｂ＜１＞、Ｂ＜２＞およびＢ＜３＞）に再び変換し、第１グループのスイッチ（ＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａ）を使用して、並列バイナリコード（Ｂ＜０＞、Ｂ＜１＞、Ｂ＜２＞およびＢ＜３＞）を最下位ビット（least significant bit(ＬＳＢ)）から最上位ビット（most significant bit(ＭＳＢ))まで１ビットずつ順次に１つの出力端子を介して直列に出力する。
【0022】
ランプ信号発生器１２０は、図１１に例として示される波形を有するランプ信号ＲＡＭＰを生成する。ランプ信号発生器１２０はデジタル-アナログ変換器であり得る。
【0023】
各比較器１３０＿１～１３０＿ｎは、各カラムライン（または、ピクセルライン）ＣＯＬ１～ＣＯＬｎを介して転送される各ピクセル信号ＰＩＸ１～ＰＩＸｎとランプ信号ＲＡＭＰとを受信して比較し、各比較信号ＣＤＳ＿ＤＣＳ１～ＣＤＳ＿ＤＣＳｎ)を出力する。各ピクセル信号ＰＩＸ１～ＰＩＸｎは、リセット信号および光感知信号を含み得る。例えば、各比較器１３０＿１～１３０＿ｎは、ランプ信号ＲＡＭＰを用いて各ピクセル信号ＰＩＸ１～ＰＩＸｎをサンプリングして各サンプリング信号ＣＤＳ＿ＤＣＳ１～ＣＤＳ＿ＤＣＳｎを生成するサンプリング回路とも呼ばれることもある。
【0024】
図１を参照すると、ランプ信号ＲＡＭＰは各比較器１３０＿１～１３０＿ｎの第１入力端子（例えば、反転(inverting)入力端子）に入力され、各ピクセル信号ＰＩＸ１～ＰＩＸｎは各比較器１３０＿１～１３０＿ｎの第２入力端子（例えば、非反転(non-inverting)入力端子）に入力される実施形態が示されている。
【0025】
実施形態によって、ランプ信号ＲＡＭＰは各比較器１３０＿１～１３０＿ｎの第２入力端子に入力され、各ピクセル信号ＰＩＸ１～ＰＩＸｎは各比較器１３０＿１～１３０＿ｎの第１入力端子に入力されてもよい。
【0026】
図１１には、ランプ信号ＲＡＭＰが第１比較器１３０＿１の第１入力端子に入力され、第１ピクセル信号ＰＩＸ１が第１比較器１３０＿１の第２入力端子に入力されるときの第１比較信号ＣＤＳ＿ＤＣＳ１の波形が示されているが、ランプ信号ＲＡＭＰが第１比較器１３０＿１の第２入力端子に入力され、第１ピクセル信号ＰＩＸ１が第１比較器１３０＿１の第１入力端子に入力されるときの第１比較信号ＣＤＳ＿ＤＣＳ１の波形は、図１１に示される第１比較信号ＣＤＳ＿ＤＣＳ１の波形と反対である。
【0027】
グレイコード発生器１４０は、Ｘビット並列入力グレイコード（Ｇ＜０＞～Ｇ＜Ｘ－１＞）を生成する。ここで、Ｘは２以上の自然数である。
【0028】
それぞれのＣＤＳ回路２００＿１～２００＿ｎは、Ｘビット並列入力グレイコード（Ｇ＜０＞～Ｇ＜Ｘ－１＞）を受信する。それぞれのＣＤＳ回路２００＿１～２００＿ｎは、変換回路またはカウンタ（counter）とも呼ばれる。それぞれの各ＣＤＳ回路２００＿１～２００＿ｎは、ランプ信号ＲＡＭＰとそれぞれのピクセル信号ＰＩＸ１～ＰＩＸｎとを比較し、それぞれの比較信号ＣＤＳ＿ＤＣＳ１～ＣＤＳ＿ＤＣＳｎの状態遷移時間をカウントしてカウント値を生成することができる。
【0029】
以下、図面の簡略化および説明の便宜のために、図１のグレイコード発生器１４０は、４ビット並列入力グレイコード（Ｇ＜０＞～Ｇ＜３＞）を生成すると仮定し、信号Ｇ＜０＞はＬＳＢで、信号Ｇ＜３＞はＭＳＢである。
【0030】
第１スイッチング信号発生器１６０は、動作制御信号ＡＤＤ＿ＯＰとクロック信号ＣＬＫを用いて第１グループのスイッチ信号（ＳＳ１～ＳＳ４およびｂＳＳ１～ｂＳＳ４）を生成してアナログ-デジタル変換器１１５に出力する。
【0031】
対をなすスイッチ信号（ＳＳ１とｂＳＳ１、ＳＳ２とｂＳＳ２、ＳＳ３とｂＳＳ３、ＳＳ４とｂＳＳ４）は互いに相補的な信号である。例えば、それぞれのスイッチ信号ｂＳＳ１～ｂＳＳ４は、それぞれのインバータを用いてそれぞれのスイッチ信号ＳＳ１～ＳＳ４を反転させて生成される信号であり得る。
【0032】
第２スイッチング信号発生器１７０は、動作制御信号ＡＤＤ＿ＯＰとクロック信号ＣＬＫを用いて第２グループのスイッチ信号（ＲＳ１～ＲＳ４およびｂＲＳ１～ｂＲＳ４）を生成してアナログ－デジタル変換器１１５に出力する。
【0033】
対をなすスイッチ信号（ＲＳ１とｂＲＳ１、ＲＳ２とｂＲＳ２、ＲＳ３とｂＲＳ３、ＲＳ４とｂＲＳ４）は互いに相補的な信号である。例えば、それぞれのスイッチ信号ｂＲＳ１～ｂＲＳ４は、それぞれのインバータを用いてそれぞれのスイッチ信号ＲＳ１～ＲＳ４を反転させて生成される信号であり得る。実施形態によっては、第１スイッチング信号発生器１６０および第２スイッチング信号発生器１７０は、１つのスイッチング信号発生器として実装され得る。
【0034】
クロック信号発生器１８０は、動作制御信号ＡＤＤ＿ＯＰとクロック信号ＣＬＫを用いて図２に示される直列バイナリ加算器２６０に供給される第１クロック信号ＣＬＫ１、リセットメモリ回路２７０に供給される第２グループのクロック信号ＣＬＫ２＿１～ＣＬＫ２＿４、および出力メモリ回路２８０に供給される第３グループのクロック信号ＣＬＫ３＿１～ＣＬＫ３＿４を生成する。
【0035】
【0036】
図１および図２を参照すると、第１ＣＤＳ回路（または、第１カウンタ２００＿１）は、グレイコード-バイナリコード変換器（gray code to binary code converter、これは「Ｇ２Ｂ変換器」または「並列グレイコード-直列バイナリコード変換回路(parallel gray code to serial binary code conversion circuit)」と称される）２１０、直列バイナリ加算器(serial binary adder)２６０、リセットメモリ回路２７０および出力メモリ回路２８０を含む。
【0037】
Ｇ２Ｂ変換器２１０は、第１グループのスイッチ（ＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａ）を含んでおり、ＰＩＰＯ（parallel-in to parallel-out）ラッチ２２１＿１～２２１＿４にラッチされる並列出力グレイコード（Ｇ＜０＞～Ｇ＜４＞）を並列バイナリコード（Ｂ＜０＞～Ｂ＜４＞）に変換すると同時に、並列バイナリコード（Ｂ＜０＞～Ｂ＜４＞）のＬＳＢ（Ｂ＜０＞）を出力し、第１グループのスイッチ（ＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａ）のアレイを変更しながら並列バイナリコード（Ｂ＜０＞～Ｂ＜４＞）のＬＳＢ（Ｇ＜０＞）のすぐ次のビット（Ｂ＜１＞）から並列バイナリコード（Ｂ＜０＞～Ｂ＜４＞）のＭＳＢ（＜３＞）まで１ビットずつ順次に直列バイナリ加算器２６０に出力する。
【0038】
敷延すると、Ｇ２Ｂ変換器２１０は、第１グループのスイッチ（ＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａ）を用いて並列入力グレイコード（Ｇ＜０＞～Ｇ＜３＞）に対応する並列バイナリコード（（Ｂ＜０＞～Ｂ＜４＞））のＬＳＢ（Ｂ＜０＞）からＭＳＢ（Ｂ＜３＞）までを１ビット単位で順次に出力する。
【0039】
Ｇ２Ｂ変換器２１０は、並列入力-並列出力（parallel-in to parallel-out(ＰＩＰＯ)）回路２２０と、並列入力直列出力（parallel-in to serial-out(ＰＩＳＯ)）回路２３０を含んでおり、ＰＩＳＯ回路２３０は、第１スイッチ回路２４０およびＸＯＲ回路（これを「選択回路」とも呼ぶ）２５０を含む。
【0040】
ＰＩＰＯ回路２２０は、それぞれが第１比較信号ＣＤＳ＿ＤＣＳ１に応答して並列入力グレイコード（Ｇ＜０＞～Ｇ＜３＞）を受信してラッチし、並列出力グレイコード（Ｇ＜０＞～Ｇ＜３＞）を出力するＰＩＰＯラッチ２２１＿１～２２１＿４を含む。
【0041】
【0042】
【0043】
リセットメモリ回路２７０の各ラッチ２７２＿１～２７２＿４の構造は、第１ラッチ２２１＿１の構造と同じである。例えば、ラッチ２７２＿１に含まれる第１トライステートインバータ(tri-state inverter)２２３の制御端子にクロック信号ＣＬＫ２＿１が入力され、ラッチ２７２＿１に含まれる第２トライステートインバータ２２７の制御端子に反転クロック信号(/ＣＬＫ２＿１)が入力される。なお、ラッチ２７２＿４に含まれる第１トライステートインバータ２２３の制御端子にクロック信号ＣＬＫ２＿４が入力され、ラッチ２７２＿４に含まれる第２トライステートインバータ２２７の制御端子に反転クロック信号(/ＣＬＫ２＿４)が入力される。
【0044】
出力メモリ回路２８０の各ラッチ２８０＿１～２８０＿４の構造は、第１ラッチ２２１＿１の構造と同じである。例えば、ラッチ２８０＿１に含まれる第１トライステートインバータ２２３の制御端子にクロック信号ＣＬＫ３＿１が入力され、ラッチ２８０＿１に含まれる第２トライステートインバータ２２７の制御端子に反転クロック信号(/ＣＬＫ３＿１)が入力される。なお、ラッチ２８０＿４に含まれる第１トライステートインバータ２２３の制御端子にクロック信号ＣＬＫ３＿４が入力され、ラッチ２８０＿４に含まれる第２トライステートインバータ２２７の制御端子に反転クロック信号(/ＣＬＫ３＿４)が入力される。
【0045】
図３の第１ラッチ２２１＿１は、第１トライステートインバータ２２３、インバータ２２５および第２トライステートインバータ２２７を含む。
【0046】
第１トライステートインバータ２２３の入力端子は、第１入力グレイ信号Ｇ＜０＞を受信する第１ラッチ２２１＿１の入力端子Ｄに接続される。インバータ２２５の入力端子は第１トライステートインバータ２２３の出力端子に接続され、インバータ２２５の出力端子は第１出力グレイ信号Ｇ＜０＞を出力する第１ラッチ２２１＿１の出力端子Ｑに接続される。
【0047】
第２トライステートインバータ２２７の入力端子は、第１ラッチ２２１＿１の出力端子Ｑに接続され、第２トライステートインバータ２２７の出力端子は、インバータ２２５の入力端子に接続される。
【0048】
第１比較器１３０＿１から出力される第１比較信号ＣＤＳ＿ＤＣＳ１のレベルがハイ（high）であるとき、反転された第１比較信号（/ＣＤＳ＿ＤＣＳ１）のレベルはロー（low）であるため、第１トライステートインバータ２２３はイネーブル(enable)され、第２トライステートインバータ２２７はディセーブル(disable)される。したがって、第１ラッチ２２１＿１は、第１入力グレイ信号Ｇ＜０＞を出力する。
【0049】
しかし、第１比較器１３０＿１から出力される第１比較信号ＣＤＳ＿ＤＣＳ１のレベルがローであるとき、反転される第１比較信号（/ＣＤＳ＿ＤＣＳ１）のレベルはハイであるため、第１トライステートインバータ２２３はディセーブルされ、第２トライステートインバータ２２７はイネーブルされる。したがって、インバータ２２５および第２トライステートインバータ２２７によって第１入力グレイ信号Ｇ＜０＞は、そのまま維持される。
【0050】
第１スイッチ回路２４０は、第１グループのスイッチ（ＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａ）を含む。第１グループのスイッチ（ＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａ）のそれぞれは、ＮＭＯＳトランジスタで実現されると仮定する。
【0051】
第１グループの第１スイッチＳＷ１は、第１ラッチ２２１＿１の出力端子Ｑと第１ＸＯＲゲート２５２＿１（これを「出力ＸＯＲゲート」または「ＬＳＢ ＸＯＲゲート」ともいう）の第２入力端子との間に接続され、第１グループの第５スイッチＳＷ１ａは、第１ＸＯＲゲート２５２＿１の前記第２入力端子と接地Ｖｓｓとの間に接続される。
【0052】
第１グループの第２スイッチＳＷ２は、第２ラッチ２２１＿２の出力端子Ｑと第２ＸＯＲゲート２５２＿２の第２入力端子との間に接続され、第１グループの第６スイッチＳＷ２ａは、第２ＸＯＲゲート２５２＿２の前記第２入力端子と接地との間に接続される。
【0053】
第１グループの第３スイッチＳＷ３は、第３ラッチ２２１＿３の出力端子Ｑと第３ＸＯＲゲート２５２＿３の第２入力端子との間に接続され、第１グループの第７スイッチＳＷ３ａは、第３ＸＯＲゲート２５２＿３の前記第２入力端子と接地との間に接続される。
【0054】
第１グループの第４スイッチＳＷ４は、第４ラッチ２２１＿４の出力端子Ｑと第４ＸＯＲゲート（これを「制御ＸＯＲゲート」または「ＭＳＢ ＸＯＲゲート」ともいう）２５２＿４の第２入力端子との間に接続され、第１グループの第８スイッチＳＷ４ａは、第４ＸＯＲゲート２５２＿４の第２入力端子と接地との間に接続される。
【0055】
ＸＯＲ回路２５０は、複数のＸＯＲゲート２５２＿１～２５２＿４を含む。例えば、複数のＸＯＲゲート２５２＿１～２５２＿４のそれぞれは、２入力１出力ＸＯＲゲートであり得る。
【0056】
第４ＸＯＲゲート２５２＿４の第１入力端子は制御信号ＲＳＴを受信し、第４ＸＯＲゲート２５２＿４の出力端子は、次段のＸＯＲゲート（すなわち、第３ＸＯＲゲート２５２＿３）の第１入力端子に接続される。
【0057】
イメージセンサ１００が第１ピクセル信号ＰＩＸ１に含まれるリセット信号をサンプリングするリセットサンプリング動作を行うとき、制御信号ＲＳＴのレベルはハイ（Ｈ）であり、イメージセンサ１００が第１ピクセル信号ＰＩＸ１に含まれる光感知信号をサンプリングする信号サンプリング動作を行うとき、制御信号ＲＳＴのレベルはロー（Ｌ）である。
【0058】
第３ＸＯＲゲート２５２＿３の出力端子は、次段のＸＯＲゲート（すなわち、第２ＸＯＲゲート２５２＿２）の第１入力端子に接続され、第２ＸＯＲゲート２５２＿２の出力端子は、次段のＸＯＲゲート（すなわち、第１ＸＯＲゲート２５２＿１）の１第１入力端子に接続され、第１ＸＯＲゲート２５２＿１の出力端子は、全加算器(full adder)２６２の入力端子Ａに接続される。
【0059】
第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａのアレイが変更されるたびに、第１ＸＯＲゲート２５２＿１は、並列バイナリコード（Ｂ＜０＞～Ｂ＜４＞）の各信号（Ｂ＜０＞、Ｂ＜１＞、Ｂ＜２＞、Ｂ＜３＞）を順次に１ビットずつ出力する。
【0060】
【0061】
図２および図４（ａ）を参照すると、第１スイッチ配列におけるそれぞれのスイッチＳＷ１～ＳＷ４は、それぞれのスイッチ信号ＳＳ１～ＳＳ４に応答してオン（ＯＮ）され、それぞれのスイッチＳＷ１ａ～ＳＷ４ａは、それぞれのスイッチ信号ｂＳＳ１～ｂＳＳ４に応答してオフ（ＯＦＦ）される。このとき、それぞれのスイッチペア（ＳＷ１とＳＷ１ａ、ＳＷ２とＳＷ２ａ、ＳＷ３とＳＷ３ａ、ＳＷ４とＳＷ４ａ）は同時にターンオンされないように設計される。
【0062】
ここで、スイッチ配列(switch arrangement)は、それぞれのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａがそれぞれのスイッチ信号ＳＳ１～ＳＳ４およびＳＷ１ａ～ＳＷ４ａのレベルに応じてオン又はオフ（ＯＦＦ）される状態を意味する。
【0063】
第１スイッチ配列によれば、ＰＩＰＯラッチ２２１＿１～２２１＿４にラッチされる並列出力グレイコード（Ｇ＜０＞Ｇ＜１＞Ｇ＜２＞Ｇ＜３＞）は、ＸＯＲゲート２５２＿１～２５２＿４の第２入力端子へ同時に転送される。
【0064】
図１１を参照すると、第１ＡＤＣ時間（1st ADC Time）のリセットサンプリング動作区間で制御信号ＲＳＴがハイレベル（または、ロジック１）であるため、並列出力グレイコード（ＲＳＴ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝００１０）は、ＸＯＲ回路２５０によって並列バイナリコード（ＲＳＴ＿Ｂ＝Ｂ＜３＞Ｂ＜２＞Ｂ＜１＞Ｂ＜０＞＝１１００）に変換される。
【0065】
しかし、第１ＡＤＣ時間（1st ADC Time）の信号サンプリング動作区間で制御信号ＲＳＴがローレベル（または、ロジック０）であるため、並列出力グレイコード（ＳＩＧ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝１１１１）は、ＸＯＲ回路２５０によって並列バイナリコード（ＳＩＧ＿Ｂ＝Ｂ＜３＞Ｂ＜２＞Ｂ＜１＞Ｂ＜０＞＝１０１０）に変換される。
【0066】
第２ＡＤＣ時間(2nd ADC Time)のリセットサンプリング動作区間で制御信号ＲＳＴがハイレベル(または、ロジック１)であるため、並列出力グレイコード(ＲＳＴ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝００１０)は、ＸＯＲ回路２５０によって並列バイナリコード（ＲＳＴ＿Ｂ＝Ｂ＜３＞Ｂ＜２＞Ｂ＜１＞Ｂ＜０＞＝１１００）に変換される。
【0067】
しかし、第２ＡＤＣ時間（2nd ADC Time）の信号サンプリング動作区間で制御信号ＲＳＴがローレベル（または、ロジック０）であるため、並列出力グレイコード（ＳＩＧ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝１０００）は、ＸＯＲ回路２５０によって並列バイナリコード（ＳＩＧ＿Ｂ＝Ｂ＜３＞Ｂ＜２＞Ｂ＜１＞Ｂ＜０＞＝１１１１）に変換される。
【0068】
第４ＸＯＲゲート２５２＿４は、第４ラッチ２２１＿４にラッチされるグレイ信号Ｇ＜３＞と制御信号ＲＳＴとをＸＯＲしてバイナリ信号Ｂ＜３＞を出力する。
【0069】
このとき、第４ＸＯＲゲート２５２＿４の出力信号Ｂ＜３＞を制御信号ＲＳＴのレベルに関係なくＧ＜３＞として表現すると、それぞれのＸＯＲゲート２５２＿１～２５２＿４の出力信号Ｂ＜０＞～Ｂ＜３＞は、数学式１のように表現される。
【0070】
【数1】
【0071】
ＸＯＲ回路２５０は、並列バイナリコード（Ｂ＜３＞、Ｂ＜２＞、Ｂ＜１＞およびＢ＜０＞）のＬＳＢ（Ｂ＜０＞）を出力信号ＯＵＴ＜０＞として全加算器２６２に出力する。
【0072】
並列バイナリコード（Ｂ＜３＞、Ｂ＜２＞、Ｂ＜１＞およびＢ＜０＞）のＬＳＢ（Ｂ＜０＞）が全加算器２６２に出力された後、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａは、図４（ｂ）のように第２スイッチ配列を有する。
【0073】
第２スイッチ配列では、それぞれのスイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ１ａはオン（ＯＮ）され、それぞれのスイッチＳＷ１、ＳＷ２ａ、ＳＷ３ａおよびＳＷ４ａはオフ（ＯＦＦ）される。
【0074】
【0075】
２入力１出力ＸＯＲゲート２５２＿１～２５２＿４において１つの入力端子に入力されるロジックの値が０であれば、２入力１出力ＸＯＲゲート２５２＿１～２５２＿４の出力端子のロジックの値は、他の１つの入力端子に入力されるロジックの値と同じである。
【0076】
ＸＯＲ回路２５０の出力信号（ＯＵＴ＜１＞＝Ｂ＜１＞）は、数学式２のように表現される。
【0077】
【数2】
【0078】
ＸＯＲ回路２５０は、第２ＸＯＲゲート２５２＿２の出力信号Ｂ＜１＞を出力信号ＯＵＴ＜１＞として全加算器２６２に出力する。
【0079】
並列バイナリコードＢ＜３＞、Ｂ＜２＞、Ｂ＜１＞およびＢ＜０＞の２番目信号（Ｂ＜１＞）が全加算器２６２に出力された後、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａは、図４（ｃ）のように第３スイッチ配列を有する。
【0080】
第３スイッチ配列において、それぞれのスイッチＳＷ３、ＳＷ４、ＳＷ１ａおよびＳＷ２ａはオン（ＯＮ）され、それぞれのスイッチＳＷ１、ＳＷ２、ＳＷ３ａおよびＳＷ４ａはオフ（ＯＦＦ）される。
【0081】
【0082】
第３スイッチ配列によって、ＸＯＲ回路２５０の出力信号ＯＵＴ＜２＞＝Ｂ＜２＞は、数学式３のように表現される。
【0083】
【数3】
【0084】
ＸＯＲ回路２５０は、第３ＸＯＲゲート２５２＿３の出力信号Ｂ＜２＞を出力信号ＯＵＴ＜２＞として全加算器２６２に出力する。
【0085】
第３ＸＯＲゲート２５２＿３の出力信号Ｂ＜２＞が全加算器２６２に出力された後、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａは、図４（ｄ）のように第４スイッチ配列を有する。
【0086】
第４スイッチ配列において、それぞれのスイッチＳＷ４、ＳＷ１ａ、ＳＷ２ａおよびＳＷ３ａがオン（ＯＮ）され、それぞれのスイッチＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４ａはオフ（ＯＦＦ）される。
【0087】
【0088】
第４スイッチ配列によって、ＸＯＲ回路２５０の出力信号ＯＵＴ＜３＞＝Ｂ＜３＞は、数学式４のように表現される。
【0089】
【数4】
【0090】
ＸＯＲ回路２５０は、第４ＸＯＲゲート２５２＿４の出力信号Ｂ＜３＞、すなわちＭＳＢを出力信号ＯＵＴ＜３＞として全加算器２６２に出力する。
【0091】
図２および図４を参照して説明したように、並列入力グレイコードＧ＜３＞、Ｇ＜２＞、Ｇ＜１＞およびＧ＜０＞が並列バイナリコードＢ＜３＞、Ｂ＜２＞、Ｂ＜１＞およびＢ＜０＞に変換された後、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａのスイッチ配列が第１スイッチ配列から第４スイッチ配列に順次的に変更されれば、並列バイナリコードＢ＜３＞、Ｂ＜２＞、Ｂ＜１＞およびＢ＜０＞のＬＳＢ Ｂ＜０＞からＭＳＢ Ｂ＜３＞まで１ビットずつ順次に出力される。
【0092】
再び図２を参照すると、直列バイナリ加算器２６０は、全加算器２６２、第１フリップフロップ２６４および第２フリップフロップ２６６を含む。
【0093】
直列バイナリ加算器２６０は、第１入力端子Ａに入力される１ビット信号と第２入力端子Ｂに入力される１ビット信号との加算を行う回路である。例えば、図１１に示されるように、直列バイナリ加算器２６０は、信号サンプリング動作で生成される直列バイナリコードＳＩＧ＿Ｂとリセットサンプリング動作で生成される直列バイナリコードＲＳＴ＿Ｂとを加算する動作を行う。
【0094】
全加算器２６２は、第１ＸＯＲゲート２５２＿１の出力端子に接続される第１入力端子Ａ、リセットメモリ回路２７０の出力信号を転送ラインＬ１を介して受信（または、直接(directly)受信）する第２入力端子Ｂ、キャリーイン端子Ｃｉｎ、キャリーアウト端子Ｃｏおよび和端子Ｓを含む。
【0095】
第１フリップフロップ２６４は、第１クロック信号ＣＬＫ１の立ち上がりエッジ(rising edge)に応答して全加算器２６２の和端子Ｓの出力信号をラッチし、ラッチされる出力信号をリセットメモリ回路２７０に出力する。
【0096】
第２フリップフロップ２６６は、第１クロック信号ＣＬＫ１の立ち上がりエッジに応答して全加算器２６２のキャリーアウト端子Ｃｏの出力信号をラッチし、ラッチされる出力信号を全加算器２６２のキャリーイン端子Ｃｉｎに転送（または、フィードバック）する。各フリップフロップ２６４および２６６は、Ｄフリップフロップで実装され得る。
【0097】
【0098】
【0099】
それぞれのラッチ２７２＿１～２７２＿４は、図８に示されるそれぞれのクロック信号ＣＬＫ２＿１～ＣＬＫ２＿４に応答して第１フリップフロップ２６４の出力信号をラッチする。
【0100】
第２スイッチ回路２７４は、第２グループのスイッチＲＷ１～ＲＷ４およびＲＷ１ａ～ＲＷ４ａを含む。第２グループのスイッチＲＷ１～ＲＷ４およびＲＷ１ａ～ＲＷ４ａのそれぞれは、ＮＭＯＳトランジスタで実装されると仮定する。
【0101】
第２グループの第１スイッチＲＷ１は、第１ラッチ２７２＿１の出力端子Ｑと第１ＯＲゲート（これを「出力ＯＲゲート」または「ＬＳＢ ＯＲゲート」ともいう）２７６＿１の第２入力端子と間に接続され、第２グループの第５スイッチＲＷ１ａは、第１ＯＲゲート２７６＿１の前記第２入力端子と接地Ｖｓｓとの間に接続される。
【0102】
第２グループの第２スイッチＲＷ２は、第２ラッチ２７２＿２の出力端子Ｑと第２ＯＲゲート２７６＿２の第２入力端子との間に接続され、第２グループの第６スイッチＲＷ２ａは、第２ＯＲゲート２７６＿２の前記第２入力端子と接地との間に接続される。
【0103】
第２グループの第３スイッチＲＷ３は、第３ラッチ２７２＿３の出力端子Ｑと第３ＯＲゲート２７６＿３の第２入力端子との間に接続され、第２グループの第７スイッチＲＷ３ａは、第３ＯＲゲート２７６＿３の前記第２入力端子と接地との間に接続される。
【0104】
第２グループの第４スイッチＲＷ４は、第４ラッチ２７６＿４の出力端子Ｑと第４ＯＲゲート２７６＿４の第２入力端子との間に接続され、第２グループの第８スイッチＲＷ４ａは、第４ＯＲゲート２５２＿４の前記第２入力端子と接地との間に接続される。
【0105】
ＯＲゲート２７６＿１～２７６＿４のそれぞれは、２入力１出力ＯＲゲートであり得る。
【0106】
第１ＯＲゲート２７６＿１を除いて、直列接続される複数の２入力１出力ＯＲゲート２７６＿２～２７６＿４のそれぞれの出力端子は、次段２７６＿１～２７６＿３の第１入力端子に接続される。
【0107】
第４ＯＲゲート２７６＿４の第１入力端子は、第４ＯＲゲート２７６＿４の第２入力端子に接続され、第４ＯＲゲート２７６＿４の出力端子は第３ＯＲゲート２７６＿３の第１入力端子に接続され、第３ＯＲゲート２７６＿３の出力端子は第２ＯＲゲート２７６＿２の第１入力端子に接続され、第２ＯＲゲート２７６＿２の出力端子は第１ＯＲゲート２７６＿１の第１入力端子に接続され、第１ＯＲゲート２７６＿１の出力端子は、転送ラインＬ１を介して全加算器２６２の第２入力端子Ｂに接続される。
【0108】
第１ラッチ２７２＿１はＬＳＢをラッチし、第４ラッチ２７２＿４はＭＳＢをラッチする。
【0109】
【0110】
【0111】
第５スイッチ配列によって、それぞれのスイッチＲＷ１ａ、ＲＷ２ａ、ＲＷ３ａおよびＲＷ４ａはオン（ＯＮ）され、それぞれのスイッチＲＷ１、ＲＷ２、ＲＷ３およびＲＷ４はオフ（ＯＦＦ）される。したがって、各ＯＲゲート２７６＿１～２７６＿４の第２入力端子は接地に接続されるため、各ＯＲゲート２７６＿１～２７６＿４はロジック０を出力する。
【0112】
【0113】
図２、図５、図７（ａ）および図９を参照すると、第２グループのスイッチＲＷ１～ＲＷ４およびＲＷ１ａ～ＲＷ４ａの第６スイッチ配列によって、それぞれのスイッチＲＷ１、ＲＷ２ａ、ＲＷ３ａおよびＲＷ４ａはオン（ＯＮ）され、それぞれのスイッチＲＷ１ａ、ＲＷ２、ＲＷ３およびＲＷ４はオフ（ＯＦＦ）される。したがって、第１ラッチ２７２＿１の出力信号は、第１ＯＲゲート２７６＿１の第２入力端子に転送される。
【0114】
図２、図５、図７（ｂ）および図９を参照すると、第２グループのスイッチＲＷ１～ＲＷ４およびＲＷ１ａ～ＲＷ４ａの第７スイッチ配列によって、それぞれのスイッチＲＷ１ａ、ＲＷ２、ＲＷ３ａおよびＲＷ４ａはオン（ＯＮ）され、それぞれのスイッチＲＷ１、ＲＷ２ａ、ＲＷ３およびＲＷ４はオフ（ＯＦＦ）される。したがって、第２ラッチ２７２＿２の出力信号は、第２ＯＲゲート２７６＿２の第２入力端子に転送される。
【0115】
図２、図５、図７（ｃ）および図９を参照すると、第２グループのスイッチＲＷ１～ＲＷ４およびＲＷ１ａ～ＲＷ４ａの第８スイッチ配列によって、それぞれのスイッチＲＷ１ａ、ＲＷ２ａ、ＲＷ３およびＲＷ４ａはオン（ＯＮ）され、それぞれのスイッチＲＷ１、ＲＷ２、ＲＷ３ａ、およびＲＷ４はオフ（ＯＦＦ）される。したがって、第３ラッチ２７２＿３の出力信号は、第３ＯＲゲート２７６＿３の第２入力端子に転送される。
【0116】
図２、図５、図７（ｄ）および図９を参照すると、第２グループのスイッチＲＷ１～ＲＷ４およびＲＷ１ａ～ＲＷ４ａの第９スイッチ配列によって、それぞれのスイッチＲＷ１ａ、ＲＷ２ａ、ＲＷ３ａおよびＲＷ４はオン（ＯＮ）され、それぞれのスイッチＲＷ１、ＲＷ２、ＲＷ３およびＲＷ４ａはオフ（ＯＦＦ）される。したがって、第４ラッチ２７２＿４の出力信号は、第４ＯＲゲート２７６＿４の第２入力端子に転送される。
【0117】
【0118】
図２、図５、図８、図１１を参照すると、第１ＡＤＣ時間（1st ADC Time）のリセットサンプリング動作区間のグレイコードラッチ動作ＧＣＬＯによって、並列入力グレイコード（ＲＳＴ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝００１０）は、ＰＩＰＯ回路２２０にラッチされる。
【0119】
制御信号ＲＳＴがハイレベルであるため、並列出力グレイコード（ＲＳＴ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝００１０）は、ＸＯＲ回路２５０により並列バイナリコード（ＲＳＴ＿Ｂ＝Ｂ＜３＞Ｂ＜２＞Ｂ＜１＞Ｂ＜０＞＝１１００)に変換される。
【0120】
第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａの第１スイッチ配列に従って出力されるＬＳＢ（Ｂ＜０＞＝０）は、クロック信号ＣＬＫ２＿１によって第１ラッチ２７２＿１にラッチされる。そして、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａの第２スイッチ配列に応じて、第２ＸＯＲゲート２５２＿２の出力信号Ｂ＜１＞＝０は、クロック信号ＣＬＫ２＿２に応じて第２ラッチ２７２＿２にラッチされる。第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａの第３スイッチ配列に従って第３ＸＯＲゲート２５２＿３の出力信号Ｂ＜２＞＝１は、クロック信号ＣＬＫ２＿３に従って第３ラッチ２７２＿３にラッチされ、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａの第４スイッチ配列に従って第４ＸＯＲゲート２５２＿３の出力信号（Ｂ＜３＞＝１）は、クロック信号ＣＬＫ２＿３に従って第４ラッチ２７２＿４にラッチされる。リセットラッチ動作（ＲＬＯ）では、－３に対する１の補数１１００がラッチ２７２＿１～２７２＿４にラッチされる。
【0121】
図９は、図２に示される第１ＣＤＳ回路のＰＩＰＯラッチにラッチされる並列グレイコードと、リセットメモリ回路に含まれるラッチに格納される並列バイナリコードとを加算する過程を説明するためのタイミング図である。
【0122】
図２、図５、図９および図１１を参照すると、第１ＡＤＣ時間（1st ADC Time）の信号サンプリング動作区間のグレイコードラッチ動作（ＧＣＬＯ）に従って、並列入力グレイコード（ＳＩＧ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝１１１１）はＰＩＰＯ回路２２０にラッチされる。
【0123】
制御信号ＲＳＴがローレベルであるため、並列出力グレイコード（ＳＩＧ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝１１１１）は、ＸＯＲ回路２５０により並列バイナリコード（ＳＩＧ＿Ｂ＝Ｂ＜３＞Ｂ＜２＞Ｂ＜１＞Ｂ＜０＞＝１０１０)に変換される。
【0124】
直列バイナリ加算器２６０は、第１ＸＯＲゲート２５２＿１から１ビットずつ出力されるバイナリコード（ＳＩＧ＿Ｂ＝１０１０）の各信号と、第１ＯＲゲート２７６＿１から１ビットずつ出力されるバイナリコード（ＲＳＴ＿Ｂ＝１１００）の各信号とを１ビット単位で加算（ＳＩＧ＿Ｂ＋ＲＳＴ＿Ｂ）し、加算された結果（ＳＩＧ＿Ｂ＋ＲＳＴ＿Ｂ＝１０１０＋１１００＝０１１０）を各クロック信号ＣＬＫ３＿１～ＣＬＫ３＿４を用いて各ラッチ２８０＿１～２８０＿４にラッチする。
【0125】
図２、図５、図８、図９および図１１を参照すると、第２ＡＤＣ時間（2nd ADC Time）のリセットサンプリング動作区間のグレイコードラッチ動作ＧＣＬＯに従って並列入力グレイコード（ＲＳＴ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝００１０は、ＰＩＰＯ回路２２０にラッチされる。
【0126】
制御信号ＲＳＴがハイレベルであるため、並列出力グレイコード（ＲＳＴ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝００１０）は、ＸＯＲ回路２５０により並列バイナリコード（ＲＳＴ＿Ｂ＝Ｂ＜３＞Ｂ＜２＞Ｂ＜１＞Ｂ＜０＞＝１１００)に変換される。
【0127】
第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａの第１スイッチ配列によって出力されるＬＳＢ（Ｂ＜０＞＝０）は、クロック信号ＣＬＫ２＿１によって第１ラッチ２７２＿１にラッチされ、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａの第２スイッチ配列によって、第２ＸＯＲゲート２５２＿２の出力信号（Ｂ＜１＞＝０）はクロック信号ＣＬＫ２＿２によって第２ラッチ２７２＿２にラッチされる。第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａの第３スイッチ配列によって第３ＸＯＲゲート２５２＿３の出力信号（Ｂ＜２＞＝１）は、クロック信号ＣＬＫ２＿３によって第３ラッチ２７２＿３にラッチされ、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａの第４スイッチ配列によって第４ＸＯＲゲート２５２＿３の出力信号（Ｂ＜３＞＝１）は、クロック信号ＣＬＫ２＿３によって第４ラッチ２７２＿４にラッチされる。リセットラッチ動作ＲＬＯでは、－３に対する１の補数（１１００）がラッチ２７２＿１～２７２＿４にラッチされる。
【0128】
第２ＡＤＣ時間(2nd ADC Time)の信号サンプリング動作区間のグレイコードラッチ動作ＧＣＬＯに応じて並列入力グレイコード(ＳＩＧ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝１０００)は、ＰＩＰＯ回路２２０にラッチされる。
【0129】
制御信号ＲＳＴがローレベルであるため、並列出力グレイコード（ＳＩＧ＿Ｇ＝Ｇ＜３＞Ｇ＜２＞Ｇ＜１＞Ｇ＜０＞＝１０００）は、ＸＯＲ回路２５０により並列バイナリコード（ＳＩＧ＿Ｂ＝Ｂ＜３＞Ｂ＜２＞Ｂ＜１＞Ｂ＜０＞＝１１１１)に変換される。
【0130】
直列バイナリ加算器２６０は、第１ＸＯＲゲート２５２＿１から１ビットずつ出力されるバイナリコード（ＳＩＧ＿Ｂ＝１１１１）の各信号と、第１ＯＲゲート２７６＿１から１ビットずつ出力されるバイナリコード（ＲＳＴ＿Ｂ＝１１００）の各信号とを１ビット単位で加算（ＳＩＧ＿Ｂ＋ＲＳＴ＿Ｂ）し、加算された結果（ＳＩＧ＿Ｂ＋ＲＳＴ＿Ｂ＝１１１１＋１０１０＝００１１）を各クロック信号ＣＬＫ３＿１～ＣＬＫ３＿４を用いて各ラッチ２８０＿１～２８０＿４にラッチする。
【0131】
【0132】
【0133】
第２クロック信号ＣＬＫ３＿２がローレベルからハイレベルに遷移すると、第１ラッチ２８０＿１は第２ラッチ２８０＿１にラッチされる第２信号ＤＡＴＡ＜１＞を出力し、第３クロック信号ＣＬＫ３＿３がローレベルからハイレベルに遷移すると、第１ラッチ２８０＿１は第３ラッチ２８０＿３にラッチされる第３信号ＤＡＴＡ＜２＞を出力し、第４クロック信号ＣＬＫ３＿４がローレベルからハイレベルに遷移すると、第１ラッチ２８０＿１は、第４ラッチ２８０＿４にラッチされる第４信号ＤＡＴＡ＜３＞を１ビットずつ順次に出力する。
【0134】
図１２は、第１半導体チップに実装されるピクセルアレイと、第２半導体チップに実装されるアナログ-デジタル変換回路とを有するイメージセンサのブロック図である。
【0135】
図１および図１２を参照すると、イメージセンサ１００Ａは、ピクセルアレイ１１０を含む第１半導体チップ３１０、およびアナログ-デジタル変換器１１５を含む第２半導体チップ３２０を有する。ピクセルアレイ１１０とアナログ-デジタル変換器１１５のそれぞれは、異なる半導体チップ３１０および３２０に集積されてもよい。実施形態によっては、ピクセルアレイ１１０とアナログ-デジタル変換器１１５は、１つの半導体チップに集積され得る。
【0136】
【0137】
【0138】
並列グレイコード－直列バイナリコード変換回路２１０は、比較信号ＣＤＳ＿ＤＣＳ１に応答して並列入力グレイコードＧ＜０＞～Ｇ＜３＞をラッチし、並列出力グレイコードＧ＜０＞～Ｇ＜３＞を出力する（Ｓ１２０）。
【0139】
並列グレイコード－直列バイナリコード変換回路２１０は、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａを含んでおり、ＰＩＰＯラッチ２２１＿１～２２１＿４にラッチされる並列出力グレイコードＧ＜０＞～Ｇ＜４＞を並列バイナリコードＢ＜０＞～Ｂ＜４＞に変換すると同時に、並列バイナリコードＢ＜０＞～Ｂ＜４＞のＬＳＢ Ｂ＜０＞を出力し、第１グループのスイッチＳＷ１～ＳＷ４およびＳＷ１ａ～ＳＷ４ａのアレイを変更しながら並列バイナリコードＢ＜０＞～Ｂ＜４＞のＬＳＢ Ｇ＜０＞のすぐ次のビットＢ＜１＞から並列バイナリコードＢ＜０＞～Ｂ＜４＞のＭＳＢ Ｂ＜３＞）まで順次に１ビットずつ直列バイナリ加算器２６０に出力する（Ｓ１３０）。
【0140】
図１４は、図１に示されるイメージセンサを含むイメージ処理装置のブロック図である。図１４を参照すると、イメージ処理装置４００は、カメラモジュール４１０、プロセッサ４２０およびディスプレイ装置４３０を含む。
【0141】
イメージ処理装置４００は、モバイル機器、ＣＣＴＶシステム、ウェアラブルコンピュータまたは車載インフォテインメント（In-Vehicle Infotainment）に使用され得る。
【0142】
カメラモジュール４１０のイメージセンサ１００は、レンズ４１２を用いて被写体を撮影し、撮影された被写体に該当する映像信号を生成し、前記映像信号をイメージ信号プロセッサ４１４に転送する。イメージセンサ１００の構造は、図１２を参照して説明されたイメージセンサ１００Ａであり得る。
【0143】
イメージ信号プロセッサ４１４によって処理されるイメージデータは、プロセッサ４２０に転送され、プロセッサ４２０は前記処理されたイメージデータに該当するイメージをディスプレイ装置４３０を介してディスプレイすることができる。
【0144】
本発明は、図面に示された実施形態を参照して説明されたが、これは例としてのものに過ぎず、当技術分野における通常の知識を有する者であれば、これによって多様な変更および均等な他の実施形態が可能であることを理解するであろう。したがって、本発明の真正な技術的保護の範囲は、添付の特許請求の範囲の技術的思想によって定められるべきである。
【符号の説明】
【0145】
１００：イメージセンサ
１１０：ピクセルアレイ
１１５：アナログ-デジタル変換器
１２０：ランプ信号発生器
１３０＿１～１３０＿ｎ：比較器
１４０：グレイコード発生器
２００＿１～２００＿ｎ：相関二重サンプリング（ＣＤＳ）回路
２１０：並列グレイコード－直列バイナリコード変換回路
２２０：並列-入力 並列-出力回路
２３０：並列-入力 直列-出力回路
２４０：第1スイッチ回路
２５０：ＸＯＲ回路
２６０：直列バイナリ加算器
２６２：全加算器
２６４：第１フリップフロップ
２６６：第２フリップフロップ
２７０：リセットメモリ回路
２８０：出力メモリ回路
２２１＿１～２２１＿４、２７２＿１～２７２＿４、２８０＿１～２８０＿４：ラッチ
１１０：ピクセルアレイ
１１５：アナログ-デジタル変換器
１２０：ランプ信号発生器
１３０＿１～１３０＿ｎ：比較器
１４０：グレイコード発生器
２００＿１～２００＿ｎ：相関二重サンプリング（ＣＤＳ）回路
２１０：並列グレイコード－直列バイナリコード変換回路
２２０：並列-入力 並列-出力回路
２３０：並列-入力 直列-出力回路
２４０：第1スイッチ回路
２５０：ＸＯＲ回路
２６０：直列バイナリ加算器
２６２：全加算器
２６４：第１フリップフロップ
２６６：第２フリップフロップ
２７０：リセットメモリ回路
２８０：出力メモリ回路
２２１＿１～２２１＿４、２７２＿１～２７２＿４、２８０＿１～２８０＿４：ラッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】