特開 2023-118092 抵抗変化型メモリセルおよび関連するセルアレイ構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023118092

(43)【公開日】2023-08-24

(54)【発明の名称】抵抗変化型メモリセルおよび関連するセルアレイ構造

(51)【国際特許分類】

   H10B 63/00 20230101AFI20230817BHJP

【ＦＩ】

H10B63/00

【審査請求】有

【請求項の数】13

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023018091

(22)【出願日】2023-02-09

(31)【優先権主張番号】63/309,022

(32)【優先日】2022-02-11

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】512149787

【氏名又は名称】イーメモリー テクノロジー インコーポレイテッド

(74)【代理人】

【識別番号】110000154

【氏名又は名称】弁理士法人はるか国際特許事務所

(72)【発明者】

【氏名】ツァング－ム ライ

(72)【発明者】

【氏名】ウェイ－チェン チャング

(72)【発明者】

【氏名】チュン－フン リン

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083JA02

5F083JA06

5F083JA39

5F083JA40

5F083LA01

5F083LA12

5F083LA16

5F083LA19

5F083LA21

5F083MA06

5F083MA16

5F083MA17

5F083MA18

5F083MA19

5F083MA20

5F083NA01

(57)【要約】      （修正有）

【課題】抵抗変化型メモリセル及び関連するセルアレイ構造を提供する。
【解決手段】抵抗変化型メモリセル５００は、Ｐ型ウェル領域ＰＷ、絶縁構造、Ｎ型ウェル領域ＮＷ、第１ゲート構造５５０、第２ゲート構造５６０、第１Ｎ型ドープ領域５２１、第２Ｎ型ドープ領域５２２、第３Ｎ型ドープ領域５２３、第４Ｎ型ドープ領域５２４、ワード線ＷＬ、ビット線ＢＬ、導体線及びプログラム線ＰＬを含む。第３Ｎ型ドープ領域、第４Ｎ型ドープ領域及びＮ型ウェル領域は、連携してＮ型マージ領域として形成されている。ビット線は、第１Ｎ型ドープ領域と接続される。ワード線は、第１ゲート構造の導電層５５５と接続される。導体線は、第２Ｎ型ドープ領域と第２ゲート構造の導電層５６５とに接続される。プログラム線は、Ｎ型マージ領域と接続される。
【選択図】図５Ｄ

【特許請求の範囲】

【請求項1】

第１抵抗変化型メモリセルを含むセルアレイ構造であって、前記第１抵抗変化型メモリセルが、
半導体基板と、
前記半導体基板の表面下に形成された第１型ウェル領域と、
前記第１型ウェル領域内に形成された第１絶縁構造と、
前記第１型ウェル領域に形成され、前記第１絶縁構造の第１側面の横に配置されている、第２型ウェル領域と、
前記第１型ウェル領域の表面上に形成され、前記第１絶縁構造の第２側面の横に配置されている第１ゲート構造と、
前記第２型ウェル領域の表面上に形成された第２ゲート構造と、
前記第１型ウェル領域に形成され、前記第１ゲート構造の２つの対向する側面の横に配置されている、第１の第２型ドープ領域および第２の第２型ドープ領域と、
前記第２型ウェル領域に形成され、前記第２ゲート構造の２つの対向する側面の横に配置された第３の第２型ドープ領域および第４の第２型ドープ領域であって、前記第３の第２型ドープ領域、前記第４の第２型ドープ領域および前記第２型ウェル領域が連携して第２型マージ領域として形成されている、第３の第２型ドープ領域および第４の第２型ドープ領域
と、
前記第１の第２型ドープ領域と接続された第１の導体線と、
前記第１ゲート構造の導電層と接続された第２導体線と、
前記第２の第２型ドープ領域および前記第２ゲート構造の導電層と接続された第３の導体線と、
前記第２型マージ領域と接続された第４導体線と、を備えている、セルアレイ構造。

【請求項2】

前記第１型ウェル領域はＰ型ウェル領域であり、前記第２型ウェル領域はＮ型ウェル領域であり、前記第１の第２型ドープ領域は第１Ｎ型ドープ領域であり、前記第２の第２型ドープ領域は第２Ｎ型ドープ領域であり、前記第３の第２型ドープ領域は第３Ｎ型ドープ領域であり、前記第４の第２型ドープ領域は第４Ｎ型ドープ領域であり、前記第２型マージ領域はＮ型マージ領域である、請求項１に記載のセルアレイ構造。

【請求項3】

前記第１導体線は第１ビット線であり、前記第２導体線は第１ワード線であり、前記第４導体線はプログラム線である、請求項１に記載のセルアレイ構造。

【請求項4】

前記プログラム線は前記第４の第２型ドープ領域と接続されている、請求項３に記載のセルアレイ構造。

【請求項5】

前記セルアレイ構造はさらに第２抵抗変化型メモリセルを備え、前記第２抵抗変化型メモリセルが、
前記第１型ウェル領域の表面上に形成され、前記第１絶縁構造の前記第２側面の横に配置されている第３ゲート構造と、
前記第２型ウェル領域の表面上に形成された第４ゲート構造と、
前記第１型ウェル領域に形成され、前記第３ゲート構造の２つの対向する側面の横に配置されている、第５の第２型ドープ領域および第６の第２型ドープ領域と、
前記第２型ウェル領域に形成され、前記第４ゲート構造の２つの対向する側面の横に配置されている第７の第２型ドープ領域および第８の第２型ドープ領域であって、前記第２型マージ領域がさらに前記第７の第２型ドープ領域および前記第８の第２型ドープ領域を備えている、第７の第２型ドープ領域および第８の第２型ドープ領域と、
前記第５の第２型ドープ領域と接続された第５導体線と、
前記第３ゲート構造の導電層と接続された前記第２の導体線と、
前記第６の第２型ドープ領域と前記第４ゲート構造の導電層とに接続された第６の導体線と、を備えている、請求項３に記載のセルアレイ構造。

【請求項6】

前記第５導体線は第２ビット線である、請求項５に記載のセルアレイ構造。

【請求項7】

前記セルアレイ構造は、第２抵抗変化型メモリセルをさらに備え、前記第２抵抗変化型メモリセルが、
前記第１型ウェル領域に形成された第２絶縁構造であって、前記第１絶縁構造の第１側面と前記第２絶縁構造の第１側面との間に前記第２型ウェル領域が配置される、第２絶縁構造と、
前記第１型ウェル領域の表面上に形成され、前記第２絶縁構造の第２側面の横に配置された第３ゲート構造と、
前記第２型ウェル領域の表面上に形成された第４ゲート構造と、
前記第１型ウェル領域に形成され、前記第３ゲート構造の２つの対向する側面の横に配置されている、第５の第２型ドープ領域および第６の第２型ドープ領域と、
前記第２型ウェル領域に形成された第７の第２型ドープ領域であって、前記第４の第２型ドープ領域および前記第７の第２型ドープ領域は、前記第４ゲート構造の２つの対向する側面の横に配置され、前記第２型マージ領域はさらに前記第７の第２型ドープ領域を含む、第７の第２型ドープ領域と、
前記第５の第２型ドープ領域と接続された前記第１の導体線と、
前記第３ゲート構造の導電層と接続された第５導体線と、
前記第６の第２型ドープ領域と前記第４ゲート構造の導電層とに接続された第６導体線と、を備えている、請求項３に記載のセルアレイ構造。

【請求項8】

前記第５導体線は第２ワード線である、請求項７に記載のセルアレイ構造。

【請求項9】

前記第１型ウェル領域はディープＮ型ウェル領域とＮ型ウェル領域とを備え、前記第２型ウェル領域はＰ型ウェル領域であり、前記Ｎ型ウェル領域、前記Ｐ型ウェル領域および前記第１絶縁構造は、前記ディープＮ型ウェル領域に形成され、前記Ｎ型ウェル領域と前記Ｐ型ウェル領域とは前記第１絶縁構造の２つの対向する側面の横に配置されており、前記第１の第２型ドープ領域は第１Ｐ型ドープ領域であり、前記第２の第２型ドープ領域は第２Ｐ型ドープ領域であり、前記第３の第２型ドープ領域は第３Ｐ型ドープ領域であり、前記第４の第２型ドープ領域は第４Ｐ型ドープ領域であり、前記第２型マージ領域はＰ型マージ領域である、請求項１に記載のセルアレイ構造。

【請求項10】

前記第１導体線は第１ビット線であり、前記第２導体線は第１ワード線であり、前記第４導体線はプログラム線である、請求項９に記載のセルアレイ構造。

【請求項11】

前記プログラム線は前記第４の第２型ドープ領域と接続されている、請求項１０に記載のセルアレイ構造。

【請求項12】

前記第２ゲート構造は、絶縁層と導電層とを備え、前記絶縁層は前記第２型ウェル領域の表面上に形成され、前記導電層は前記絶縁層の上に形成され、前記絶縁層は高誘電率材料層を含む、請求項１に記載のセルアレイ構造。

【請求項13】

前記高誘電率材料層は、二酸化ハフニウム層（ＨｆＯ_２）層または酸化タンタル層（Ｔａ_２Ｏ_５）層である、請求項１２に記載のセルアレイ構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリのメモリセルに関し、より詳細には、抵抗変化型メモリセルおよび関連するセルアレイ構造に関する。

【背景技術】

【0002】

抵抗変化型メモリ（ＲｅＲＡＭ）は不揮発性メモリの一種である。抵抗変化型メモリは複数の抵抗変化型メモリセル（ＲｅＲＡＭセル）を備えている。抵抗変化型メモリは、製造工程が少なく、書き込み速度が速いため、システムオンチップ（ＳＯＣ）における内蔵フラッシュメモリの置き換えに好適に使用される。

【0003】

図１は、従来の抵抗変化型メモリセルの構造を模式的に示す。図１に示すように、抵抗変化型メモリセル１００は、下部電極１０６、絶縁層１０４および上部電極１０２がスタック状に配置されて構成されている。抵抗変化型メモリセル１００が作製された後で、抵抗変化型メモリセル１００は初期状態にある。

【0004】

抵抗変化型メモリセル１００が有効になる前に、上部電極１０２と下部電極１０６にそれぞれ第１電圧Ｖａと第２電圧Ｖｂを印加する形成動作が行われる。第１電圧Ｖａと第２電圧Ｖｂとの電圧差Ｖａｂは形成電圧であり、すなわち、Ｖａｂ＝Ｖａ－Ｖｂである。上部電極１０２および下部電極１０６が第１電圧Ｖａおよび第２電圧Ｖｂを受けると、絶縁層１０４の酸素空孔のクラスターが導電性フィラメント１０８を形成する。さらに、導電性フィラメント１０８は、上部電極１０２と下部電極１０６とに接続される。

【0005】

抵抗変化型メモリセル１００が形成動作を受けた後、抵抗変化型メモリセル１００に形成電圧より低い複数のバイアス電圧が供給される。その結果、抵抗変化型メモリセル１００の状態は、セット状態とリセット状態とに任意に切り替わり得る。セット状態の抵抗変化型メモリセル１００は抵抗値が低い。リセット状態の抵抗変化型メモリセル１００は抵抗値が高い。以下、抵抗変化型メモリセル１００の動作について説明する。

【0006】

抵抗変化型メモリセル１００が低抵抗値に対応するセット状態にあるとき、セット状態を高抵抗値に対応するリセット状態に切り替えるためのリセット動作が実行されてもよい。リセット動作が行われる間、上部電極１０２および下部電極１０６にリセット電圧が印加される。一方、絶縁層１０４内の導電性フィラメント１０８は、酸化還元処理が施される。その結果、導電性フィラメント１０８は、上部電極１０２と下部電極１０６との間でほぼ接続されない。言い換えると、リセット動作が完了した後で、上部電極１０２と下部電極１０６との間の領域は、高抵抗値を有する（すなわち、リセット状態である）。

【0007】

抵抗変化型メモリセル１００が高抵抗値に対応するリセット状態にあるとき、抵抗変化型メモリセル１００は、セット動作によってセット状態に切り替わり得る。セット動作が行われる間、上部電極１０２および下部電極１０６にセット電圧が印加される。その結果、絶縁層１０４内の導電性フィラメント１０８は、上部電極１０２と下部電極１０６との間で良好に接続され得る。すなわち、セット動作が完了した後で、上部電極１０２と下部電極１０６との間の領域は低抵抗値を有する（すなわち、セット状態である）。

【0008】

プログラムサイクル中、プログラム動作に応答して、抵抗変化型メモリセル１００は、セット動作によって選択的にセット状態に、またはリセット動作によって選択的にリセット状態になり得る。言い換えると、セット状態とリセット状態は抵抗変化型メモリセル１００の２つの記憶状態である。

【0009】

一般に、セット電圧およびリセット電圧の供給方法によって、抵抗変化型メモリセルは、ユニポーラ動作モードの抵抗変化型メモリセルとバイポーラ動作モードの抵抗変化型メモリセルとの２種類に分類される。抵抗変化型メモリセル１００がユニポーラ動作モードの場合、２つの正の電圧差Ｖａｂに応じて抵抗変化型メモリセル１００にセット動作およびリセット動作がそれぞれ行われるか、または、２つの負の電圧差Ｖａｂに応じて抵抗変化型メモリセル１００にセット動作およびリセット動作がそれぞれ行われる。抵抗変化型メモリセル１００がバイポーラ動作モードの場合に、正の電圧差Ｖａｂに応じて抵抗変化型メモリセル１００にセット動作が行われ、負の電圧差Ｖａｂに応じて抵抗変化型メモリセル１００にリセット動作が行われる、または負の電圧差Ｖａｂに応じて抵抗変化型メモリセル１００にセット動作が行われ、正の電圧差Ｖａｂに応じて抵抗変化型メモリセル１００にリセット動作が行われる。正の電圧差は、第１電圧Ｖａが第２電圧Ｖｂより高く、第１電圧Ｖａから第２電圧Ｖｂを引いた値が正であること、すなわち、Ｖａｂ＝Ｖａ－Ｖｂ＞０を示す。負の電圧差は、第１電圧Ｖａが第２電圧Ｖｂより低く、第１電圧Ｖａから第２電圧Ｖｂを引いた値が負であること、すなわち、Ｖａｂ＝Ｖａ－Ｖｂ＜０であることを示す。

【0010】

図２Ａは、ユニポーラ動作モードにおいて、抵抗変化型メモリセルにセット動作およびリセット動作を行った場合の電流と電圧との関係を模式的に示す。図２Ｂは、バイポーラ動作モードにおいて抵抗変化型メモリセルにセット動作とリセット動作を行った場合の電流と電圧の関係を模式的に示す。

【0011】

図２Ａに示す点線の曲線は、抵抗変化型メモリセル１００が本来リセット状態であることを示す。約１．８８Ｖのセット電圧を供給することにより、抵抗変化型メモリセル１００を流れる電流の大きさは上昇する。抵抗変化型メモリセル１００の抵抗値が減少するため、抵抗変化型メモリセル１００はセット状態に切り替わる。図２Ａに示す実線の曲線は、抵抗変化型メモリセル１００が本来セット状態であることを示す。約１．７８Ｖのリセット電圧を供給することで、抵抗変化型メモリセル１００を流れる電流の大きさが低下する。抵抗変化型メモリセル１００の抵抗値が増加するため、抵抗変化型メモリセル１００はリセット状態に切り替わる。言い換えると、図２Ａに示すように、抵抗変化型メモリセル１００はユニポーラ動作モードとなる。セット動作およびリセット動作は、２つの正の電圧差Ｖａｂ（すなわち、１．７８Ｖおよび１．８８Ｖ）に応じて、抵抗変化型メモリセル１００にそれぞれ行われる。

【0012】

図２Ｂに示す点線の曲線は、抵抗変化型メモリセル１００が本来リセット状態であることを示す。約－２．４Ｖのセット電圧を供給することで、抵抗変化型メモリセル１００に流れる電流の大きさが上昇する。抵抗変化型メモリセル１００の抵抗値が低下するため、抵抗変化型メモリセル１００はセット状態に切り替わる。図２Ｂに示す実線曲線は、抵抗変化型メモリセル１００が本来セット状態であることを示す。約１．５Ｖより高いリセット電圧を供給することで、抵抗変化型メモリセル１００に流れる電流の大きさが低下する。抵抗変化型メモリセル１００の抵抗値が増加するため、抵抗変化型メモリセル１００はリセット状態に切り替わる。言い換えると、図２Ｂに示すように抵抗変化型メモリ１００はバイポーラ動作モードとなる。１つの正の電圧差Ｖａｂ（すなわち、１．５Ｖ）と１つの負の電圧差（すなわち、－２．４Ｖ）に応じて、抵抗変化型メモリセル１００にセット動作とリセット動作がそれぞれ行われる。

【0013】

非特許文献１において、新規の２８ｎｍロジック対応ＲＲＡＭセルは、抵抗変化型メモリ記憶ノードとしてのＴｉＮ／ＨｆＯ_２／ＳｉＯ_２／Ｓｉの複合抵抗ゲート絶縁膜を伴う２つのロジック標準高誘電率金属ゲート（ＨＫＭＧ）ＣＭＯＳトランジスタで構成される。

【0014】

非特許文献２では、純粋論理１４ｎｍノードＨＫＭＧ－ＦｉｎＦＥＴプラットフォームでの酸素－空孔系バイポーラＲＲＡＭを実証している。

【先行技術文献】

【非特許文献】

【0015】

【非特許文献1】２８ｎｍ ２Ｔ Ｈｉｇｈ－Ｋ Ｍｅｔａｌ Ｇａｔｅ Ｅｍｂｅｄｄｅｄ ＲＲＡＭ Ｗｉｔｈ Ｆｕｌｌｙ Ｃｏｍｐａｔｉｂｌｅ ＣＭＯＳ Ｌｏｇｉｃ Ｐｒｏｃｅｓｓｅｓ、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ， Ｖｏｌ．３４，Ｎｏ．１０，２０１３年１０月

【非特許文献2】Ａ １４ｎｍ ＦｉｎＦＥＴ Ｌｏｇｉｃ ＣＭＯＳ Ｐｒｏｃｅｓｓ Ｃｏｍｐａｔｉｂｌｅ ＲＲＡＭ Ｆｌａｓｈ Ｗｉｔｈ Ｅｘｃｅｌｌｅｎｔ Ｉｍｍｕｎｉｔｙ ｔｏ Ｓｎｅａｋ Ｐａｔｈ、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．６４，Ｎｏ．１２、２０１７年１２月

【発明の概要】

【0016】

本発明の一実施形態は、セルアレイ構造を提供する。前記セルアレイ構造は第１抵抗変化型メモリセルを含む。前記第１抵抗変化型メモリセルは、半導体基板と、第１型ウェル領域と、第１絶縁構造と、第２型ウェル領域と、第１ゲート構造と、第２ゲート構造と、第１の第２型ドープ領域と、第２の第２型ドープ領域と、第３の第２型ドープ領域と、第４の第２型ドープ領域と、第１導体線と、第２導体線と、第３導体線と第４導体線とを含む。前記第１型ウェル領域は前記半導体基板の表面の下に形成される。前記第１絶縁構造は前記第１型ウェル領域に形成される。前記第２型ウェル領域は前記第１型ウェル領域に形成される。前記第２型ウェル領域は前記第１絶縁構造の第１側面の横に配置されている。前記第１ゲート構造は前記第１型ウェル領域の表面上に形成され、前記第１絶縁構造の第２側面の横に配置されている。前記第２ゲート構造は前記第２型ウェル領域の表面上に形成される。前記第１の第２型ドープ領域および前記第２の第２型ドープ領域は、前記第１型ウェル領域内に形成される。前記第１の第２型ドープ領域および前記第２の第２型ドープ領域は、前記第１ゲート構造の２つの対向する側面の横に配置されている。前記第３の第２型ドープ領域および前記第４の第２型ドープ領域は、前記第２型ウェル領域内に形成される。前記第３の第２型ドープ領域と前記第４の第２型ドープ領域は、前記第２ゲート構造の２つの対向する側面の横に配置されている。前記第３の第２型ドープ領域、前記第４の第２型ドープ領域および前記第２型ウェル領域は、連携して第２型マージ領域として形成される。前記第１導体線は、前記第１の第２型ドープ領域と接続される。前記第２導体線は前記第１ゲート構造の導電層と接続される。前記第３導体線は、前記第２の第２型ドープ領域および前記第２ゲート構造の導電層と接続される。前記第４導体線は前記第２型マージ領域と接続される。

【0017】

本発明の多数の目的、特徴および利点は、添付の図面と合わせて考慮した場合、本発明の実施形態の以下の詳細な説明を読めば、容易に明らかになるであろう。しかしながら、本明細書で採用される図面は、説明のためのものであり、限定的なものと見なすべきではない。

【0018】

本発明の上記目的および利点は、以下の詳細な説明および添付図面を検討した後で、当業者にとってより容易に明らかとなるであろう。

【図面の簡単な説明】

【0019】

【図1】（先行技術）電子デバイスのための従来の不揮発性メモリのアーキテクチャを示す模式回路ブロック図である。

【図2A】（先行技術）ユニポーラ動作モードで抵抗変化型メモリセルにセット動作とリセット動作が行われるときの電流と電圧の関係を模式的に示す図である。

【図2B】（先行技術）バイポーラ動作モードで抵抗変化型メモリセルにセット動作とリセット動作が行われる場合の電流と電圧の関係を模式的に示す図である。

【図3A】本発明の第１の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。

【図3B】本発明の第１の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。

【図3C】本発明の第１の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。

【図3D】本発明の第１の実施形態による抵抗変化型メモリセルの模式等価回路図である。

【図4】第１の実施形態に係る複数の抵抗変化型メモリセルを備えたセルアレイ構造を示す模式等価回路図である。

【図5A】本発明の第２の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。

【図5B】本発明の第２の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。

【図5C】本発明の第２の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。

【図5D】本発明の第２の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。

【図5E】本発明の第２の実施形態による抵抗変化型メモリセルの模式等価回路図である。

【図6A】第２の実施形態に係る複数の抵抗変化型メモリセルを備えたセルアレイ構造の製造工程を示す模式上面図である。

【図6B】第２の実施形態に係る複数の抵抗変化型メモリセルを備えたセルアレイ構造の製造工程を示す模式上面図である。

【図6C】本発明の第２の実施形態による複数の抵抗変化型メモリセルを備えたセルアレイ構造の模式等価回路図である。

【図7A】ユニポーラ動作モードにおいてセルアレイ構造に対して形成動作を行うためのバイアス電圧を模式的に示す図である。

【図7B】ユニポーラ動作モードにおいてセルアレイ構造に対してセット動作を実行するためのバイアス電圧を模式的に示す図である。

【図7C】ユニポーラ動作モードにおいてセルアレイ構造に対してリセット動作を実行するためのバイアス電圧を模式的に示す図である。

【図7D】ユニポーラ動作モードにおいてセルアレイ構造に対して読み出し動作を実行するためのバイアス電圧を模式的に示す図である。

【図8A】バイポーラ動作モードにおいてセルアレイ構造に対してセット動作を実行するためのバイアス電圧を模式的に示す図である。

【図8B】バイポーラ動作モードにおいてセルアレイ構造に対してリセット動作を実行するためのバイアス電圧を模式的に示す図である。

【図9】本発明の第３の実施形態による抵抗変化型メモリセルを示す模式断面図である。

【発明を実施するための形態】

【0020】

図３Ａ、図３Ｂおよび図３Ｃは、本発明の第１の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。図３Ｄは、本発明の第１の実施形態による抵抗変化型メモリセルの模式等価回路図である。

【0021】

図３Ａを参照されたい。まず、半導体基板（図示せず）のＰ型ウェル領域ＰＷの表面上に２つのゲート構造２５０、２６０を形成する。

【0022】

第１ゲート構造２５０は絶縁層２５２と導電層２５５を含む。第２ゲート構造２６０は絶縁層２６２と導電層２６５を含む。第１ゲート構造２５０の絶縁層２５２はＰ型ウェル領域ＰＷの表面上に配置されている。さらに、導電層２５５は絶縁層２５２の上に配置されている。同様に、第２ゲート構造２６０の絶縁層２６２はＰ型ウェル領域ＰＷの表面の上に配置されている。さらに、導電層２６５は、絶縁層２６２の上に配置されている。

【0023】

本実施形態では、第２ゲート構造２６０の絶縁層２６２および導電層２６５の各々は、複数の材料層でのスタック構造である。例えば、絶縁層２６２は、二酸化ケイ素層（ＳｉＯ_２）と二酸化ハフニウム層（ＨｆＯ_２）とのスタック構造であり、導電層２６５は、チタン層（Ｔｉ）と窒化チタン層（ＴｉＮ）とタングステン層（Ｗ）でのスタック構造である。二酸化ハフニウム層（ＨｆＯ_２）は、高誘電率（ｈｉｇｈ－ｋ）材料層であり、抵抗変化型メモリに好適な層である。二酸化ケイ素層（ＳｉＯ_２）はＰ型ウェル領域ＰＷの表面上に配置されている。二酸化ハフニウム層（ＨｆＯ_２）は、二酸化ケイ素層（ＳｉＯ_２）の上に配置されている。チタン層（Ｔｉ）は二酸化ハフニウム層（ＨｆＯ_２）の上に配置されている。チタン層（ＴｉＮ）はチタン層（Ｔｉ）の上に配置されている。タングステン層（Ｗ）は窒化チタン層（ＴｉＮ）の上に配置されている。

【0024】

ゲート構造の材料層の例は制限されないことに留意されたい。すなわち、材料層は変更されてもよい。例えば、別の実施形態では、絶縁層２６２の高ｈｉｇｈ－ｋ材料層は、酸化タンタル層（Ｔａ_２Ｏ_５）に置き換えられる。あるいは、導電層２６５は、チタン層（Ｔｉ）とタングステン層（Ｗ）とのスタック構造である。

【0025】

図３Ｂを参照されたい。注入工程が行われた後で、Ｐ型ウェル領域ＰＷの露出面の下に第１ドープ領域２２１、第２ドープ領域２２２および第３ドープ領域２２３が形成される。第１ドープ領域２２１、第２ドープ領域２２２、および第３ドープ領域２２３はＮ型ドープ領域（ｎ＋）である。第１ドープ領域２２１および第２ドープ領域２２２は、第１ゲート構造２５０の２つの対向する側面の横に配置されている。第２ドープ領域２２２および第３ドープ領域２２３は、第２ゲート構造２６０の２つの対向する側面の横に配置されている。

【0026】

図３Ｃを参照されたい。次に、接続工程が行われる。すなわち、第１導体線が第１ドープ領域２２１と接続され、第２導体線が第１ゲート構造２５０の導電層２５５と接続され、第３導体線が第２ゲート構造２６０の導電層２６５と接続される。その結果、抵抗変化型メモリセル２００が製造される。第１導体線は抵抗変化型メモリセル２００のビット線ＢＬである。第２導体線は抵抗変化型メモリセル２００のワード線ＷＬである。第３導体線は抵抗変化型メモリセル２００のプログラム線ＰＬである。

【0027】

再び図３Ｃを参照されたい。Ｐ型ウェル領域ＰＷにおいて、第１ドープ領域２２１、第２ドープ領域２２２および第１ゲート構造２５０は連携してトランジスタＴとして形成される。さらに、第２ドープ領域２２２、第３ドープ領域２２３および第２ゲート構造２６０は、連携してコンデンサＣとして形成される。結果として、抵抗変化型メモリセル２００を１Ｔ１Ｃセルと呼ぶことができる。

【0028】

図３Ｄを参照されたい。抵抗変化型メモリセル２００はトランジスタＴとコンデンサＣとを備える。トランジスタＴの第１ドレイン／ソース端子はビット線ＢＬと接続されている。トランジスタＴのゲート端子はワード線ＷＬと接続されている。さらに、コンデンサＣの第１端子はトランジスタＴの第２ドレイン／ソース端子と接続され、コンデンサＣの第２端子はプログラム線ＰＬと接続されている。

【0029】

さらに、複数の抵抗変化型メモリセルをセルアレイ構造として組み合わせることも可能である。図４は、第１の実施形態の複数の抵抗変化型メモリセルによるセルアレイ構造を示す模式等価回路図である。セルアレイ構造３００はｍ×ｎの抵抗変化型メモリセルを含み、ｍとｎは正の整数である。例として、本実施形態のセルアレイ構造３００は、２×２の抵抗変化型メモリセルｃ１１～ｃ２２を含む。抵抗変化型メモリセルｃ１１～ｃ２２の各々は、図３Ｃおよび図３Ｄに示した構造を有する。

【0030】

図４のセルアレイ構造３００を参照されたい。第１列の２つの抵抗変化型メモリセルｃ１１、ｃ２１の両方は、ワード線ＷＬ_１およびプログラム線ＰＬと接続されている。さらに、第１列の２つの抵抗変化型メモリセルｃ１１、ｃ２１は、それぞれ対応するビット線ＢＬ_１、ＢＬ_２と接続されている。さらに、第２列の２つの抵抗変化型メモリセルｃ１２およびｃ２２の両方は、ワード線ＷＬ_２およびプログラム線ＰＬと接続されている。さらに、第２列の２つの抵抗変化型メモリセルｃ１２、ｃ２２は、それぞれ対応するビット線ＢＬ_１、ＢＬ_２と接続されている。

【0031】

セルアレイ構造３００のワード線ＷＬ_１～ＷＬ_２、プログラム線ＰＬおよびビット線ＢＬ_１～ＢＬ_２に適切なバイアス電圧を与えることにより、抵抗変化型メモリセルｃ１１～ｃ２２のいずれに対しても形成動作、リセット動作、セット動作または読み出し動作が選択的に実行され得る。例えば、抵抗変化型メモリセルｃ１１が形成動作を受けた後で、コンデンサＣの絶縁層に導電フィラメントが形成される。抵抗変化型メモリセルｃ１１がセット動作を受けた後で、導電フィラメントはコンデンサＣの第１端子と第２端子との間で接続される。抵抗変化型メモリセルｃ１１がリセット動作を受けた後で、導電フィラメントはコンデンサＣの第１端子と第２端子との間で接続されない。

【0032】

図５Ａ、図５Ｂ、図５Ｃおよび図５Ｄは、本発明の第２の実施形態による抵抗変化型メモリセルの製造工程を示す模式断面図である。図５Ｅは、本発明の第２の実施形態による抵抗変化型メモリセルの模式等価回路図である。第１の実施形態と比較して、第２の実施形態による抵抗変化型メモリセルのプログラム線は、Ｎ型マージ領域と直接接続されている。第１の実施形態では、第２ゲート構造２６０の導電層２６０はプログラム線ＰＬから電圧を受ける。一方、第２の実施形態では、Ｎ型マージ領域はプログラム線ＰＬから電圧を受ける。

【0033】

図５Ａを参照されたい。まず、半導体基板Ｓｕｂ上にＰ型ウェル領域ＰＷが形成され、Ｐ型ウェル領域ＰＷに絶縁構造５０２が形成される。次に、Ｐ型ウェル領域ＰＷにＮ型ウェル領域ＮＷが形成され、絶縁構造５０２の第１側面の横に配置されている。例えば、絶縁構造５０２は、シャロートレンチ絶縁構造（ＳＴＩ）である。

【0034】

図５Ｂを参照されたい。次に、絶縁構造５０２の第２側面の横のＰ型ウェル領域ＰＷの表面上に第１ゲート構造５５０が形成され、絶縁構造５０２の第１側面の横のＮ型ウェル領域ＮＷの表面上に第２ゲート構造５６０が形成される。第１ゲート構造５５０は絶縁層５５２と導電層５５５とを備えている。第２ゲート構造５６０は絶縁層５６２と導電層５６５とを備えている。第１ゲート構造５５０の絶縁層５５２はＰ型ウェル領域ＰＷの表面上に配置され、導電層５５５は絶縁層５５２の上に配置されている。同様に、第２ゲート構造５６０の絶縁層５６２はＮ型ウェル領域ＮＷの表面上に配置され、導電層５６５は絶縁層５６２の上に配置されている。

【0035】

本実施形態では、第２ゲート構造５６０の絶縁層５６２および導電層５６５の各々は、複数の材料層でのスタック構造である。例えば、絶縁層５６２は二酸化ケイ素層（ＳｉＯ_２）と二酸化ハフニウム層（ＨｆＯ_２）でのスタック構造であり、導電層５６５はチタン層（Ｔｉ）と窒化チタン層（ＴｉＮ）とタングステン層（Ｗ）でのスタック構造である。二酸化ハフニウム層（ＨｆＯ_２）は高誘電率（ｈｉｇｈ－ｋ）材料層であり、抵抗変化型メモリに好適である。二酸化ケイ素層（ＳｉＯ_２）はＮ型ウェル領域ＮＷの表面上に配置されている。二酸化ハフニウム層（ＨｆＯ_２）は二酸化ケイ素層（ＳｉＯ_２）の上に配置されている。チタン層（Ｔｉ）は、二酸化ハフニウム層（ＨｆＯ_２）の上に配置されている。チタン層（ＴｉＮ）はチタン層（Ｔｉ）の上に配置されている。タングステン層（Ｗ）は窒化チタン層（ＴｉＮ）上に配置されている。

【0036】

ゲート構造の材料層の例は制限されないことに留意されたい。すなわち、材料層は変更されてもよい。例えば、別の実施形態では、絶縁層５６２の高ｈｉｇｈ－ｋ材料層は、酸化タンタル層（Ｔａ_２Ｏ_５）に置き換えられる。あるいは、導電層５６５はチタン層（Ｔｉ）とタングステン層（Ｗ）でのスタック構造である。

【0037】

注入工程を行った後で、Ｐ型ウェル領域ＰＷの露出面下に第１ドープ領域５２１および第２ドープ領域５２２が形成され、Ｎ型ウェル領域ＮＷの露出面内に第３ドープ領域５２３および第４ドープ領域５２４が形成される。第１ドープ領域５２１と第２ドープ領域５２２はＮ型ドープ領域（ｎ＋）である。さらに、第１ドープ領域５２１および第２ドープ領域５２２は、第１ゲート構造５５０の２つの対向する側面の横に配置されている。第３ドープ領域５２３および第４ドープ領域５２４はＮ型ドープ領域（ｎ＋）である。さらに、第３ドープ領域５２３および第４ドープ領域５２４は、第２ゲート構造５６０の２つの対向する側面の横に配置されている。すなわち、第１ゲート構造５５０は、第１ドープ領域５２１と第２ドープ領域５２２との間のＰウェル領域ＰＷの表面上に形成され、第２ゲート構造５６０は、第３ドープ領域５２３と第４ドープ領域５２４との間のＮ型ウェル領域ＮＷの表面上に形成される。

【0038】

図５Ｄを参照されたい。次に、接続工程が行われる。すなわち、第１導体線が第１ドープ領域５２１と接続され、第２導体線が第１ゲート構造５５０の導電層５５５と接続され、第３導体線が第２ドープ領域５２２および第２ゲート構造５６０の導電層５６５と接続され、第４導体線が第４ドープ領域５２４と接続される。その結果、抵抗変化型メモリセル５００が製造される。第１導体線は抵抗変化型メモリセル５００のビット線ＢＬである。第２導体線は抵抗変化型メモリセル５００のワード線ＷＬである。第４導体線は抵抗変化型メモリセル５００のプログラム線ＰＬである。

【0039】

再び図５Ｄを参照されたい。Ｐ型ウェル領域ＰＷでは、第１ドープ領域５２１、第２ドープ領域５２２および第１ゲート構造５５０が連携してトランジスタＴとして形成される。第３ドープ領域５２３、第４ドープ領域５２４およびＮ型ウェル領域ＮＷはＮ型半導体であるので、第３ドープ領域５２３と第４ドープ領域５２４およびＮ型ウェル領域ＮＷは互いに電気的に接続されてＮ型マージ領域として形成されている。すなわち、Ｎ型マージ領域と第２ゲート構造５６０はコンデンサＣとして形成される。抵抗変化型メモリセル５００は１つのトランジスタと１つのコンデンサを含むため、抵抗変化型メモリセル５００を１Ｔ１Ｃセルと呼ぶことができる。さらに、トランジスタＴはＮ型トランジスタであり、コンデンサＣはＮ型ＭＯＳコンデンサであり、プログラム線ＰＬはＮ型マージ領域と直接接続されている。

【0040】

図５Ｄに示すように、プログラム線ＰＬは第４ドープ領域５２４と接続されている。本発明の教示を保持しながら、多数の修正および変更が行われ得ることに留意されたい。例えば、いくつかの他の実施形態では、プログラム線ＰＬは第３ドープ領域５２３と接続されるか、または、プログラム線ＰＬはＮ型ウェル領域ＮＷと接続される。その結果、プログラム線ＰＬをＮ型マージ領域と接続するという目的を達成することができる。

【0041】

図５Ｅを参照されたい。抵抗変化型メモリセル５００は、トランジスタＴとコンデンサＣを含む。トランジスタＴの第１ドレイン／ソース端子はビット線ＢＬと接続されている。トランジスタＴのゲート端子はワード線ＷＬと接続されている。さらに、コンデンサＣの第１端子はトランジスタＴの第２ドレイン／ソース端子と接続され、コンデンサＣの第２端子はプログラム線ＰＬと接続されている。

【0042】

さらに、複数の抵抗変化型メモリセルをセルアレイ構造として組み合わせることができる。図６Ａおよび図６Ｂは、第２の実施形態の複数の抵抗変化型メモリセルでのセルアレイ構造の製造工程を示す模式上面図である。図６Ｃは、本発明の第２の実施形態による複数の抵抗変化型メモリセルでのセルアレイ構造の模式等価回路図である。セルアレイ構造６００は、ｍ×ｎの抵抗変化型メモリセルを含み、ｍとｎは正の整数である。例として、本実施形態のセルアレイ構造６００は、２×２の抵抗変化型メモリセルｃ１１～ｃ２２を含む。

【0043】

図６Ａを参照されたい。まず、半導体基板Ｓｕｂ（図示せず）にＰ型ウェル領域ＰＷが形成され、Ｐ型ウェル領域ＰＷに絶縁構造６０２および６０４が形成される。次に、Ｐ型ウェル領域ＰＷにＮ型ウェル領域ＮＷが形成され、絶縁構造６０２、６０４の間に配置されている。さらに、絶縁構造６０２および６０４は、シャロートレンチ絶縁構造（ＳＴＩ）である。

【0044】

次に、複数のゲート構造６１２、６１４、６２２および６２４が、絶縁構造６０２の第１側面と絶縁構造６０６の第１側面との間のＮ型ウェル領域ＮＷの表面上に形成される。さらに、２つのゲート構造６１０および６２０は、絶縁構造６０２の第２側面の横のＰ型ウェル領域ＰＷの表面上に形成される。さらに、２つのゲート構造６１６および６２６は、絶縁構造６０４の第２側面の横のＰ型ウェル領域ＰＷの表面上に形成される。同様に、ゲート構造６１０、６１２、６１４、６１６、６２０、６２２、６２４、６２６の各々は、絶縁層と導電層とを備えている。

【0045】

注入プロセスが実行された後で、複数のＮ型（ｎ＋）ドープ領域６３１～６３７および６５１～６５７が形成される。ドープ領域６３１および６３２は、Ｐ型ウェル領域ＰＷに形成され、ゲート構造６１０の２つの対向する側面の横に配置されている。ドープ領域６３６および６３７は、Ｐ型ウェル領域ＰＷに形成され、ゲート構造６１６の２つの対向する側面の横に配置されている。ドープ領域６５１および６５２は、Ｐ型ウェル領域ＰＷに形成され、ゲート構造６２０の２つの対向する側面の横に配置されている。ドープ領域６５６、６５７は、Ｐ型ウェル領域ＰＷに形成され、ゲート構造６２６の２つの対向する側面の横に配置されている。ドープ領域６３３、６３４および６３５は、Ｎ型ウェル領域ＮＷに形成されている。ドープ領域６３３は、ゲート構造６１２の第１側面の横に配置されている。ドープ領域６３４は、ゲート構造６１２の第２側面とゲート構造６１４の第１側面との間に配置されている。ドープ領域６３５は、ゲート構造６１４の第２側面の横に配置されている。ドープ領域６５３、６５４、６５５は、Ｎ型ウェル領域ＮＷに形成されている。ドープ領域６５３は、ゲート構造６２２の第１側面の横に配置されている。ドープ領域６５４は、ゲート構造６２２の第２側面とゲート構造６２４の第１側面との間に配置されている。ドープ領域６５５は、ゲート構造６２４の第２側面の横に配置されている。

【0046】

次に、接続工程が実行される。その結果、セルアレイ構造６００が製造される。図６Ｂを参照されたい。次に、金属層上に導体線６７２、６７４、６７６、６７８、６８２、６８４、６８６、６８８が形成される。導体線６７２は、コンタクトホール６６１を介してドープ領域６３２と接続され、導体線６７２は、コンタクトホール６６２を介してゲート構造６１２の導電層と接続される。導体線６７４は、コンタクトホール６６４を介してドープ領域６３６と接続され、導体線６７４は、コンタクトホール６６３を介してゲート構造６１４の導電層と接続される。導体線６７６は、コンタクトホール６６５を介してドープ領域６５２と接続され、導体線６７６は、コンタクトホール６６６を介してゲート構造６２２の導電層と接続される。導体線６７８は、コンタクトホール６６８を介してドープ領域６５６と接続され、導体線６７８は、コンタクトホール６６７を介してゲート構造６２４の導電層と接続される。

【0047】

導体線６８２は、コンタクトホール６９１を介してゲート構造６１０の導電層と接続され、導体線６８２は、コンタクトホール６９２を介してゲート構造６２０の導電層と接続される。また、導体線６８２は、ワード線ＷＬ_１として使用される。また、導体線６８４は、コンタクトホール６９３を介してゲート構造６１６の導電層と接続され、導体線６８４は、コンタクトホール６９４を介してゲート構造６２６の導電層と接続されている。また、導体線６８４は、ワード線ＷＬ_２として使用される。導体線６８６は、コンタクトホール６９５を介してドープ領域６３１と接続され、導体線６８６は、コンタクトホール６９６を介してドープ領域６３７と接続されている。また、導体線６８６は、ビット線ＢＬ_１として使用される。導体線６８８は、コンタクトホール６９７を介してドープ領域６５１と接続され、導体線６８８は、コンタクトホール６９８を介してドープ領域６５７と接続されている。また、導体線６８８はビット線ＢＬ２として使用される。

【0048】

金属層はさらに追加の導体線（図示せず）を有し、導体線はプログラム線ＰＬとして使用される。プログラム線ＰＬは、コンタクトホール６９９を介してドープ領域６３４と接続される。

【0049】

図６Ｂに示すように、セルアレイ構造６００は、２×２の抵抗変化型メモリセルｃ１１～ｃ２２を備えている。抵抗変化型メモリセルｃ１１の構造は図５Ｄの抵抗変化型メモリセルの構造と同様であり、本明細書で重複して説明するものではない。

【0050】

セルアレイ構造６００において、Ｎ型ウェル領域ＮＷとドープ領域６３３～６３５、６５３～６５５はＮ型半導体である。その結果、Ｎ型ウェル領域とドープ領域６３３～６３５、６５３～６５５とは、互いに電気的に接続され、連携してＮ型マージ領域として形成される。言い換えると、セルアレイ構造６００のＮ型マージ領域は、プログラム線ＰＬから電圧を受ける。

【0051】

図６Ｃのセルアレイ構造６００を参照されたい。第１列の２つの抵抗変化型メモリセルｃ１１、ｃ２１の両方は、ワード線ＷＬ_１およびプログラム線ＰＬと接続されている。さらに、第１列の２つの抵抗変化型メモリセルｃ１１およびｃ２１は、それぞれ対応するビット線ＢＬ_１、ＢＬ_２と接続されている。さらに、第２列の２つの抵抗変化型メモリセルｃ１２、ｃ２２の両方は、ワード線ＷＬ_２およびプログラム線ＰＬと接続されている。さらに、第２列の２つの抵抗変化型メモリセルｃ１２、ｃ２２は、それぞれ対応するビット線ＢＬ_１、ＢＬ_２と接続されている。

【0052】

セルアレイ構造６００のワード線ＷＬ_１～ＷＬ_２、プログラム線ＰＬおよびビット線ＢＬ_１～ＢＬ_２に適切なバイアス電圧を与えることにより、抵抗変化型メモリセルｃ１１～ｃ２２のいずれに対しても形成動作、リセット動作、セット動作または読み出し動作が選択的に実行され得る。これらの関連動作について、以下に説明する。

【0053】

図７Ａは、ユニポーラ動作モードにおいてセルアレイ構造に対して形成動作を行うためのバイアス電圧を模式的に示す。図７Ｂは、ユニポーラ動作モードにおいてセルアレイ構造に対してセット動作を実行するためのバイアス電圧を模式的に示す。図７Ｃは、ユニポーラ動作モードにおいてセルアレイ構造に対してリセット動作を行うためのバイアス電圧を模式的に示す。図７Ｄは、ユニポーラ動作モードにおいてセルアレイ構造に対して読み出し動作を行うためのバイアス電圧を模式的に示す。説明のために、抵抗変化型メモリセルｃ１１を、選択されたメモリセルの例として取り上げる。

【0054】

図７Ａを参照されたい。形成動作が行われるとき、ワード線ＷＬ_１はオン電圧Ｖ_ＯＮを受け、ワード線ＷＬ_２はオフ電圧Ｖ_ＯＦＦを受け、プログラム線ＰＬは形成電圧Ｖ_ＦＯＲＭを受け、ビット線ＢＬ_１は接地電圧ＧＮＤを受け、ビット線ＢＬ２は禁止電圧Ｖ_ＩＮＨを受ける。その結果、抵抗変化型メモリセルｃ１１が選択メモリセルとなり、他の抵抗変化型メモリセルｃ１２、ｃ２１、ｃ２２が非選択メモリセルとなる。形成電圧Ｖ_ＦＯＲＭの大きさは、オン電圧Ｖ_ＯＮの大きさよりも大きい。オン電圧Ｖ_ＯＮの大きさは、接地電圧ＧＮＤの大きさよりも大きい。禁止電圧Ｖ_ＩＮＨの大きさは、接地電圧ＧＮＤの大きさよりも大きい。

【0055】

セルアレイ構造６００の非選択メモリセルｃ１２およびｃ２２において、トランジスタはオフ電圧Ｖ_ＯＦＦを受けるので、トランジスタはオフになる。その結果、非選択メモリセルｃ１２、ｃ２２は、形成動作を受けることができない。セルアレイ構造６００の非選択メモリセルｃ２１では、トランジスタがオンになる。しかし、コンデンサＣの２つの端子間の電圧差（すなわち、Ｖ_ＦＯＲＭ－Ｖ_ＩＮＨ）は、形成電圧Ｖ_ＦＯＲＭの大きさよりも小さい。その結果、非選択メモリセルｃ２１は形成動作を受けることができない。

【0056】

セルアレイ構造６００の選択メモリセルｃ１１では、トランジスタＴがオン電圧Ｖ_ＯＮを受けるので、トランジスタＴがオンになる。また、コンデンサＣの２つの端子間の電圧差は形成電圧Ｖ_ＦＯＲＭと等しくなる。その結果、コンデンサＣの絶縁層に導電性フィラメントが形成される。その間に、形成動作が完了する。

【0057】

図７Ｂを参照されたい。セット動作が行われると、ワード線ＷＬ_１はオン電圧Ｖ_ＯＮを受け、ワード線ＷＬ_２はオフ電圧Ｖ_ＯＦＦを受け、プログラム線ＰＬはセット電圧Ｖ_ＳＥＴを受け、ビット線ＢＬ_１は接地電圧ＧＮＤを受け、ビット線ＢＬ２は禁止電圧Ｖ_ＩＮＨを受ける。その結果、抵抗変化型メモリセルｃ１１が選択メモリセルとなり、他の抵抗変化型メモリセルｃ１２、ｃ２１、ｃ２２が非選択メモリセルとなる。形成電圧Ｖ_ＦＯＲＭの大きさは、セット電圧Ｖ_ＳＥＴの大きさよりも大きい。セット電圧Ｖ_ＳＥＴの大きさは、オン電圧Ｖ_ＯＮの大きさよりも大きい。禁止電圧Ｖ_ＩＮＨの大きさは、オン電圧Ｖ_ＯＮの大きさよりも大きい。

【0058】

セルアレイ構造６００の非選択メモリセルｃ１２およびｃ２２において、トランジスタはオフ電圧Ｖ_ＯＦＦを受けるので、トランジスタはオフになる。その結果、非選択メモリセルｃ１２、ｃ２２は、セット動作を受けることができない。セルアレイ構造６００の非選択メモリセルｃ２１では、トランジスタはオンとなる。しかし、コンデンサＣの２つの端子間の電圧差（すなわち、Ｖ_ＳＥＴ－Ｖ_ＩＮＨ）は、セット電圧Ｖ_ＳＥＴの大きさよりも小さい。その結果、非選択メモリセルｃ２１は、セット動作を受けることができない。

【0059】

セルアレイ構造６００の選択メモリセルｃ１１では、トランジスタＴがオン電圧Ｖ_ＯＮを受けるので、トランジスタＴがオンになる。また、コンデンサＣの２つの端子間の電圧差はセット電圧Ｖ_ＳＥＴに等しい。その結果、コンデンサＣの絶縁層内の導電フィラメントがコンデンサＣの２つの端子と接続される。その間に、セット動作が完了する。

【0060】

図７Ｃを参照されたい。リセット動作が行われると、ワード線ＷＬ_１はオン電圧Ｖ_ＯＮを受け、ワード線ＷＬ_２はオフ電圧Ｖ_ＯＦＦを受け、プログラム線ＰＬはリセット電圧Ｖ_{ＲＥＳＥＴ}を受け、ビット線ＢＬ_１は接地電圧ＧＮＤを受け、ビット線ＢＬ_２は禁止電圧Ｖ_ＩＮＨを受ける。その結果、抵抗変化型メモリセルｃ１１が選択メモリセルとなり、他の抵抗変化型メモリセルｃ１２、ｃ２１、ｃ２２は非選択メモリセルとなる。セット電圧Ｖ_ＳＥＴの大きさはリセット電圧Ｖ_{ＲＥＳＥＴ}の大きさよりも大きい。リセット電圧Ｖ_{ＲＥＳＥＴ}の大きさはオン電圧Ｖ_ＯＮの大きさよりも大きい。禁止電圧Ｖ_ＩＮＨの大きさはオン電圧Ｖ_ＯＮの大きさよりも大きい。

【0061】

セルアレイ構造６００の非選択メモリセルｃ１２およびｃ２２では、トランジスタがオフ電圧Ｖ_ＯＦＦを受けるので、トランジスタはオフとなる。その結果、非選択メモリセルｃ１２およびｃ２２はリセット動作を受けることができない。セルアレイ構造６００の非選択メモリセルｃ２１では、トランジスタがオンとなる。しかし、コンデンサＣの２つの端子間の電圧差（すなわち、Ｖ_{ＲＥＳＥＴ}－Ｖ_ＩＮＨ）はリセット電圧Ｖ_{ＲＥＳＥＴ}の大きさよりも小さい。その結果、非選択メモリセルｃ２１はリセット動作を受けることができない。

【0062】

セルアレイ構造６００の選択メモリセルｃ１１では、トランジスタＴがオン電圧Ｖ_ＯＮを受けるので、トランジスタＴはオンになる。また、コンデンサＣの２つの端子間の電圧差はリセット電圧Ｖ_{ＲＥＳＥＴ}に等しい。その結果、コンデンサＣの絶縁層の導電フィラメントはコンデンサＣの２つの端子と接続されない。その間に、リセット動作は完了する。

【0063】

図７Ｄを参照されたい。読み出し動作が行われると、ワード線ＷＬ_１はオン電圧Ｖ_ＯＮを受け、ワード線ＷＬ_２はオフ電圧Ｖ_ＯＦＦを受け、プログラム線ＰＬは読み出し電圧Ｖ_ＲＥＡＤを受け、ビット線ＢＬ_１は接地電圧ＧＮＤを受け、ビット線ＢＬ_２は禁止電圧Ｖ_ＩＮＨを受ける。その結果、抵抗変化型メモリセルｃ１１が選択メモリセルとなり、他の抵抗変化型メモリセルｃ１２、ｃ２１、ｃ２２は非選択メモリセルとなる。読み出し電圧Ｖ_ＲＥＡＤの大きさはリセット電圧Ｖ_{ＲＥＳＥＴ}の大きさよりも小さい。読み出し電圧Ｖ_ＲＥＡＤの大きさは接地電圧ＧＮＤの大きさよりも大きい。

【0064】

セルアレイ構造６００の非選択メモリセルｃ１２およびｃ２２では、トランジスタがオフ電圧Ｖ_ＯＦＦを受けるので、トランジスタはオフとなる。その結果、非選択メモリセルｃ１２、ｃ２２では読み出し電流が発生しない。セルアレイ構造６００の非選択メモリセルｃ２１ではトランジスタがオンとなる。しかし、コンデンサＣの２つの端子間の電圧差（すなわち、Ｖ_ＲＥＡＤ－Ｖ_ＩＮＨ）は非常に小さい。その結果、非選択メモリセルｃ２１から読み出し電流が発生しない。

【0065】

セルアレイ構造６００の選択メモリセルｃ１１では、トランジスタＴがオン電圧Ｖ_ＯＮを受けるので、トランジスタＴはオンになる。さらに、コンデンサＣの２つの端子間の電圧差は読み出し電圧Ｖ_ＲＥＡＤに等しい。その結果、選択されたメモリセルは、ビット線ＢＬ_１に読み出し電流Ｉ_Ｒを発生させる。さらに、選択メモリセルｃ１１の記憶状態は、読み出し電流Ｉ_Ｒの大きさに応じて決まる。

【0066】

図８Ａは、バイポーラ動作モードにおいてセルアレイ構造に対してセット動作を行うためのバイアス電圧を模式的に示す。図８Ｂは、バイポーラ動作モードにおいてセルアレイ構造に対してリセット動作を行うためのバイアス電圧を模式的に示す。バイポーラ動作モードにおいてセルアレイ構造に対して形成動作および読み出し動作を行うための動作は、図７Ａおよび図７Ｄのものと同様であり、本明細書において重複して説明しない。説明のために、抵抗変化型メモリセルｃ１１を、選択されたメモリセルの例として取り上げる。

【0067】

図８Ａを参照されたい。セット動作が行われると、ワード線ＷＬ_１はオン電圧Ｖ_ＯＮを受け、ワード線ＷＬ_２はオフ電圧Ｖ_ＯＦＦを受け、プログラム線ＰＬはセット電圧Ｖ_ＳＥＴを受け、ビット線ＢＬ_１は接地電圧ＧＮＤを受け、ビット線ＢＬ_２は禁止電圧Ｖ_ＩＮＨを受ける。その結果、抵抗変化型メモリセルｃ１１が選択メモリセルとなり、他の抵抗変化型メモリセルｃ１２、ｃ２１、ｃ２２が非選択メモリセルとなる。セット電圧Ｖ_ＳＥＴの大きさはオン電圧Ｖ_ＯＮの大きさよりも大きい。禁止電圧Ｖ_ＩＮＨの大きさはオン電圧Ｖ_ＯＮの大きさよりも大きい。オン電圧Ｖ_ＯＮの大きさは接地電圧ＧＮＤの大きさよりも大きい。禁止電圧Ｖ_ＩＮＨの大きさは接地電圧ＧＮＤの大きさよりも大きい。

【0068】

セルアレイ構造６００の非選択メモリセルｃ１２およびｃ２２において、トランジスタはオフ電圧Ｖ_ＯＦＦを受けるので、トランジスタはオフになる。その結果、非選択メモリセルｃ１２、ｃ２２はセット動作を受けることができない。セルアレイ構造６００の非選択メモリセルｃ２１では、トランジスタはオンとなる。しかし、コンデンサＣの２つの端子間の電圧差（すなわち、Ｖ_ＳＥＴ－Ｖ_ＩＮＨ）はセット電圧Ｖ_ＳＥＴの大きさよりも小さい。その結果、非選択メモリセルｃ２１はセット動作を受けることができない。

【0069】

セルアレイ構造６００の選択メモリセルｃ１１において、トランジスタＴはオン電圧Ｖ_ＯＮを受け、したがってトランジスタＴはオンになる。また、コンデンサＣの２つの端子間の電圧差は、第１の極性を有するセット電圧Ｖ_ＳＥＴに等しい。すなわち、コンデンサＣの２つの端子間の電圧差は正のセット電圧＋Ｖ_ＳＥＴに等しい。その結果、コンデンサＣの絶縁層内の導電フィラメントは、コンデンサＣの２つの端子間に接続される。その間に、セット動作は完了する。

【0070】

図８Ｂを参照されたい。リセット動作が行われると、ワード線ＷＬ_１はオン電圧Ｖ_ＯＮを受け、ワード線ＷＬ_２はオフ電圧Ｖ_ＯＦＦを受け、プログラム線ＰＬは接地電圧ＧＮＤを受け、ビット線ＢＬ_１はリセット電圧Ｖ_{ＲＥＳＥＴ}を受け、ビット線ＢＬ_２は接地電圧ＧＮＤを受ける。その結果、抵抗変化型メモリセルｃ１１が選択メモリセルとなり、他の抵抗変化型メモリセルｃ１２、ｃ２１、ｃ２２が非選択メモリセルとなる。リセット電圧Ｖ_{ＲＥＳＥＴ}の大きさは、オン電圧Ｖ_ＯＮの大きさよりも小さい。

【0071】

セルアレイ構造６００の非選択メモリセルｃ１２およびｃ２２では、トランジスタがオフ電圧Ｖ_ＯＦＦを受けるので、トランジスタはオフとなる。その結果、非選択メモリセルｃ１２およびｃ２２はリセット動作を受けることができない。セルアレイ構造６００の非選択メモリセルｃ２１では、トランジスタがオンとなる。しかし、コンデンサＣの２つの端子間の電圧差はゼロ（すなわち、Ｖ_ＢＬ２＝Ｖ_ＰＬ＝ＧＮＤ）であり、リセット電圧Ｖ_{ＲＥＳＥＴ}の大きさよりも小さい。その結果、非選択メモリセルｃ２１はリセット動作を受けることができない。

【0072】

セルアレイ構造６００の選択メモリセルｃ１１では、トランジスタＴがオン電圧Ｖ_ＯＮを受けるので、トランジスタＴはオンになる。また、コンデンサＣの２つの端子間の電圧差は、第２の極性を有するリセット電圧Ｖ_{ＲＥＳＥＴ}となる。すなわち、コンデンサＣの２つの端子間の電圧差は、負のリセット電圧－Ｖ_{ＲＥＳＥＴ}に等しくなる。その結果、コンデンサＣの絶縁層の導電フィラメントは、コンデンサＣの２つの端子と接続されず、その間に、リセット動作は完了する。

【0073】

上述したように、第２の実施形態の抵抗変化型メモリセルは、１つのＮ型トランジスタと１つのＮ型ＭＯＳコンデンサとを備えている。言い換えると、第２の実施形態の抵抗変化型メモリセルは、１Ｔ１Ｃセルと呼ぶことができる。

【0074】

図９は、本発明の第３の実施形態による抵抗変化型メモリセルを示す模式断面図である。第３の実施形態に係る抵抗変化型メモリセルのプログラム線は、Ｐ型マージ領域と直接接続されている。

【0075】

図９に示すように、半導体基板Ｓｕｂには、絶縁構造９０２と、ディープＮ型ウェル領域ＤＮＷと、Ｎウェル領域ＮＷと、Ｐ型ウェル領域ＰＷとが形成されている。絶縁構造９０２、Ｎ型ウェル領域ＮＷ、Ｐ型ウェル領域ＰＷは、ディープＮ型ウェル領域ＤＮＷに形成される。Ｎ型ウェル領域ＮＷおよびＰ型ウェル領域ＰＷは、絶縁構造９０２の２つの対向する側面の横に配置されている。例えば、絶縁構造９０２はシャロートレンチ絶縁構造（ＳＴＩ）である。ディープＮ型ウェル領域ＤＷＮおよびＮ型ウェル領域ＮＷはＮ型半導体である。すなわち、ディープＮ型ウェル領域ＤＮＷとＮ型ウェル領域ＮＷとは互いに電気的に接続されている。

【0076】

第１ゲート構造９５０はＮ型ウェル領域ＮＷの表面上に配置されている。第２ゲート構造９６０はＰ型ウェル領域ＰＷの表面上に配置されている。第１ゲート構造９５０は絶縁層９５２と導電層９５５とを備えている。第２ゲート構造９６０は絶縁層９６２と導電層９６５とを備えている。

【0077】

本実施形態では、第２ゲート構造９６０の絶縁層９６２および導電層９６５の各々は、複数の材料層によるスタック構造である。例えば、絶縁層９６２は二酸化ケイ素層（ＳｉＯ_２）と二酸化ハフニウム層（ＨｆＯ_２）でのスタック構造であり、導電層９６５はチタン層（Ｔｉ）と窒化チタン層（ＴｉＮ）とタングステン層（Ｗ）でのスタック構造である。二酸化ハフニウム層（ＨｆＯ_２）は高誘電率（ｈｉｇｈ－ｋ）材料層であり、抵抗変化型メモリに好適な層である。二酸化ケイ素層（ＳｉＯ_２）はＰ型ウェル領域ＰＷの表面上に配置されている。二酸化ハフニウム層（ＨｆＯ_２）は二酸化ケイ素層（ＳｉＯ_２）の上に配置されている。チタン層（Ｔｉ）は二酸化ハフニウム層（ＨｆＯ_２）の上に配置されている。チタン層（ＴｉＮ）はチタン層（Ｔｉ）の上に配置されている。タングステン層（Ｗ）は窒化チタン層（ＴｉＮ）の上に配置されている。

【0078】

ゲート構造の材料層の例は制限されないことに留意されたい。すなわち、材料層は変更されてもよい。例えば、別の実施形態では、絶縁層９６２の高ｈｉｇｈ－ｋ材料層は酸化タンタル層（Ｔａ_２Ｏ_５）に置き換えられる。あるいは、導電層９６５はチタン層（Ｔｉ）とタングステン層（Ｗ）でのスタック構造である。

【0079】

再び図９を参照されたい。注入プロセスが行われた後で、Ｎ型ウェル領域ＮＷの露出面の下に第１ドープ領域９２１および第２ドープ領域９２２が形成され、Ｐ型ウェル領域ＰＷの露出面に第３ドープ領域９２３および第４ドープ領域９２４が形成される。第１ドープ領域９２１と第２ドープ領域９２２はＰ型ドープ領域（ｐ＋）である。さらに、第１ドープ領域９２１および第２ドープ領域９２２は、第１ゲート構造９５０の２つの対向する側面の横に配置されている。第３ドープ領域９２３および第４ドープ領域９２４はＰ型ドープ領域（ｐ＋）である。さらに、第３ドープ領域９２３および第４ドープ領域９２４は、第２ゲート構造９６０の２つの対向する側面の横に配置されている。すなわち、第１ゲート構造９５０は、第１ドープ領域９２１と第２ドープ領域９２２との間のＮ型ウェル領域ＮＷの表面上に形成され、第２ゲート構造９６０は、第３ドープ領域９２３と第４ドープ領域９２４との間のＰ型ウェル領域ＰＷの表面上に形成される。

【0080】

次に、接続工程を行う。すなわち、第１導体線を第１ドープ領域９２１と接続し、第２導体線を第１ゲート構造９５０の導電層９５５と接続し、第３導体線を第２ドープ領域９２２および第２ゲート構造９６０の導電層９６５と接続し、第４導体線を第４ドープ領域９２４と接続する。その結果、抵抗変化型メモリセル９００が製造される。第１導体線は、抵抗変化型メモリセル９００のビット線ＢＬである。第２導体線は抵抗変化型メモリセル９００のワード線ＷＬである。第４導体線は抵抗変化型メモリセル９００のプログラム線ＰＬである。

【0081】

Ｎ型ウェル領域ＮＷでは、第１ドープ領域９２１、第２ドープ領域９２２および第１ゲート構造９５０が連携してトランジスタＴとして形成される。第３ドープ領域９２３、第４ドープ領域９２４およびＰ型ウェル領域ＰＷはＰ型半導体であるので、第３ドープ領域９２３と第４ドープ領域９２４およびＰ型ウェル領域ＰＷは相互に電気的に接続されてＰ型マージ領域として形成される。すなわち、Ｐ型マージ領域と第２ゲート構造９６０はコンデンサＣとして形成される。抵抗変化型メモリセル９００は１つのトランジスタと１つのコンデンサを備えているので、抵抗変化型メモリセル９００を１Ｔ１Ｃセルと呼ぶことができる。さらに、トランジスタＴはＰ型トランジスタであり、コンデンサＣはＰ型ＭＯＳコンデンサであり、プログラム線ＰＬはＰ型マージ領域と直接接続されている。

【0082】

第３の実施形態では、プログラム線ＰＬは第４ドープ領域９２４と接続されている。本発明の教示を保持しながら、多数の修正および変更を行うことができることに留意されたい。例えば、いくつかの他の実施形態では、プログラム線ＰＬは、第３ドープ領域９２３と接続されるか、またはプログラム線ＰＬは、Ｐ型ウェル領域ＰＷと接続される。その結果、プログラム線ＰＬをＰ型マージ領域と接続するという目的を達成することができる。同様に、第３の実施形態の複数の抵抗変化型メモリセルをセルアレイ構造として組み合わせることができる。セルアレイ構造のアーキテクチャは図６Ｂのものと同様であり、本明細書で重複して説明するものではない。

【0083】

以上の説明から、本発明は、抵抗変化型メモリセルとそれに関連するセルアレイ構造を提供する。プログラム線ＰＬは、Ｎ型マージ領域またはＰ型マージ領域と直接接続される。その結果、プログラム線ＰＬからの電圧は、Ｎ型マージ領域またはＰ型マージ領域によって受けられる。

【0084】

本発明を、現在最も実用的で好ましいと考えられる実施形態について説明したが、本発明は開示した実施形態に限定する必要はないことが理解されよう。それどころか、すべてのそのような変更および類似の構造を包含するように最も広い解釈が与えられるべき添付の請求項の主旨および範囲内に含まれる様々な変更および類似の配置を網羅することが意図される。

【符号の説明】

【0085】

２００、５００、９００ 抵抗変化型メモリセル
２２１、５２１、９２１ 第１ドープ領域
２２２、５２２、９２２ 第２ドープ領域
２２３、５２３、９２３ 第３ドープ領域
２５０、５５０、９５０ 第１ゲート構造
２５２、２６２、５５２、５６２ 絶縁層
２５５、２６５、５５５、５６５ 導電層
２６０、５６０、９６０ 第２ゲート構造
３００、６００ セルアレイ構造
５０２、６０２、６０４ 絶縁構造
５２４、９２４ 第４ドープ領域
６１０、６１２、６１４、６１６、６２０、６２２、６２４、６２６ ゲート構造
６３１、６３２、６３３、６３４、６３５、６３６、６３７、６５１、６５２、６５３、６５４、６５６、６５７ ドープ領域
６６１、６６２、６６３、６６４、６６５、６６６、６６７、６６８、６９１、６９２、６９３、６９４、６９５、６９６、６９７、６９８ コンタクトホール
６７２、６７４、６７６、６７８、６８２、６８４、６８６、６８８ 導体線
ＢＬ_１、ＢＬ_２ ビット線
ｃ１１、ｃ１２、ｃ２１、ｃ２２ 抵抗変化型メモリセル
ＮＷ Ｎ型ウェル領域
ＰＷ Ｐ型ウェル領域
ＰＬ プログラム線
ＷＬ_１、ＷＬ_２ ワード線

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図3C】

【図3D】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】

【図7D】

【図8A】

【図8B】

【図9】

【外国語明細書】