▶ インフィネオン テクノロジーズ アクチエンゲゼルシャフトの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023118108
(43)【公開日】2023-08-24
(54)【発明の名称】インタフェース構造のためのライトビジー信号送信
(51)【国際特許分類】
G06F 13/14 20060101AFI20230817BHJP
G06F 13/42 20060101ALI20230817BHJP
【ＦＩ】
G06F13/14 310A
G06F13/42 340
【審査請求】未請求
【請求項の数】24
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023019734
(22)【出願日】2023-02-13
(31)【優先権主張番号】17/671,031
(32)【優先日】2022-02-14
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599158797
【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト
【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ
【住所又は居所原語表記】Ａｍ Ｃａｍｐｅｏｎ １－１５， ８５５７９ Ｎｅｕｂｉｂｅｒｇ， Ｇｅｒｍａｎｙ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】フランク ヘルヴィヒ
(72)【発明者】
【氏名】サンディープ バンジプラン
(72)【発明者】
【氏名】ダレン ガルピン
(72)【発明者】
【氏名】グレン ファラル
(57)【要約】 （修正有）
【課題】データを時期尚早に処理する方法及びシステムを提供する。
【解決手段】ライトトランザクションは、通信経路を通してマスターデバイス１０２からスレーブデバイス１０４までルーティングされる。通信経路は、第１のブリッジデバイス１０６ａ及び第１のブリッジデバイスの下流の第２のブリッジでデバイス１０６ｂを含む。第１、第２のブリッジデバイスは、インタフェース構造１０８を介して互いに結合されている。ライトトランザクションが第１のブリッジデバイスによって処理されるとき、第１のブリッジデバイスは、ライトビジー信号を通信経路上でセットし、それに応答して、ライトトランザクションをスレーブデバイスが受信するまで、第２のブリッジデバイスは、ライトビジー信号を保持し、ライトトランザクションを受信すると、ライトビジー信号をリセットして、第１のブリッジデバイスを通して、リセットした前記信号をマスターデバイスに戻す。
【選択図】図２
【解決手段】ライトトランザクションは、通信経路を通してマスターデバイス１０２からスレーブデバイス１０４までルーティングされる。通信経路は、第１のブリッジデバイス１０６ａ及び第１のブリッジデバイスの下流の第２のブリッジでデバイス１０６ｂを含む。第１、第２のブリッジデバイスは、インタフェース構造１０８を介して互いに結合されている。ライトトランザクションが第１のブリッジデバイスによって処理されるとき、第１のブリッジデバイスは、ライトビジー信号を通信経路上でセットし、それに応答して、ライトトランザクションをスレーブデバイスが受信するまで、第２のブリッジデバイスは、ライトビジー信号を保持し、ライトトランザクションを受信すると、ライトビジー信号をリセットして、第１のブリッジデバイスを通して、リセットした前記信号をマスターデバイスに戻す。
【選択図】図２
【特許請求の範囲】
【請求項1】
方法であって、前記方法は、
通信経路を通してマスターデバイスからスレーブデバイスまでライトトランザクションをルーティングするステップを含み、前記通信経路は、第１のブリッジおよび前記第１のブリッジの下流の第２のブリッジを含み、前記第１のブリッジおよび前記第２のブリッジは、インタフェース構造を介して互いに結合され、
前記ライトトランザクションが前記第１のブリッジによって処理されるとき、前記第１のブリッジは、ライトビジー信号を前記通信経路上でセットし、前記第１のブリッジが前記ライトビジー信号をセットすることに応答して、前記ライトトランザクションが前記スレーブデバイスによって受信されるまで、前記第２のブリッジは、前記ライトビジー信号のセットを保持し、
前記スレーブデバイスが前記ライトトランザクションを受信すると、前記第２のブリッジは、前記ライトビジー信号をリセットして、前記第１のブリッジを通して、リセットした前記ライトビジー信号を前記マスターデバイスに戻して伝搬する、
方法。
通信経路を通してマスターデバイスからスレーブデバイスまでライトトランザクションをルーティングするステップを含み、前記通信経路は、第１のブリッジおよび前記第１のブリッジの下流の第２のブリッジを含み、前記第１のブリッジおよび前記第２のブリッジは、インタフェース構造を介して互いに結合され、
前記ライトトランザクションが前記第１のブリッジによって処理されるとき、前記第１のブリッジは、ライトビジー信号を前記通信経路上でセットし、前記第１のブリッジが前記ライトビジー信号をセットすることに応答して、前記ライトトランザクションが前記スレーブデバイスによって受信されるまで、前記第２のブリッジは、前記ライトビジー信号のセットを保持し、
前記スレーブデバイスが前記ライトトランザクションを受信すると、前記第２のブリッジは、前記ライトビジー信号をリセットして、前記第１のブリッジを通して、リセットした前記ライトビジー信号を前記マスターデバイスに戻して伝搬する、
方法。
【請求項2】
前記方法は、
前記第１のブリッジが前記マスターデバイスからデータを受信する準備ができているとき、前記第１のブリッジからライトレディ信号を提供するステップと、
前記マスターデバイスが前記ライトレディ信号を受信するとき、同期イベントをトリガするステップと、
をさらに含む、
請求項１に記載の方法。
前記第１のブリッジが前記マスターデバイスからデータを受信する準備ができているとき、前記第１のブリッジからライトレディ信号を提供するステップと、
前記マスターデバイスが前記ライトレディ信号を受信するとき、同期イベントをトリガするステップと、
をさらに含む、
請求項１に記載の方法。
【請求項3】
前記データが前記スレーブデバイスに完全に書き込まれる前に、前記同期イベントは、トリガされる、
請求項２に記載の方法。
請求項２に記載の方法。
【請求項4】
前記同期イベントは、前記ライトビジー信号がセットされるかまたはリセットされるかを調べることにより、応答される、
請求項３に記載の方法。
請求項３に記載の方法。
【請求項5】
システムであって、前記システムは、
マスターデバイスと、
第１の第１インタフェースライトビジーラインを含む第１のインタフェース構造を介して前記マスターデバイスに結合されている第１のブリッジデバイスと、
第１の第２インタフェースライトビジーラインを含む第２のインタフェース構造を介して前記第１のブリッジデバイスに結合されている第１のスレーブデバイスと、
を備え、
前記第１のブリッジデバイスを通して前記マスターデバイスから前記第１のスレーブデバイスまでの第１の書込要求に応じて、前記第１のブリッジデバイスは、前記第１の第１インタフェースライトビジーラインをアサートするように構成され、
前記第１のスレーブデバイスが前記第１の書込要求を受け入れると、前記第１のスレーブデバイスは、前記第１の第２インタフェースライトビジーラインのデアサーションをトリガするように構成され、前記第１の第２インタフェースライトビジーラインの前記デアサーションに応答して、前記第１のブリッジデバイスは、前記第１の第１インタフェースライトビジーラインをデアサートするように構成される、
システム。
マスターデバイスと、
第１の第１インタフェースライトビジーラインを含む第１のインタフェース構造を介して前記マスターデバイスに結合されている第１のブリッジデバイスと、
第１の第２インタフェースライトビジーラインを含む第２のインタフェース構造を介して前記第１のブリッジデバイスに結合されている第１のスレーブデバイスと、
を備え、
前記第１のブリッジデバイスを通して前記マスターデバイスから前記第１のスレーブデバイスまでの第１の書込要求に応じて、前記第１のブリッジデバイスは、前記第１の第１インタフェースライトビジーラインをアサートするように構成され、
前記第１のスレーブデバイスが前記第１の書込要求を受け入れると、前記第１のスレーブデバイスは、前記第１の第２インタフェースライトビジーラインのデアサーションをトリガするように構成され、前記第１の第２インタフェースライトビジーラインの前記デアサーションに応答して、前記第１のブリッジデバイスは、前記第１の第１インタフェースライトビジーラインをデアサートするように構成される、
システム。
【請求項6】
前記システムは、第２のスレーブデバイスをさらに備え、
前記第１のインタフェース構造は、前記第１の第１インタフェースライトビジーラインとは区別され、前記第２のスレーブデバイスに対応する第２の第１インタフェースライトビジーラインを含む、
請求項５に記載のシステム。
前記第１のインタフェース構造は、前記第１の第１インタフェースライトビジーラインとは区別され、前記第２のスレーブデバイスに対応する第２の第１インタフェースライトビジーラインを含む、
請求項５に記載のシステム。
【請求項7】
前記システムは、前記第１のインタフェース構造を介して前記マスターデバイスに結合されている第２のブリッジデバイスをさらに備え、
前記第２のブリッジデバイスは、前記第２のスレーブデバイスを前記マスターデバイスに結合する、
請求項６に記載のシステム。
前記第２のブリッジデバイスは、前記第２のスレーブデバイスを前記マスターデバイスに結合する、
請求項６に記載のシステム。
【請求項8】
前記第２のスレーブデバイスは、前記第２のインタフェース構造を介して前記第１のブリッジデバイスに結合され、
前記第２のインタフェース構造は、前記第１の第２インタフェースライトビジーラインとは区別される第２の第２インタフェースライトビジーラインを含み、
前記第２の第２インタフェースライトビジーラインは、前記第２のスレーブデバイスに対応する、
請求項６に記載のシステム。
前記第２のインタフェース構造は、前記第１の第２インタフェースライトビジーラインとは区別される第２の第２インタフェースライトビジーラインを含み、
前記第２の第２インタフェースライトビジーラインは、前記第２のスレーブデバイスに対応する、
請求項６に記載のシステム。
【請求項9】
前記第１のブリッジデバイスを通して前記マスターデバイスから前記第２のスレーブデバイスまでの第２の書込要求に応じて、前記第１のブリッジデバイスは、前記第２の第１インタフェースライトビジーラインをアサートするように構成され、
前記第２のスレーブデバイスが前記第２の書込要求を受け入れると、前記第２のスレーブデバイスは、前記第２の第２インタフェースライトビジーラインのデアサーションをトリガするように構成され、前記第２の第２インタフェースライトビジーラインの前記デアサーションに応答して、前記第１のブリッジデバイスは、前記第２の第１インタフェースライトビジーラインをデアサートするように構成される、
請求項８に記載のシステム。
前記第２のスレーブデバイスが前記第２の書込要求を受け入れると、前記第２のスレーブデバイスは、前記第２の第２インタフェースライトビジーラインのデアサーションをトリガするように構成され、前記第２の第２インタフェースライトビジーラインの前記デアサーションに応答して、前記第１のブリッジデバイスは、前記第２の第１インタフェースライトビジーラインをデアサートするように構成される、
請求項８に記載のシステム。
【請求項10】
前記システムは、前記第１のブリッジデバイスと前記第１のスレーブデバイスとの間に結合されている第２のブリッジデバイスをさらに備え、
前記第２のブリッジデバイスは、前記第２のインタフェース構造を介して前記第１のブリッジデバイスに結合され、第３のインタフェース構造を介して前記第１のスレーブデバイスに結合されている、
請求項５に記載のシステム。
前記第２のブリッジデバイスは、前記第２のインタフェース構造を介して前記第１のブリッジデバイスに結合され、第３のインタフェース構造を介して前記第１のスレーブデバイスに結合されている、
請求項５に記載のシステム。
【請求項11】
前記第３のインタフェース構造は、第１の第３インタフェースライトビジーラインを含み、
前記第１のスレーブデバイスが前記第１の書込要求を受け入れると、前記第１のスレーブデバイスは、前記第１の第３インタフェースライトビジーラインをデアサートするように構成され、前記第１の第３インタフェースライトビジーラインのデアサーションに応答して、前記第２のブリッジデバイスは、前記第１の第２インタフェースライトビジーラインをデアサートするように構成され、前記第１の第２インタフェースライトビジーラインのデアサーションに応答して、前記第１のブリッジデバイスは、前記第１の第１インタフェースライトビジーラインをデアサートするように構成される、
請求項１０に記載のシステム。
前記第１のスレーブデバイスが前記第１の書込要求を受け入れると、前記第１のスレーブデバイスは、前記第１の第３インタフェースライトビジーラインをデアサートするように構成され、前記第１の第３インタフェースライトビジーラインのデアサーションに応答して、前記第２のブリッジデバイスは、前記第１の第２インタフェースライトビジーラインをデアサートするように構成され、前記第１の第２インタフェースライトビジーラインのデアサーションに応答して、前記第１のブリッジデバイスは、前記第１の第１インタフェースライトビジーラインをデアサートするように構成される、
請求項１０に記載のシステム。
【請求項12】
前記第１のスレーブデバイスは、前記第１のブリッジデバイスおよび前記第２のブリッジデバイスを介して前記マスターデバイスに結合され、
前記システムは、前記第１のブリッジデバイスを介してではなく、前記第２のブリッジデバイスを介して前記マスターデバイスに結合されている第２のスレーブデバイスをさらに備える、
請求項１０に記載のシステム。
前記システムは、前記第１のブリッジデバイスを介してではなく、前記第２のブリッジデバイスを介して前記マスターデバイスに結合されている第２のスレーブデバイスをさらに備える、
請求項１０に記載のシステム。
【請求項13】
前記システムは、前記第１のインタフェース構造、前記第２のインタフェース構造および前記第３のインタフェース構造を介して前記マスターデバイスに結合されている第２のスレーブデバイスをさらに備え、
前記第１のインタフェース構造は、第２の第１インタフェースライトビジーラインを含み、
前記第２のインタフェース構造は、第２の第２インタフェースライトビジーラインを含み、
前記第３のインタフェース構造は、第２の第３インタフェースライトビジーラインを含み、
前記第２の第１インタフェースライトビジーライン、前記第２の第２インタフェースライトビジーラインおよび前記第２の第３インタフェースライトビジーラインは、前記第２のスレーブデバイスに対応する、
請求項１０に記載のシステム。
前記第１のインタフェース構造は、第２の第１インタフェースライトビジーラインを含み、
前記第２のインタフェース構造は、第２の第２インタフェースライトビジーラインを含み、
前記第３のインタフェース構造は、第２の第３インタフェースライトビジーラインを含み、
前記第２の第１インタフェースライトビジーライン、前記第２の第２インタフェースライトビジーラインおよび前記第２の第３インタフェースライトビジーラインは、前記第２のスレーブデバイスに対応する、
請求項１０に記載のシステム。
【請求項14】
前記第２のスレーブデバイスが第２の書込要求を受け入れると、前記第２のスレーブデバイスは、前記第２の第３インタフェースライトビジーラインのデアサーションをトリガするように構成され、前記第２の第３インタフェースライトビジーラインの前記デアサーションに応答して、前記第２のブリッジデバイスは、前記第２の第２インタフェースライトビジーラインをデアサートするように構成され、前記第２の第２インタフェースライトビジーラインのデアサーションに応答して、前記第１のブリッジデバイスは、前記第２の第１インタフェースライトビジーラインをデアサートするように構成される、
請求項１３に記載のシステム。
請求項１３に記載のシステム。
【請求項15】
前記第２のブリッジデバイスは、論理回路を含み、
前記論理回路は、前記第１のスレーブデバイスに直接結合されている別々のライトビジーラインを有さずに、前記第１のスレーブデバイスからのライトデータレディ信号に応答して、前記第１の第２インタフェースライトビジーラインをデアサートするように構成される、
請求項１０に記載のシステム。
前記論理回路は、前記第１のスレーブデバイスに直接結合されている別々のライトビジーラインを有さずに、前記第１のスレーブデバイスからのライトデータレディ信号に応答して、前記第１の第２インタフェースライトビジーラインをデアサートするように構成される、
請求項１０に記載のシステム。
【請求項16】
前記第１のインタフェース構造は、データ／制御バスラインのセットおよび前記第１の第１インタフェースライトビジーラインを含み、
前記第２のインタフェース構造は、データ／制御ラインの同じセットおよび前記第１の第２インタフェースライトビジーラインを含み、
前記第３のインタフェース構造は、データ／制御ラインの同じセットを含むが、インタフェースライトビジーラインを含まない、
請求項１２に記載のシステム。
前記第２のインタフェース構造は、データ／制御ラインの同じセットおよび前記第１の第２インタフェースライトビジーラインを含み、
前記第３のインタフェース構造は、データ／制御ラインの同じセットを含むが、インタフェースライトビジーラインを含まない、
請求項１２に記載のシステム。
【請求項17】
前記マスターデバイス、前記第１のブリッジデバイスおよび前記第１のスレーブデバイスは、単一の集積回路パッケージに配置されている、
請求項５に記載のシステム。
請求項５に記載のシステム。
【請求項18】
システムであって、前記システムは、
マスターデバイスと、
Ｎ個のライトビジーバスラインを含む第１のインタフェース構造を介して前記マスターデバイスに結合されている第１のレベルのブリッジデバイスと、
第２のインタフェース構造を介して前記第１のレベルのブリッジデバイスに結合されている第２のレベルのブリッジデバイスと、
第３のインタフェース構造を介して前記第２のレベルのブリッジデバイスに結合されているＮ個のスレーブデバイスと、
を備え、
前記Ｎ個のスレーブデバイスは、前記Ｎ個のライトビジーバスラインと１対１の対応を有する、
システム。
マスターデバイスと、
Ｎ個のライトビジーバスラインを含む第１のインタフェース構造を介して前記マスターデバイスに結合されている第１のレベルのブリッジデバイスと、
第２のインタフェース構造を介して前記第１のレベルのブリッジデバイスに結合されている第２のレベルのブリッジデバイスと、
第３のインタフェース構造を介して前記第２のレベルのブリッジデバイスに結合されているＮ個のスレーブデバイスと、
を備え、
前記Ｎ個のスレーブデバイスは、前記Ｎ個のライトビジーバスラインと１対１の対応を有する、
システム。
【請求項19】
前記マスターデバイスは、前記第１のレベルのブリッジデバイス内の少なくとも１つの第１のブリッジデバイスおよび前記第２のレベルのブリッジデバイス内の複数のブリッジデバイスを含む通信経路を介して、データを第１のスレーブデバイスに書き込むように構成される、
請求項１８に記載のシステム。
請求項１８に記載のシステム。
【請求項20】
前記第１のスレーブデバイスは、ライトビジーバスラインを介して前記第２のレベルのブリッジデバイス内の前記複数のブリッジデバイスに結合されている、
請求項１９に記載のシステム。
請求項１９に記載のシステム。
【請求項21】
前記第２のインタフェース構造は、論理ＯＲ回路を含み、
前記論理ＯＲ回路は、前記第２のレベルのブリッジデバイス内の前記複数のブリッジデバイスからそれぞれ複数のライトビジー信号を受信し、前記受信した複数のライトビジー信号に基づいて、前記第１のレベルのブリッジデバイス内の前記第１のブリッジデバイスに単一のライトビジー信号を提供する、
請求項２０に記載のシステム。
前記論理ＯＲ回路は、前記第２のレベルのブリッジデバイス内の前記複数のブリッジデバイスからそれぞれ複数のライトビジー信号を受信し、前記受信した複数のライトビジー信号に基づいて、前記第１のレベルのブリッジデバイス内の前記第１のブリッジデバイスに単一のライトビジー信号を提供する、
請求項２０に記載のシステム。
【請求項22】
前記複数のライトビジー信号は、前記第１のスレーブデバイスに対応する、
請求項２１に記載のシステム。
請求項２１に記載のシステム。
【請求項23】
前記第１のインタフェース構造は、
リード／ライト信号が前記マスターデバイスから前記Ｎ個のスレーブデバイスまで提供されるリード／ライトバスラインと、
アドレス信号が提供されるＫ個のアドレスバスラインと、
データ信号が提供されるＭ個のデータバスラインと、
を備え、
Ｋは、第２の整数であり、
２Ｋは、前記第１のインタフェース構造上のデバイスに利用できるアドレス空間に対応し、
Ｍは、第３の整数であり、
Ｎ個のライトビジー信号が提供される前記Ｎ個のライトビジーバスラインは、前記リード／ライトバスライン、前記Ｋ個のアドレスバスラインおよび前記Ｍ個のデータバスラインの各々とは別である、
請求項２１に記載のシステム。
リード／ライト信号が前記マスターデバイスから前記Ｎ個のスレーブデバイスまで提供されるリード／ライトバスラインと、
アドレス信号が提供されるＫ個のアドレスバスラインと、
データ信号が提供されるＭ個のデータバスラインと、
を備え、
Ｋは、第２の整数であり、
２Ｋは、前記第１のインタフェース構造上のデバイスに利用できるアドレス空間に対応し、
Ｍは、第３の整数であり、
Ｎ個のライトビジー信号が提供される前記Ｎ個のライトビジーバスラインは、前記リード／ライトバスライン、前記Ｋ個のアドレスバスラインおよび前記Ｍ個のデータバスラインの各々とは別である、
請求項２１に記載のシステム。
【請求項24】
複数のマスター、複数のスレーブおよび複数のブリッジを有するデバイス内でデータをルーティングする方法であって、前記方法は、
複数のインタフェース構造を備える通信経路を通して、前記複数のマスターのうちの１つのマスターデバイスから前記複数のスレーブのうちの１つのスレーブデバイスまでライトトランザクションをルーティングするステップを含み、前記インタフェース構造は、前記複数のブリッジのうちの少なくとも１つのブリッジによって互いに接続され、
前記通信経路内の前記ブリッジの各々は、前記ライトトランザクションをマスター側インタフェース構造上で受信し、前記ライトトランザクションが前記ブリッジによって処理されるとき、ライトビジー信号をセットし、前記スレーブに対するオンワード通信のために、前記ライトトランザクションをスレーブ側インタフェース構造に伝搬し、
前記スレーブが前記ライトトランザクションを受信すると、前記スレーブは、前記インタフェース構造を通して、かつ、前記通信経路内の前記ブリッジを通して、リセットしたライト信号を前記マスターに戻して通信する、
方法。
複数のインタフェース構造を備える通信経路を通して、前記複数のマスターのうちの１つのマスターデバイスから前記複数のスレーブのうちの１つのスレーブデバイスまでライトトランザクションをルーティングするステップを含み、前記インタフェース構造は、前記複数のブリッジのうちの少なくとも１つのブリッジによって互いに接続され、
前記通信経路内の前記ブリッジの各々は、前記ライトトランザクションをマスター側インタフェース構造上で受信し、前記ライトトランザクションが前記ブリッジによって処理されるとき、ライトビジー信号をセットし、前記スレーブに対するオンワード通信のために、前記ライトトランザクションをスレーブ側インタフェース構造に伝搬し、
前記スレーブが前記ライトトランザクションを受信すると、前記スレーブは、前記インタフェース構造を通して、かつ、前記通信経路内の前記ブリッジを通して、リセットしたライト信号を前記マスターに戻して通信する、
方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して集積回路に関するものであり、より詳しくは集積回路のためのバスシステムに関するものである。
【背景技術】
【0002】
ムーアの法則は、集積回路（ＩＣ）上のトランジスタの数がほぼ２年ごとに２倍になると主張する電子部品の世界の概念である。ムーアの法則のため、ＩＣは、各継続的世代につれてますます多くの機能を含む。例えば、数十年前、ＩＣが単一の演算論理装置（ＡＬＵ）から成ることができたが、今日のＩＣは、相当量のメモリ、複数のマイクロプロセッサ（各々は、単一のＡＬＵより多くの機能を提供する）および周辺機器の全セットを含み、単一のＩＣからシステムレベル機能を提供することができる。
【0003】
本質的に、ＩＣ上のメモリ、マイクロプロセッサおよび周辺機器の間を進む一連のワイヤであるバス構造は、さまざまなデバイスが効率的な方法で互いに通信するのを可能にする。
【図面の簡単な説明】
【0004】
【図1】いくつかの実施形態に従って、インタフェース構造を含むシステムを示す。
【図2】いくつかの実施形態に従って、インタフェース構造を含むシステムを示す。
【図3】いくつかの実施形態に従って、インタフェース構造を含むシステムを示す。
【図4】いくつかの実施形態に従って、インタフェース構造のデータ／制御バスラインおよびライトビジーバスラインを示す。
【図6】いくつかの実施形態に従って、インタフェース構造を含むより詳細なシステムを示す。
【図8】いくつかの実施形態に従って、インタフェース構造を含むより詳細なシステムを示す。
【図10】いくつかの実施形態に従って、フローチャートフォーマットで方法を示す。
【発明を実施するための形態】
【0005】
以下、本開示は、添付の図面を参照して記載され、類似の参照符号は、全体に類似の要素を参照するように用いられ、図示の構造およびデバイスは、必ずしも一定の比率で描かれていない。本願明細書において利用されるように、「構成要素」、「システム」、「インタフェース」などの用語は、コンピュータ関連のエンティティ、ハードウェア、ソフトウェア（例えば、実行時）および／またはファームウェアを参照することを意図する。
【0006】
以前の技術ノードと比較して、現代の集積回路システムは、より多くの構成要素、例えば、メモリ、マイクロプロセッサおよび周辺機器を含む。これらの構成要素は、マスターデバイスおよびスレーブデバイスに分類可能であり、マスターデバイスは、スレーブデバイスを制御する。システムがより多くのマスターデバイスおよびスレーブデバイスを含むとき、マスターデバイスおよびスレーブデバイスは、１つまたは複数のインタフェース構造を含む通信経路を介して互いに結合可能である。これらのインタフェース構造は、さまざまなマスターデバイスとスレーブデバイスとの間の広範囲に動作可能な結合を提供する。いくつかの場合において、インタフェース構造は、選択された入力が選択された出力に切替可能なクロスバーバス構造を含んでもよい。他の例において、インタフェース構造は、集積回路システムの１つの部分から他の部分まで信号をルーティングする相互接続を表現してもよい。複数のこの種のインタフェース構造は、マスターデバイスとスレーブデバイスとの間に提供されてもよく、いくつかの場合において、インタフェース構造およびブリッジは、マスターデバイスからスレーブデバイスまでの通信経路に沿って交互に存在する。しかしながら、インタフェース構造はまた、さまざまなデバイスの間のリードトランザクションおよび／またはライトトランザクションのための長い遅延に寄与しうる。これらの長い遅延によって、データが異常にまたはそれ以外は時期尚早に処理されたり、十分な安全装置が不在のおそれがある。例えば、さまざまなマスターデバイスがインタフェース構造の１つまたは複数のレベルを介してさまざまなスレーブデバイスと各々通信する集積回路上で、マスターデバイスが、スレーブデバイスにデータを書き込むためのライトトランザクションを要求し、このライトトランザクションがスレーブデバイスによって承認されたときに割り込みを出す場合、いくつかの場合において、データがスレーブデバイスに完全に書き込まれる前に、割り込みが機能することがありうる。この問題はまた、単一レベルのインタフェース構造を有するシステムにおいても起こりうるが、遅延が、インタフェース構造および／または通信経路上のブリッジデバイスの追加のレベルによって大きくなりうるので、インタフェース構造の追加のレベルがシステム内に含まれると、この問題は、潜在的により明白になる。
【0007】
したがって、本開示のいくつかの態様は、改善された信号送信技術を含むインタフェース構造を提供する。これらの技術は、インタフェース構造上の専用のライトビジーバスライン上に提供されるライトビジー信号を利用する。ライトビジー信号は、システムにおいて同期問題を緩和および／または防止するのを助けるように、アサートおよびデアサートされる。
【0008】
図１から図３を集合的に簡潔に参照して、インタフェース構造１０８を含むシステム１００～３００のいくつかの例を見ることができ、インタフェース構造１０８は、１つまたは複数のマスターデバイス１０２（例えば、マスターデバイス１０２ａ）とＮ個のスレーブデバイス１０４との間の通信を促進し、Ｎは、任意の正の整数である。図示するように、ブリッジデバイス１０６は、マスターデバイス１０２とスレーブデバイス１０４との間に配置され、インタフェース構造１０８（第１のインタフェース構造１０８ａ、第２のインタフェース構造１０８ｂなどを含むことができる）は、マスターデバイス１０２、スレーブデバイス１０４およびブリッジデバイス１０６を結合する。Ｎ個のライトビジーバスライン（例えば、１１０ａ～１１０ｎ）は、マスターデバイス１０２に提供され、それぞれＮ個のライトビジー信号を送り、Ｎ個のスレーブデバイス（１０４ａ～１０４ｎ）が、それぞれ、いつライトトランザクションを受信したかを示す。これらのライトビジー信号は、いつそれぞれのスレーブデバイスが、ライトトランザクションを受け入れるのかをマスターデバイス１０２に通知するように、アサートおよびデアサートされ、このことにより、同期問題を緩和および／または防止するのを助ける。
【0009】
明確さおよび理解のために、図１から図３が各々単一のマスターデバイス１０２、Ｎ個のスレーブデバイス１０４および限定された数のブリッジデバイス１０６を示すということを認識されたい。しかしながら、一般的に、任意数のマスターデバイス、スレーブデバイスおよび／またはブリッジデバイスは、インタフェース構造および／またはさまざまなブリッジデバイスおよび／またはマスターデバイスおよび／またはスレーブデバイスを互いに結合する他のバス構造を有するＩＣ上に存在することができる。さらに、ブリッジデバイスは、マスターデバイスとスレーブデバイスとの間に存在する任意数のブリッジデバイスレベルに構成可能であり、任意数のブリッジデバイスは、各ブリッジデバイスレベル内に存在する。典型的には、マスターデバイスは、Ｎ個のライトビジーバスラインを受信し、Ｎ個のライトビジーバスラインは、それぞれ、１対１の方法でＮ個のスレーブデバイスに対応する。したがって、図１から図３は、単にいくつかの例のシステムを示し、改善された信号送信技術を記載するために用いられるが、これらの例のシステムが制限的ではなく、本願明細書において後述されるより詳細な図面に関して後述される追加の例ではないことを認識されたい。
【0010】
図１を次に参照すると、システム１００は、Ｎ個のスレーブデバイス１０４ａ、１０４ｂ、…、１０４ｎと通信するように構成されるマスターデバイス１０２ａを含む。第１のインタフェース構造１０８ａは、マスターデバイス１０２を第１のブリッジデバイス１０６ａに結合する（オプションで、第１のブリッジデバイス１０６ａに並列の追加のブリッジデバイス（図示せず）に結合する）。第２のインタフェース構造１０８ｂは、第１のブリッジデバイス１０６ａを第１のスレーブデバイス１０４ａおよび第２のスレーブデバイス１０４ｂに結合する。第１のインタフェース構造１０８ａは、第１の第１インタフェースライトビジーライン（ＷＢ１１）１１０ａを含み、第２のインタフェース構造１０８ｂは、第１の第２インタフェースライトビジーライン（ＷＢ２１）１１２ａを含み、これらのライトビジーライン（ＷＢ１１）１１０ａおよび（ＷＢ２１）１１２ａの両方は、第１のスレーブデバイス１０４ａに対応する。第１のインタフェース構造１０８ａはまた、第２の第１インタフェースライトビジーライン（ＷＢ１２）１１０ｂを含み、第２のインタフェース構造１０８ｂはまた、第２の第２インタフェースライトビジーライン（ＷＢ２２）１１２ｂを含み、これらのライトビジーライン（ＷＢ１２）１１０ｂおよび（ＷＢ２２）１１２ｂの両方は、第２のスレーブデバイス１０４ｂに対応する。
【0011】
第１の書込要求を第１のスレーブデバイス１０４ａに提供するために（かつ、他の書込要求をシステム内の他のデバイスに提供するために）、第１のインタフェース構造１０８ａは、インタフェースライトビジーライン１１０ａ、１１０ｂ、…、１１０ｎとは物理的に別々の／区別されたデータ／制御バスライン１１６のセットを含む。図４を簡潔に参照して、データ／制御バスライン１１６および別々のライトビジーライン（例えば、１１０ａ～１１０ｎ）を含むインタフェース構造の一例を見ることができる。データ／制御バスライン１１６のために、インタフェース構造は、リード／ライト（Ｒ／Ｗ）バスライン１１８、一連のＫ個のアドレスバスライン１２０、一連のＬ個の識別（ＩＤ）バスライン１２２およびＭ個のデータバスライン１２４を含む。Ｋ、ＬおよびＭは、互いに同一とすることができる整数であるが、典型的には互いに異なり、２Ｋは、バス構造上のデバイスが利用できるアドレス空間に対応する。リード／ライトバスライン１１８は、所定のバストランザクションがリードまたはライトトランザクションであるかを示す制御ビットを送信し、アドレスバスライン１２０は、所定のリードまたはライトトランザクションのためのターゲットアドレス（例えば、マスターデバイスまたはスレーブデバイスのアドレス）を示し、したがって、システム内のさまざまなマスターデバイスおよびスレーブデバイスおよび他のデバイスにマップされる。識別（ＩＤ）バスライン１２２は、ライトトランザクションが開始するおよび／またはライトトランザクションが送信される各マスターデバイスおよびスレーブデバイスを独自に識別するモジュールＩＤを有し、データバスライン１２４は、さまざまなマスターデバイスおよびスレーブデバイスにおよび／またはそれらから転送されるデータを示す。いくつかの場合において、データ／制御バスライン１１６は、図１から図３および本願明細書において図示および／または記載されている他のシステムにおける各レベルのインタフェース構造を通して延在するラインの同じセットとすることができる。
【0012】
図１に戻って参照すると、マスターデバイス１０２ａが、データ／制御バスライン１１６上で、第１のスレーブデバイス１０４ａに第１の書込要求を要求すると、第１のブリッジデバイス１０６ａは、第１の第１インタフェースライトビジーライン（ＷＢ１１）１１０ａをアサートするように構成される。さらに、第１のスレーブデバイス１０４ａが第１の書込要求を受け入れると、第１のスレーブデバイス１０４ａは、第１の第２インタフェースライトビジーライン（ＷＢ２１）１１２ａのデアサーションをトリガするように構成される。第１の第２インタフェースライトビジーライン（ＷＢ２１）１１２ａのデアサーションに応答して、第１のブリッジデバイス１０６ａは、第１の第１インタフェースライトビジーライン（ＷＢ１１）１１０ａをデアサートするように構成される。第１の第２インタフェースライトビジーライン１１２ａがデアサートされるまで、第１のブリッジデバイス１０６ａは、第１の第１インタフェースライトビジーライン１１０ａを継続的にアサートするので、マスターデバイス１０２ａは、第１の第１インタフェースライトビジーライン（ＷＢ１１）１１０ａ上の状態を評価することによって、第１のスレーブデバイス１０４ａが実際にはいつ第１の書込要求を受信したかを正確に決定することができる。したがって、システム１００は、第１のスレーブデバイス１０４ａとチップ上の他のデバイスとの間の同期問題を回避することができる。
【0013】
同様に、第１のブリッジデバイス１０６ａを通して、マスターデバイス１０２ａから第２のスレーブデバイス１０４ｂまでの第２の書込要求に応じて、第１のブリッジデバイス１０６ａは、第２の第１インタフェースライトビジーライン（ＷＢ１２）１１０ｂをアサートするように構成される。さらに、第２のスレーブデバイス１０４ｂが第２の書込要求を受け入れると、第２のスレーブデバイス１０４ｂは、第２の第２インタフェースライトビジーライン（ＷＢ２２）１１２ｂのデアサーションをトリガするように構成され、第２の第２インタフェースライトビジーライン（ＷＢ２２）１１２ｂのデアサーションに応答して、第１のブリッジデバイス１０６ａは、第２の第１インタフェースライトビジーライン（ＷＢ１２）１１０ｂをデアサートするように構成される。したがって、マスターデバイス１０２ａは、第２の第１インタフェースライトビジーライン１１０ｂ上の状態を評価することによって、第２のスレーブデバイス１０４ｂが実際にはいつ第２の書込要求を受信したかを正確に決定することができ、このことにより、第２のスレーブデバイス１０４ｂそれ自体および／またはチップ上の他のデバイスとの間の同期問題を回避することができる。
【0014】
このようにして、割り込み、セマフォまたはシステム１００内で起こる他の同期イベントに応じて、システムは、ライトビジーライン１１０ａ～１１０ｎを（例えば、割り込み処理ルーチンまたは他のメカニズムの一部として）評価し、スレーブデバイス１０４ａ～１０４ｎが保留中のライトトランザクションを有するかを決定することができる。ライトトランザクションが依然として保留中である（例えば、対応するライトビジーライン１１０ａ～１１０ｎが依然としてアサートされる）場合、システムは、適切な行動を取り（例えば、対応するライトビジーラインがデアサートされるまで、追加の時間待ち）、システムにおいて同期問題を緩和および／または防止することができる。したがって、データ／制御バスライン１１６に加えてライトビジーライン１１０ａ～１１０ｎを追加することは、インタフェース構造を有する、より大きな集積回路の同期問題を緩和および／または防止するのを助ける。
【0015】
図２は、いくつかの点で図１と同様である他のシステム２００を示し、図２では、同様な要素は対応する参照符号によって識別される。図１のシステムと同様に、図２のシステムはまた、インタフェース構造１０８を介して１つまたは複数のスレーブデバイス１０４に結合されているマスターデバイス１０２ａを含む。しかしながら、図１のインタフェース構造１０８がマスターデバイス１０２ａを第１のスレーブデバイス１０４ａおよび第２のスレーブデバイス１０４ｂに結合する単一の第１のブリッジデバイス１０６ａを含んでいたのに対して、図２のインタフェース構造１０８は、２つの第１のレベルのブリッジデバイス（例えば、第１のブリッジデバイス１０６ａおよび第２のブリッジデバイス１０６ｂ）を含む。したがって、図２では、第１のブリッジデバイス１０６ａは、マスターデバイス１０２ａを第１のスレーブデバイス１０４ａに結合し、第２のブリッジデバイス１０６ｂは、第１のブリッジデバイス１０６ａを通すことなく、マスターデバイス１０２ａを第２のスレーブデバイス１０４ｂに結合する。この場合、第１のブリッジデバイス１０６ａおよび第２のブリッジデバイス１０６ｂの両方は、データ／制御バスライン１１６の単一のセットを介してマスターデバイス１０２ａに結合されるが、別々のデータ／制御バスライン１１６は、第１および第２のブリッジから第１および第２のスレーブデバイスまで延在し、別々のライトビジーライン１１０ａ、１１０ｂは、それぞれ、第１および第２のブリッジデバイス１０６ａ、１０６ｂから戻る。したがって、第１の第１インタフェースライトビジーライン１１０ａは、第１のスレーブデバイス１０４ａに対応し、第１の第２インタフェースライトビジーライン１１２ａに基づいてデアサートされ、第１のブリッジデバイス１０６ａからマスターデバイス１０２ａまで提供される。同様に、第２の第１インタフェースライトビジーライン１１０ｂは、第２のスレーブデバイス１０４ｂに対応し、第２の第２インタフェースライトビジーライン１１２ｂに基づいてデアサートされ、第２のブリッジデバイス１０６ｂからマスターデバイス１０２ａまで提供される。この構成はまた、システムにおいて同期問題を制限および／または防止するのを助ける。
【0016】
図３において、システム３００は、２つのレベルのブリッジデバイスを含み、第１のブリッジデバイス１０６ａは、マスターデバイス１０２ａに結合され、第２のブリッジデバイス１０６ｂは、第１のブリッジデバイス１０６ａを第１のスレーブデバイス１０４ａおよび第２のスレーブデバイス１０４ｂに結合する。したがって、第１のインタフェース構造１０８ａは、マスターデバイス１０２ａを第１のブリッジデバイス１０６ａに結合し、第２のインタフェース構造１０８ｂは、第１のブリッジデバイス１０６ａを第２のブリッジデバイス１０６ｂに結合し、第３のインタフェース構造１０８ｃは、第２のブリッジデバイス１０６ｂを第１のスレーブデバイス１０４ａおよび第２のスレーブデバイス１０４ｂに結合する。各インタフェース構造はまた、データ／制御バスライン１１６および別々のライトビジーラインを含む。
【0017】
図３において、第３のインタフェース構造１０８ｃは、第１の第３インタフェースライトビジーライン（ＷＢ３１）１１４ａおよび第２の第３インタフェースライトビジーライン（ＷＢ３２）１１４ｂを含む。マスターデバイス１０２ａが第１のブリッジデバイス１０６ａを介して第１のスレーブデバイス１０４ａに第１のライトトランザクションを要求するとき、第１のブリッジデバイス１０６ａは、第１の第１インタフェースライトビジーライン（ＷＢ１１）１１０ａをアサートし、ライトトランザクションが第１のスレーブデバイス１０４ａのために保留中であることを示す。第１のスレーブデバイス１０４ａが第１の書込要求を受け入れ、第１のスレーブデバイス１０４ａは、第１の第３ライトビジーライン１１４ａのデアサーションをトリガし、ひいては、第２のブリッジデバイス１０６ｂをトリガして、第１の第２インタフェースライトビジーライン１１２ａをデアサートし、第１の第１インタフェースライトビジーライン１１０ａをデアサートするまで、この第１の第１インタフェースライトビジーライン（ＷＢ１１）１１０ａは、継続的にアサートされ続け、第１のスレーブデバイス１０４ａが第１のライトトランザクションを受け入れたということをマスターデバイス１０２ａに安全に通知する。同様に、マスターデバイス１０２ａが、第１のブリッジデバイス１０６ａを介して第２のスレーブデバイス１０４ｂに第２のライトトランザクションを要求すると、第１のブリッジデバイス１０６ａは、第２の第１インタフェースライトビジーライン（ＷＢ１２）１１０ｂをアサートし、ライトトランザクションが第２のスレーブデバイス１０４ｂのために保留中であることを示す。第２のスレーブデバイス１０４ｂが第２の書込要求を受け入れると、第２のスレーブデバイス１０４ｂは、第２の第３インタフェースライトビジーライン（ＷＢ３２）１１４ｂのデアサーションをトリガするように構成され、ひいては、第２のブリッジデバイス１０６ｂをトリガし、第２の第２インタフェースライトビジーライン（ＷＢ２２）１１２ｂをデアサートし、ひいては、第１のブリッジデバイス１０６ａをトリガし、第２の第１インタフェースライトビジーライン（ＷＢ１２）１１０ｂをデアサートし、第２のスレーブデバイス１０４ｂが第２のライトトランザクションを受け入れたということをマスターデバイス１０２ａに安全に通知する。このようにして、ライトビジーライン１１０ａ～１１０ｎ、１１２ａ～１１２ｎ、１１４ａ～１１４ｎはまた、システムにおいて同期問題を制限および／または防止するのを助ける。
【0018】
図１から図３がいくつかの基本構成を示し、これらの構成が任意数の方法で互いに組み合わせ可能であり、また、他の特徴を含み、改善されたインタフェースの信号送信技術を実現することができるということを認識されたい。これらの図示の実施形態および他の実施形態において、典型的には、マスターデバイス１０２、スレーブデバイス１０４およびブリッジデバイス１０６は、単一の集積回路パッケージに配置されているが、複数の集積回路パッケージにわたって広がることもできる。したがって、マスターデバイス、ブリッジデバイスおよびスレーブデバイスは、単結晶シリコン基板を含む単一のダイ上に配置可能であり、さまざまなデバイスのトランジスタは、基板に配置され、相互接続構造体を通して一緒に結合され、相互接続構造体は、単結晶シリコン基板の上の誘電構造体内に配置されている典型的には銅の金属線でできている。他の実施形態では、マスターデバイス、ブリッジデバイスおよびスレーブデバイスは、３次元集積回路（３ＤＩＣ）内の複数のダイにわたって広がることができ、さまざまな半導体基板の上のおよび／または基板ビアを通る相互接続構造体は、３ＤＩＣにおいてさまざまなデバイスを互いに結合し、パッケージしている材料、例えば、セラミック、樹脂または他の保護材料によってカプセル化される。
【0019】
【0020】
図５において、マスターデバイス１０２ａは、第１のインタフェース構造１０８ａのデータ／制御バスライン１１６上で第１のスレーブのアドレスを送信することによって、第１の書込要求（５０２）を第１のスレーブデバイス１０４ａに送信する。第１のブリッジデバイス１０６ａは、第１の第１インタフェースライトビジーラインＷＢ１１（５０４）をアサートすることによって、第１の書込要求を受け入れ、また、ｗｒ＿ｒｅａｄｙ（ライトレディ）信号（５０６）をマスターデバイス１０２ａに返送する。ｗｒ＿ｒｅａｄｙ信号（５０６）は、第１のインタフェース構造１０８ａのデータ／制御バスライン１１６を介して送信され、第１のブリッジデバイス１０６ａが、第１のスレーブデバイス１０４ａに送信されるデータを受信する準備ができていることを示す。
【0021】
５０８において、第１のブリッジデバイス１０６ａは、第２のインタフェース構造１０８ｂのデータ／制御バスライン１１６上で第１のスレーブのアドレスを送信することによって、第１の書込要求を第２のブリッジデバイス１０６ｂに転送する。第２のブリッジデバイス１０６ｂは、第１の第２インタフェースライトビジーラインＷＢ２１（５１０）をアサートすることによって、第１の書込要求を受け入れ、また、第２のインタフェース構造１０８ｂのデータ／制御バスライン１１６を介して、ｗｒ＿ｒｅａｄｙ信号（５１２）を第１のブリッジデバイス１０６ａに返送する。このｗｒ＿ｒｅａｄｙ信号５１２は、第２のブリッジデバイス１０６ｂが、第１のスレーブに送信されるデータを受信する準備ができていることを示す。
【0022】
次に、５１４において、第２のブリッジデバイス１０６ｂは、第３のインタフェース構造１０８ｃのデータ／制御バスライン１１６を介して、第１の書込要求を第１のスレーブデバイス１０４ａに転送する。第１のスレーブデバイス１０４ａが第１の書込要求を受信したことを確認応答するために、第１のスレーブデバイス１０４ａは、第１の第３ライトビジースレーブ信号ＷＢ３１（５１６）をデアサートし、第１の書込要求が第１のスレーブデバイス１０４ａで保留中であることを示す。
【0023】
第１の第３ライトビジースレーブ信号ＷＢ３１のデアサーションを受信すると、第２のブリッジデバイス１０６ｂは、第１の第２インタフェースライトビジーラインＷＢ２１（５１８）をデアサートする。第１の第２インタフェースライトビジースレーブ信号ＷＢ２１のデアサーションを受信すると、第１のブリッジデバイス１０６ａは、第１の第１インタフェースライトビジーラインＷＢ１１（５２０）をデアサートする。したがって、第１の第１インタフェースライトビジーラインＷＢ１１は、第１のブリッジデバイス１０６ａが最初に第１の書込要求（５０４）を受け入れたときから、第１のブリッジデバイス１０６ａが第１の第１インタフェースライトビジーラインＷＢ１１（５２０）のデアサーション（これは、第１のスレーブデバイス１０４ａが第１の書込要求を受信したことを示す）を検出するまで、継続的にアサートされ続ける。
【0024】
いくつかの場合において、（５０６において）ｗｒ＿ｒｅａｄｙ信号がマスターデバイス１０２ａで受信されるとき、同期イベント５２２、例えば、割り込みまたはセマフォは、トリガ可能である。したがって、インタフェース構造の分散した性質に起因した遅延のため、データは、この時点ではまだ第１のスレーブデバイス１０４ａに書き込まれることができなかった。この条件によって同期問題が生じないことを確実にするために、同期イベント５２２を評価するとき、システムは、第１の第１インタフェースライトビジーライン（ＷＢ１１）５２０を（例えば、割り込み処理ルーチンまたは他のメカニズムの一部として）評価し、第１のスレーブデバイス１０４ａが保留中のライトトランザクションを有するかを決定することができる。ライトトランザクションが依然として保留中である（例えば、第１の第１インタフェースライトビジーラインＷＢ１１が依然としてアサートされる）場合、システムは、適切な行動を取り（例えば、第１の第１インタフェースライトビジーラインＷＢ１１がデアサートされるまで、追加の時間待ち）、システムにおいて同期問題を緩和および／または防止することができる。したがって、このライトビジー信号送信は、データが、異常にまたはそれ以外は時期尚早に処理されるのを制限または防止する。
【0025】
図６に戻ると、図１から図３の基本的な特徴のいくつかおよび他の特徴を含むシステム６００のより詳細な実施形態を見ることができる。システム６００はまた、複数のブリッジデバイス１０６を通して１つまたは複数のマスターデバイス１０２を多くのスレーブデバイス１０４に結合するインタフェース構造１０８を含む。したがって、一般的に、図６は、チップ上のさまざまな点に配置されている多くのマスターデバイス１０２および多くのスレーブデバイス１０４を示す。インタフェース構造１０８は、マスターデバイスとスレーブデバイスとの間に配置され、ブリッジデバイスは、インタフェース構造１０８の間に配置される。インタフェース構造１０８は、必ずしも全チップを接続するというわけではなく、１つのインタフェース構造から他のインタフェース構造を得るために、ブリッジデバイスが用いられる。さらに、データ／制御バスライン１１６およびライトビジーライン（例えば、ＷＢＳ１、ＷＢＳ２、…、ＷＢ１＊２など）は、マスターデバイス１０２とスレーブデバイス１０４とブリッジデバイス１０６との間の物理的接続（例えば、チップ内の物理配線）を表現する。したがって、物理的チップ上のマスターデバイス、ブリッジデバイスおよびスレーブデバイスの数は固定されているが、任意数のマスターデバイス、スレーブデバイスおよびブリッジデバイス（ならびに任意数のブリッジデバイスのレベル）を含むことができる。しかしながら、論理的に述べると、マスターとスレーブとの間のブリッジの数は、やがて変化しうるので、さまざまなブリッジおよびインタフェース構造の上の論理通信経路は、マスターデバイスとその／それらの対応するスレーブデバイスとの間で、対応してやがて変化しうる。この方法は、マスターデバイスとスレーブデバイスとの間の柔軟な帯域幅および通信を提供するが、ライトビジーラインの存在を除けば、同期問題につながりうる。したがって、ライトビジーラインは、従来の方法と比較してさまざまな構成要素間の改善された同期を促進するのを助けることができる。
【0026】
この例では、各スレーブデバイスに割り当てられるブリッジデバイスの数は、そのスレーブデバイスにより用いられると予想されるバス帯域幅に対応することができる。図６のための一例を考慮すると、第１のスレーブデバイス１０４ａは、大きいバス帯域幅を消費すると予想され、第２のスレーブデバイス１０４ｂは、小さいバス帯域幅を消費すると予想され、第Ｎのスレーブデバイス１０４ｎは、中間のバス帯域幅を消費すると予想される。この帯域幅割り当てを容易にするために、ブリッジデバイスの数は、これらの予想されるバス帯域幅に従うように割り当てられる。したがって、さらにこの例では、第１のスレーブデバイス１０４ａには、ブリッジデバイス６０２、６０４、６０６、６０８および６１０が割り当てられる。これは、第１のマスターデバイス１０２ａから第１のスレーブデバイス１０４ａに送信されるデータ書込要求が、ブリッジデバイス６０２、６０４、６０６、６０８および６１０の任意の組み合わせからできている通信経路を用いることを意味する。さらに、ライトビジー信号は、ブリッジデバイス６０２、６０４、６０６、６０８および６１０の各々を通るライトビジーラインを介して第１のスレーブデバイス１０４ａから第１のマスターデバイス１０２まで戻して伝搬される。これは、第１のスレーブデバイス１０４ａに、ブリッジデバイス６０２および６０６を通る完全に専用の通信経路およびブリッジデバイス６０４、６０８および６１０を通る共有の通信経路の一部を効果的に提供する（この共有の通信経路は、第１のスレーブデバイス１０４ａおよび第２のスレーブデバイス１０４ｂの間で共有されている）。第２のスレーブデバイス１０４ｂには、ブリッジデバイス６０４および６１０のみが割り当てられ、ブリッジデバイス６０４および６１０はまた、第１のスレーブデバイス１０４ａと共有されるので、第２のスレーブデバイス１０４ｂは、第１のスレーブデバイス１０４ａよりかなり小さいバス帯域幅を受信する。ライトビジー信号は、ブリッジデバイス６０４および６１０のみを通るライトビジーラインを介して第２のスレーブデバイス１０４ｂから第１のマスターデバイス１０２ａまで戻して伝搬される。第Ｎのスレーブデバイス１０４ｎに関して、ブリッジデバイス６１２および６１４は、各々、第Ｎのスレーブデバイス１０４ｎに完全に割り当てられるので、第Ｎのスレーブデバイスは、中間のバス帯域幅を有する。ライトビジー信号は、ブリッジデバイス６１２および６１４のみを通るライトビジーラインを介して第Ｎのスレーブデバイス１０４ｎから第１のマスターデバイス１０２まで戻して伝搬される。
【0027】
ブリッジデバイスは、所定の通信経路オプションを通して、さまざまな書込要求をさまざまなスレーブにルーティングするアドレス検出およびルーティング回路を個々に区別してきた。例えば、上述したように、第１のスレーブデバイス１０４ａは、ブリッジ１－１（６０２）、ブリッジ１－２（６０４）、ブリッジ２－１（６０６）、ブリッジ２－２（６０８）およびブリッジ２－３（６１０）のなんらかの組み合わせを含む通信経路を通して書込要求を受信し、ブリッジは、書込要求が第１のスレーブデバイス１０４ａに向けられていることを識別するアドレス検出回路を有し、それに応じて活性化する。ブリッジ１－１（６０２）、ブリッジ１－２（６０４）、ブリッジ２－１（６０６）、ブリッジ２－２（６０８）およびブリッジ２－３（６１０）のどの組み合わせが正確に通信経路に含まれるかは、これらのブリッジデバイスのうちのどれが現在利用可能であるかに依存し、動作中動的に変化しうる。同様に、第２のスレーブデバイス１０４ｂに関して、ブリッジ１－２（６０４）およびブリッジ２－３（６１０）は、アドレス検出およびルーティング回路を有し、第２の書込要求が第２のスレーブデバイス１０４ｂに向けられていることを識別し、それに応じて活性化し、他のブリッジデバイス６０２、６０６、６０８、６１２、６１４は、第２の書込要求を活性化しないおよび／または通過しない。第Ｎのスレーブデバイス１０４ｎに関して、ブリッジ１－３（６１２）およびブリッジ２－４（６１４）は、この通信経路を通して（かつ他のブリッジデバイス６０２、６０４、６０６、６０８、６１０を通さず）第Ｎのライトトランザクションをルーティングするアドレス検出およびルーティング回路を有する。
【0028】
したがって、いくつかの場合において、第１のスレーブデバイス１０４ａは、第１のブリッジデバイス（例えば、ブリッジ２－１）および第２のブリッジデバイス（例えば、ブリッジ２－３）を介して第１のマスターデバイス１０２ａに結合され、第２のスレーブデバイス１０４ｂは、第１のブリッジデバイスを介さず（例えば、ブリッジ２－１を介さず）第２のブリッジデバイス（例えば、ブリッジ２－３）を介して第１のマスターデバイス１０２ａに結合される。ブリッジデバイスのアドレスデコーディングハードウェアにおいて実施可能なこの帯域幅を選択的に共有することは、さまざまなスレーブが、互いと異なる所定のバス帯域幅を有することができ、このバス帯域幅は、さまざまなスレーブデバイスによって消費されると予想されるバス帯域幅に従うので、有利である。また、所定のブリッジデバイスのためのデータ／制御バスライン１１６は、その所定のブリッジからさまざまな下流のデバイスに供給するので、この方法はまた、いくぶん配線を節約する。例えば、ブリッジ１－１の下流のデータ／制御バスライン１１６は、ブリッジ２－１に結合され、（ブリッジ２－１を通して）第１のスレーブデバイス１０４ａに結合されるが、スレーブＮには結合されない。同様に、ブリッジ１－２の下流のデータ／制御バスライン１１６は、ブリッジ２－２およびブリッジ２－３に結合され、（ブリッジ２－２およびブリッジ２－３を介して）第１のスレーブデバイス１０４ａおよび第２のスレーブデバイス１０４ｂに結合されるが、スレーブＮには結合されない。したがって、書込要求は、ターゲットアドレスを特定し、さまざまなブリッジデバイスによってデコードされて書込要求をインテリジェントに通過させるデータ／制御バスライン１１６上で、マスターデバイスからさまざまなスレーブデバイスまで送信可能である。
【0029】
同期問題を制限および／または防止するために、インタフェース構造１０８はまた、データ／制御バスライン１１６とは別であるライトビジーラインを含む。特に、マスターデバイスは、第１のスレーブデバイス１０４ａに対応する第１の第１インタフェースライトビジーラインＷＢ１＊１、第２のスレーブデバイス１０４ｂに対応する第１の第２インタフェースライトビジーラインＷＢ１＊２、…、および、第Ｎのスレーブ１０４ｎに対応する第１の第ＮライトビジーラインＷＢ１Ｎを含む。所定のブリッジレベルの複数のブリッジデバイスがスレーブデバイスに割り当てられるとき、インタフェース構造は、論理ＯＲ回路（例えば、６１６、６１８）を含み、ライトビジーラインを統合し、所望の機能をイネーブルにしてもよい。さらに、図６の実施形態では、スレーブデバイス１０４ａ～１０４ｎはまた、第３のインタフェース構造１０８ｃ内でデータ／制御バスライン１１６とは別であるライトビジーライン（例えば、それぞれ、ＷＢＳ１～ＷＢＳＮ）を含み、ライトビジーラインは、対応するスレーブデバイスがインタフェース構造１０８上のライトトランザクションを受け入れるとき、選択的にデアサートされる。
【0030】
したがって、各スレーブのために、インタフェース構造１０８は、各ブリッジレベルでスレーブデバイスに割り当てられた利用できるブリッジを通して、マスターデバイスから対応するスレーブデバイスまでライトトランザクションをルーティングする。それゆえ、例えば、第１のスレーブデバイス１０４ａに書き込むために、割り当てられた第１のレベルのブリッジ（例えば、ブリッジ１－１またはブリッジ１－２）は、書込要求を受け入れ、ライトビジー信号（例えば、それぞれ、ＷＢ１１１またはＷＢ１２１）をセットし、それにより、第１のインタフェース構造１０８ａ内のＯＲゲート６１６によって、マスターデバイスで第１の第１インタフェースライトビジーラインＷＢ１＊１のアサーションをトリガする。次に、書込要求を受け入れた第１のレベルのブリッジは、それが結合される第２のレベルのブリッジに、書込要求を転送する。それゆえ、例えば、ブリッジ１－２が書込要求を受け入れる場合、ブリッジ１－２は、第２のインタフェース構造１０８ｂのデータ／制御バスライン１１６を用いて、ブリッジ２－２およびブリッジ２－３に書込要求を転送するであろう。第２のレベルのブリッジが書込要求を受け入れると、要求は、関連したスレーブデバイスに転送される。それゆえ、例えば、ブリッジ２－２が第１のスレーブデバイス１０４ａのための書込要求を受信する場合、ブリッジ２－２は、第３のインタフェース構造１０８ｃのデータ／制御バスライン１１６を介して書込要求を転送する。第１のスレーブが書込要求を受信すると、第１のスレーブは、ライトビジーラインＷＢＳ１をデアサートし、次に、ＷＢ２１１および／または（ＯＲゲート６１８を通るＷＢ２２１および／またはＷＢ２３１を介して）ＷＢ２＊１をデアサートし、ひいては、（ＯＲゲート６１６を通るＷＢ１１１および／またはＷＢ１２１を介して）ＷＢ１＊１をデアサートする。したがって、第１のブリッジ（例えば、ブリッジ１－２）がその対応するライトビジー信号（例えば、ＷＢ１２１）をセットすることに応答して、ライトトランザクションがスレーブデバイスによって受信されるまで、第２のブリッジ（例えば、ブリッジ２－２）は、セットされたライトビジー信号を保持し、スレーブデバイスがライトトランザクションを受信すると、第２のブリッジ（例えば、ブリッジ２－２）は、ライトビジー信号（例えば、ＷＢ２２１）をリセットし、第１のブリッジ（例えば、ブリッジ１－２）を通して、リセットしたライトビジー信号（例えば、ＷＢ１２１）をマスターデバイスに戻して伝搬する。
【0031】
図７のタイミング図に関して、書込要求がどのようにシステム６００において処理可能であるかの一例が記載されている。図７は、書込動作が互いに挟まれる（交互に生ずる）場合、すなわち、マスターデバイスが第１のスレーブデバイスに第１の書込要求をして、その書込要求がインタフェース内で保留中である間、マスターデバイスが第２のスレーブデバイスに第２の書込要求をする場合を示すということを認識されたい。しかしながら、他の場合では、挟まれた書き込みは発生しないかもしれず、したがって、図６から図７は同時に以下で参照されるが、図７は単に図６のシステム６００がどのように機能しうるかの１つの非限定的な例にすぎない。
【0032】
図７において、第１のマスターデバイス１０２ａは、第１のスレーブデバイス１０４ａに第１の書込要求（７０２）をする。説明のためにこの例では、ブリッジ１－１（６０２）が第１の書込要求を請求すると推定し、それゆえ、ブリッジ１－１（６０２）は、ＷＢ１１１（７０４）をアサートすることによって第１の書込要求を受け入れ、これによりまた、第１の第１インタフェースライトビジーラインＷＢ１＊１は、ＯＲゲート６１６に起因してアサートされる（図６参照）。しかしながら、この例では、ブリッジ１－１は、まだデータを受信する準備ができていないので、ブリッジ１－１（６０２）がｗｒ＿ｄａｔａ＿ｒｅａｄｙ＿１－１信号（７０６）をアサートする前に長い遅延７０５が存在する。なお、７０６でのｗｒ＿ｄａｔａ＿ｒｅａｄｙ（ライトデータレディ）信号のアサーションは、ブリッジ１－１が実際にデータを受信する準備ができていることを示す。それにもかかわらず、遅延７０５の間、ブリッジ１－１は、次のレベルのブリッジに第１のライトトランザクション（７０８）を転送し、その位置では、ブリッジ２－１（６０６）は、第１の書込要求を請求し、第１の第２インタフェースライトビジーラインＷＢ２１１（７１０）をアサートする。次に、ブリッジ２－１（６０６）は、第１のスレーブデバイス１０４ａに第１の書込要求を転送し（７１２）、第１のスレーブデバイス１０４ａは、第１のライトビジースレーブ信号ＷＢＳ１をアサートし（７１４）、ライトトランザクションが第１のスレーブデバイス１０４ａで保留中であることを示す。
【0033】
ブリッジ１－１（６０２）が依然としてデータを受信する準備をしている遅延７０５の間、第１のマスターデバイス１０２ａは、第２のスレーブデバイス１０４ｂに第２の書込要求（７１６）をする。この例では、ブリッジ１－２（６０４）は、第２の書込要求を請求し、それゆえ、ブリッジ１－２は、第２の第１インタフェースライトビジーラインＷＢ１＊２（７１８）をアサートする。ブリッジ１－２（６０４）はまた、ブリッジ２－２（６０８）に第２の書込要求を転送し（７２０）、ブリッジ２－２（６０８）は、次に、第２のスレーブデバイス１０４ｂに第２の書込要求を転送する（７２２）。ブリッジ２－２（６０８）および第２のスレーブデバイス１０４ｂは、第２の書込要求を受け入れることに応答して、それらのライトビジーライン（７２４および７２６参照）をアサートする。さらに、ブリッジ１－２（６０４）がデータを受信する準備ができているので、ブリッジ１－２はまた、ｗｒ＿ｄａｔａ＿ｒｅａｄｙ＿１－２信号（７２８）をアサートする。ｗｒ＿ｄａｔａ＿ｒｅａｄ＿１－２信号（７２８）を受信することに応答して、マスターデバイス１０２ａは、７３０において、ブリッジ１－２にデータを送信し、このデータは、次に、７３２および７３４において、さまざまなブリッジから下方に伝えられ、第１のスレーブ１０４ａに書き込まれる。
【0034】
スレーブデバイスが書込要求を受け入れるために（これは、インタフェース構造内の遅延に起因して、データがスレーブデバイスに書き込まれる十分前に発生しうる）、スレーブは、そのライトビジーラインをデアサートする。したがって、第２のスレーブ１０４ｂが第２の書込要求を受け入れるとき、第２のスレーブは、７３６において、第２の第３インタフェースライトビジーラインをデアサートする。第２の第３インタフェースライトビジースレーブ信号のデアサーションを受信すると、ブリッジデバイス２－２（６０８）は、第２の第２インタフェースライトビジーラインＷＢ２２２（７３８）をデアサートする。第２の第２インタフェースライトビジースレーブ信号ＷＢ２２２のデアサーションを受信すると、ブリッジデバイス１－２（６０４）は、第２の第１インタフェースライトビジーラインＷＢ２＝ＷＢ１＊２（７４０）をデアサートする。したがって、第２の第１インタフェースライトビジーラインは、ブリッジ１－２が最初に第２の書込要求（７１６）を受け入れたときから、ブリッジデバイス１－２が第２の第１インタフェースライトビジーライン（７４０）のデアサーション（これは、第２のスレーブデバイス１０４ｂが第２の書込要求を受信したことを示す）を検出するまで、継続的にアサートされ続ける。第１のスレーブデバイス１０４ａが第１の書込要求を受け入れるとき、同様の機能が発生する（７４２、７４４、７４６参照）。
【0035】
図８は、多くの点で図７に類似の他の実施形態を示す。しかしながら、図８では、第３のインタフェース構造１０８ｃは、データ／制御バスライン１１６の同じセットを含むが、いかなる専用のライトビジーラインも含まない。それゆえ、図８の実施形態では、スレーブからのｗｒ＿ｄａｔａ＿ｒｅａｄｙ信号は、対応するスレーブから専用の／別々の物理的ライトビジーラインを通さず、単に、データ／制御バスラインを通して（例えば、論理信号として）送信される。したがって、図８では、第２のレベルのブリッジ（例えば、ブリッジ２－１、ブリッジ２－２、ブリッジ２－３など）は、論理回路を有し、データ／制御バスライン１１６上の信号を評価し、いつスレーブデバイスが書込要求を受信して、次に、第２のインタフェース構造１０８ｂの対応するライトビジーライン（例えば、ＷＢ２１１、ＷＢ２２２、ＷＢ２２１など）をデアサートするのかを決定する。次に、デアサートされたライトビジー信号は、上述したようにマスターデバイス１０２ａに伝搬され、いつスレーブデバイスが書込要求を受け入れたのかを、マスターに通知することができる。
【0036】
図９のタイミング図に関して、書込要求がどのようにシステム８００において処理可能であるかの一例が記載されている。図９は、書込動作が互いに挟まれる場合、すなわち、マスターデバイスが第１のスレーブに第１の書込要求をして、その書込要求がインタフェース内で保留中である間、マスターデバイスが第２のスレーブデバイスに第２の書込要求をする場合を示すということを認識されたい。しかしながら、他の場合では、挟まれた書き込みは発生しないかもしれず、したがって、図８から図９は同時に以下で参照されるが、図９は、単に図８のシステム８００がどのように機能しうるのかの１つの非限定的な例にすぎない。
【0037】
また、図９では、別々のライトビジーラインがそれぞれのスレーブデバイスからアサートおよび／またはデアサートされるよりはむしろ、スレーブデバイスは、データ／制御バスライン１１６の上のデータを受信する準備ができていることを示すｗｒ＿ｄａｔａ＿ｒｅａｄｙ信号を送信し、第２のレベルのブリッジは、ｗｒ＿ｄａｔａ＿ｒｅａｄｙ信号を送信し、ライトビジーラインを対応してデアサートする。
【0038】
図１０は、いくつかの実施形態に従って、フローチャートフォーマットで方法１０００を示す。
【0039】
方法１０００は、ステップ１００２で開始し、ステップ１００２において、ライトトランザクションは、第１のブリッジおよび第１のブリッジの下流の第２のブリッジを含む通信経路を通してマスターデバイスからスレーブデバイスまでルーティングされる。第１のブリッジおよび第２のブリッジは、インタフェース構造を介して互いに結合されている。
【0040】
ステップ１００４において、ライトトランザクションが第１のブリッジによって処理されるとき、第１のブリッジは、ライトビジー信号を通信経路上でセットする。第１のブリッジがライトビジー信号をセットすることに応答して、ライトトランザクションがスレーブデバイスによって正しく受信されるまで、第２のブリッジは、ライトビジー信号のセットを保持する。
【0041】
ステップ１００６において、スレーブデバイスがライトトランザクションを正しく受信すると、第２のブリッジは、ライトビジー信号をリセットして、第１のブリッジを通して、リセットしたライト完了信号をマスターデバイスに戻して伝搬する。
【0042】
「第１」、「第２」、「第３」、「第４」などという用語は、単に共通識別子なだけであり、それゆえ、さまざまな実施形態において交換されてもよいということを認識されたい。例えば、要素（例えば、スレーブ）がいくつかの実施形態において「第１の」要素と呼ばれてもよいが、その要素は、他の実施形態において「第２の」要素と呼ばれてもよく、さらに他の実施形態において「第３の」要素と呼ばれてもよい、などであり、したがって、これらの共通識別子は、本開示の範囲内で、任意数の配列で、さまざまな実施形態の間で切替可能および／または置換可能である。
【0043】
要約書において記載されることを含む、本開示の例示される実施形態の上述の記載は、網羅的に述べることを意図するものではなく、開示される実施形態を開示されるのと全く同じ形態に限定することを意図するものでもない。例示のために、本願明細書において具体的な実施形態および例が記載されるが、当業者が認識できるような、そのような実施形態および例の範囲内で考えられる種々の変更が可能である。
【0044】
この点で、主題は種々の実施形態および対応する図面に関連して本願明細書において記載されてきたが、適用可能な場合には、開示される主題から逸脱することなく、他の類似の実施形態を用いることができるか、または開示される主題の同じ機能、類似の機能、代替機能または代用機能を実行するために記載される実施形態に対して変更を加えることおよび追加することができることを理解されたい。それゆえ、開示される主題は、本願明細書において記載される任意の単一の実施形態に限定されるべきではなく、以下に添付の特許請求の範囲による広さおよび範囲内で解釈されるべきである。
【0045】
この出願において用いられているように、「または」という用語は、排他的な「または」ではなくて包括的な「または」を意味することが意図されている。すなわち、他に特に指定のない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを使用する」は、自然な包括的順列のいずれも意味することが意図されている。すなわち、ＸがＡを使用する、ＸがＢを使用する、または、ＸがＡおよびＢの両方を使用する場合、そのとき、「ＸがＡまたはＢを使用する」は、前述のいずれの場合にも満たされる。加えて、この出願および添付の特許請求の範囲において使用されるものとしての不定冠詞は、一般に、単数形を指示すると他に指定のない限り、または文脈から明らかでない限り、「１つまたは複数の」を意味すると解釈されるべきである。さらに、「含んでいる」、「含む」、「有している」、「有する」、またはその変形語が、詳細な説明および特許請求の範囲において使用される限りにおいて、そのような用語は、「備える」という用語と同様の形で包括的であることが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【外国語明細書】