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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023118478
(43)【公開日】2023-08-25
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20230818BHJP
H01L 29/12 20060101ALI20230818BHJP
H01L 21/336 20060101ALI20230818BHJP
H01L 29/41 20060101ALI20230818BHJP
H01L 29/06 20060101ALI20230818BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653C
H01L29/78 652M
H01L29/78 652T
H01L29/78 658G
H01L29/78 658F
H01L29/44 Y
H01L29/06 301F
H01L29/06 301V
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022021444
(22)【出願日】2022-02-15
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】下村 紗矢
(72)【発明者】
【氏名】加藤 浩朗
(72)【発明者】
【氏名】河井 康宏
(72)【発明者】
【氏名】吉田 裕史
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104BB01
4M104DD43
4M104DD65
4M104EE08
4M104FF06
4M104FF10
(57)【要約】
【課題】リーク電流を低減可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電体と、ゲート電極と、第２電極と、を備える。第１半導体領域は、第１電極の上に設けられている。第２半導体領域は、第１半導体領域の上に設けられている。第３半導体領域は、第２半導体領域の一部の上に設けられている。導電体は、第１半導体領域中に絶縁部を介して設けられている。導電体の下面は、第１電極から第１半導体領域に向かう第１方向と直交する第２方向に平行な第１面と、第１面に連なり、第１方向及び第２方向に対して傾斜した第２面と、を含む。ゲート電極は、絶縁部中に設けられ、第２方向において第２半導体領域とゲート絶縁層を介して対面する。第２電極は、第２半導体領域及び第３半導体領域の上に設けられている。
【選択図】図１
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電体と、ゲート電極と、第２電極と、を備える。第１半導体領域は、第１電極の上に設けられている。第２半導体領域は、第１半導体領域の上に設けられている。第３半導体領域は、第２半導体領域の一部の上に設けられている。導電体は、第１半導体領域中に絶縁部を介して設けられている。導電体の下面は、第１電極から第１半導体領域に向かう第１方向と直交する第２方向に平行な第１面と、第１面に連なり、第１方向及び第２方向に対して傾斜した第２面と、を含む。ゲート電極は、絶縁部中に設けられ、第２方向において第２半導体領域とゲート絶縁層を介して対面する。第２電極は、第２半導体領域及び第３半導体領域の上に設けられている。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域中に絶縁部を介して設けられた導電体であって、前記導電体の下面は、
前記第１電極から前記第１半導体領域に向かう第１方向と直交する第２方向に平行な第１面と、
前記第１面に連なり、前記第１方向及び前記第２方向に対して傾斜した第２面と、
を含む、前記導電体と、
前記絶縁部中に設けられ、前記第２方向において前記第２半導体領域とゲート絶縁層を介して対面するゲート電極と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
を備えた半導体装置。
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域中に絶縁部を介して設けられた導電体であって、前記導電体の下面は、
前記第１電極から前記第１半導体領域に向かう第１方向と直交する第２方向に平行な第１面と、
前記第１面に連なり、前記第１方向及び前記第２方向に対して傾斜した第２面と、
を含む、前記導電体と、
前記絶縁部中に設けられ、前記第２方向において前記第２半導体領域とゲート絶縁層を介して対面するゲート電極と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項2】
前記導電体は、前記第１面及び前記第２面を有する第１導電部と、前記第１導電部の上に設けられた第２導電部と、を含み、
前記第２方向において、前記第１導電部の長さは前記第２導電部の長さよりも長い、請求項１記載の半導体装置。
前記第２方向において、前記第１導電部の長さは前記第２導電部の長さよりも長い、請求項１記載の半導体装置。
【請求項3】
前記導電体は、前記第２導電部の上に設けられた第３導電部をさらに含み、
前記第２方向において、前記第２導電部の長さは、前記第３導電部の長さよりも短い、請求項２記載の半導体装置。
前記第２方向において、前記第２導電部の長さは、前記第３導電部の長さよりも短い、請求項２記載の半導体装置。
【請求項4】
前記第１導電部は、
前記第１面及び前記第２面を有し、上方に向かうほど前記第２方向における長さが長い第１部分と、
前記第１部分の上に設けられ、上方に向かうほど前記第２方向における長さが短い第２部分と、
を含む請求項２又は３に記載の半導体装置。
前記第１面及び前記第２面を有し、上方に向かうほど前記第２方向における長さが長い第１部分と、
前記第１部分の上に設けられ、上方に向かうほど前記第２方向における長さが短い第２部分と、
を含む請求項２又は３に記載の半導体装置。
【請求項5】
前記絶縁部の前記第１面と接する面には、酸化シリコンの｛１００｝面が存在し、
前記絶縁部の前記第２面と接する面には、酸化シリコンの｛１１０｝面が存在する、請求項１～４のいずれか１つに記載の半導体装置。
前記絶縁部の前記第２面と接する面には、酸化シリコンの｛１１０｝面が存在する、請求項１～４のいずれか１つに記載の半導体装置。
【請求項6】
第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域中に絶縁部を介して設けられた導電体であって、前記導電体の下端に位置する第１導電部と、前記第１導電部の上に設けられた第２導電部と、を含み、前記第１半導体領域から前記第２半導体領域に向かう第１方向と直交する第２方向において前記第１導電部の長さが前記第２導電部よりも長い、前記導電体と、
前記絶縁部中に設けられ、前記第２方向において前記第２半導体領域とゲート絶縁層を介して対面するゲート電極と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
を備えた半導体装置。
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域中に絶縁部を介して設けられた導電体であって、前記導電体の下端に位置する第１導電部と、前記第１導電部の上に設けられた第２導電部と、を含み、前記第１半導体領域から前記第２半導体領域に向かう第１方向と直交する第２方向において前記第１導電部の長さが前記第２導電部よりも長い、前記導電体と、
前記絶縁部中に設けられ、前記第２方向において前記第２半導体領域とゲート絶縁層を介して対面するゲート電極と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項7】
前記導電体の下端にはボイドが設けられた、請求項１～６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、例えば電力変換に用いられる。半導体装置について、リーク電流の低減が求められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１０８３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、リーク電流を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電体と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記導電体は、前記第１半導体領域中に絶縁部を介して設けられている。前記導電体の下面は、前記第１電極から前記第１半導体領域に向かう第１方向と直交する第２方向に平行な第１面と、前記第１面に連なり、前記第１方向及び前記第２方向に対して傾斜した第２面と、を含む。前記ゲート電極は、前記絶縁部中に設けられ、前記第２方向において前記第２半導体領域とゲート絶縁層を介して対面する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続されている。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る半導体装置の一部を示す斜視断面図である。
【図3】実施形態に係る半導体装置の製造方法を示す断面図である。
【図4】実施形態に係る半導体装置の製造方法を示す断面図である。
【図5】実施形態に係る半導体装置の製造方法を示す断面図である。
【図6】実施形態に係る半導体装置の製造方法を示す断面図である。
【図7】参考例に係る半導体装置の一部を示す断面図である。
【図8】半導体装置の特性を模式的に示すグラフである。
【図9】実施形態の変形例に係る半導体装置の一部を示す斜視断面図である。
【図10】実施形態の変形例に係る半導体装置の一部を示す斜視断面図である。
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－、ｐ＋、及びｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－、ｐ＋、及びｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
図１は、実施形態に係る半導体装置の一部を示す斜視断面図である。
図１に示すように、実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、導電体１０、絶縁部２１、ゲート電極３０、ドレイン電極４１（第１電極）、及びソース電極４２（第２電極）を含む。半導体装置１００は、例えばＭＯＳＦＥＴである。
図１に示すように、実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、導電体１０、絶縁部２１、ゲート電極３０、ドレイン電極４１（第１電極）、及びソース電極４２（第２電極）を含む。半導体装置１００は、例えばＭＯＳＦＥＴである。
【0009】
実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極４１からｎ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向と直交する一方向をＸ方向（第２方向）とする。Ｘ方向及びＺ方向と直交する方向をＹ方向とする。また、ここでは、ドレイン電極４１からｎ－形ドリフト領域１に向かう方向を「上」と呼び、これと反対の方向を「下」と呼ぶ。これらの方向は、ドレイン電極４１とｎ－形ドリフト領域１との相対的な位置関係に基づく方向であり、重力の方向とは無関係である。
【0010】
ドレイン電極４１は、半導体装置１００の下面に設けられる。ｎ＋形ドレイン領域５は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続される。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられる。ｎ－形ドリフト領域１におけるｎ形不純物濃度は、ｎ＋形ドレイン領域５におけるｎ形不純物濃度よりも低い。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極４１と電気的に接続される。
【0011】
ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられる。ｎ＋形ソース領域３は、ｐ形ベース領域２の一部の上に設けられる。ｐ＋形コンタクト領域４は、ｐ形ベース領域２の別の一部の上に設けられる。ｐ＋形コンタクト領域４におけるｐ形不純物濃度は、ｐ形ベース領域２におけるｐ形不純物濃度よりも高い。
【0012】
導電体１０は、絶縁部２１を介してｎ－形ドリフト領域１中に設けられる。ゲート電極３０は、絶縁部２１中に設けられ、導電体１０の上に位置する。ゲート電極３０は、絶縁部２１中に設けられ、Ｘ方向において、ゲート絶縁層３１を介してｐ形ベース領域２と対面している。ゲート絶縁層３１は、絶縁部２１の一部である。図示した例では、ゲート電極３０は、ｎ－形ドリフト領域１の一部及びｎ＋形ソース領域３の一部とも対面している。
【0013】
ソース電極４２は、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４の上に設けられ、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４と電気的に接続される。図示した例では、ソース電極４２の一部が下方に延び、Ｘ方向に並ぶ一対のｎ＋形ソース領域３同士の間に設けられている。ｐ形ベース領域２は、ｐ＋形コンタクト領域４を介してソース電極４２と電気的に接続される。ゲート電極３０は、ゲート絶縁層３１により、ソース電極４２とは電気的に分離される。
【0014】
ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、導電体１０、及びゲート電極３０のそれぞれは、Ｙ方向に延び、Ｘ方向において複数設けられる。導電体１０のＹ方向における端部は、上方に向けて引き上げられ、ソース電極４２と電気的に接続される。又は、導電体１０とゲート電極３０との間に絶縁部２１が設けられず、導電体１０がゲート電極３０と電気的に接続されても良い。
【0015】
図２は、図１の一部を拡大した断面図である。
図２に示すように、導電体１０の下面は、第１面Ｓ１、第２面Ｓ２、及び第３面Ｓ３を含む。第１面Ｓ１は、Ｘ－Ｙ面に平行である。第２面Ｓ２及び第３面Ｓ３は、第１面Ｓ１に連なり、Ｘ方向及びＺ方向に対して傾斜している。第１面Ｓ１のＸ方向における位置は、第２面Ｓ２のＸ方向における位置と、第３面Ｓ３のＸ方向における位置と、の間にある。
図２に示すように、導電体１０の下面は、第１面Ｓ１、第２面Ｓ２、及び第３面Ｓ３を含む。第１面Ｓ１は、Ｘ－Ｙ面に平行である。第２面Ｓ２及び第３面Ｓ３は、第１面Ｓ１に連なり、Ｘ方向及びＺ方向に対して傾斜している。第１面Ｓ１のＸ方向における位置は、第２面Ｓ２のＸ方向における位置と、第３面Ｓ３のＸ方向における位置と、の間にある。
【0016】
導電体１０は、より具体的には、第１導電部１１、第２導電部１２、及び第３導電部１３を含む。第１導電部１１は、導電体１０の下端に位置する。第２導電部１２は、第１導電部１１の上に設けられる。第３導電部１３は、第２導電部１２の上に設けられる。
【0017】
第１導電部１１は、第１面Ｓ１～第３面Ｓ３を有する。第１導電部１１の幅（Ｘ方向における長さ）Ｗ１は、第２導電部１２の幅Ｗ２よりも長い。第２導電部１２の幅Ｗ２は、第３導電部１３の幅Ｗ３よりも短い。第２導電部１２の幅Ｗ２は、第３導電部１３の幅Ｗ３と同じでも良い。
【0018】
第１導電部１１は、第１部分１１ａ及び第２部分１１ｂを含む。第１部分１１ａは、第１面Ｓ１～第３面Ｓ３を有する。第２部分１１ｂは、第１部分１１ａの上に設けられる。第１部分１１ａの幅は、上方に向かうほど長い。第２部分１１ｂの幅は、上方に向かうほど短い。例えば、第１部分１１ａのＺ方向における長さは、第２部分１１ｂのＺ方向における長さよりも短い。
【0019】
図示したように、第１導電部１１に、ボイドＶが設けられても良い。第１導電部１１に設けられたボイドＶは、Ｙ方向に延びている。又は、Ｙ方向において、複数のボイドＶが点在していても良い。
【0020】
半導体装置１００の動作を説明する。
ソース電極４２に対してドレイン電極４１に正の電圧が印加された状態で、ゲート電極３０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極４２からドレイン電極４１へ流れる。ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
ソース電極４２に対してドレイン電極４１に正の電圧が印加された状態で、ゲート電極３０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極４２からドレイン電極４１へ流れる。ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
【0021】
半導体装置１００がオフ状態に切り替わると、ソース電極４２に対してドレイン電極４１に印加される正の電圧が増大していく。このとき、ドレイン電極４１とソース電極４２との間の電位差、又はドレイン電極４１とゲート電極３０との間の電位差により、絶縁部２１とｎ－形ドリフト領域１との界面からｎ－形ドリフト領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
【0022】
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料を含む。半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を用いることができる。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料を含む。半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を用いることができる。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
【0023】
絶縁部２１は、絶縁材料を含む。例えば、絶縁部２１は、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。導電体１０及びゲート電極３０は、ポリシリコンなどの導電材料を含む。導電体１０及びゲート電極３０には、ｎ形又はｐ形の不純物が添加されても良い。ドレイン電極４１及びソース電極４２は、チタン、タングステン、又はアルミニウムなどの金属を含む。
【0024】
図３～図６は、実施形態に係る半導体装置の製造方法を示す断面図である。
図３～図６を参照して、実施形態に係る半導体装置１００の製造方法の一例を説明する。まず、ｎ＋形半導体層５ａを含む半導体基板Ｓｕｂを用意する。図３（ａ）に示すように、ｎ＋形半導体層５ａの上に、シリコンをエピタキシャル成長させることでｎ－形半導体層１ａを形成する。
図３～図６を参照して、実施形態に係る半導体装置１００の製造方法の一例を説明する。まず、ｎ＋形半導体層５ａを含む半導体基板Ｓｕｂを用意する。図３（ａ）に示すように、ｎ＋形半導体層５ａの上に、シリコンをエピタキシャル成長させることでｎ－形半導体層１ａを形成する。
【0025】
図３（ｂ）に示すように、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）により、ｎ－形半導体層１ａの上面に複数のトレンチＴ１を形成する。ＲＩＥの実行時、異方性の緩やかなエッチングガスを用いる。これにより、トレンチＴ１の下面を湾曲させることができる。この湾曲面には、シリコンの｛１００｝面、｛１１０｝面などが現れている。エッチングガスとして、六フッ化硫黄（ＳＦ６）を用いることができる。
【0026】
図４（ａ）に示すように、ｎ－形半導体層１ａの上面及びトレンチＴ１の内面に沿って、絶縁層２１ａを形成する。絶縁層２１ａは、熱酸化により形成される。このとき、シリコンの［１００］方向及び［１１０］方向に沿って、酸化が進行する。これにより、絶縁層２１ａに囲まれたトレンチＴ２の下面に、平坦面Ｓ１ａ、傾斜面Ｓ２ａ、及び傾斜面Ｓ３ａが形成される。平坦面Ｓ１ａには、酸化シリコンの｛１００｝面が現れている。傾斜面Ｓ２ａ及びＳ３ａには、酸化シリコンの｛１１０｝面が現れている。また、絶縁層２１ａの形成時、トレンチＴ２の底部の幅が、その上部に比べて広くなる。これは、後述するように、熱酸化時の応力が影響していると考えられる。
【0027】
なお、シリコン及び酸化シリコンについて、｛１００｝面は、互いに等価な（１００）面、（０１０）面、又は（００１）面のいずれかを示す。また、｛１１０｝面は、互いに等価な（１１０）面、（０１１）面、又は（１０１）のいずれかを示す。
【0028】
絶縁層２１ａの上に、トレンチＴ２を埋め込む導電層１０ａを形成する。導電層１０ａは、ポリシリコンなどの導電材料の化学気相堆積（ＣＶＤ）により形成される。導電層１０ａの形成時、トレンチＴ２の底部にボイドＶが形成される。導電層１０ａの一部を、ケミカルドライエッチング（Chemical Dry Etching：ＣＤＥ）などで除去し、導電層１０ａの上面を後退させる。これにより、複数のトレンチＴ２内にそれぞれ分断して設けられた複数の導電層１０ａが形成される。図４（ｂ）に示すように、絶縁層２１ａ及び複数の導電層１０ａの上に、ＣＶＤにより、絶縁層２１ｂを形成する。導電層１０ａは、平坦面Ｓ１ａと接する第１面Ｓ１を有する。また、導電層１０ａは、傾斜面Ｓ２ａ及びＳ３ａとそれぞれ接する第２面Ｓ２及び第３面Ｓ３を有する。
【0029】
ウェットエッチングにより、絶縁層２１ａの上面及び絶縁層２１ｂの上面を後退させる。これにより、ｎ－形半導体層１ａの上面及びトレンチＴ１の側面の一部が露出する。熱酸化により、露出したｎ－形半導体層１ａの上面及びトレンチＴ１の側面に絶縁層３１ａを形成する。絶縁層３１ａの厚さは、絶縁層２１ａの厚さよりも小さい。絶縁層３１ａの上に、導電層３０ａを形成する。図５（ａ）に示すように、ＣＤＥ又はウェットエッチングにより導電層３０ａの上面を後退させ、それぞれのトレンチＴ１の内部に導電層３０ａを形成する。
【0030】
トレンチＴ１同士の間のｎ－形半導体層１ａの上部に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ａ及びｎ＋形半導体領域３ａを形成する。図５（ｂ）に示すように、複数の導電層３０ａを覆う絶縁層３１ｂを形成する。
【0031】
絶縁層３１ｂ、絶縁層３１ａ、及びｎ＋形半導体領域３ａを貫通し、ｐ形半導体領域２ａに達する開口ＯＰを形成する。開口ＯＰを通してｐ形半導体領域２ａにｐ形不純物をイオン注入し、図６（ａ）に示すように、ｐ＋形半導体領域４ａを形成する。
【0032】
絶縁層３１ｂの上に、開口ＯＰを埋め込む金属層４２ａを形成する。その後、ｎ＋形半導体層５ａが所定の厚さになるまで半導体基板Ｓｕｂの下面を研削する。図６（ｂ）に示すように、研削した下面に金属層４１ａを形成する。以上の工程により、図１に示す半導体装置１００が製造される。
【0033】
図６（ｂ）に示すｎ－形半導体層１ａは、図１に示すｎ－形ドリフト領域１に対応する。ｐ形半導体領域２ａは、ｐ形ベース領域２に対応する。ｎ＋形半導体領域３ａは、ｎ＋形ソース領域３に対応する。ｐ＋形半導体領域４ａは、ｐ＋形コンタクト領域４に対応する。ｎ＋形半導体層５ａは、ｎ＋形ドレイン領域５に対応する。導電層１０ａは、導電体１０に対応する。絶縁層２１ａ及び２１ａは、絶縁部２１に対応する。導電層３０ａは、ゲート電極３０に対応する。絶縁層３１ａ及び３１ｂは、ゲート絶縁層３１に対応する。金属層４１ａは、ドレイン電極４１に対応する。金属層４２ａは、ソース電極４２に対応する。
【0034】
実施形態に係る半導体装置の利点を説明する。
図７は、参考例に係る半導体装置の一部を示す断面図である。
図７に示す半導体装置１００ｒにおいて、導電体１０ｒは、底面ＢＳ、側面ＳＳ１、及び側面ＳＳ２を有する。底面ＢＳは、Ｘ－Ｙ面に平行である。側面ＳＳ１及びＳＳ２は、Ｙ－Ｚ面に平行である。このため、底面ＢＳと側面ＳＳ１との間の角と、底面ＢＳと側面ＳＳ２との間の角と、は直角となっている。
図７は、参考例に係る半導体装置の一部を示す断面図である。
図７に示す半導体装置１００ｒにおいて、導電体１０ｒは、底面ＢＳ、側面ＳＳ１、及び側面ＳＳ２を有する。底面ＢＳは、Ｘ－Ｙ面に平行である。側面ＳＳ１及びＳＳ２は、Ｙ－Ｚ面に平行である。このため、底面ＢＳと側面ＳＳ１との間の角と、底面ＢＳと側面ＳＳ２との間の角と、は直角となっている。
【0035】
半導体装置１００ｒがオフ状態のとき、ドレイン電極４１とソース電極４２との間の電位差により、ｎ－形ドリフト領域１と導電体１０ｒとの間に電界が発生する。このとき、導電体１０ｒ下端の角では、電界集中が発生する。大きな電界により、絶縁部２１にリーク電流が流れる。
【0036】
図８は、半導体装置の特性を模式的に示すグラフである。
図８において、横軸は、ソース電極４２に対するドレイン電極４１の電圧Ｖｄｓを示す。縦軸はドレイン電極４１とソース電極４２との間に流れる電流Ｉｄを示す。実線は、参考例に係る半導体装置の特性を示す。破線は、望ましい半導体装置の特性を示す。
図８において、横軸は、ソース電極４２に対するドレイン電極４１の電圧Ｖｄｓを示す。縦軸はドレイン電極４１とソース電極４２との間に流れる電流Ｉｄを示す。実線は、参考例に係る半導体装置の特性を示す。破線は、望ましい半導体装置の特性を示す。
【0037】
望ましい半導体装置では、電圧がブレークダウン電圧Ｖｂｄに達するまで、電流Ｉｄが小さい。電圧がブレークダウン電圧Ｖｂｄに達すると、電流Ｉｄが急峻に増大する。一方、参考例に係る半導体装置１００ｒでは、電圧Ｖ１で電流Ｉｄが上昇し始める。電圧Ｖ１は、ブレークダウン電圧Ｖｂｄよりも小さい。これは、絶縁部２１を流れるリーク電流に起因する。また、電圧Ｖｄｓがさらに上昇し、電圧Ｖ２に達すると、電流Ｉｄが急峻に増大する。これは、絶縁部２１中の電界強度の高い部分を起点としてアバランシェ降伏が発生することに起因する。図８に示すように、絶縁部２１を流れるリーク電流に起因して、半導体装置１００の実質的な耐圧が、本来のブレークダウン電圧Ｖｂｄから電圧Ｖ２へ低下する。
【0038】
この課題について、実施形態に係る半導体装置１００では、導電体１０の下面が、第１面Ｓ１及び第２面Ｓ２を含む。第１面Ｓ１は、Ｘ方向に平行である。第１面Ｓ１に連なる第２面Ｓ２は、Ｘ方向及びＺ方向に対して傾斜している。このため、第１面Ｓ１と第２面Ｓ２との間の角度は、９０度未満である。これにより、半導体装置１００ｒに比べて、導電体１０の下端近傍での電界強度を低減できる。この結果、絶縁部２１にリーク電流が流れることを抑制でき、半導体装置１００の耐圧を向上できる。
【0039】
第１面Ｓ１と第２面Ｓ２との間の角度が大きいと、電界強度の低減の効果が弱まる。一方、角度が小さいと、導電体１０下端の幅が長くなる。この結果、導電体１０、絶縁部２１などの微細化が難しくなり、半導体装置１００のオン抵抗が増大しうる。このため、当該角度は、３０度よりも大きく６０度未満が好ましい。
【0040】
また、導電体１０の下面は、第１面Ｓ１と連なる第３面Ｓ３を含む。第３面Ｓ３は、Ｘ方向及びＺ方向に対して傾斜している。このため、第１面Ｓ１と第３面Ｓ３との間の角度は、９０度未満である。これにより、導電体１０の下端近傍での電界強度をさらに低減できる。第１面Ｓ１と第３面Ｓ３との間の角度は、３０度よりも大きく６０度未満が好ましい。
【0041】
導電体１０は、図２に示すように、第１導電部１１及び第２導電部１２を含む。Ｘ方向において、第１導電部１１の長さは、第２導電部１２の長さよりも長い。すなわち、導電体１０の下端が膨らんでいる。この構造によれば、第１面Ｓ１～第３面Ｓ３の構造と同様に、第１導電部１１近傍の電界強度を低減できる。
【0042】
第１導電部１１は、図１及び図２に示すように、ボイドＶを含むことが好ましい。ボイドＶが設けられる場合、ボイドＶが設けられない場合に比べて、導電体１０が、絶縁部２１の応力に応じて変形し易くなる。これにより、絶縁部２１の応力が低下する。絶縁部２１からｎ－形ドリフト領域１に加わる応力が低下する。この結果、応力によるｎ－形ドリフト領域１での結晶欠陥の発生を抑制できる。
【0043】
ボイドＶは、好ましくは、Ｙ方向に延びている。この場合、複数のボイドＶがＹ方向に点在している場合に比べて、ボイドＶの体積が大きくなる。これにより、絶縁部２１の応力がさらに低下する。
【0044】
また、半導体装置１００では、絶縁部２１の底部は、Ｚ方向において、導電体１０とｎ－形ドリフト領域１との間に位置する。絶縁部２１の側部は、Ｘ方向において、導電体１０とｎ－形ドリフト領域１との間に位置する。実施形態によれば、絶縁部２１の底部の厚さＴ２ａを大きくでき、絶縁部２１の側部の厚さＴ１ａと、厚さＴ２ａと、の差を小さくできる。この結果、絶縁部２１における電界強度を小さくでき、絶縁部２１を流れるリーク電流を低減できる。
【0045】
厚さＴ２ａが増大する理由は、以下の通りと考えられる。絶縁部２１を形成する際、絶縁部２１の底部には、大きな圧縮応力が発生する。図７に示す半導体装置１００ｒでは、底面ＢＳと側面ＳＳ１との間の角度が略直角であり、絶縁部２１の底部の圧縮応力が分散し難い。この結果、半導体装置１００ｒでは、絶縁部２１の底部の厚さＴ２ｂが小さくなり、絶縁部２１の側部の厚さＴ１ｂと厚さＴ２ｂとの差が大きくなる。一方、半導体装置１００では、第１面Ｓ１と連なる第２面Ｓ２が、Ｘ方向及びＺ方向に対して傾斜している。圧縮応力の分散が、直角の角によって阻害され難い。この結果、絶縁部２１の底部の圧縮応力が低下し、厚さＴ２ａが増大する。
【0046】
特に、酸化シリコンについては、［１１０］方向における圧縮応力が、［１００］方向における圧縮応力よりも小さい。絶縁部２１が酸化シリコンを含む場合、絶縁部２１の第２面Ｓ２との接触面には、酸化シリコンの｛１１０｝面が存在する。これにより、絶縁部２１の第２面Ｓ２と接触する部分の圧縮応力が低下する。この結果、絶縁部２１の底部の圧縮応力がより分散し易くなり、厚さＴ２ａが増大する。
【0047】
（変形例）
図９及び図１０は、実施形態に係る半導体装置の一部を示す斜視断面図である。
導電体１０の下端以外の構造、ゲート電極３０の構造などについては、図１に示す例に限らず、適宜変更可能である。例えば、図９に示す半導体装置１１０のように、１つの絶縁部２１の中に、複数のゲート電極３０が設けられても良い。図示した例では、一対のゲート電極３０が、導電体１０よりも上方に設けられている。Ｚ方向から見たとき、導電体１０は、Ｘ方向において一対のゲート電極３０の間に位置する。
図９及び図１０は、実施形態に係る半導体装置の一部を示す斜視断面図である。
導電体１０の下端以外の構造、ゲート電極３０の構造などについては、図１に示す例に限らず、適宜変更可能である。例えば、図９に示す半導体装置１１０のように、１つの絶縁部２１の中に、複数のゲート電極３０が設けられても良い。図示した例では、一対のゲート電極３０が、導電体１０よりも上方に設けられている。Ｚ方向から見たとき、導電体１０は、Ｘ方向において一対のゲート電極３０の間に位置する。
【0048】
又は、図１０に示す半導体装置１２０のように、導電体１０の上部が、Ｘ方向において一対のゲート電極３０の間に位置しても良い。
【0049】
いずれの形態においても、導電体１０の下面が、第１面Ｓ１～第３面Ｓ３を含むことで、絶縁部２１にリーク電流が流れることを抑制でき、半導体装置の耐圧を向上できる。
【0050】
導電体１０の下面の具体的な形状は、上述した例に限定されない。例えば、導電体１０の下面は、第１面Ｓ１、第２面Ｓ２、及び第３面Ｓ３に代えて、湾曲した形状を有していても良い。この場合も、導電体１０の下端近傍での電界強度を低減できる。
【0051】
以上で説明した実施形態について、各半導体領域の間の不純物濃度の相対的な高低については、例えば、走査型静電容量顕微鏡(ＳＣＭ）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。各半導体領域における不純物濃度については、二次イオン質量分析法（ＳＩＭＳ）により測定することが可能である。
【0052】
導電体１０の下面と接する絶縁部２１の結晶方位の解析には、電子後方散乱回折法（ＥＢＳＤ）を用いることができる。例えば、ＥＢＳＤによって導電体１０と絶縁部２１との界面近傍を分析する。導電体１０の下面が、第１面Ｓ１～第３面Ｓ３を含む場合、分析結果では、酸化シリコンの｛１００｝面に対応するピークの強度が、他の面に対応するピークの強度よりも大きい。導電体１０の下面が、湾曲した形状を有する場合、分析結果では、酸化シリコンの複数の面にそれぞれ対応する複数のピークが現れる。
【0053】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0054】
１：ｎ－形ドリフト領域、 １ａ：ｎ－形半導体層、 ２：ｐ形ベース領域、 ２ａ：ｐ形半導体領域、 ３：ｎ＋形ソース領域、 ３ａ：ｎ＋形半導体領域、 ４：ｐ＋形コンタクト領域、 ４ａ：ｐ＋形半導体領域、 ５：ｎ＋形ドレイン領域、 ５ａ：ｎ＋形半導体層、 １０，１０ｒ：導電体、 １０ａ：導電層、 １１：第１導電部、 １１ａ：第１部分、 １１ｂ：第２部分、 １２：第２導電部、 １３：第３導電部、 ２１：絶縁部、 ２１ａ，２１ｂ：絶縁層、 ３０：ゲート電極、 ３０ａ：導電層、 ３１：ゲート絶縁層、 ３１ａ，３１ｂ：絶縁層、 ４１：ドレイン電極、 ４１ａ：金属層、 ４２：ソース電極、 、 ４２ａ：金属層、 １００，１００ｒ：半導体装置、 ＢＳ：底面、 ＯＰ：開口、 Ｓ１：第１面、 Ｓ１ａ：平坦面、 Ｓ２：第２面、 Ｓ２ａ：傾斜面、 Ｓ３：第３面、 Ｓ３ａ：傾斜面、 ＳＳ１，ＳＳ２：側面、 Ｓｕｂ：半導体基板、 Ｔ１，Ｔ２：トレンチ、 Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ、Ｔ２ｂ：厚さ、 Ｖ：ボイド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】