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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023118555
(43)【公開日】2023-08-25
(54)【発明の名称】アナログデジタル変換回路及び半導体集積回路
(51)【国際特許分類】
H03M 1/08 20060101AFI20230818BHJP
H03M 1/38 20060101ALN20230818BHJP
【ＦＩ】
H03M1/08 A
H03M1/38
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022021562
(22)【出願日】2022-02-15
(71)【出願人】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】100090273
【弁理士】
【氏名又は名称】國分 孝悦
(72)【発明者】
【氏名】日野 翔太
(72)【発明者】
【氏名】羽根田 秀貴
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA02
5J022CA07
5J022CA10
5J022CB06
5J022CE09
5J022CF01
5J022CF07
(57)【要約】
【課題】回路規模の増大を抑制しつつ、アナログデジタル変換動作時における参照電圧の変動を抑制できるようにする。
【解決手段】参照電圧が供給される参照電圧ノードと、参照電圧ノードに電気的に接続されて参照電圧が入力される参照電圧入力ノードを有し、参照電圧に基づいて、入力されたアナログ電圧をデジタル値に変換するアナログデジタル変換回路部と、参照電圧ノードに電気的に接続され、参照電圧に基づいて、内部動作電圧を生成する電圧生成回路と、内部動作電圧に基づいて動作し、アナログデジタル変換回路部の動作時に、参照電圧入力ノードに電荷を補填する電荷補填回路とを有し、アナログデジタル変換回路部の動作時に、電荷補填回路が、参照電圧入力ノードに参照電圧の変動を抑制するための電荷を補填する。
【選択図】図１
【解決手段】参照電圧が供給される参照電圧ノードと、参照電圧ノードに電気的に接続されて参照電圧が入力される参照電圧入力ノードを有し、参照電圧に基づいて、入力されたアナログ電圧をデジタル値に変換するアナログデジタル変換回路部と、参照電圧ノードに電気的に接続され、参照電圧に基づいて、内部動作電圧を生成する電圧生成回路と、内部動作電圧に基づいて動作し、アナログデジタル変換回路部の動作時に、参照電圧入力ノードに電荷を補填する電荷補填回路とを有し、アナログデジタル変換回路部の動作時に、電荷補填回路が、参照電圧入力ノードに参照電圧の変動を抑制するための電荷を補填する。
【選択図】図１
【特許請求の範囲】
【請求項1】
参照電圧が供給される参照電圧ノードと、
前記参照電圧ノードに電気的に接続されて前記参照電圧が入力される参照電圧入力ノードを有し、前記参照電圧に基づいて、入力されたアナログ電圧をデジタル値に変換するアナログデジタル変換回路部と、
前記参照電圧ノードに電気的に接続され、前記参照電圧に基づいて、内部動作電圧を生成する電圧生成回路と、
前記内部動作電圧に基づいて動作し、前記アナログデジタル変換回路部の動作時に、前記参照電圧入力ノードに電荷を補填する電荷補填回路とを有することを特徴とするアナログデジタル変換回路。
前記参照電圧ノードに電気的に接続されて前記参照電圧が入力される参照電圧入力ノードを有し、前記参照電圧に基づいて、入力されたアナログ電圧をデジタル値に変換するアナログデジタル変換回路部と、
前記参照電圧ノードに電気的に接続され、前記参照電圧に基づいて、内部動作電圧を生成する電圧生成回路と、
前記内部動作電圧に基づいて動作し、前記アナログデジタル変換回路部の動作時に、前記参照電圧入力ノードに電荷を補填する電荷補填回路とを有することを特徴とするアナログデジタル変換回路。
【請求項2】
前記電荷補填回路は、
前記アナログデジタル変換回路部の前記アナログ電圧のサンプリング動作時に、前記参照電圧入力ノードに電荷を補填する第１の電荷補填回路と、
前記アナログデジタル変換回路部の前記アナログ電圧に係る比較動作時に、前記参照電圧入力ノードに電荷を補填する第２の電荷補填回路とを有することを特徴とする請求項１に記載のアナログデジタル変換回路。
前記アナログデジタル変換回路部の前記アナログ電圧のサンプリング動作時に、前記参照電圧入力ノードに電荷を補填する第１の電荷補填回路と、
前記アナログデジタル変換回路部の前記アナログ電圧に係る比較動作時に、前記参照電圧入力ノードに電荷を補填する第２の電荷補填回路とを有することを特徴とする請求項１に記載のアナログデジタル変換回路。
【請求項3】
前記第２の電荷補填回路は、互いに同一の回路構成を有する複数の基本回路を有し、前記内部動作電圧が供給されるノードと前記参照電圧入力ノードの間に前記複数の基本回路が並列に接続されていることを特徴とする請求項２に記載のアナログデジタル変換回路。
【請求項4】
前記複数の基本回路は、前記デジタル値のビットに対応して設けられていることを特徴とする請求項３に記載のアナログデジタル変換回路。
【請求項5】
前記複数の基本回路は、前記デジタル値のビットの内の上位側から所定数のビットに対応してビット毎に設けられていることを特徴とする請求項３に記載のアナログデジタル変換回路。
【請求項6】
前記電荷補填回路は、
第１の容量と、
一端に前記内部動作電圧が供給され、他端が前記第１の容量の一端に接続される第１のスイッチと、
一端が前記第１の容量の他端に接続され、他端が基準電位ノードに接続される第２のスイッチと、
一端に前記内部動作電圧が供給され、他端が前記第１の容量の前記他端に接続される第３のスイッチと、
一端が前記第１の容量の前記一端に接続され、他端が前記参照電圧入力ノードに接続された第４のスイッチとを有することを特徴とする請求項１～５の何れか１項に記載のアナログデジタル変換回路。
第１の容量と、
一端に前記内部動作電圧が供給され、他端が前記第１の容量の一端に接続される第１のスイッチと、
一端が前記第１の容量の他端に接続され、他端が基準電位ノードに接続される第２のスイッチと、
一端に前記内部動作電圧が供給され、他端が前記第１の容量の前記他端に接続される第３のスイッチと、
一端が前記第１の容量の前記一端に接続され、他端が前記参照電圧入力ノードに接続された第４のスイッチとを有することを特徴とする請求項１～５の何れか１項に記載のアナログデジタル変換回路。
【請求項7】
前記電荷補填回路の少なくとも１つは、
１つの前記第１の容量と１つの前記第２のスイッチと１つの前記第３のスイッチとを有する内部回路を複数有し、前記内部動作電圧が供給されるノードと前記第４のスイッチの前記一端との間に複数の前記内部回路が並列に接続されていることを特徴とする請求項６に記載のアナログデジタル変換回路。
１つの前記第１の容量と１つの前記第２のスイッチと１つの前記第３のスイッチとを有する内部回路を複数有し、前記内部動作電圧が供給されるノードと前記第４のスイッチの前記一端との間に複数の前記内部回路が並列に接続されていることを特徴とする請求項６に記載のアナログデジタル変換回路。
【請求項8】
前記電荷補填回路の少なくとも１つは、複数の前記内部回路に対して共通に、１つの前記第１のスイッチと１つの前記第４のスイッチを有することを特徴とする請求項７に記載のアナログデジタル変換回路。
【請求項9】
複数の前記内部回路において、前記第２のスイッチが互いに異なるタイミングでオンとなるように制御され、前記第３のスイッチが互いに異なるタイミングでオンとなるように制御されることを特徴とする請求項７又は８に記載のアナログデジタル変換回路。
【請求項10】
複数の前記内部回路が有する前記第１の容量の容量値が互いに等しいことを特徴とする請求項７～９の何れか１項に記載のアナログデジタル変換回路。
【請求項11】
複数の前記内部回路が有する前記第１の容量の容量値が互いに異なることを特徴とする請求項７～９の何れか１項に記載のアナログデジタル変換回路。
【請求項12】
複数の前記内部回路が有する前記第１の容量の容量値は、対応する前記第２のスイッチ及び前記第３のスイッチがオンされる順に従って小さくなることを特徴とする請求項１１に記載のアナログデジタル変換回路。
【請求項13】
前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチを制御するスイッチ制御回路を有することを特徴とする請求項６～１２の何れか１項に記載のアナログデジタル変換回路。
【請求項14】
前記電圧生成回路は、
一端が前記参照電圧ノードに電気的に接続される抵抗と、
一端が前記抵抗の他端に接続され、他端が基準電位ノードに接続される第２の容量と
を有し、前記抵抗の他端と前記第２の容量の一端の接続点から前記内部動作電圧を出力することを特徴とする請求項１～１３の何れか１項に記載のアナログデジタル変換回路。
一端が前記参照電圧ノードに電気的に接続される抵抗と、
一端が前記抵抗の他端に接続され、他端が基準電位ノードに接続される第２の容量と
を有し、前記抵抗の他端と前記第２の容量の一端の接続点から前記内部動作電圧を出力することを特徴とする請求項１～１３の何れか１項に記載のアナログデジタル変換回路。
【請求項15】
前記アナログデジタル変換回路は、逐次比較型のアナログデジタル変換回路であることを特徴とする請求項１～１４の何れか１項に記載のアナログデジタル変換回路。
【請求項16】
アナログデジタル変換回路と、
前記アナログデジタル変換回路から出力されるデジタル信号を受けて処理動作を行うデジタル処理回路とを有し、
前記アナログデジタル変換回路は、
参照電圧が供給される参照電圧ノードと、
前記参照電圧ノードに電気的に接続されて前記参照電圧が入力される参照電圧入力ノードを有し、前記参照電圧に基づいて、入力されたアナログ電圧をデジタル値に変換するアナログデジタル変換回路部と、
前記参照電圧ノードに電気的に接続され、前記参照電圧に基づいて、内部動作電圧を生成する電圧生成回路と、
前記内部動作電圧に基づいて動作し、前記アナログデジタル変換回路部の動作時に、前記参照電圧入力ノードに電荷を補填する電荷補填回路と
を有することを特徴とする半導体集積回路。
前記アナログデジタル変換回路から出力されるデジタル信号を受けて処理動作を行うデジタル処理回路とを有し、
前記アナログデジタル変換回路は、
参照電圧が供給される参照電圧ノードと、
前記参照電圧ノードに電気的に接続されて前記参照電圧が入力される参照電圧入力ノードを有し、前記参照電圧に基づいて、入力されたアナログ電圧をデジタル値に変換するアナログデジタル変換回路部と、
前記参照電圧ノードに電気的に接続され、前記参照電圧に基づいて、内部動作電圧を生成する電圧生成回路と、
前記内部動作電圧に基づいて動作し、前記アナログデジタル変換回路部の動作時に、前記参照電圧入力ノードに電荷を補填する電荷補填回路と
を有することを特徴とする半導体集積回路。
【請求項17】
前記電荷補填回路は、
前記アナログデジタル変換回路部の前記アナログ電圧のサンプリング動作時に、前記参照電圧入力ノードに電荷を補填する第１の電荷補填回路と、
前記アナログデジタル変換回路部の前記アナログ電圧に係る比較動作時に、前記参照電圧入力ノードに電荷を補填する第２の電荷補填回路とを有することを特徴とする請求項１６に記載の半導体集積回路。
前記アナログデジタル変換回路部の前記アナログ電圧のサンプリング動作時に、前記参照電圧入力ノードに電荷を補填する第１の電荷補填回路と、
前記アナログデジタル変換回路部の前記アナログ電圧に係る比較動作時に、前記参照電圧入力ノードに電荷を補填する第２の電荷補填回路とを有することを特徴とする請求項１６に記載の半導体集積回路。
【請求項18】
前記第２の電荷補填回路は、互いに同一の回路構成を有する複数の基本回路を有し、前記内部動作電圧が供給されるノードと前記参照電圧入力ノードの間に前記複数の基本回路が並列に接続されていることを特徴とする請求項１７に記載の半導体集積回路。
【請求項19】
前記電荷補填回路は、
第１の容量と、
一端に前記内部動作電圧が供給され、他端が前記第１の容量の一端に接続される第１のスイッチと、
一端が前記第１の容量の他端に接続され、他端が基準電位ノードに接続される第２のスイッチと、
一端に前記内部動作電圧が供給され、他端が前記第１の容量の前記他端に接続される第３のスイッチと、
一端が前記第１の容量の前記一端に接続され、他端が前記参照電圧入力ノードに接続された第４のスイッチとを有することを特徴とする請求項１６～１８の何れか１項に記載の半導体集積回路。
第１の容量と、
一端に前記内部動作電圧が供給され、他端が前記第１の容量の一端に接続される第１のスイッチと、
一端が前記第１の容量の他端に接続され、他端が基準電位ノードに接続される第２のスイッチと、
一端に前記内部動作電圧が供給され、他端が前記第１の容量の前記他端に接続される第３のスイッチと、
一端が前記第１の容量の前記一端に接続され、他端が前記参照電圧入力ノードに接続された第４のスイッチとを有することを特徴とする請求項１６～１８の何れか１項に記載の半導体集積回路。
【請求項20】
前記電荷補填回路の少なくとも１つは、
１つの前記第１の容量と１つの前記第２のスイッチと１つの前記第３のスイッチとを有する内部回路を複数有し、前記内部動作電圧が供給されるノードと前記第４のスイッチの前記一端との間に複数の前記内部回路が並列に接続されていることを特徴とする請求項１９に記載の半導体集積回路。
１つの前記第１の容量と１つの前記第２のスイッチと１つの前記第３のスイッチとを有する内部回路を複数有し、前記内部動作電圧が供給されるノードと前記第４のスイッチの前記一端との間に複数の前記内部回路が並列に接続されていることを特徴とする請求項１９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アナログデジタル変換回路及び半導体集積回路に関する。
【背景技術】
【0002】
入力されたアナログ電圧をデジタル値に変換する逐次比較（ＳＡＲ：successive approximation register）型アナログデジタル（ＡＤ）変換回路においては、内部に有する容量型デジタルアナログ変換回路（ＤＡＣ）の各容量に対し参照電圧（リファレンス電圧）もしくは０（ゼロ）［Ｖ］が与えられる。ＡＤ変換動作におけるリセット時や比較動作時に、容量型ＤＡＣにおいて容量アレイの接続状態が変更されるが、このとき容量に蓄積された電荷が消費され自己ノイズとなり、参照電圧に影響を与える。
【0003】
図９を参照して、逐次比較型ＡＤ変換回路における参照電圧の電圧変動について説明する。図９において、ＶＲＰは逐次比較型ＡＤ変換回路の参照電圧入力ノードでの参照電圧であり、ＣＬＫは逐次比較型ＡＤ変換回路の動作クロック信号であり、ＳＴＣは逐次比較型ＡＤ変換回路の動作を制御する制御信号である。図９に示す例では、逐次比較型ＡＤ変換回路は、制御信号ＳＴＣに応じて、サンプリング期間ＳＡＭＰではアナログ電圧のサンプリングを行い、比較期間ＣＯＮＶではアナログ電圧に係る比較動作を行うことで、入力されるアナログ電圧をデジタル値に変換する。
【0004】
逐次比較型ＡＤ変換回路は、時刻Ｔ５０１にて容量型ＤＡＣも含めて初期状態にリセットして、入力されるアナログ電圧のサンプリングを行い、時刻Ｔ５０２にて最上位ビット（ＭＳＢ：most significant bit）の値を決定するための比較動作を開始する。逐次比較型ＡＤ変換回路は、その後、上位側から順に各ビットの値を決定するための比較動作を順次開始し（時刻Ｔ５０３、Ｔ５０４）、時刻Ｔ５０５にて最下位ビット（ＬＳＢ：least significant bit）の値を決定するための比較動作を開始する。リセットや各ビットに係る比較動作を開始するタイミングで、逐次比較型ＡＤ変換回路内の容量型ＤＡＣにおいて容量アレイの接続状態が変更されることでノイズが発生し、図９に一例を示すように参照電圧入力ノードに入力される参照電圧ＶＲＰが変動してしまう。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２０１５／０２０７５１８号明細書
【特許文献2】特開２００９－３３３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
前述したように、ＡＤ変換動作におけるリセット時や比較動作時に、逐次比較型ＡＤ変換回路内の容量型ＤＡＣにおいて容量アレイの接続状態が変更されることでノイズが発生し、逐次比較型ＡＤ変換回路に入力される参照電圧が変動してしまう。このようなノイズによる電圧変動を抑制する方法としては、逐次比較型ＡＤ変換回路が形成される集積回路の外部あるいは内部にバイパスコンデンサ、いわゆるパスコンを設けることにより、参照電圧に重畳されるノイズを除去する方法がある。
【0007】
しかしながら、逐次比較型ＡＤ変換回路が形成される集積回路の外部に端子を配することができない場合、外付けのバイパスコンデンサは使用することができない。また、逐次比較型ＡＤ変換回路が形成される集積回路の内部にバイパスコンデンサを設ける場合、自己ノイズを抑制しＡＤ変換精度を維持するためには、それ相応のサイズのコンデンサ（容量）を設ける必要があり、回路面積を増大させてしまう。例えば、１２ビットの逐次比較型ＡＤ変換回路では、数百ｐＦ～数ｎＦ程度の容量を有するバイパスコンデンサを集積回路の内部に設ける必要があり、回路面積が増大してしまう。
【0008】
本発明の目的は、回路規模の増大を抑制しつつ、アナログデジタル変換動作時における参照電圧の変動を抑制することができる逐次比較型のアナログデジタル変換回路を提供することにある。
【課題を解決するための手段】
【0009】
アナログデジタル変換回路の一態様は、参照電圧が供給される参照電圧ノードと、参照電圧ノードに電気的に接続されて参照電圧が入力される参照電圧入力ノードを有し、参照電圧に基づいて、入力されたアナログ電圧をデジタル値に変換するアナログデジタル変換回路部と、参照電圧ノードに電気的に接続され、参照電圧に基づいて、内部動作電圧を生成する電圧生成回路と、内部動作電圧に基づいて動作し、アナログデジタル変換回路部の動作時に、参照電圧入力ノードに電荷を補填する電荷補填回路とを有する。
【発明の効果】
【0010】
開示のアナログデジタル変換回路は、回路規模の増大を抑制しつつ、アナログデジタル変換動作時における参照電圧の変動を抑制することができる。
【図面の簡単な説明】
【0011】
【図1】本実施形態におけるアナログデジタル変換回路の構成例を示す図である。
【図2】電荷補填回路の動作を説明する図である。
【図3】スイッチ制御回路の構成例を示す図である。
【図4】電荷補填回路の構成例を示す図である。
【図6】電荷補填回路の他の構成例を説明する図である。
【図7】本実施形態における参照電圧の電圧変動を説明する図である。
【図8】本実施形態における半導体集積回路の構成例を示す図である。
【図9】参照電圧の電圧変動を説明する図である。
【発明を実施するための形態】
【0012】
以下、本発明の実施形態を図面に基づいて説明する。
【0013】
図１は、本発明の一実施形態におけるアナログデジタル（ＡＤ）変換回路の構成例を示す図である。本実施形態におけるＡＤ変換回路は逐次比較（ＳＡＲ：successive approximation register）型のＡＤ変換回路であり、図１には、入力されたアナログ電圧をｎビット（ｎは自然数）のデジタル値に変換するｎビットの逐次比較型ＡＤ変換回路を一例として示している。
【0014】
本実施形態における逐次比較型ＡＤ変換回路１００は、アナログデジタル（ＡＤ）変換回路部１１０、電荷補填回路１２０、抵抗Ｒ１、Ｒ２、及び容量ＣＡＰＡ、ＣＡＰＢを有する。図１に示す逐次比較型ＡＤ変換回路１００において、ＶＲＥＦは参照電圧が供給される参照電圧ノードであり、ＶＲＰＣは内部動作電圧を供給する内部動作電圧ノードであり、ＶＲＰは参照電圧が入力される参照電圧入力ノードである。また、ＶＩＮＰ、ＶＩＮＮはアナログ電圧が入力されるアナログ電圧入力ノードである。本実施形態では、アナログ電圧の入力は差動入力形式となっており、アナログ電圧入力ノードＶＩＮＰ、ＶＩＮＮは相補の入力ノードである。ＤＴ［ｉ］はデジタル値のｉビット目の値が出力される出力ノードである。なお、ｉは添え字であり、ｉ＝０～（ｎ－１）の整数である（以下においても同様）。
【0015】
抵抗Ｒ１の一端が参照電圧ノードＶＲＥＦに接続され、抵抗Ｒ１の他端が参照電圧入力ノードＶＲＰに接続される。容量ＣＡＰＡは、バイパスコンデンサ（パスコン）としての容量であり、参照電圧入力ノードＶＲＰと基準電位ノード（基準電位（グランドレベル、接地電位）が供給されるノード）との間に接続される。抵抗Ｒ２及び容量ＣＡＰＢは、参照電圧ノードＶＲＥＦと基準電位ノードとの間に直列に接続され、抵抗Ｒ２と容量ＣＡＰＢとの接続点が内部動作電圧ノードＶＲＰＣに接続される。詳細には、抵抗Ｒ２の一端が参照電圧ノードＶＲＥＦに接続され、抵抗Ｒ２の他端が容量ＣＡＰＢの一端に接続される。容量ＣＡＰＢの他端が基準電位ノードに接続される。また、抵抗Ｒ２の他端と容量ＣＡＰＢの一端との接続点が、内部動作電圧ノードＶＲＰＣに接続される。抵抗Ｒ２及び容量ＣＡＰＢは、電圧生成回路の一例である。なお、バイパスコンデンサとしての容量ＣＡＰＡは、逐次比較型ＡＤ変換回路１００の他の構成要素（ＡＤ変換回路部１１０、電荷補填回路１２０、抵抗Ｒ１、Ｒ２、及び容量ＣＡＰＢ）と同様にそれらが形成される集積回路の内部に設けられることが好ましいが、集積回路の外部に設ける構成であってもよい。
【0016】
ＡＤ変換回路部１１０は、アナログ電圧入力ノードＶＩＮＰ、ＶＩＮＮに入力されるアナログ電圧をｎビットのデジタル値に変換して出力ノードＤＴ［０］～ＤＴ［ｎ－１］より出力する。ＡＤ変換回路部１１０は、スイッチＳＷＰ、ＳＷＮ、比較回路（コンパレータ：ＣＯＭＰ）１１１、制御回路（ＳＡＲ＿ｌｏｇｉｃ）１１２、及び容量型デジタルアナログ変換回路（ＤＡＣ）１１３Ｐ、１１３Ｎを有する。
【0017】
スイッチＳＷＰは、一端がアナログ電圧入力ノードＶＩＮＰに接続され、他端が内部ノードＶＤＰに接続される。また、スイッチＳＷＮは、一端がアナログ電圧入力ノードＶＩＮＮに接続され、他端が内部ノードＶＤＮに接続される。スイッチＳＷＰ、ＳＷＮは、制御回路１１２からの制御信号に基づいて、オン（閉状態、導通状態）／オフ（開状態、非導通状態）制御される。比較回路１１１は、内部ノードＶＤＰの電圧と内部ノードＶＤＮの電圧とを比較し、比較結果を出力する。
【0018】
制御回路１１２は、ＡＤ変換回路部１１０におけるＡＤ変換動作を制御する。制御回路１１２は、生成する制御信号ＳＴＣに応じて、サンプリング期間ＳＡＭＰではアナログ電圧のサンプリングを行い、比較期間ＣＯＮＶではアナログ電圧に係る比較動作を行うようＡＤ変換回路部１１０を制御する。例えば、制御回路１１２は、制御信号ＳＴＣにより、サンプリング期間ＳＡＭＰではオン（閉状態、導通状態）となり、比較期間ＣＯＮＶではオフ（開状態、非導通状態）となるよう、スイッチＳＷＰ、ＳＷＮを制御する。また、制御回路１１２は、比較回路１１１より出力された比較結果に基づいて、アナログ電圧の変換結果であるデジタル値の各ビットの値を順次決定する。また、制御回路１１２は、比較回路１１１より出力された比較結果（順次決定するデジタル値の各ビットの値）及び制御信号ＳＴＣに基づいて、容量型ＤＡＣ１１３Ｐ、１１３Ｎにおける容量アレイの接続状態を制御する。
【0019】
容量型ＤＡＣ１１３Ｐは、容量アレイを構成するｎ個の容量ＣＰi及びスイッチＳＷＰiを有する。ｎ個の容量ＣＰiは、容量値がバイナリの比率で重み付けされており、容量ＣＰiの容量値は２iＣ（Ｃは単位容量値）である。例えば、１０ビットのＡＤ変換回路部１１０であれば、容量型ＤＡＣ１１３Ｐは、Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、３２Ｃ、６４Ｃ、１２８Ｃ、２５６Ｃ、５１２Ｃの容量値を有する１０個の容量ＣＰ0～ＣＰ9を有する。各容量ＣＰiの一端（トッププレート）が内部ノードＶＤＰに接続され、他端（ボトムプレート）がスイッチＳＷＰiの一端に接続される。スイッチＳＷＰiは、制御回路１１２からの制御信号ＤＰiに基づいて制御され、スイッチＳＷＰiの他端が制御信号ＤＰiに応じて参照電圧入力ノードＶＲＰ、基準電位（グランドレベル、接地電位）ノードのいずれかに選択的に接続される。すなわち、各容量ＣＰiの他端（ボトムプレート）には、制御信号ＤＰiに応じて、参照電圧入力ノードＶＲＰに入力された参照電圧、又は基準電位ノードが供給される。
【0020】
容量型ＤＡＣ１１３Ｎは、容量アレイを構成するｎ個の容量ＣＮi及びスイッチＳＷＮiを有する。ｎ個の容量ＣＮiは、容量値がバイナリの比率で重み付けされており、容量ＣＰiの容量値は２iＣ（Ｃは単位容量値）である。各容量ＣＮiの一端（トッププレート）が内部ノードＶＤＮに接続され、他端（ボトムプレート）がスイッチＳＷＮiの一端に接続される。スイッチＳＷＮiは、制御回路１１２からの制御信号ＤＮiに基づいて制御され、スイッチＳＷＮiの他端が制御信号ＤＮiに応じて参照電圧入力ノードＶＲＰ、基準電位ノードのいずれかに選択的に接続される。すなわち、各容量ＣＮiの他端（ボトムプレート）には、制御信号ＤＮiに応じて、参照電圧入力ノードＶＲＰに入力された参照電圧、又は基準電位ノードが供給される。
【0021】
ここで、ＡＤ変換回路部１１０でのＡＤ変換動作について説明する。ＡＤ変換回路部１１０は、制御信号ＳＴＣに応じて、サンプリング期間ＳＡＭＰではアナログ電圧のサンプリング動作を行い、比較期間ＣＯＮＶではアナログ電圧に係る比較動作を行いデジタル値の各ビットの値を順次決定していく。
【0022】
具体的には、サンプリング期間ＳＡＭＰにおいて、制御回路１１２は、スイッチＳＷＰ、ＳＷＮを制御しオン（閉状態、導通状態）にする。また、制御回路１１２は、容量型ＤＡＣ１１３Ｐにおいて、スイッチＳＷＰ0～ＳＷＰn-2の他端が基準電位ノードに接続され、スイッチＳＷＰn-1の他端が参照電圧入力ノードＶＲＰに接続される。また、制御回路１１２は、容量型ＤＡＣ１１３Ｎにおいて、スイッチＳＷＮ0～ＳＷＮn-2の他端が参照電圧入力ノードＶＲＰに接続され、スイッチＳＷＮn-1の他端が基準電位ノードに接続される。このようにして、アナログ電圧入力ノードＶＩＮＰ、ＶＩＮＮに入力されたアナログ電圧のサンプリングを行う。アナログ電圧のサンプリングを行った後、制御回路１１２は、スイッチＳＷＰ、ＳＷＮを制御しオフ（開状態、非導通状態）にする。
【0023】
サンプリング期間ＳＡＭＰ後の比較期間ＣＯＮＶにおいて、まず、デジタル値の最上位ビット（ＭＳＢ：most significant bit）である第（ｎ－１）ビットの値を決定するための比較動作が行われる。このとき、制御回路１１２は、容量型ＤＡＣ１１３Ｐにおいて、スイッチＳＷＰ0～ＳＷＰn-2の他端が基準電位ノードに接続され、スイッチＳＷＰn-1の他端が参照電圧入力ノードＶＲＰに接続されるよう制御する。また、制御回路１１２は、容量型ＤＡＣ１１３Ｎにおいて、スイッチＳＷＮ0～ＳＷＮn-2の他端が参照電圧入力ノードＶＲＰに接続され、スイッチＳＷＮn-1の他端が基準電位ノードに接続されるよう制御する。この状態で内部ノードＶＤＰの電圧と内部ノードＶＤＮの電圧とが比較回路１１１で比較され、その比較結果に基づいて、制御回路１１２は第（ｎ－１）ビットの値を決定する。
【0024】
デジタル値の第（ｎ－１）ビットの値を決定すると、次に、デジタル値の上位側から２ビット目である第（ｎ－２）ビットの値を決定するための比較動作が行われる。このとき、制御回路１１２は、容量型ＤＡＣ１１３Ｐにおいて、スイッチＳＷＰ0～ＳＷＰn-3の他端が基準電位ノードに接続され、スイッチＳＷＰn-2の他端が参照電圧入力ノードＶＲＰに接続され、スイッチＳＷＰn-1の他端が決定した第（ｎ－１）ビットの値に応じて参照電圧入力ノードＶＲＰ又は基準電位ノードに接続されるよう制御する。また、制御回路１１２は、容量型ＤＡＣ１１３Ｎにおいて、スイッチＳＷＮ0～ＳＷＮn-3の他端が参照電圧入力ノードＶＲＰに接続され、スイッチＳＷＮn-2の他端が基準電位ノードに接続され、スイッチＳＷＮn-1の他端が決定した第（ｎ－１）ビットの値に応じて基準電位ノード又は参照電圧入力ノードＶＲＰに接続されるよう制御する。この状態で内部ノードＶＤＰの電圧と内部ノードＶＤＮの電圧とが比較回路１１１で比較され、その比較結果に基づいて、制御回路１１２は第（ｎ－２）ビットの値を決定する。
【0025】
以降、同様にして、第（ｎ－３）ビット、第（ｎ－４）ビット、・・・、第１ビット、第０ビットと値を順次決定していくことで、ＡＤ変換回路部１１０は、アナログ電圧入力ノードＶＩＮＰ、ＶＩＮＮに入力されたアナログ電圧をｎビットのデジタル値に変換する。
【0026】
次に、電荷補填回路１２０について説明する。電荷補填回路１２０は、前述したＡＤ変換回路部１１０でのＡＤ変換動作時に、入力される参照電圧の電圧変動を抑制するための電荷を参照電圧入力ノードＶＲＰに補填する。なお、図１においては、説明の便宜上、１つの電荷補填回路１２０を図示しているが、後述するように、電荷補填回路１２０は、サンプリング用及び比較動作用にそれぞれ設けている。また、比較動作用の電荷補填回路１２０については、デジタル値のビットに対応するように電荷補填回路を設けている。
【0027】
電荷補填回路１２０は、４つのスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤ、及び２つの容量ＣＡＰＣ、ＣＡＰＤを有する。スイッチＳＷＡは、一端が容量ＣＡＰＣの一端（トッププレート）に接続され、他端が内部動作電圧ノードＶＲＰＣに接続される。スイッチＳＷＢは、一端が容量ＣＡＰＣの他端（ボトムプレート）に接続され、他端が基準電位（グランドレベル、接地電位）ノードに接続される。スイッチＳＷＣは、一端が容量ＣＡＰＣの他端（ボトムプレート）に接続され、他端が内部動作電圧ノードＶＲＰＣに接続される。スイッチＳＷＤは、一端が容量ＣＡＰＣの一端（トッププレート）に接続され、他端が参照電圧入力ノードＶＲＰに接続される。容量ＣＡＰＤは、一端が容量ＣＡＰＣの一端とスイッチＳＷＤの一端との接続点に接続され、他端が基準電位ノードに接続される。
【0028】
ここで、容量ＣＡＰＤは、容量ＣＡＰＣの一端（トッププレート）の電位がＡＤ変換回路部１１０内のトランジスタの耐圧を超えないよう、容量ＣＡＰＣに対して十分大きい容量値を有している。また、電荷補填回路１２０内のスイッチＳＷＤのオン抵抗は、抵抗Ｒ１より十分小さい抵抗値とする。また、内部動作電圧ノードＶＲＰＣにおける電圧変動が参照電圧ノードＶＲＥＦに及ぼす影響を抑制するために、抵抗Ｒ２は十分に大きい抵抗値（例えば数ｋΩ程度）を有する抵抗とする。
【0029】
電荷補填回路１２０の動作について、図２（Ａ）～図２（Ｃ）を参照して説明する。ここでは、アナログ電圧のサンプリング動作時に参照電圧入力ノードＶＲＰに対して電荷の補填を行うサンプリング用の電荷補填回路１２０を例に動作を説明する。図２（Ａ）は、電荷補填回路１２０の動作例を示すタイミングチャートである。図２（Ａ）において、ＣＬＫはクロック信号であり、ＳＴＣは制御回路１１２で生成されたＡＤ変換動作に係る制御信号である。ＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤは電荷補填回路１２０が有するスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤの状態を示しており、ハイレベルがオン（閉状態、導通状態）であることを示し、ローレベルがオフ（開状態、非導通状態）であることを示すものとする。また、Ｖtopは電荷補填回路１２０が有する容量ＣＡＰＣの一端（トッププレート）の電圧である。また、ここで、以下の説明において、容量ＣＡＰＣの容量値をＣ１とし、容量ＣＡＰＤの容量値をＣ２とし、内部動作電圧ノードＶＲＰＣの電圧をＶＲＰＣとする。
【0030】
時刻Ｔ１０１にて、ＡＤ変換回路部１０１の容量型ＤＡＣ１１３Ｐ、１１３Ｎの状態をリセットするために容量アレイの接続を変更することに応じてスイッチＳＷＤがオンにされ、容量ＣＡＰＣの一端（トッププレート）と参照電圧入力ノードＶＲＰとが接続される。これにより、時刻Ｔ１０１以前の動作により電荷補填回路１２０に蓄積された電荷が、容量ＣＡＰＣの一端（トッププレート）から参照電圧入力ノードＶＲＰに供給され、電荷補填回路１２０は、容量アレイの接続状態の変更によって参照電圧入力ノードＶＲＰが失った電荷を補填することができる。その後、時刻Ｔ１０２にて、スイッチＳＷＤがオフにされる。
【0031】
次に、電荷補填回路１２０では、容量ＣＡＰＣに内部動作電圧ノードＶＲＰＣから電荷を補充するための動作が行われる。まず、時刻Ｔ１０３にてスイッチＳＷＡがオンにされ、時刻Ｔ１０４にてスイッチＳＷＣがオフにされ、続いて時刻Ｔ１０５にてスイッチＳＷＢがオンにされる。図２（Ｂ）は、このときの電荷補填回路１２０の状態を示している。図２（Ｂ）に示した状態において、容量ＣＡＰＣの一端（トッププレート）の電荷をＱtop1とすると、Ｑtop1＝ＶＲＰＣ・（Ｃ１＋Ｃ２）となる。
【0032】
そして、所定の時間が経過した後、時刻Ｔ１０６にてスイッチＳＷＡがオフにされ、時刻Ｔ１０７にてスイッチＳＷＢがオフにされ、続いて時刻Ｔ１０８にてスイッチＳＷＣがオンにされる。図２（Ｃ）は、このときの電荷補填回路１２０の状態を示している。図２（Ｃ）に示した状態において、容量ＣＡＰＣの一端（トッププレート）の電荷をＱtop2とすると、Ｑtop2＝（Ｖtop－ＶＲＰＣ）・Ｃ１＋Ｖtop・Ｃ２となる。
【0033】
【0034】
そして、次のＡＤ変換動作におけるリセット時に、時刻Ｔ１０９にて、時刻Ｔ１０１と同様に、スイッチＳＷＤがオンにされ、容量ＣＡＰＣの一端（トッププレート）と参照電圧入力ノードＶＲＰとが接続される。これにより、前述のようにして電荷補填回路１２０に蓄積された電荷が、容量ＣＡＰＣの一端（トッププレート）から参照電圧入力ノードＶＲＰに供給される。このようにして、電荷補填回路１２０は、ＡＤ変換回路部１０１での容量アレイの接続状態の変更によって参照電圧入力ノードＶＲＰが失った電荷を補填することができる。その後、時刻Ｔ１１０にて、スイッチＳＷＤがオフにされる。
【0035】
なお、前述した説明では、スイッチＳＷＡ、ＳＷＢ、ＳＷＣが互いに異なるタイミングでオン／オフするように制御している。しかし、これに限定されるものではなく、少なくともスイッチＳＷＢ、ＳＷＣが同時にオンになることは避けるように、スイッチＳＷＢ、ＳＷＣをともにオフとした後にスイッチＳＷＢ、ＳＷＣの一方をオンとするように制御すればよい。例えば、スイッチＳＷＡとスイッチＳＷＢとが同じタイミングでオン／オフされるように制御してもよいし、スイッチＳＷＡとスイッチＳＷＣとが同じタイミングでオン／オフされるように制御してもよい。
【0036】
電荷補填回路１２０が有するスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤを制御するスイッチ制御回路は、例えば、複数のフリップフロップを縦続接続したシフトレジスタと、論理回路とを用いて構成することができる。図２（Ａ）に示したようにスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤを制御するスイッチ制御回路の例を図３に示す。図３に示すスイッチ制御回路は例えば、逐次比較型ＡＤ変換回路１００に含まれる。
【0037】
図３に示すスイッチ制御回路は、シフトレジスタを構成する複数のフリップフロップ（ＦＦ）と、論理回路３０１～３０６とを有する。複数のフリップフロップ（ＦＦ）は、前段のフリップフロップのデータ出力（Ｑ）と後段のフリップフロップのデータ入力（Ｄ）とを接続するように縦続接続され、初段のフリップフロップ（ＦＦ１）のデータ入力には制御回路１１２が生成する制御信号ＳＴＣが入力される。この例では、制御信号ＳＴＣは、クロック信号ＣＬＫの５サイクルの期間に亘ってハイレベル（サンプリング期間ＳＡＭＰ相当）となり、その後のローレベルの期間（比較期間ＣＯＭＰ相当）はハイレベルの期間に対して十分長いものとする。
【0038】
論理和演算回路（ＯＲ回路）３０１には、初段側から３段目、７段目、１１段目のフリップフロップＦＦ３、ＦＦ７、ＦＦ１１のデータ出力Ｑ３、Ｑ７、Ｑ１１が入力される。ＯＲ回路３０１でのデータ出力Ｑ３、Ｑ７、Ｑ１１の演算結果が、スイッチＳＷＡを制御する制御信号ＳＩＧＡとして出力される。また、ＯＲ回路３０２には、初段側から５段目、９段目、１２段目のフリップフロップＦＦ５、ＦＦ９、ＦＦ１２のデータ出力Ｑ５、Ｑ９、Ｑ１２が入力される。ＯＲ回路３０２でのデータ出力Ｑ５、Ｑ９、Ｑ１２の演算結果が、スイッチＳＷＢを制御する制御信号ＳＩＧＢとして出力される。
【0039】
ＯＲ回路３０３には、初段側から４段目、８段目、１３段目のフリップフロップＦＦ４、ＦＦ８、ＦＦ１３のデータ出力Ｑ４、Ｑ８、Ｑ１３が入力される。ＯＲ回路３０３でのデータ出力Ｑ４、Ｑ８、Ｑ１３の演算結果をインバータ３０４で反転した信号が、スイッチＳＷＣを制御する制御信号ＳＩＧＣとして出力される。また、論理積演算回路（ＡＮＤ回路）３０５には、初段のフリップフロップＦＦ１のデータ出力Ｑ１と、初段側から２段目のフリップフロップＦＦ２のデータ出力Ｑ２をインバータ３０６で反転した信号とが入力される。ＡＮＤ回路３０５でのデータ出力Ｑ１と反転されたデータ出力Ｑ２との演算結果が、スイッチＳＷＤを制御する制御信号ＳＩＧＤとして出力される。
【0040】
このように、複数のフリップフロップで構成されたシフトレジスタの３段目、７段目、１１段目のデータ出力Ｑ３、Ｑ７、Ｑ１１を用いて、制御信号ＳＴＣの立ち上がり後のクロック信号ＣＬＫの３サイクル目でハイレベルとなり、１６サイクル目でローレベルとなる制御信号を生成でき、図２（Ａ）に示したようにスイッチＳＷＡを制御することができる。また、シフトレジスタの５段目、９段目、１２段目のデータ出力Ｑ５、Ｑ９、Ｑ１２を用いて、制御信号ＳＴＣの立ち上がり後のクロック信号ＣＬＫの５サイクル目でハイレベルとなり、１７サイクル目でローレベルとなる制御信号を生成でき、図２（Ａ）に示したようにスイッチＳＷＢを制御することができる。
【0041】
同様に、シフトレジスタの４段目、８段目、１３段目のデータ出力Ｑ４、Ｑ８、Ｑ１３を用いて、制御信号ＳＴＣの立ち上がり後のクロック信号ＣＬＫの４サイクル目でローレベルとなり、１８サイクル目でハイレベルとなる制御信号を生成でき、図２（Ａ）に示したようにスイッチＳＷＣを制御することができる。また、シフトレジスタの１段目、２段目のデータ出力Ｑ１、Ｑ２を用いて、制御信号ＳＴＣの立ち上がり後のクロック信号ＣＬＫの１サイクル目でハイレベルとなり、２サイクル目でローレベルとなるパルス状の制御信号を生成でき、図２（Ａ）に示したようにスイッチＳＷＤを制御することができる。
【0042】
図３には、サンプリング用の電荷補填回路１２０が有するスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤを、図２（Ａ）に示したように制御するスイッチ制御回路の例を示したが、比較動作用の電荷補填回路１２０が有するスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤを制御するスイッチ制御回路も同様にして構成することができる。比較動作用の電荷補填回路１２０が有するスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤをオン／オフ制御するタイミングに応じて、それぞれの論理回路に入力するシフトレジスタの出力（複数のフリップフロップのデータ出力）を適宜選択し変更することで、制御回路１１２が生成する制御信号ＳＴＣからスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤをオン／オフ制御する制御信号を生成することができる。
【0043】
このように、電荷補填回路１２０が有するスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤをオン／オフ制御する制御信号は、シフトレジスタと論理回路とを用いて、制御回路１１２が生成する制御信号ＳＴＣから生成することができる。ここで、電荷補填回路１２０が有するスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤを制御するスイッチ制御回路は、制御回路１１２の内部に設けるようにしてもよいし、制御回路１１２とは別の回路として設けるようにしてもよい。なお、電荷補填回路１２０が有するスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤを制御するスイッチ制御回路は、前述したシフトレジスタと論理回路とを用いたものに限定されるものではなく、任意の論理回路の組み合わせにより実現することが可能である。
【0044】
図４は、本実施形態における逐次比較型ＡＤ変換回路が有する電荷補填回路１２０の構成例を示す図である。逐次比較型ＡＤ変換回路に入力される参照電圧の変動は、サンプリング動作時と各ビットの比較動作時とに発生する可能性があり、その変動量も異なるため、前述したように、本実施形態における逐次比較型ＡＤ変換回路は、アナログ電圧のサンプリング動作時における参照電圧の変動を抑制するためのサンプリング用の電荷補填回路４０１、及びアナログ電圧に係る比較動作時における参照電圧の変動を抑制するための比較動作用の電荷補填回路４０２を有する。
【0045】
サンプリング用の電荷補填回路４０１は、４つのスイッチＳＷＡＳ、ＳＷＢＳ、ＳＷＣＳ、ＳＷＤＳ、及び２つの容量ＣＡＰＣＳ、ＣＡＰＤＳを有する。スイッチＳＷＡＳ、ＳＷＢＳ、ＳＷＣＳ、ＳＷＤＳは、図１に示した電荷補填回路１２０のスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤにそれぞれ対応する。容量ＣＡＰＣＳ、ＣＡＰＤＳは、図１に示した電荷補填回路１２０の容量ＣＡＰＣ、ＣＡＰＤにそれぞれ対応する。サンプリング用の電荷補填回路４０１における回路構成（スイッチＳＷＡＳ、ＳＷＢＳ、ＳＷＣＳ、ＳＷＤＳ、及び容量ＣＡＰＣＳ、ＣＡＰＤＳの接続等）は、図１に示した電荷補填回路１２０と同様であるので、その説明は省略する。
【0046】
比較動作用の電荷補填回路４０２は、４つのスイッチＳＷＡ［ｉ］、ＳＷＢ［ｉ］、ＳＷＣ［ｉ］、ＳＷＤ［ｉ］、及び２つの容量ＣＡＰＣ［ｉ］、ＣＡＰＤ［ｉ］で構成されたデジタル値のｉビット目に対応した基本回路を複数有し、それら互いに同一の回路構成を有する基本回路が内部動作電圧ノードＶＲＰＣと参照電圧入力ノードＶＲＰとの間に並列接続されている。デジタル値のｉビット目に対応した基本回路のスイッチＳＷＡ［ｉ］、ＳＷＢ［ｉ］、ＳＷＣ［ｉ］、ＳＷＤ［ｉ］は、図１に示した電荷補填回路１２０のスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤにそれぞれ対応する。デジタル値のｉビット目に対応した基本回路の容量ＣＡＰＣ［ｉ］、ＣＡＰＤ［ｉ］は、図１に示した電荷補填回路１２０の容量ＣＡＰＣ、ＣＡＰＤにそれぞれ対応する。比較動作用の電荷補填回路４０２の各基本回路における回路構成（スイッチＳＷＡ［ｉ］、ＳＷＢ［ｉ］、ＳＷＣ［ｉ］、ＳＷＤ［ｉ］、及び容量ＣＡＰＣ［ｉ］、ＣＡＰＤ［ｉ］の接続等）は、図１に示した電荷補填回路１２０と同様であるので、その説明は省略する。
【0047】
ここで、前述したように参照電圧の変動量はサンプリング時及び各ビットの比較動作時によって異なるので、容量ＣＡＰＣの容量値及び容量ＣＡＰＣ［ｉ］の容量値は、対応する動作やビット毎に、参照電圧の変動量に合わせて適宜設定する。
【0048】
次に、図５を参照して、図４に示した電荷補填回路４０１、４０２の動作について説明する。図５は、図４に示した電荷補填回路４０１、４０２の動作例を示すタイミングチャートである。図５において、ＶＲＰは参照電圧入力ノードＶＲＰに入力される参照電圧であり、ＣＬＫはクロック信号であり、ＳＴＣは制御回路１１２で生成されたＡＤ変換動作に係る制御信号である。ＳＷＡＳ、ＳＷＢＳ、ＳＷＣＳ、ＳＷＤＳはサンプリング用の電荷補填回路４０１が有するスイッチＳＷＡＳ、ＳＷＢＳ、ＳＷＣＳ、ＳＷＤＳの状態を示しており、ＶtopＳは容量ＣＡＰＣＳの一端（トッププレート）の電圧である。また、ＳＷＡ［ｉ］、ＳＷＢ［ｉ］、ＳＷＣ［ｉ］、ＳＷＤ［ｉ］は比較動作用の電荷補填回路４０２が有するスイッチＳＷＡ［ｉ］、ＳＷＢ［ｉ］、ＳＷＣ［ｉ］、ＳＷＤ［ｉ］の状態を示しており、Ｖtop［ｉ］は容量ＣＡＰＣ［ｉ］の一端（トッププレート）の電圧である。なお、各スイッチの状態は、ハイレベルがオン（閉状態、導通状態）であることを示し、ローレベルがオフ（開状態、非導通状態）であることを示すものとする。
【0049】
アナログ電圧のサンプリングが開始される時刻Ｔ２０１にて、サンプリング用の電荷補填回路４０１が有するスイッチＳＷＤＳがオンにされ、容量ＣＡＰＣＳの一端（トッププレート）と参照電圧入力ノードＶＲＰとが接続されることにより、サンプリング用の電荷補填回路４０１に蓄積された電荷が、容量ＣＡＰＣＳの一端（トッププレート）から参照電圧入力ノードＶＲＰに供給される。これにより、リセット時に参照電圧入力ノードＶＲＰが消費した電荷をサンプリング用の電荷補填回路４０１が補填し、ＡＤ変換回路部１０１に入力される参照電圧の変動が抑制される。その後、時刻Ｔ２０２にて、スイッチＳＷＤＳがオフにされる。
【0050】
その後、サンプリング用の電荷補填回路４０１において、時刻Ｔ２０３にてスイッチＳＷＡＳがオンにされ、時刻Ｔ２０４にてスイッチＳＷＣＳがオフにされ、続いて時刻Ｔ２０５にてスイッチＳＷＢＳがオンにされる。このようにスイッチＳＷＡＳ、ＳＷＢＳ、ＳＷＣＳをそれぞれ制御することによって、サンプリング用の電荷補填回路４０１が有する容量ＣＡＰＣＳに内部動作電圧ノードＶＲＰＣから電荷が補充される。
【0051】
また、デジタル値のＭＳＢについての比較動作が開始される時刻Ｔ２０６にて、比較動作用の電荷補填回路４０２が有するスイッチＳＷＤ［ｎ－１］がオンにされ、容量ＣＡＰＣ［ｎ－１］の一端（トッププレート）と参照電圧入力ノードＶＲＰとが接続されることにより、比較動作用の電荷補填回路４０２に蓄積された電荷が、容量ＣＡＰＣ［ｎ－１］の一端（トッププレート）から参照電圧入力ノードＶＲＰに供給される。これにより、ＭＳＢについての比較動作時に参照電圧入力ノードＶＲＰが消費した電荷を比較動作用の電荷補填回路４０２が補填し、ＡＤ変換回路部１０１に入力される参照電圧の変動が抑制される。その後、時刻Ｔ２０７にて、スイッチＳＷＤ［ｎ－１］がオフにされる。
【0052】
その後、比較動作用の電荷補填回路４０２において、時刻Ｔ２０８にてスイッチＳＷＡ［ｎ－１］がオンにされ、時刻Ｔ２０９にてスイッチＳＷＣ［ｎ－１］がオフにされ、続いて時刻Ｔ２１０にてスイッチＳＷＢ［ｎ－１］がオンにされる。このようにスイッチＳＷＡ［ｎ－１］、ＳＷＢ［ｎ－１］、ＳＷＣ［ｎ－１］をそれぞれ制御することによって、比較動作用の電荷補填回路４０２が有する容量ＣＡＰＣ［ｎ－１］に内部動作電圧ノードＶＲＰＣから電荷が補充される。
【0053】
内部動作電圧ノードＶＲＰＣからサンプリング用の電荷補填回路４０１が有する容量ＣＡＰＣＳに電荷を補充するための動作を行ってから所定の期間が経過した後、サンプリング用の電荷補填回路４０１において、時刻Ｔ２１１にてスイッチＳＷＡＳがオフにされ、時刻Ｔ２１２にてスイッチＳＷＢＳがオフにされ、続いて時刻Ｔ２１３にてスイッチＳＷＣＳがオンにされる。このようにスイッチＳＷＡＳ、ＳＷＢＳ、ＳＷＣＳをそれぞれ制御して、サンプリング用の電荷補填回路４０１が有する容量ＣＡＰＣＳに電荷を補充するための動作を終了する。
【0054】
同様に、内部動作電圧ノードＶＲＰＣから比較動作用の電荷補填回路４０２が有する容量ＣＡＰＣ［ｎ－１］に電荷を補充するための動作を行ってから所定の期間が経過した後、比較動作用の電荷補填回路４０２において、時刻Ｔ２１４にてスイッチＳＷＡ［ｎ－１］がオフにされ、時刻Ｔ２１５にてスイッチＳＷＢ［ｎ－１］がオフにされ、続いて時刻Ｔ２１６にてスイッチＳＷＣ［ｎ－１］がオンにされる。このようにスイッチＳＷＡ［ｎ－１］、ＳＷＢ［ｎ－１］、ＳＷＣ［ｎ－１］をそれぞれ制御して、比較動作用の電荷補填回路４０２が有する容量ＣＡＰＣ［ｎ－１］に電荷を補充するための動作を終了する。
【0055】
デジタル値の（ｎ－２）ビット目から０ビット目までについても、デジタル値のＭＳＢについての比較動作と同様に、各スイッチＳＷＡ［ｉ］、ＳＷＢ［ｉ］、ＳＷＣ［ｉ］、ＳＷＤ［ｉ］をそれぞれ制御する。こうすることで、参照電圧入力ノードＶＲＰが消費した電荷を比較動作用の電荷補填回路４０２が補填し、ＡＤ変換回路部１０１に入力される参照電圧の変動を抑制する。
【0056】
このようにサンプリング用の電荷補填回路４０１と、比較動作用の電荷補填回路４０２とを設けることで、アナログ電圧のサンプリング動作時に生じる参照電圧の変動、及びアナログ電圧に係る比較動作時に生じる参照電圧の変動を、それぞれ抑制することができる。
【0057】
なお、前述した例では、デジタル値の０ビット目から（ｎ－１）ビット目にそれぞれ対応するように設けたｎ個の基本回路を有する比較動作用の電荷補填回路４０２を一例として示した。しかし、比較動作時の参照電圧の変動量は、デジタル値のＭＳＢで大きく、デジタル値のＬＳＢ側にいくほど小さくなるので、デジタル値の各ビットに対応して基本回路を設けずに、デジタル値の上位側から所定数のビットに対応した基本回路を設けるようにしてもよい。つまり、比較動作用の電荷補填回路４０２は、デジタル値の上位側から所定数のビットに対応した基本回路をビット毎に設け、所定数のビットよりも下位側のビットに対応した基本回路を設けずに構成してもよい。
【0058】
ここで、電荷補填回路１２０（４０１、４０２）において、スイッチＳＷＢ（ＳＷＢＳ、ＳＷＢ［ｉ］）をオフ状態からオン状態にする際、及びスイッチＳＷＣ（ＳＷＢＣ、ＳＷＣ［ｉ］）をオフ状態からオン状態にする際、電荷補填回路１２０（４０１、４０２）は、内部動作電圧ノードＶＲＰＣから電荷の供給を受ける。それにより、容量ＣＡＰＢにて電圧レベルの低下が発生し、内部動作電圧ノードＶＲＰＣの電圧変動が生じてしまう。この容量ＣＡＰＢでの電圧レベル（内部動作電圧ノードＶＲＰＣの電圧）の変動量は、電荷補填回路１２０（４０１、４０２）が有する容量ＣＡＰＣ（ＣＡＰＣＳ、ＣＡＰＣ［ｉ］）の容量値が大きいほど大きくなる。容量ＣＡＰＣ（ＣＡＰＣＳ、ＣＡＰＣ［ｉ］）の容量値は、サンプリング用の電荷補填回路４０１では大きく、また比較動作用の電荷補填回路４０２ではデジタル値の上位側ビットに対応するものほど大きくなる。そこで、サンプリング用の電荷補填回路４０１や比較動作用の電荷補填回路４０２でデジタル値の上位側ビット（例えばＭＳＢ）に対応する回路のように容量ＣＡＰＣ（ＣＡＰＣＳ、ＣＡＰＣ［ｉ］）の容量値が大きい場合、図６（Ａ）に示すような回路構成とすることで、内部動作電圧ノードＶＲＰＣの電圧変動を抑制することができる。
【0059】
図６（Ａ）は、電荷補填回路の他の構成例を示す図である。図６（Ａ）に示す回路構成は、サンプリング用の電荷補填回路４０１、又は比較動作用の電荷補填回路４０２における１つの基本回路に相当する。図６（Ａ）に示す回路では、電荷補填回路１２０（４０１、４０２）での容量ＣＡＰＣ（ＣＡＰＣＳ、ＣＡＰＣ［ｉ］）に相当する容量を並列接続の複数の容量で実現し、各容量の容量値を小さくする。図６（Ａ）に示す電荷補填回路は、スイッチＳＷＡ、ＳＷＤ、容量ＣＡＰＤ、及び複数の内部回路６０１（６０１－１、６０１－２、・・・、６０１－ｋ）を有する。
【0060】
スイッチＳＷＡは、一端が内部動作電圧ノードＶＲＰＣに接続され、他端がスイッチＳＷＤの一端に接続される。スイッチＳＷＤの他端は、参照電圧入力ノードＶＲＰに接続される。容量ＣＡＰＤは、一端がスイッチＳＷＡの他端とスイッチＳＷＤの一端との接続点に接続され、他端が基準電位（グランドレベル、接地電位）ノードに接続される。
【0061】
複数の内部回路６０１－ｊ（ｊは添え字であり、ｊ＝１～ｋの自然数）は、内部動作電圧ノードＶＲＰＣとスイッチＳＷＤの一端との間に並列接続される。内部回路６０１－ｊのそれぞれは、スイッチＳＷＢ－ｊ、ＳＷＣ－ｊ、及び容量ＣＡＰＣ－ｊを有する。各内部回路６０１－ｊが有するスイッチＳＷＢ－ｊ、ＳＷＣ－ｊ、及び容量ＣＡＰＣ－ｊは、図１に示した電荷補填回路１２０のスイッチＳＷＢ、ＳＷＣ、及び容量ＣＡＰＣにそれぞれ対応する。内部回路６０１－ｊの各々において、容量ＣＡＰＣ－ｊは、一端（トッププレート）がスイッチＳＷＡの他端とスイッチＳＷＤの一端との接続点に接続される。スイッチＳＷＢ－ｊは、一端が容量ＣＡＰＣ－ｊの他端（ボトムプレート）に接続され、他端が基準電位ノードに接続される。スイッチＳＷＣ－ｊは、一端が容量ＣＡＰＣ－ｊの他端（ボトムプレート）に接続され、他端が内部動作電圧ノードＶＲＰＣに接続される。ここで、並列接続される容量ＣＡＰＣ－１～容量ＣＡＰＣ－ｋの合成容量値は容量ＣＡＰＣと同じ容量値を有し、各容量ＣＡＰＣ－ｊは、例えば、容量値が等しく、容量ＣＡＰＣに対して（１／ｋ）の容量値を有する。
【0062】
図６（Ｂ）は、図６（Ａ）に示した電荷補填回路の駆動例を示すタイミングチャートである。なお、図６（Ｂ）には、サンプリング用の電荷補填回路４０１に図６（Ａ）に示した電荷補填回路を適用した場合の駆動例を示している。図６（Ｂ）において、ＣＬＫはクロック信号であり、ＳＴＣは制御回路１１２で生成されたＡＤ変換動作に係る制御信号である。ＳＷＡ、ＳＷＢ－ｊ、ＳＷＣ－ｊ、ＳＷＤは、図６（Ａ）に示したスイッチＳＷＡ、ＳＷＢ－ｊ、ＳＷＣ－ｊ、ＳＷＤの状態をそれぞれ示しており、ハイレベルがオン（閉状態、導通状態）であることを示し、ローレベルがオフ（開状態、非導通状態）であることを示すものとする。
【0063】
時刻Ｔ３０１にて、スイッチＳＷＤがオンにされ、容量ＣＡＰＣ－１～ＣＡＰＣ－ｋの一端（トッププレート）と参照電圧入力ノードＶＲＰとが接続されることにより、蓄積されていた電荷が、容量ＣＡＰＣ－１～ＣＡＰＣ－ｋの一端（トッププレート）から参照電圧入力ノードＶＲＰに供給される。その後、時刻Ｔ３０２にて、スイッチＳＷＤがオフにされる。
【0064】
次に、時刻Ｔ３０３にてスイッチＳＷＡがオンにされる。続いて、時刻Ｔ３０４にて内部回路６０１－１のスイッチＳＷＣ－１がオフにされ、時刻Ｔ３０５にて内部回路６０１－１のスイッチＳＷＢ－１がオンにされる。その後、時刻Ｔ３０６にて内部回路６０１－２のスイッチＳＷＣ－２がオフにされ、時刻Ｔ３０７にて内部回路６０１－２のスイッチＳＷＢ－２がオンにされる。以降、同様にして、１つの内部回路６０１ずつ、内部のスイッチＳＷＣ－ｊがオフにされた後、スイッチＳＷＢ－ｊがオンにされる。そして、時刻Ｔ３０８にて内部回路６０１－ｋのスイッチＳＷＣ－ｋがオフにされ、時刻Ｔ３０９にて内部回路６０１－ｋのスイッチＳＷＢ－ｋがオンにされる。これにより、内部回路６０１－１～６０１－ｋのスイッチＳＷＢ－１～ＳＷＢ－ｋがオンとなり、スイッチＳＷＣ－１～ＳＷＣ－ｋがオフとなる。このように、互いに異なるタイミングでオンとなるように制御し、タイミングをずらして内部回路６０１－１～６０１－ｋのスイッチＳＷＢ－１～ＳＷＢ－ｋをオンさせることで、内部動作電圧ノードＶＲＰＣの電圧変動を分散し、内部動作電圧ノードＶＲＰＣの電圧変動を抑制することができる。
【0065】
次に、時刻Ｔ３１０にてスイッチＳＷＡがオフにされる。続いて、時刻Ｔ３１１にて内部回路６０１－１のスイッチＳＷＢ－１がオフにされ、時刻Ｔ３１２にて内部回路６０１－１のスイッチＳＷＣ－１がオンにされる。その後、時刻Ｔ３１３にて内部回路６０１－２のスイッチＳＷＢ－２がオフにされ、時刻Ｔ３１４にて内部回路６０１－２のスイッチＳＷＣ－２がオンにされる。以降、同様にして、１つの内部回路６０１ずつ、内部のスイッチＳＷＢ－ｊがオフにされた後、スイッチＳＷＣ－ｊがオンにされる。そして、時刻Ｔ３１５にて内部回路６０１－ｋのスイッチＳＷＢ－ｋがオフにされ、時刻Ｔ３１６にて内部回路６０１－ｋのスイッチＳＷＣ－ｋがオンにされる。これにより、内部回路６０１－１～６０１－ｋのスイッチＳＷＢ－１～ＳＷＢ－ｋがオフとなり、スイッチＳＷＣ－１～ＳＷＣ－ｋがオンとなる。このように、互いに異なるタイミングでオンとなるように制御し、タイミングをずらして内部回路６０１－１～６０１－ｋのスイッチＳＷＣ－１～ＳＷＣ－ｋをオンさせることで、内部動作電圧ノードＶＲＰＣの電圧変動を分散し、内部動作電圧ノードＶＲＰＣの電圧変動を抑制することができる。
【0066】
なお、図６（Ｂ）に示した例は一例であり、これに限定されるものではない。例えば、内部回路６０１－１→６０１－２→・・・→６０１－ｋの順でスイッチＳＷＢ－ｊ、ＳＷＣ－ｊを制御するようにしているが、タイミングをずらして内部回路６０１－１～６０１－ｋのスイッチＳＷＢ－１～ＳＷＢ－ｋをオンさせればよく、内部回路６０１－１～６０１－ｋを異なる順序で制御するようにしてもよい。また、スイッチＳＷＢ－ｊ及びスイッチＳＷＣ－ｊをオン／オフ制御するタイミングを互いに異ならせているが、タイミングをずらして内部回路６０１－１～６０１－ｋのスイッチＳＷＢ－１～ＳＷＢ－ｋをオンさせ、かつスイッチＳＷＢ－ｊと対応するスイッチＳＷＣ－ｊをともにオフとした後にスイッチＳＷＢ－ｊ、ＳＷＣ－ｊの一方をオンとするように制御すればよく、この条件を満たせば、スイッチＳＷＢ－ｊ、ＳＷＣ－ｊをオフにするタイミングは任意である。例えば、図６（Ｂ）に示した例において、時刻Ｔ３０５にて内部回路６０１－１のスイッチＳＷＢ－１をオンさせるとともに内部回路６０１－２のスイッチＳＷＣ－２をオフさせるようにしてもよいし、時刻Ｔ３０５より以前に内部回路６０１－２のスイッチＳＷＣ－２をオフさせるようにしてもよい。
【0067】
また、並列接続される容量ＣＡＰＣ－１～容量ＣＡＰＣ－ｋの容量値が等しく、容量ＣＡＰＣに対して（１／ｋ）の容量値を有する例を示したが、これに限定されるものではない。例えば、残留ノイズの影響を考慮して、容量ＣＡＰＣ－１～容量ＣＡＰＣ－ｋの容量値を調整するようにしてもよい。容量にノイズが残留している場合、前段の容量の残留ノイズと後段の容量のノイズが重なり、内部動作電圧ノードＶＲＰＣの電圧変動が大きくなってしまう。そこで、最前段となる容量ＣＡＰＣ－ｊの容量値が最も大きく、後段になるにつれて容量ＣＡＰＣ－ｊの容量値が小さくなるように、各内部回路６０１－ｊの容量ＣＡＰＣ－ｊの容量値を設定するようにしてもよい。例えば、内部回路６０１－１→６０１－２→・・・→６０１－ｋの順でスイッチＳＷＢ－ｊ、ＳＷＣ－ｊを制御する場合、容量ＣＡＰＣ－ｊの容量値は、容量ＣＡＰＣ－１が最も大きく、ｊの値が大きくなるにつれて小さくなり、容量ＣＡＰＣ－ｋが最も小さくなるようにする。このように対応するスイッチＳＷＢ－ｊ、ＳＷＣ－ｊがオンされる順に従って容量ＣＡＰＣ－ｊが小さくなるようにすることで、後段に伝わる残留ノイズを低減し、前段の容量の残留ノイズによる後段への影響を抑えて、内部動作電圧ノードＶＲＰＣの電圧変動をさらに抑制することが可能となる。
【0068】
以上説明したように本実施形態によれば、ＡＤ変換回路部１１０の動作時に、参照電圧の変動を抑制するための電荷を電荷補填回路１２０により参照電圧入力ノードＶＲＰに補填することで、回路規模の増大を抑制しつつ、ＡＤ変換動作時における参照電圧の変動を抑制することができる。例えば、図７にシミュレーション結果を示すように、リセット時の時刻Ｔ４０１やＭＳＢに係る比較動作時の時刻Ｔ４０２での参照電圧入力ノードＶＲＰの電圧変化から明らかなように、電圧補填回路を設けることで、電荷補填回路を設けない場合（比較例）と比較して参照電圧入力ノードＶＲＰの電圧変動が抑制される。
【0069】
図８は、本実施形態におけるＡＤ変換回路を含む半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路は、アナログ電圧入力ノードＶＩＮＰ、ＶＩＮＮに入力されるアナログ電圧をｎビットのデジタル値に変換して出力ノードＤＴ［０］～ＤＴ［ｎ－１］よりデジタル信号として出力する逐次比較型ＡＤ変換回路１００、及び逐次比較型ＡＤ変換回路１００から出力されたデジタル信号を受けてデジタル信号処理を行うロジック回路等のデジタル処理回路８０１を有する。
【0070】
逐次比較型ＡＤ変換回路１００は、本実施形態におけるＡＤ変換回路であり、ＡＤ変換回路部１１０、電荷補填回路１２０、抵抗Ｒ１、Ｒ２、及び容量ＣＡＰＡ、ＣＡＰＢを有する。ＡＤ変換回路部１１０は、スイッチＳＷＰ、ＳＷＮ、比較回路（コンパレータ：ＣＯＭＰ）１１１、制御回路（ＳＡＲ＿ｌｏｇｉｃ）１１２、及び容量型ＤＡＣ（ＣＤＡＣ）１１３Ｐ、１１３Ｎを有する。また、電荷補填回路１２０は、４つのスイッチＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤ、及び２つの容量ＣＡＰＣ、ＣＡＰＤを有する。なお、電荷補填回路１２０は、前述したようにサンプリング用及び比較動作用にそれぞれ設けている。図８において、ＶＲＥＦは参照電圧ノードであり、ＶＲＰは参照電圧入力ノードであり、ＶＩＮＰ、ＶＩＮＮはアナログ電圧入力ノードである。逐次比較型ＡＤ変換回路１００における内部の回路構成や動作は、図１に示した逐次比較型ＡＤ変換回路１００と同様である。
【0071】
デジタル処理回路８０１は、逐次比較型ＡＤ変換回路１００から出力ノードＤＴ［０］～ＤＴ［ｎ－１］を介して出力されるデジタル信号を受け、デジタル信号に係る処理動作等を行う。
【0072】
なお、前述した実施形態では、トッププレートサンプリング型のＡＤ変換回路を一例に説明したが、トッププレートサンプリング型に限定するものではなく、ボトムプレートサンプリング型のＡＤ変換回路にも適用可能である。また、アナログ電圧の入力が差動入力形式である例を示したが、シングルエンド入力のＡＤ変換回路にも適用可能である。
【0073】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【0074】
１００ 逐次比較型ＡＤ変換回路
１１０ ＡＤ変換回路部
１１１ 比較回路
１１２ 制御回路
１１３Ｐ、１１３Ｎ 容量型ＤＡＣ
１２０、４０１、４０２ 電荷補填回路
ＳＷＰ、ＳＷＮ、ＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤ スイッチ
ＣＡＰＡ、ＣＡＰＢ、ＣＡＰＣ、ＣＡＰＤ 容量
Ｒ１、Ｒ２ 抵抗
ＶＲＥＦ 参照電圧ノード
ＶＲＰＣ 内部動作電圧ノード
ＶＲＰ 参照電圧入力ノード
ＶＩＮＰ、ＶＩＮＮ アナログ電圧入力ノード
ＤＴ［０］～ＤＴ［ｎ－１］ 出力ノード
１１０ ＡＤ変換回路部
１１１ 比較回路
１１２ 制御回路
１１３Ｐ、１１３Ｎ 容量型ＤＡＣ
１２０、４０１、４０２ 電荷補填回路
ＳＷＰ、ＳＷＮ、ＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷＤ スイッチ
ＣＡＰＡ、ＣＡＰＢ、ＣＡＰＣ、ＣＡＰＤ 容量
Ｒ１、Ｒ２ 抵抗
ＶＲＥＦ 参照電圧ノード
ＶＲＰＣ 内部動作電圧ノード
ＶＲＰ 参照電圧入力ノード
ＶＩＮＰ、ＶＩＮＮ アナログ電圧入力ノード
ＤＴ［０］～ＤＴ［ｎ－１］ 出力ノード
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】