2023-118621 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023118621

(43)【公開日】2023-08-25

(54)【発明の名称】積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20230818BHJP

【ＦＩ】

H01G4/30 201K

H01G4/30 201L

H01G4/30 512

H01G4/30 515

H01G4/30 517

H01G4/30 311Z

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022021676

(22)【出願日】2022-02-15

(71)【出願人】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100158207

【弁理士】

【氏名又は名称】河本 尚志

(72)【発明者】

【氏名】村松 諭

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AD04

5E082AA01

5E082AB03

5E082EE01

5E082FF05

5E082FG22

5E082FG26

5E082GG10

(57)【要約】      （修正有）

【課題】製造が容易で、生産性が高い積層セラミックコンデンサ及びその製造方法を提供する。
【解決手段】積層セラミックコンデンサ１００は、積層された複数のセラミック層と第１内部電極と第２内部電極を有する容量素子１を備え、第１側面、第２側面、第１端面１Ｃ及び第２端面１Ｄの一部分に、ＳｉＯ_２膜が形成され、第１側面に形成されたＳｉＯ_２膜が、第１側面及び第２側面に露出した第１内部電極及び第２内部電極を覆い、少なくとも第１端面のＳｉＯ_２膜が形成されていない外表面及び第１端面に形成されたＳｉＯ_２膜の外表面に、第１外部電極５が形成され、少なくとも第２端面のＳｉＯ_２膜が形成されていない外表面及び第２端面に形成されたＳｉＯ_２膜の外表面に、第２外部電極が形成され、第１端面に引き出された第１内部電極と、第１外部電極とが、電気的に接続され、第２端面に引き出された第２内部電極と、第２外部電極６とが、電気的に接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

積層された複数のセラミック層と複数の第１内部電極と複数の第２内部電極とを有し、高さ方向において相互に対向する第１主面および第２主面と、前記高さ方向に直交する長さ方向において相互に対向する第１端面および第２端面と、前記高さ方向および前記長さ方向に直交する幅方向において相互に対向する第１側面および第２側面とを有する容量素子を備え、
前記第１内部電極は、前記幅方向において相互に対向する２つの端部と前記長さ方向において相互に対向する２つの端部とを有する矩形であり、前記幅方向に対向する前記端部の一方が前記第１側面に露出し、前記幅方向に対向する前記端部の他方が前記第２側面に露出し、前記長さ方向に対向する前記端部の一方が前記第１端面に引き出され、
前記第２内部電極は、前記幅方向において相互に対向する２つの端部と前記長さ方向において相互に対向する２つの端部とを有する矩形であり、前記幅方向に対向する前記端部の一方が前記第１側面に露出し、前記幅方向に対向する前記端部の他方が前記第２側面に露出し、前記長さ方向に対向する前記端部の一方が前記第２端面に引き出され、
前記第１側面の少なくとも一部分、前記第２側面の少なくとも一部分、前記第１端面の一部分、前記第２端面の一部分に、それぞれ、ＳｉＯ_２膜が形成され、
前記第１側面に形成された前記ＳｉＯ_２膜が、前記第１側面に露出した前記第１内部電極および前記第２内部電極を覆い、
前記第２側面に形成された前記ＳｉＯ_２膜が、前記第２側面に露出した前記第１内部電極および前記第２内部電極を覆い、
少なくとも、前記第１端面の前記ＳｉＯ_２膜が形成されていない外表面、および、前記第１端面に形成された前記ＳｉＯ_２膜の外表面に、第１外部電極が形成され、
少なくとも、前記第２端面の前記ＳｉＯ_２膜が形成されていない外表面、および、前記第２端面に形成された前記ＳｉＯ_２膜の外表面に、第２外部電極が形成され、
前記第１端面に引き出された前記第１内部電極と、前記第１外部電極とが、電気的に接続され、
前記第２端面に引き出された前記第２内部電極と、前記第２外部電極とが、電気的に接続された、
積層セラミックコンデンサ。

【請求項2】

前記ＳｉＯ_２膜が、前記第１側面の全面、および、前記第２側面の全面に形成された、
請求項１に記載された積層セラミックコンデンサ。

【請求項3】

前記ＳｉＯ_２膜が、前記第１主面の全面、および、前記第２主面の全面に形成された、
請求項１または２に記載された積層セラミックコンデンサ。

【請求項4】

前記第１外部電極、または／および、前記第２外部電極を取り除き、
前記第１端面、または／および、前記第２端面を見たとき、
前記ＳｉＯ_２膜が、前記第１端面、または／および、前記第２端面に、環状に形成された、
請求項１ないし３のいずれか１項に記載された積層セラミックコンデンサ。

【請求項5】

前記第１側面に形成された前記ＳｉＯ_２膜、および、前記第２側面に形成された前記ＳｉＯ_２膜の最大厚さ寸法が、１μｍ以上、５μｍ以下である、
請求項１ないし４のいずれか１項に記載された積層セラミックコンデンサ。

【請求項6】

前記ＳｉＯ_２膜の外表面の少なくとも一部分に、ＴｉＯ_２膜が形成された、
請求項１ないし５のいずれか１項に記載された積層セラミックコンデンサ。

【請求項7】

前記第１外部電極の外表面、および、前記第２外部電極の外表面に、少なくとも１層のめっき層が形成された、
請求項１ないし６のいずれか１項に記載された積層セラミックコンデンサ。

【請求項8】

積層された複数のセラミック層と複数の第１内部電極と複数の第２内部電極とを有し、高さ方向において相互に対向する第１主面および第２主面と、前記高さ方向に直交する長さ方向において相互に対向する第１端面および第２端面と、前記高さ方向および前記長さ方向に直交する幅方向において相互に対向する第１側面および第２側面とを有する容量素子を作製する工程と、
前記容量素子の外表面の所望の部分に、テトラエトキシシランを含んだ溶液を塗布する工程と、
前記テトラエトキシシランを加水分解し、前記容量素子の外表面の所望の部分にＳｉＯ_２膜を形成する工程と、
第１外部電極および第２外部電極を形成する工程と、を備えた、
積層セラミックコンデンサの製造方法。

【請求項9】

前記容量素子の外表面の所望の部分に前記テトラエトキシシランを含んだ溶液を塗布する工程が、
前記容量素子の前記ＳｉＯ_２膜を形成しない部分にマスキングをしたうえで、テトラエトキシシランを含んだ溶液に前記容量素子を浸漬する工程である、
請求項８に記載された積層セラミックコンデンサの製造方法。

【請求項10】

前記容量素子を作製する工程が、
未焼成の容量素子を作製する工程と、
前記未焼成の容量素子をバレル研磨する工程と、
前記未焼成の容量素子を焼成する工程をと、を含む、
請求項８または９に記載された積層セラミックコンデンサの製造方法。

【請求項11】

前記容量素子を作製する工程よりも後、
前記容量素子の外表面の所望の部分にテトラエトキシシランを含んだ溶液を塗布する工程よりも前に、
前記容量素子をバレル研磨する工程を備えた、
請求項８ないし１０のいずれか１項に記載された積層セラミックコンデンサの製造方法。

【請求項12】

前記容量素子の外表面の所望の部分にＳｉＯ_２膜を形成する工程よりも後、
前記第１外部電極および第２外部電極を形成する工程よりも前に、
前記ＳｉＯ_２膜の外表面の少なくとも一部分に、ＴｉＯ_２膜を形成する工程を備えた、
請求項８ないし１１のいずれか１項に記載された積層セラミックコンデンサの製造方法。

【請求項13】

前記ＴｉＯ_２膜を形成する工程が、
前記ＳｉＯ_２膜の外表面に、ＴｉＯ_２膜を蒸着させ、さらに加熱する工程である、
請求項１２に記載された積層セラミックコンデンサの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、容量素子の外表面にＳｉＯ_２膜が形成された、積層セラミックコンデンサに関する。また、本発明は、本発明の積層セラミックコンデンサを製造するのに適した、積層セラミックコンデンサの製造方法に関する。

【背景技術】

【0002】

積層セラミックコンデンサが、電子機器、電気機器などに、広く使用されている。

【0003】

一般的な積層セラミックコンデンサは、複数のセラミック層と複数の第１内部電極と複数の第２内部電極とが積層された容量素子を備え、容量素子の一方の端面に第１外部電極が形成され、容量素子の他方の端面に第２外部電極が形成されている。そして、第１内部電極が、容量素子の一方の端面に引き出されて第１外部電極と電気的に接続され、第２内部電極が、容量素子の他方の端面に引き出されて第２外部電極と電気的に接続されている。

【0004】

このような構造からなる積層セラミックコンデンサにおいて、従来は、第１内部電極、第２内部電極が容量素子の側面に露出しないように、第１内部電極、第２内部電極の幅方向の寸法を、セラミック層の幅方向の寸法よりも小さくしていた。そして、第１内部電極、第２内部電極を、セラミック層の幅方向の中央に配置していた。この場合、容量素子の側面を見たとき、第１内部電極、第２内部電極は容量素子の内部に入り込んでいるため、容量素子の側面に第１内部電極、第２内部電極は露出していない。

【0005】

しかし、近時、この構造とは異なり、特許文献１（特開２０１２-１４２４５１号公報）などに開示されるように、第１内部電極、第２内部電極の幅方向の寸法を、セラミック層の幅方向の寸法と同じにした積層セラミックコンデンサも、広く使用されるようになってきている。第１内部電極、第２内部電極の幅方向の寸法を、セラミック層の幅方向の寸法と同じにして、第１内部電極、第２内部電極の面積を大きくすれば、積層セラミックコンデンサの静電容量を大きくすることができるからである。

【0006】

しかしながら、第１内部電極、第２内部電極の幅方向の寸法を、セラミック層の幅方向の寸法と同じにすると、第１内部電極、第２内部電極が容量素子の側面に露出してしまう。そこで、特許文献１の積層セラミックコンデンサでは、容量素子の側面に、容量素子に積層したセラミック層とは別のセラミック層を設け、そのセラミック層によって、容量素子の側面に露出した第１内部電極、第２内部電極を覆っている。なお、以下において、容量素子の側面に設けられるセラミック層を、サイドギャップ・セラミック層と呼ぶ場合がある。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１２-１４２４５１号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

特許文献１の積層セラミックコンデンサには、サイドギャップ・セラミック層を形成する工程が煩雑であり、生産性が高くないという問題があった。特許文献１の積層セラミックコンデンサは、たとえば、次の工程を経て製造される。

【0009】

まず、多数の積層セラミックコンデンサを一括して製造するために、複数のマザーセラミックグリーンシートを作成する。次に、マザーセラミックグリーンシートの主面に、第１内部電極、または、第２内部電極を形成するための導電性ペーストを、所望の形状に塗布する。次に、第１内部電極を形成するための導電性ペーストが塗布されたマザーグリーンシート、および、第２内部電極を形成するための導電性ペーストが塗布されたマザーグリーンシートを、たとえば交互に積層し、加圧（加圧および加熱）して一体化させて、未焼成のマザー容量素子を作製する。次に、未焼成のマザー容量素子を、個片化された未焼成の容量素子にカットする。この段階では、未焼成の容量素子の側面に、第１内部電極を形成するための導電性ペーストの層、および、第２内部電極を形成するための導電性ペーストの層が露出している。

【0010】

次に、未焼成の容量素子の側面に、サイドギャップ・セラミック層を形成するためのセラミックペーストを塗布する、または、サイドギャップ・セラミック層を形成するためのセラミックグリーンシートを貼着する。この結果、未焼成の容量素子の側面に露出した、第１内部電極を形成するための導電性ペーストの層、および、第２内部電極を形成するための導電性ペーストの層が、塗布されたセラミックペースト、または、貼着されたセラミックグリーンシートによって覆われる。

【0011】

次に、側面に、セラミックペーストを塗布された、または、セラミックグリーンシートが貼着された、未焼成の容量素子を、所望のプロファイルで焼成する。この結果、未焼成の容量素子は、焼成された容量素子となり、側面に塗布されたセラミックペースト、または、側面に貼着されたセラミックグリーンシートは、サイドギャップ・セラミック層になる。なお、焼成された容量素子の内部には、第１内部電極、および、第２内部電極が形成されている。

【0012】

最後に、焼成された容量素子に、第１外部電極、および、第２外部電極を形成することにより、特許文献１の積層セラミックコンデンサが完成する。

【0013】

以上の工程を含む特許文献１の積層セラミックコンデンサにおいては、未焼成の容量素子の側面に、サイドギャップ・セラミック層を形成するためのセラミックペーストを塗布する、または、サイドギャップ・セラミック層を形成するためのセラミックグリーンシートを貼着する工程が、極めて煩雑である。すなわち、個片化された、１個、１個の極めて小さい未焼成の容量素子の側面に、セラミックペーストを塗布するか、または、セラミックグリーンシートを貼着しなければならず、困難で、時間を要する工程となっていた。そして、積層セラミックコンデンサの生産性を低下させる要因となっていた。

【0014】

そこで、本発明は、第１内部電極、第２内部電極の幅方向の寸法を、セラミック層の幅方向の寸法と同じにしているにもかかわらず、製造が容易で、生産性が高い積層セラミックコンデンサを提供することを目的とする。

【課題を解決するための手段】

【0015】

上述した従来の問題を解決するために、本発明の一実施態様にかかる積層セラミックコンデンサは、積層された複数のセラミック層と複数の第１内部電極と複数の第２内部電極とを有し、高さ方向において相互に対向する第１主面および第２主面と、高さ方向に直交する長さ方向において相互に対向する第１端面および第２端面と、高さ方向および長さ方向に直交する幅方向において相互に対向する第１側面および第２側面とを有する容量素子を備え、第１内部電極は、幅方向において相互に対向する２つの端部と長さ方向において相互に対向する２つの端部とを有する矩形であり、幅方向に対向する端部の一方が第１側面に露出し、幅方向に対向する端部の他方が第２側面に露出し、長さ方向に対向する端部の一方が第１端面に引き出され、第２内部電極は、幅方向において相互に対向する２つの端部と長さ方向において相互に対向する２つの端部とを有する矩形であり、幅方向に対向する端部の一方が第１側面に露出し、幅方向に対向する端部の他方が第２側面に露出し、長さ方向に対向する端部の一方が第２端面に引き出され、第１側面の少なくとも一部分、第２側面の少なくとも一部分、第１端面の一部分、第２端面の一部分に、それぞれ、ＳｉＯ_２膜が形成され、第１側面に形成されたＳｉＯ_２膜が、第１側面に露出した第１内部電極および第２内部電極を覆い、第２側面に形成されたＳｉＯ_２膜が、第２側面に露出した第１内部電極および第２内部電極を覆い、少なくとも、第１端面のＳｉＯ_２膜が形成されていない外表面、および、第１端面に形成されたＳｉＯ_２膜の外表面に、第１外部電極が形成され、少なくとも、第２端面のＳｉＯ_２膜が形成されていない外表面、および、第２端面に形成されたＳｉＯ_２膜の外表面に、第２外部電極が形成され、第１端面に引き出された第１内部電極と、第１外部電極とが、電気的に接続され、第２端面に引き出された第２内部電極と、第２外部電極とが、電気的に接続されたものとする。

【0016】

また、本発明の一実施態様にかかる積層セラミックコンデンサの製造方法は、積層された複数のセラミック層と複数の第１内部電極と複数の第２内部電極とを有し、高さ方向において相互に対向する第１主面および第２主面と、高さ方向に直交する長さ方向において相互に対向する第１端面および第２端面と、高さ方向および長さ方向に直交する幅方向において相互に対向する第１側面および第２側面とを有する容量素子を作製する工程と、容量素子の外表面の所望の部分に、テトラエトキシシランを含んだ溶液を塗布する工程と、テトラエトキシシランを加水分解し、容量素子の外表面の所望の部分にＳｉＯ_２膜を形成する工程と、第１外部電極および第２外部電極を形成する工程と、を備えたものとする。

【発明の効果】

【0017】

本発明の積層セラミックコンデンサは、第１内部電極、第２内部電極の幅方向の寸法を、セラミック層の幅方向の寸法と同じにしているにもかかわらず、製造が容易で、生産性が高い。

【0018】

また、本発明の積層セラミックコンデンサは、容量素子の第１側面および第２側面において、ＳｉＯ_２膜が第１内部電極、第２内部電極を覆っているため、第１内部電極、第２内部電極が外表面に露出していない。

【0019】

また、本発明の積層セラミックコンデンサは、ＳｉＯ_２膜によって、容量素子の第１側面、第２側面、第１端面、第２端面から容量素子の内部への水分の浸入が抑制されている。

【0020】

本発明の積層セラミックコンデンサの製造方法によれば、本発明の積層セラミックコンデンサを、容易に、かつ、高い生産性で製造することができる。

【図面の簡単な説明】

【0021】

【図1】第１実施形態にかかる積層セラミックコンデンサ１００の斜視図である。

【図2】図２（Ａ）、（Ｂ）は、それぞれ、積層セラミックコンデンサ１００の分解斜視図である。

【図3】図３（Ａ）、（Ｂ）は、それぞれ、積層セラミックコンデンサ１００の分解正面図である。

【図4】積層セラミックコンデンサ１００の断面図である。

【図5】積層セラミックコンデンサ１００の要部断面図である。

【図6】図６（Ａ）、（Ｂ）は、それぞれ、積層セラミックコンデンサ１００の製造方法の一例において実施する工程を示す説明図である。

【図7】図７（Ｃ）、（Ｄ）は、図６（Ｂ）の続きであり、それぞれ、積層セラミックコンデンサ１００の製造方法の一例において実施する工程を示す説明図である。

【図8】図８（Ａ）～（Ｃ）は、それぞれ、積層セラミックコンデンサ１００の製造方法の一例において、容量素子１の外表面にテトラエトキシシランを塗布する工程を示す説明図である。

【図9】第２実施形態にかかる積層セラミックコンデンサ２００の断面図である。

【発明を実施するための形態】

【0022】

以下、図面とともに、本発明を実施するための形態について説明する。

【0023】

なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。

【0024】

［第１実施形態］
図１、図２（Ａ）、（Ｂ）、図３（Ａ）、（Ｂ）、図４、図５に、第１実施形態にかかる積層セラミックコンデンサ１００を示す。なお、図中に、積層セラミックコンデンサ１００の高さ方向Ｔ、長さ方向Ｌ、幅方向Ｗを示しており、以下の説明において、これらの方向に言及する場合がある。本実施形態においては、後述する容量素子１におけるセラミック層１ａの積層方向を、高さ方向Ｔとしている。

【0025】

図１は、積層セラミックコンデンサ１００の斜視図である。図２（Ａ）は、分解斜視図であり、積層セラミックコンデンサ１００から、後述する第１外部電極５、第２外部電極６を省略した状態を示している。図２（Ｂ）も、分解斜視図であり、積層セラミックコンデンサ１００から、第１外部電極５、第２外部電極６、後述するＳｉＯ_２膜４を省略した状態を示している。図３（Ａ）は、分解正面図であり、積層セラミックコンデンサ１００から、第１外部電極５、第２外部電極６を省略し、後述する容量素子１の第１端面１Ｃを示している。図３（Ｂ）も、分解正面図であり、積層セラミックコンデンサ１００から、第１外部電極５、第２外部電極６、ＳｉＯ_２膜４を省略し、容量素子１の第１端面１Ｃを示している。図４は、積層セラミックコンデンサ１００の断面図であり、図１に一点鎖線矢印で示したＸ-Ｘ部分を示している。図５は、積層セラミックコンデンサ１００の要部断面図である。

【0026】

積層セラミックコンデンサ１００は、図２（Ｂ）などから分かるように、複数のセラミック層１ａと、複数の第１内部電極２と、複数の第２内部電極３とが積層された、容量素子１を備えている。

【0027】

セラミック層１ａの層数、第１内部電極２の層数、第２内部電極３の層数は、それぞれ、任意である。第１内部電極２および第２内部電極３は、それぞれ、セラミック層１ａどうしの層間に積層される。原則として、第１内部電極２と第２内部電極３とは交互に積層されるが、例外があってもよい。また、第１内部電極２および第２内部電極３のいずれもが積層されない、セラミック層１ａどうしの層間があってもよい。

【0028】

容量素子１は、高さ方向Ｔにおいて相互に対向する第１主面１Ａおよび第２主面１Ｂと、高さ方向Ｔに直交する長さ方向Ｌにおいて相互に対向する第１端面１Ｃおよび第２端面１Ｄと、高さ方向Ｔおよび長さ方向Ｌに直交する幅方向Ｗにおいて相互に対向する第１側面１Ｅおよび第２側面１Ｆと、を有している。

【0029】

図２（Ｂ）に示すように、第１内部電極２は、幅方向Ｗにおいて相互に対向する２つの端部と長さ方向Ｌにおいて相互に対向する２つの端部とを有する矩形であり、幅方向Ｗに対向する端部の一方が第１側面１Ｅに露出し、幅方向Ｗに対向する端部の他方が第２側面１Ｆに露出し、長さ方向Ｌに対向する端部の一方が第１端面１Ｃに引き出されている。

【0030】

第２内部電極３は、幅方向Ｗにおいて相互に対向する２つの端部と長さ方向Ｌにおいて相互に対向する２つの端部とを有する矩形であり、幅方向Ｗに対向する端部の一方が第１側面１Ｅに露出し、幅方向Ｗに対向する端部の他方が第２側面１Ｆに露出し、長さ方向Ｌに対向する端部の一方が第２端面１Ｄに引き出されている。

【0031】

第１内部電極２の幅方向Ｗの寸法、第２内部電極３の幅方向Ｗの寸法は、それぞれ、セラミック層１ａの幅方向Ｗの寸法と同じである。第１内部電極２の長さＬ方向の寸法、第２内部電極３の長さＬ方向の寸法は、それぞれ、セラミック層１ａの長さＬ方向の寸法よりも小さい。

【0032】

容量素子１（セラミック層１ａ）の材質は任意であり、たとえば、ＢａＴｉＯ_３を主成分とする誘電体セラミックを使用することができる。ただし、ＢａＴｉＯ_３に代えて、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３など、他の材質を主成分とする誘電体セラミックを使用してもよい。セラミック層１ａの厚さ寸法は任意であるが、たとえば、０．１～１．０μｍである。

【0033】

第１内部電極２、第２内部電極３の主成分は任意であり、たとえば、Ｎｉを使用することができる。ただし、Ｎｉに代えて、Ｐｄ、Ａｇ、Ｃｕなど、他の金属を使用してもよい。また、ＮｉやＰｄ、Ａｇ、Ｃｕなどは、他の金属との合金であってもよい。第１内部電極２、第２内部電極３の厚さ寸法は任意であるが、たとえば、０．１～１．０μｍである。

【0034】

図２（Ａ）などから分かるように、容量素子１の外表面に、ＳｉＯ_２膜４が形成されている。本実施形態においては、ＳｉＯ_２膜４は、容量素子１の第１主面１Ａの全面、第２主面１Ｂの全面、第１側面１Ｅの全面、第２側面１Ｆの全面、第１端面１Ｃの一部分、第２端面１Ｄの一部分に形成されている。

【0035】

容量素子１の第１側面１Ｅ、第２側面１Ｆに形成されたＳｉＯ_２膜４は、それぞれ、第１内部電極２および第２内部電極３を覆い、第１内部電極２および第２内部電極３が外表面に露出しないようにするために設けられている。また、容量素子１の第１側面１Ｅ、第２側面１Ｆに形成されたＳｉＯ_２膜４は、それぞれ、容量素子１の第１側面１Ｅ、第２側面１Ｆから、容量素子１の内部に、水分が浸入することを抑制するために設けられている。本実施形態おいては、容量素子１の第１側面１Ｅの全面および第２側面１Ｆの全面にＳｉＯ_２膜４が形成されているが、上記の機能を果たすのであれば、部分的に形成されたものであってもよい。

【0036】

容量素子１の第１端面１Ｃ、第２端面Ｄに形成されたＳｉＯ_２膜４は、それぞれ、容量素子１の第１端面１Ｃ、第２端面Ｄから、容量素子１の内部に、水分が浸入することを抑制するために設けられている。しかしながら、第１端面１Ｃにおいては、第１内部電極２と、後述する第１外部電極５との電気的接続をはかり、第２端面１Ｄにおいては、第２内部電極３と、後述する第２外部電極６との電気的接続をはかる必要がある。そこで、ＳｉＯ_２膜４は、これらの電気的接続を阻害しないように、容量素子１の第１端面１Ｃの一部分、第２端面１Ｄの一部分に形成されている。

【0037】

図２（Ａ）、図３（Ａ）に示すように、本実施形態においては、ＳｉＯ_２膜４は、容量素子１の第１端面１Ｃに、環状に形成されている。図示はしていないが、ＳｉＯ_２膜４は、容量素子１の第２端面１Ｄにも、同様に環状に形成されている。すなわち、第１端面１Ｃ、第２端面１Ｄに形成されたＳｉＯ_２膜４は、中央部分にＳｉＯ_２膜４の非形成部４Ｎを備えている。本実施形態においては、非形成部４Ｎは四角形であるが、この形状は任意であり、円形や、楕円形や、四角形以外の多角形などであってもよい。

【0038】

本実施形態においては、上述したとおり、容量素子１の第１主面１Ａの全面および第２主面１Ｂの全面にも、ＳｉＯ_２膜４が形成されている。これは、第１側面１Ｅ、第２側面１Ｆ、第１端面１Ｃ、第２端面１Ｄに加えて、第１主面１Ａおよび第２主面１Ｂにも一体的にＳｉＯ_２膜４を形成し、ＳｉＯ_２膜４を容量素子１に強力に接合させるために設けられたものである。また、第１主面１Ａおよび第２主面１Ｂに形成されたＳｉＯ_２膜４は、容量素子１の内部に水分が浸入することを抑制する機能も果たしている。なお、第１主面１Ａおよび第２主面１Ｂに形成されたＳｉＯ_２膜４は、本発明において必須の構成ではなく、省略することもできる。また、第１主面１Ａおよび第２主面１Ｂに形成されたＳｉＯ_２膜４は、全面ではなく、一部分に形成されたものであってもよい。

【0039】

ＳｉＯ_２膜４の厚さ寸法は任意であるが、強度を維持でき、かつ、耐湿性を維持できるならば、出来るだけ小さい方が好ましい。この観点からは、ＳｉＯ_２膜４の各形成ヵ所における最大厚さ寸法は、１μｍ以上、５μｍ以下であることが好ましい。１μｍ未満であると、強度、または／および、耐湿性が低下するからである。５μｍを超えると、必要以上に大きいからである。

【0040】

なお、従来の第１内部電極、第２内部電極の幅方向の寸法と、セラミック層の幅方向の寸法とが同じ大きさの積層セラミックコンデンサにおいて、容量素子の側面に形成されるサイドギャップ・セラミック層の厚さ寸法は、たとえば、１５μｍ～２０μｍ程度であった。したがって、本発明のように、容量素子１の第１側面１Ｅ、第２側面１Ｆに、サイドギャップ・セラミック層に代えて、ＳｉＯ_２膜４を形成すれば、積層セラミックコンデンサの幅方向Ｗの寸法を小さくすることができる。あるいは、積層セラミックコンデンサの幅方向Ｗの寸法が一定であれば、第１内部電極２の幅方向Ｗの寸法、第２内部電極の幅方向Ｗの寸法、セラミック層１ａの幅方向Ｗの寸法を、それぞれ、大きくすることができるため、静電容量を大きくすることができる。

【0041】

図１、図４などに示すように、容量素子１の第１端面１ＣのＳｉＯ_２膜４が形成されていない外表面、および、第１端面１Ｃに形成されたＳｉＯ_２膜の外表面に、第１外部電極５が形成されている。同様に、容量素子１の第２端面１ＤのＳｉＯ_２膜４が形成されていない外表面、および、第２端面１Ｄに形成されたＳｉＯ_２膜４の外表面に、第２外部電極６が形成されている。

【0042】

本実施形態においては、第１外部電極５は、キャップ状に形成されており、第１端面１Ｃから、第１主面１Ａ、第２主面１Ｂ、第１側面１Ｅ、第２側面１Ｆにそれぞれ形成されたＳｉＯ_２膜４上に、延出して形成されている。同様に、第２外部電極６も、キャップ状に形成されており、第２端面１Ｄから、第１主面１Ａ、第２主面１Ｂ、第１側面１Ｅ、第２側面１Ｆにそれぞれ形成されたＳｉＯ_２膜４上に、延出して形成されている。

【0043】

容量素子１の第１端面１Ｃに引き出された第１内部電極２と、第１外部電極５とが電気的に接続されている。容量素子１の第２端面１Ｄに引き出された第２内部電極３と、第２外部電極６とが電気的に接続されている。

【0044】

第１外部電極５と第２外部電極６とは、同じ材質（主成分）を使って、同じ構造に形成されている。第１外部電極５、第２外部電極６の材質、構造は任意であるが、本実施形態においては、下地外部電極層７と、第１めっき層８と、第２めっき層９との３層構造に形成されている。

【0045】

本実施形態においては、下地外部電極層７の主成分に、Ｃｕおよびガラスを使用した。ただし、Ｃｕに代えて、Ａｇ、Ｎｉなど、他の金属を使用してもよい。また、ＣｕやＡｇ、Ｎｉなどは、他の金属との合金であってもよい。なお、下地外部電極層７は、ガラスが含まれていないものであってもよい。下地外部電極層７の厚さ寸法は任意であるが、たとえば、２μｍ～１００μｍである

【0046】

本実施形態においては、第１めっき層８をＮｉめっき層、第２めっき層９をＳｎめっき層とした。第１めっき層８、第２めっき層９の厚さ寸法は任意であるが、たとえば、０．１μｍ～５．０μｍである。

【0047】

本実施形態にかかる積層セラミックコンデンサ１００は、容量素子１の第１側面１Ｅおよび第２側面１Ｆにおいて、ＳｉＯ_２膜４が第１内部電極２、第２内部電極３を覆っているため、第１内部電極２、第２内部電極３が外表面に露出していない。

【0048】

また、本実施形態にかかる積層セラミックコンデンサ１００は、ＳｉＯ_２膜４によって、容量素子１の第１主面１Ａ、第２主面１Ｂ、第１側面１Ｅ、第２側面Ｆ、第１端面Ｃ、第２端面Ｄから、容量素子１の内部への水分の浸入が抑制されている。

【0049】

（積層セラミックコンデンサ１００の製造方法の一例）
第１実施形態にかかる積層セラミックコンデンサ１００は、たとえば、図６（Ａ）～図７（Ｄ）に示す方法で製造することができる。

【0050】

（１）容量素子１の作製
図６（Ａ）に示す容量素子１を作製する。容量素子１は、たとえば、次の方法で作製することができる。

【0051】

図示しないが、まず、誘電体セラミックスの粉末、バインダ樹脂、溶剤などを用意し、これらを湿式混合してセラミックスラリーを作製する。

【0052】

次に、キャリアフィルム上に、セラミックスラリーをダイコータ、グラビアコーター、マイクログラビアコーターなどを用いてシート状に塗布し、乾燥させて、マザーセラミックグリーンシートを作製する。マザーセラミックグリーンシートは、多数の積層セラミックコンデンサを一括して製造するために、セラミック層１ａ用のセラミックグリンシートを、平面方向に、多数、含んだセラミックグリーンシートである。

【0053】

次に、所定のマザーセラミックグリーンシートの主面に、第１内部電極２を形成するために、予め用意した導電性ペーストを所望のパターン形状に印刷する。また、別の所定のマザーセラミックグリーンシートの主面に、第２内部電極３を形成するために、予め用意した導電性ペーストを所望のパターン形状に印刷する。なお、容量素子１において、上下に積層される保護層用のセラミック層１ａを作製するためのマザーセラミックグリーンシートには、導電性ペーストは印刷しない。

【0054】

次に、マザーセラミックグリーンシートを所定の順番に積層し、加熱圧着して一体化させ、未焼成のマザー容量素子を作製する。

【0055】

次に、未焼成のマザー容量素子を、個片化した複数の未焼成の容量素子にカットする。

【0056】

次に、未焼成の容量素子にバレル研磨をおこなう。このバレル研磨は、未焼成の容量素子の稜線に丸みを与え、未焼成の容量素子どうしが衝突しても、相互に傷まないようにするためにおこなうものである。このとき、未焼成の容量素子の端面を見ると、端面の中央領域の高さが、端面の外側領域の高さよりも、高くなる。

【0057】

次に、未焼成の容量素子を、所望のプロファイルで焼成する。この結果、未焼成の容量素子は、複数のセラミック層１ａと複数の第１内部電極２と複数の第２内部電極３とが積層された容量素子１になる。容量素子１の第１側面１Ｅ、第２側面１Ｆには、第１内部電極２と第２内部電極３とが露出している。

【0058】

（２）（任意の工程）容量素子１へのバレル研磨
次に、必要があれば、焼成後の容量素子１にバレル研磨をおこなう。バレル研磨後に、容量素子１の第１端面１Ｃ、第２端面１Ｄを見ると、中央領域の高さが、外側領域の高さよりも、さらに高くなっている。

【0059】

（３）容量素子１の外表面へのテトラエトキシシラン（ＴＥＯＳ）の塗布
次に、図６（Ｂ）に示すように、容量素子１の第１主面１Ａの全面、第２主面１Ｂの全面、第１側面１Ｅの全面、第２側面１Ｆの全面、第１端面１Ｃの一部分、第２端面１Ｄの一部分に、それぞれ、テトラエトキシシラン（tetraethoxysilane；ＴＥＯＳ）１４を塗布する。テトラエトキシシラン１４は、たとえば、図８（Ａ）～（Ｃ）に示す方法で、容量素子１の外表面に塗布することができる。

【0060】

まず、図８（Ａ）に示すように、複数の容量素子１を、１対の治具１５ａ、１５ｂの間に保持する。より具体的には、容量素子１の第１端面１Ｃ、第２端面１Ｄを、治具１５ａ、１５ｂに当接させて保持する。治具１５ａ、１５ｂの詳細については任意であるが、容量素子１に当接する表面に、粘着性を有していることが好ましい。治具１５ａ、１５ｂは、たとえば、金属板の表面に粘着層を形成したものからなる。あるいは、治具１５ａ、１５ｂは、たとえば、表面に粘着性を有する、ある程度の硬度を備えた板状のゴムからなる。あるいは、治具１５ａ、１５ｂは、たとえば、表面に粘着性を有する、ある程度の硬度を備えた粘着シートであってもよい。

【0061】

複数の容量素子１の治具１５ａ、１５ｂによる保持は、たとえば、次の方法でおこなうことができる。まず、主面に複数の収納部が形成されたプレート（図示せず）を用意する。次に、複数の収納部に、それぞれ、容量素子１を収納する。このとき、収納部の底に、容量素子１の第１端面１Ｃまたは第２端面１Ｄが当接するようにする。次に、収納部に収容した複数の容量素子１の、収納部から露出している第１端面１Ｃまたは第２端面１Ｄに、治具１５ａを取り付ける（治具１５ａの表面の粘着性により両者は相互に付着する）。次に、治具１５ａに取り付けられた複数の容量素子１を、プレートから取り出す。次に、複数の容量素子１の治具１５ａに取り付けられていない第１端面１Ｃまたは第２端面１Ｄに、治具１５ｂを取り付ける。以上により、複数の容量素子１を、１対の治具１５ａ、１５ｂの間に保持することができる。

【0062】

なお、上述したとおり、容量素子１を作製した時の未焼成の容量素子へのバレル研磨、および／または、容量素子１を作製した後の容量素子１へのバレル研磨により、容量素子１の第１端面１Ｃ、第２端面１Ｄは、中央領域の高さが、外側領域の高さよりも、高くなっている。したがって、容量素子１の第１端面１Ｃ、第２端面１Ｄは、中央領域において治具１５ａ、１５ｂに付着され、外側領域は治具１５ａ、１５ｂに付着されず、隙間が空いている。

【0063】

次に、図８（Ｂ）に示すように、テトラエトキシシラン１４を用意し、浴１６に収容する。テトラエトキシシラン１４は、単独で用意されていてもよい。あるいは、テトラエトキシシラン１４は、他の液体と混合された状態で用意されてもよい。たとえば、テトラエトキシシラン１４は、エトキシ基の一部をメチル基で置換したメチルトリエトキシラン（ＭＴＥＳ）などと混合された状態で用意されてもよい。

【0064】

続いて、同じく図８（Ｂ）に示すように、浴１６に収容されたテトラエトキシシラン１４に、治具１５ａ、１５ｂの間に保持された複数の容量素子１を浸漬する。

【0065】

次に、浴１６に収容されたテトラエトキシシラン１４から、治具１５ａ、１５ｂの間に保持された複数の容量素子１を取り出す。続いて、図８（Ｃ）に示すように、治具１５ａ、１５ｂから容量素子１を取り外す。

【0066】

この結果、図６（Ｂ）に示すように、容量素子１の第１主面１Ａの全面、第２主面１Ｂの全面、第１側面１Ｅの全面、第２側面１Ｆの全面、第１端面１Ｃの一部分、第２端面１Ｄの一部分に、テトラエトキシシラン１４が塗布される。なお、容量素子１の第１端面１Ｃ、第２端面１Ｄにおいては、治具１５ａ、１５ｂとの間に隙間が空いていた外側領域にのみ、環状に、テトラエトキシシラン１４が塗布される。

【0067】

このことから分かるように、治具１５ａ、１５ｂの間に容量素子１を保持させることにより、容量素子１は、テトラエトキシシラン１４を塗布する部分が外部に露出し、テトラエトキシシラン１４を塗布しない部分が、治具１５ａ、１５ｂによって塞がれたことになる。すなわち、治具１５ａ、１５ｂは、容量素子１を、浴１６に収容されたテトラエトキシシラン１４に浸漬するときのマスキングとして機能したことになる。

【0068】

（４）ＳｉＯ_２膜４の形成（テトラエトキシシラン（ＴＥＯＳ）の加水分解）
次に、図７（Ａ）に示すように、容量素子１の外表面に塗布されたテトラエトキシシランを加水分解し、容量素子１の第１主面１Ａの全面、第２主面１Ｂの全面、第１側面１Ｅの全面、第２側面１Ｆの全面、第１端面１Ｃの一部分、第２端面１Ｄの一部分に、ＳｉＯ_２膜４を形成する。加水分解の条件は任意であるが、本実施形態においては、テトラエトキシシランが塗布された容量素子１を、温度６０℃以上、湿度９０％以上の環境下に、６０分間、放置した。この結果、容量素子１に塗布されたテトラエトキシシランは、エタノールと、ＳｉＯ_２とに分解し、容量素子１の第１主面１Ａの全面、第２主面１Ｂの全面、第１側面１Ｅの全面、第２側面１Ｆの全面、第１端面１Ｃの一部分、第２端面１Ｄの一部分に、ＳｉＯ_２膜４が形成された。

【0069】

（５）第１外部電極５、第２外部電極６の形成
次に、図７（Ｂ）に示すように、容量素子１の一方の端部に第１外部電極５を形成し、他方の端部に第２外部電極６を形成する。本実施形態においては、まず、容量素子１の両端部に、それぞれ、Ｃｕを主成分とする導電性ペーストを塗布し、焼き付けて、下地外部電極層７を形成する。次に、下地外部電極層７上に、第１めっき層８としてＮｉめっき層を形成する。次に、第１めっき層８上に、第２めっき層９としてＳｎめっき層を形成する。以上により、第１実施形態にかかる積層セラミックコンデンサ１００が完成する。

【0070】

本実施形態の積層セラミックコンデンサ１００の製造方法によれば、積層セラミックコンデンサ１００が、第１内部電極２、第２内部電極３の幅方向Ｗの寸法と、セラミック層１ａの幅方向Ｗの寸法とが同じであるにもかかわらず、積層セラミックコンデンサ１００を、容易、かつ、高い生産性で製造することができる。これは、従来の容量素子の側面にサイドギャップ・セラミック層を形成する方法に比べて、本実施形態の積層セラミックコンデンサ１００の製造方法では、容量素子１の第１側面１Ｅ、第２側面１Ｆに、極めて容易に、ＳｉＯ_２膜４を形成することができるからである。本実施形態の積層セラミックコンデンサ１００の製造方法によれば、多数の容量素子１の第１側面１Ｅ、第２側面１Ｆに、一括してＳｉＯ_２膜４を形成することができる

【0071】

［第２実施形態］
図９に、第２実施形態にかかる積層セラミックコンデンサ２００を示す。なお、図９は、積層セラミックコンデンサ２００の断面図である。

【0072】

第２実施形態にかかる積層セラミックコンデンサ２００は、上述した第１実施形態の積層セラミックコンデンサ１００の構成に、新たな構成を追加した。具体的には、積層セラミックコンデンサ１００では、容量素子１の第１主面１Ａの全面、第２主面１Ｂの全面、第１側面１Ｅの全面、第２側面１Ｆの全面、第１端面１Ｃの一部分、第２端面１Ｄの一部分に、ＳｉＯ_２膜４を形成した。積層セラミックコンデンサ２００では、このＳｉＯ_２膜４上に、さらに、ＴｉＯ_２膜２４を形成した。なお、本実施形態においては、ＳｉＯ_２膜４上の全面にＴｉＯ_２膜２４を形成したが、ＴｉＯ_２膜２４はＳｉＯ_２膜４上の全面に形成する必要はなく、少なくとも一部分に形成すればよい。

【0073】

ＳｉＯ_２膜４上へのＴｉＯ_２膜２４の形成は、たとえば、次の方法でおこなうことができる。まず、上述した積層セラミックコンデンサ１００の製造方法により、容量素子１の第１主面１Ａの全面、第２主面１Ｂの全面、第１側面１Ｅの全面、第２側面１Ｆの全面、第１端面１Ｃの一部分、第２端面１Ｄの一部分に、ＳｉＯ_２膜４を形成する。次に、再び、治具１５ａ、１５ｂを用意し、ＳｉＯ_２膜４が形成された複数の容量素子１を、治具１５ａ、１５ｂの間に保持する。次に、治具１５ａ、１５ｂの間に保持された容量素子１のＳｉＯ_２膜４上に、ＴｉＯ_２膜を蒸着させる。そして最後に、治具１５ａ、１５ｂの間に保持された容量素子１を加熱し、蒸着させたＴｉＯ_２膜を定着させて、ＳｉＯ_２膜４上へＴｉＯ_２膜２４を形成する。

【0074】

ＳｉＯ_２膜４は、耐湿性は高いが、溶剤や、めっき液による腐食には弱い場合がある。積層セラミックコンデンサ２００は、溶剤や、めっき液による容量素子１（第１内部電極２、第２内部電極３を含む）の腐食を、ＴｉＯ_２膜２４によって抑制することができる。

【0075】

以上、実施形態にかかる積層セラミックコンデンサ１００、２００について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って種々の変更をなすことができる。

【0076】

たとえば、積層セラミックコンデンサ１００、２００では、容量素子１の第１端面１Ｃ、第２端面１Ｄに、環状に形成されたＳｉＯ_２膜４の非形成部４Ｎの形状が四角形であったが、非形成部４Ｎの形状は任意であり、円形や、楕円形や、四角形以外の多角形などであってもよい。

【0077】

また、積層セラミックコンデンサ１００、２００では、容量素子１の第１主面１Ａおよび第２主面１ＢにもＳｉＯ_２膜４を形成したが、これらのＳｉＯ_２膜４は省略してもよい。

【0078】

また、積層セラミックコンデンサ１００、２００では、容量素子１の第１側面１Ｅの全面および第２側面１Ｆの全面にＳｉＯ_２膜４を形成したが、これらのＳｉＯ_２膜４は、第１内部電極２および第２内部電極３を覆うことができるものであれば、部分的に形成されたものであってもよい。

【0079】

本願発明の一実施態様にかかる積層セラミックコンデンサは、「課題を解決するための手段」の欄に記載したとおりである。

【0080】

この積層セラミックコンデンサにおいて、ＳｉＯ_２膜が、第１側面の全面、および、第２側面の全面に形成されることも好ましい。この場合には、容量素子の第１側面、第２側面から、容量素子の内部に、水分が浸入することを、より確実に抑制することができる。

【0081】

ＳｉＯ_２膜が、容量素子の第１主面の全面、および、第２主面の全面に形成されることも好ましい。この場合には、ＳｉＯ_２膜４で容量素子１を包み込むことができ、ＳｉＯ_２膜４が容量素子１に強力に接合される。

【0082】

第１外部電極、および、第２外部電極を取り除き、容量素子の第１端面、または／および、第２端面を見たとき、ＳｉＯ_２膜が、第１端面、または／および、第２端面に、環状に形成されることも好ましい。この場合には、第１内部電極と第１外部電極との電気的接合、および、第２内部電極と第２外部電極との電気的接合の劣化を抑制しつつ、容量素子の第１端面、第２端面から、容量素子の内部に、水分が浸入することを抑制することができる。

【0083】

容量素子の第１側面に形成されたＳｉＯ_２膜、および、第２側面に形成されたＳｉＯ_２膜の最大厚さ寸法が、１μｍ以上、５μｍ以下であることも好ましい。１μｍ未満であると、ＳｉＯ_２膜の強度や、耐湿性が低下するからである。５μｍを超えると、必要以上に大きくなってしまうからである。

【0084】

ＳｉＯ_２膜の外表面の少なくとも一部分に、ＴｉＯ_２膜が形成されることも好ましい。この場合には、ＴｉＯ_２膜によって、溶剤や、めっき液による容量素子（第１内部電極、第２内部電極を含む）の腐食を抑制することができる。

【0085】

第１外部電極の外表面、および、第２外部電極の外表面に、少なくとも１層のめっき層が形成されることも好ましい。たとえば、下地電極層の上に、第１めっき層としてＮｉめっき層、第２めっき層としてＳｎめっき層を形成すれば、Ｎｉめっき層によってはんだ耐熱性を向上させ、Ｓｎめっき層によってはんだ付け性を向上させることができる。

【0086】

本願発明の一実施態様にかかる積層セラミックコンデンサの製造方法は、「課題を解決するための手段」の欄に記載したとおりである。

【0087】

この積層セラミックコンデンサの製造方法において、容量素子の外表面の所望の部分にテトラエトキシシランを含んだ溶液を塗布する工程が、容量素子のＳｉＯ_２膜を形成しない部分にマスキングをしたうえで、テトラエトキシシランを含んだ溶液に容量素子を浸漬する工程であることも好ましい。この場合には、極めて効率的に、容量素子の外表面の所望の部分に、テトラエトキシシランを塗布することができる。

【0088】

容量素子を作製する工程が、未焼成の容量素子を作製する工程と、未焼成の容量素子をバレル研磨する工程と、未焼成の容量素子を焼成する工程をと、を含むことも好ましい。この場合には、容量素子の第１端面、第２端面において、中央領域の高さが、外側領域の高さよりも、高くなる。

【0089】

容量素子を作製する工程よりも後、容量素子の外表面の所望の部分にテトラエトキシシランを含んだ溶液を塗布する工程よりも前に、容量素子をバレル研磨する工程を備えることも好ましい。この場合には、容量素子の第１端面、第２端面において、中央領域の高さが、外側領域の高さよりも、さらに高くなる。

【0090】

容量素子の外表面の所望の部分にＳｉＯ_２膜を形成する工程よりも後、第１外部電極および第２外部電極を形成する工程よりも前に、ＳｉＯ_２膜の外表面の少なくとも一部分に、ＴｉＯ_２膜を形成する工程を備えることも好ましい。この場合には、ＴｉＯ_２膜によって、溶剤や、めっき液による容量素子（第１内部電極、第２内部電極を含む）の腐食を抑制することができる。なお、ＴｉＯ_２膜を形成する工程は、たとえば、ＳｉＯ_２膜の外表面に、ＴｉＯ_２膜を蒸着させ、さらに加熱する工程とすることができる。

【符号の説明】

【0091】

１・・・容量素子
１ａ・・・セラミック層
２・・・第１内部電極
３・・・第２内部電極
４・・・ＳｉＯ_２膜
５・・・第１外部電極
６・・・第２外部電極
７・・・下地外部電極層
８・・・第１めっき層
９・・・第２めっき層
１４・・・テトラエトキシシラン（ＴＥＯＳ）
１５ａ、１５ｂ・・・治具（マスキング）
１６・・・浴
２４・・・ＴｉＯ_２膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】