▶ ウェスタン デジタル テクノロジーズ インコーポレーテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023119542
(43)【公開日】2023-08-28
(54)【発明の名称】保護層を備えた半導体デバイス
(51)【国際特許分類】
H01L 25/07 20060101AFI20230821BHJP
【ＦＩ】
H01L25/08 Y
H01L25/08 E
【審査請求】有
【請求項の数】14
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022083526
(22)【出願日】2022-05-23
(31)【優先権主張番号】17/673,150
(32)【優先日】2022-02-16
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】504056130
【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド
(74)【代理人】
【識別番号】100207837
【弁理士】
【氏名又は名称】小松原 寿美
(72)【発明者】
【氏名】ジョイス・チェン
(72)【発明者】
【氏名】シーシー・リャオ
(72)【発明者】
【氏名】アンジェラ・ワン
(72)【発明者】
【氏名】ペニー・チェン
(72)【発明者】
【氏名】ティム・ホアン
(72)【発明者】
【氏名】ポー・フー
(72)【発明者】
【氏名】レオ・シェン
(72)【発明者】
【氏名】チンシアン・ホアン
(72)【発明者】
【氏名】オルガ・チェン
(57)【要約】 （修正有）
【課題】半導体ダイにおけるダイ剥離のリスクを低減する保護層を有する半導体デバイスを提供する。
【解決手段】半導体デバイス１００は、上部平面を有する第１の半導体ダイ１０４と、底部平面及び上部平面を有する第２の半導体ダイ１１０と、を含む。底部平面及び上部平面を含む保護層１０６は、第１の半導体ダイ１０４と、第２の半導体ダイ１１０と、の間に位置付けられている。上部平面及び底部平面を有する第２の接着層１０８は、保護層１０６と、第２の半導体ダイ１１０と、の間にある。第１の半導体ダイ１０４の上部平面の周囲は、第１の半導体ダイ１０４の表面の周囲を越えて延在する保護層１０６の部分を切断した後、保護層１０６の底部平面の周囲によって覆われている。保護層１０６は、第２の半導体ダイ１１０及び保護層１０６に結合された第１の半導体ダイ１０４の剥離の発生を低減する。
【選択図】図２
【解決手段】半導体デバイス１００は、上部平面を有する第１の半導体ダイ１０４と、底部平面及び上部平面を有する第２の半導体ダイ１１０と、を含む。底部平面及び上部平面を含む保護層１０６は、第１の半導体ダイ１０４と、第２の半導体ダイ１１０と、の間に位置付けられている。上部平面及び底部平面を有する第２の接着層１０８は、保護層１０６と、第２の半導体ダイ１１０と、の間にある。第１の半導体ダイ１０４の上部平面の周囲は、第１の半導体ダイ１０４の表面の周囲を越えて延在する保護層１０６の部分を切断した後、保護層１０６の底部平面の周囲によって覆われている。保護層１０６は、第２の半導体ダイ１１０及び保護層１０６に結合された第１の半導体ダイ１０４の剥離の発生を低減する。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体デバイスであって、
上部平面を有する第１の半導体ダイと、
底部平面及び上部平面を有する第２の半導体ダイと、
底部平面及び上部平面を含む保護層であって、前記保護層が、前記第１の半導体ダイと前記第２の半導体ダイとの間に位置付けられている、保護層と、
上部平面及び底部平面を有する接着層であって、前記接着層が、前記保護層と前記第２の半導体ダイとの間に位置付けられている、接着層と、を備え、
前記第１の半導体ダイの前記上部平面の周囲が、前記第１の半導体ダイの表面の前記周囲を越えて延在する前記保護層の部分を切断した後、前記保護層の前記底部平面の周囲によって覆われている、半導体デバイス。
上部平面を有する第１の半導体ダイと、
底部平面及び上部平面を有する第２の半導体ダイと、
底部平面及び上部平面を含む保護層であって、前記保護層が、前記第１の半導体ダイと前記第２の半導体ダイとの間に位置付けられている、保護層と、
上部平面及び底部平面を有する接着層であって、前記接着層が、前記保護層と前記第２の半導体ダイとの間に位置付けられている、接着層と、を備え、
前記第１の半導体ダイの前記上部平面の周囲が、前記第１の半導体ダイの表面の前記周囲を越えて延在する前記保護層の部分を切断した後、前記保護層の前記底部平面の周囲によって覆われている、半導体デバイス。
【請求項2】
前記保護層が、前記保護層の前記上部平面から前記保護層の前記底部平面まで延在する複数の開口部を含む、請求項１に記載の半導体デバイス。
【請求項3】
前記接着層の一部分が、前記保護層内の前記複数の開口部を通って延在し、その結果、前記接着層の前記一部分が前記第１の半導体ダイに接触する、請求項２に記載の半導体デバイス。
【請求項4】
前記複数の開口部が、前記保護層の周囲に近接して位置付けられている、請求項３に記載の半導体デバイス。
【請求項5】
前記保護層の周囲が、前記第１の半導体ダイの周囲と実質的に平面状である、請求項４に記載の半導体デバイス。
【請求項6】
前記保護層が、前記保護層からの前記接着層の剥離の発生を低減するように構成されている、請求項１に記載の半導体デバイス。
【請求項7】
前記接着層の前記底部平面の周囲が、前記保護層の前記上部平面の周囲に接触する、請求項１に記載の半導体デバイス。
【請求項8】
前記保護層が、ポリマー及びポリイミドのうちの１つを含む、請求項１に記載の半導体デバイス。
【請求項9】
半導体デバイスを製造する方法であって、
上部平面を有する第１の半導体ダイを提供することと、
底部平面及び上部平面を有する第２の半導体ダイを提供することと、
前記第１の半導体ダイ及び第２の半導体ダイ間に保護層を位置付けることであって、前記保護層が、上部平面、底部平面、及び前記第１の半導体ダイの前記上部平面の周囲を越えて延在する部分を有する、位置行けることと、
前記保護層と前記第２の半導体ダイとの間に接着層を位置付けることであって、前記接着層が、上部平面及び底部平面を有する、位置付けることと、
前記第１の半導体ダイの前記上部平面の前記周囲が前記保護層の周囲によって覆われるように、前記第１の半導体ダイと前記第２の半導体ダイとの間の前記保護層を切断することと、を含む、方法。
上部平面を有する第１の半導体ダイを提供することと、
底部平面及び上部平面を有する第２の半導体ダイを提供することと、
前記第１の半導体ダイ及び第２の半導体ダイ間に保護層を位置付けることであって、前記保護層が、上部平面、底部平面、及び前記第１の半導体ダイの前記上部平面の周囲を越えて延在する部分を有する、位置行けることと、
前記保護層と前記第２の半導体ダイとの間に接着層を位置付けることであって、前記接着層が、上部平面及び底部平面を有する、位置付けることと、
前記第１の半導体ダイの前記上部平面の前記周囲が前記保護層の周囲によって覆われるように、前記第１の半導体ダイと前記第２の半導体ダイとの間の前記保護層を切断することと、を含む、方法。
【請求項10】
前記保護層が、前記保護層の前記上部平面から前記保護層の前記底部平面まで延在する複数の開口部を含む、請求項９に記載の方法。
【請求項11】
前記接着層の一部分が前記第１の半導体ダイに接触するように、前記保護層の前記複数の開口部を前記接着層の前記一部分で充填することを、更に含む、請求項１０に記載の方法。
【請求項12】
前記複数の開口部が、前記保護層の周囲に近接して位置付けられている、請求項１０に記載の方法。
【請求項13】
前記保護層の前記周囲が、前記第１の半導体ダイの前記周囲と実質的に平面状である、請求項１２に記載の方法。
【請求項14】
前記保護層が、前記保護層からの前記接着層の剥離の発生を低減するように構成されている、請求項９に記載の方法。
【請求項15】
前記接着層の前記底部平面の周囲が、前記保護層の前記上部平面の周囲に接触する、請求項９に記載の方法。
【請求項16】
前記保護層が、ポリマー及びポリイミドのうちの１つを含む、請求項９に記載の方法。
【請求項17】
半導体デバイスアセンブリであって、
上部平面を有する基板と、
前記基板の前記上部平面に結合された複数の半導体デバイスであって、前記複数の半導体デバイスが、少なくとも２つの列及び１つの行を有するアレイ内に配置され、前記複数の半導体デバイスの各半導体デバイスが、
上部平面を有する第１の半導体ダイと、
底部平面及び上部平面を有する第２の半導体ダイと、
底部平面及び上部平面を含む保護層であって、前記保護層が、前記第１の半導体ダイと前記第２の半導体ダイとの間に位置付けられている、保護層と、
上部平面及び底部平面を有する接着層であって、前記接着層が、前記保護層と前記第２の半導体ダイとの間に位置付けられている、接着層と、を備える、複数の半導体デバイスと、を備え、
前記第１の半導体ダイの前記上部平面の周囲が、前記保護層の前記底部平面の周囲によって覆われており、
１つ以上の保護層が、前記第１の半導体ダイの前記上部平面の前記周囲を越えて延在する突出部を含む、半導体デバイスアセンブリ。
上部平面を有する基板と、
前記基板の前記上部平面に結合された複数の半導体デバイスであって、前記複数の半導体デバイスが、少なくとも２つの列及び１つの行を有するアレイ内に配置され、前記複数の半導体デバイスの各半導体デバイスが、
上部平面を有する第１の半導体ダイと、
底部平面及び上部平面を有する第２の半導体ダイと、
底部平面及び上部平面を含む保護層であって、前記保護層が、前記第１の半導体ダイと前記第２の半導体ダイとの間に位置付けられている、保護層と、
上部平面及び底部平面を有する接着層であって、前記接着層が、前記保護層と前記第２の半導体ダイとの間に位置付けられている、接着層と、を備える、複数の半導体デバイスと、を備え、
前記第１の半導体ダイの前記上部平面の周囲が、前記保護層の前記底部平面の周囲によって覆われており、
１つ以上の保護層が、前記第１の半導体ダイの前記上部平面の前記周囲を越えて延在する突出部を含む、半導体デバイスアセンブリ。
【請求項18】
少なくとも２つの隣接する半導体デバイスの前記保護層が、互いに一体的に形成されている、請求項１７に記載の半導体デバイスアセンブリ。
【請求項19】
前記複数の半導体デバイスの各半導体デバイスが、前記アレイの異なる列に含まれる半導体デバイス間に少なくとも１つのスクライブラインが形成されるように互いに離間されている、請求項１７に記載の半導体デバイスパッケージ。
【請求項20】
前記アレイの同じ行に配置された前記半導体デバイスの前記１つ以上の保護層に含まれる前記突出部が、前記少なくとも１つのスクライブラインを横切って延在する、請求項１９に記載の半導体デバイスパッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して、半導体デバイスに関し、より具体的には、ダイ剥離の発生を低減するように構成された保護層を有する半導体デバイスに関する。
【背景技術】
【0002】
半導体デバイスは、多くの場合、１つ以上の接着層を介して互いに結合された複数の半導体ダイを含む。半導体ダイ及び接着層は、重なり合って積層され得、保護層は、多くの場合、ダイ表面上の任意の電気インターフェース及び／又は金属層を保護するために、半導体ダイのうちの少なくとも１つの表面上に提供される。従来の半導体デバイスでは、保護層は、ダイの上面と接着層との間に提供される。保護層は、多くの場合、接着層が接着し得る表面積の不足及び／又は成形化合物が流入する場合がある保護層によって引き起こされるギャップに起因するダイ剥離のリスクを高める。したがって、半導体ダイにおけるダイ剥離のリスクを低減する保護層を提供する必要がある。
【発明の概要】
【0003】
一実施形態では、上部平面を有する第１の半導体ダイと、底部平面及び上部平面を有する第２の半導体ダイと、底部平面及び上部平面を含む保護層であって、保護層は、第１の半導体ダイと第２の半導体ダイとの間に位置付けられている、保護層と、上部平面及び底部平面を有する接着層であって、接着層は、保護層と第２の半導体ダイとの間に位置付けられている、接着層と、を含む、半導体デバイスがある。第１の半導体ダイの上部平面の周囲は、第１の半導体ダイの表面の周囲を越えて延在する保護層の部分を切断した後、保護層の底部平面の周囲によって覆われている。
【0004】
いくつかの実施形態では、保護層は、保護層の上部平面から保護層の底部平面まで延在する複数の開口部を含む。いくつかの実施形態では、接着層の一部分は、保護層内の複数の開口部を通って延在し、その結果、接着層の一部分が第１の半導体ダイに接触する。いくつかの実施形態では、複数の開口部は、保護層の周囲に近接して位置付けられている。いくつかの実施形態では、保護層の周囲は、第１の半導体ダイの周囲と実質的に平面状である。いくつかの実施形態では、保護層は、保護層からの接着層の剥離の発生を低減するように構成されている。いくつかの実施形態では、接着層の底部平面の周囲は、保護層の上部平面の周囲に接触する。いくつかの実施形態では、保護層は、ポリマー及びポリイミドのうちの１つを含む。
【0005】
別の実施形態では、上部平面を有する第１の半導体ダイを提供することと、底部平面及び上部表面を有する第２の半導体ダイを提供することと、第１の半導体ダイ及び第２の半導体ダイ間に保護層を位置付けることであって、保護層は、上部平面、底部平面、及び第１の半導体ダイの上部平面の周囲を越えて延在する部分を有する、位置付けることと、保護層と第２の半導体ダイとの間に接着層を位置付けることであって、接着層は、上部平面及び底部平面を有する、位置付けることと、第１の半導体ダイの上部平面の周囲が保護層の周囲によって覆われるように、第１の半導体ダイと第２の半導体ダイとの間の保護層を切断することと、を含む、半導体デバイスを製造する方法がある。
【0006】
いくつかの実施形態では、保護層は、保護層の上部平面から保護層の底部平面まで延在する複数の開口部を含む。いくつかの実施形態では、方法は、接着層の一部分が第１の半導体ダイに接触するように、保護層の複数の開口部を接着層の一部分で充填することを更に含む。いくつかの実施形態では、複数の開口部は、保護層の周囲に近接して位置付けられている。いくつかの実施形態では、保護層の周囲は、第１の半導体ダイの周囲と実質的に平面状である。いくつかの実施形態では、保護層は、保護層からの接着層の剥離の発生を低減するように構成されている。いくつかの実施形態では、接着層の底部平面の周囲は、保護層の上部平面の周囲に接触する。いくつかの実施形態では、保護層は、ポリマー及びポリイミドのうちの１つを含む。
【0007】
別の実施形態では、上部平面を有する基板と、基板の上部平面に結合された複数の半導体デバイスであって、複数の半導体デバイスは、少なくとも２つの列及び１つの行を有するアレイ内に配置され、複数の半導体デバイスの各半導体デバイスが、上部平面を有する第１の半導体ダイと、底部平面及び上部平面を有する第２の半導体ダイと、底部平面及び上部平面を含む保護層であって、保護層が、第１の半導体ダイと第２の半導体ダイとの間に位置付けられている、保護層と、上部平面及び底部平面を有する接着層であって、接着層が、保護層と第２の半導体ダイとの間に位置付けられている、接着層と、を含む、複数の半導体デバイスと、を含む、半導体デバイスアセンブリがある。第１の半導体ダイの上部平面の周囲は、保護層の底部平面の周囲によって覆われており、１つ以上の保護層は、第１の半導体ダイの上部平面の周囲を越えて延在する突出部を含む。
【0008】
いくつかの実施形態では、少なくとも２つの隣接する半導体デバイスの保護層は、互いに一体的に形成されている。いくつかの実施形態では、複数の半導体デバイスの各半導体デバイスは、アレイの異なる列に含まれる半導体デバイス間に少なくとも１つのスクライブラインが形成されるように互いに離間されている。いくつかの実施形態では、アレイの同じ行に配置された半導体デバイスの１つ以上の保護層に含まれる突出部は、少なくとも１つのスクライブラインを横切って延在する。
【図面の簡単な説明】
【0009】
前述の概要、並びに以下の詳細な説明は、添付の図面と併せて読むときによりよく理解されるであろう。本開示を説明する目的で、現在好ましい実施形態が図面に示されており、同様の参照番号が全体を通して同様の要素を示す。しかしながら、本開示の態様は、異なる形態で具現化することができ、したがって、本明細書に記載の例示される実施形態に限定されるものとして解釈されるべきではないことに留意されたい。添付の図面に示される要素は、必ずしも縮尺どおりに描かれているわけではなく、むしろ、その中の主題の重要な特徴を強調するために誇張されている場合がある。更に、図面は、開示された実施形態の理解に必ずしも必要とされない要素を省略することによって簡略化されている場合がある。
【0010】
図面は以下のとおりである。
【0011】
【図1】従来の半導体デバイスパッケージの側面断面図である。
【0012】
【図2】本開示の例示的な実施形態による、半導体デバイスの側面断面図である。
【0013】
【図3】本開示の別の例示的な実施形態による、半導体デバイスの側面断面図である。
【0014】
【0015】
【図5】本開示の例示的な実施形態による、複数の半導体デバイスを含むウェハの上面図である。
【0016】
【0017】
【発明を実施するための形態】
【0018】
本主題は、ここで、代表的な実施形態が示されている添付の図を参照して、以下でより完全に説明される。しかしながら、本主題は、異なる形態で具現化され得、本明細書に記載の実施形態に限定されるとして解釈されるべきではない。むしろ、これらの実施形態は、当技術分野のスキルの１つを説明し、可能にするために提供されている。
【0019】
図１を参照すると、概して１０で指定される従来の半導体デバイスの側断面図が示されている。半導体デバイス１０は、第１の接着層１２、第１の半導体ダイ１４、保護層１６、第２の接着層１８、及び第２の半導体ダイ２０を含み、各々が重なり合って積層されている。従来の半導体デバイス１０に示されるように、保護層１６は、第１の半導体ダイ１４を完全に覆わない。保護層１６の側面は、第１の軸Ａ１に沿って延在し、第１の半導体ダイ１４の側面は、第２の軸Ａ２に沿って延在し、第１の軸Ａ１から距離ｄ１だけオフセットされており、その結果、保護層１６の側面は、第１の半導体ダイ１４の側面と平面状ではなく、言い換えれば、保護層１６の周囲は、第１の半導体ダイ１４の周囲を覆わない。図１に示すように、保護層１６は、同様の様態で反対側でオフセットされている。このようにして、第１の半導体ダイ１４と第２の接着層１８との間にギャップ２２が形成されている。こうして、保護層１６によって画定されたギャップ２２は、保護層１６からの第２の接着層１８の剥離のリスクを高める。例えば、成形化合物（例えば、エポキシ成形化合物（epoxy molding compound、ＥＭＣ））は、半導体デバイス１０の上を流れるとき、成形化合物が第１の半導体ダイ１４及び第２の接着層１８のうちの少なくとも１つに力を加えるように、ギャップ２２に入り得、それによって接着層１８を保護層１６から少なくとも部分的に剥離させる。加えて、ギャップ２２に近接する第２の接着層１８の部分（例えば、保護層１６に接触しない部分）は、表面に接着しておらず、それによって保護層１６と第２の接着層１８との間の接着結合の強度を低下させる。このようにして、剥離のリスクも増加する。
【0020】
図２を参照すると、本開示の例示的な実施形態による、概して１００で指定される半導体デバイスの側面側断面図が示されている。半導体デバイス１００は、第１の接着層１０２、第１の半導体ダイ１０４、保護層１０６、第２の接着層１０８、及び第２の半導体ダイ１１０を含み得る。半導体デバイス１００は、システムインパッケージ（system-in-package、ＳｉＰ）などの任意のタイプの半導体デバイスであり得る。いくつかの実施形態では、第１の半導体ダイ１０４及び／又は第２の半導体ダイ１１０は、限定はされないが、ＮＡＮＤダイなどのメモリダイである。第１の接着層１０２及び／又は第２の接着層１０８は、半導体デバイスの１つ以上の構成要素を互いに接着するように構成された接着フィルム（例えば、導電性又は非導電性であるダイアタッチフィルム（die attach film、ＤＡＦ））であり得る。例えば、第１の接着層１０２は、第１の半導体デバイス１０４を基板（図示せず）又は別の半導体デバイス若しくはダイ（図示せず）に接着し得る。
【0021】
保護層１０６は、第１の半導体ダイ１０４の１つ以上の表面を外力（例えば、使用、製造、及び／又はアセンブリ中の衝撃）から保護するように構成され得る。いくつかの実施形態では、保護層１０６は、ポリマー、金属、プラスチック、及び／又は複合材料を含む。いくつかの実施形態では、保護層１０６は、ポリイミドを含む。保護層１０６は、第１の半導体ダイ１０４の電気的インターフェース及び／又は金属層が配設されている第１の半導体ダイ１０４の表面を実質的に覆い得る。いくつかの実施形態では、保護層１０６は、保護層１０６及び第１の半導体ダイ１０４が互いに電気的に接続され得るように、保護層内に電気接続（例えば、銅トレース）を含む。
【0022】
半導体デバイス１００の構成要素は、重なり合って垂直に積層され、互いに結合されて半導体デバイス１００を形成し得る。いくつかの実施形態では、第１の半導体ダイ１０４は、第１の接着層１０２の上部平面１１２に結合され得る。このようにして、第１の半導体ダイ１０４は、接着層１０２に接着され、その上に位置付けられる。保護層１０６は、第１の半導体ダイ１０４の上部平面１１６に結合された底部平面１１４を含み得る。いくつかの実施形態では、保護層１０６は、第１の半導体ダイ１０４に接着されている。例えば、保護層１０６は、保護層１０６の底部平面１１４と第１の半導体ダイ１０４の上部平面１１６との間に接着結合が形成されるように、接着性を有し得る。いくつかの実施形態では、保護層１０６は、スピンコーティングプロセスを使用して第１の半導体ダイ１０４に接着される。
【0023】
第２の接着層１０８は、保護層１０６に結合され、その上に位置付けられ得る。例えば、第２の接着層１０８の底部平面１１８は、保護層１０６の上部平面１２０に結合され得る。このようにして、第２の接着層１０８と保護層１０６とが互いに接着され得る。こうして、保護層１０６は、第１の半導体ダイ１０４及び第１の接着層１０２を第２の接着層１０８に結合し得る。第２の半導体ダイ１１０は、第２の接着層１０８に結合され、その上に位置付けられ得る。例えば、第２の半導体ダイ１１０の底部平面１２２は、第２の接着層の上部平面１２４に結合され得る。このようにして、第２の接着層１０８及び第２の半導体ダイ１１０は、互いに接着され得る。このように、第１の接着層１０２、第１の半導体ダイ１０４、保護層１０６、第２の接着層１０８、及び第２の半導体ダイ１１０は、互いに接着され、重なり合って垂直に積層されて半導体デバイス１００を形成し得る。第１の接着層１０２、第１の半導体ダイ１０４、保護層１０６、第２の接着層１０８、及び第２の半導体ダイ１１０の底部及び上部平面は、互いに概して平行であり得る。
【0024】
図２に示す半導体デバイス１００は、２つの半導体ダイ及び単一の保護層を含むが、例示された同じ積層構造を繰り返して、半導体デバイスパッケージ１００に含まれる半導体ダイの数を増加させ得ることが理解されよう。例えば、保護層１０６と概して同じである第２の保護層（図示せず）は、第２の半導体ダイ１１０の上部平面１２６に結合され得る。このようにして、別の接着層及び／又は半導体ダイは、第２の接着層１０８及び第２の半導体ダイ１１０が保護層１０６に結合されている方法と同様に、第２の保護層の上部平面に結合され得る。こうして、半導体デバイス１００は、重なり合って積層された任意の数のダイ、接着層、及び保護層を含み得、図２を参照して示され、説明されたものと同様の様態で配置され得ることが理解されよう。
【0025】
いくつかの実施形態では、第１の接着層１０２、第１の半導体ダイ１０４、保護層１０６、第２の接着層１０８、及び第２の半導体ダイ１１０の各々は、概して同じ幅を有する。例えば、上記の構成要素の各々は、第１の軸Ｂ１及び第２の軸Ｂ２に垂直な方向で測定された幅Ｗを有し得る。示されていないが、第１の接着層１０２、第１の半導体ダイ１０４、保護層１０６、第２の接着層１０８、及び第２の半導体ダイ１１０の各々の長さは、構成要素の各々の側面が平面状になるように概して等しくてもよい。上記の構成要素の各々の長さは、幅に垂直な方向で、又は言い換えれば、図２のページに垂直な方向で測定され得る。いくつかの実施形態では、各構成要素の上部平面は、そのすぐ上の構成要素の底部平面によって実質的に覆われ得る。例えば、第１の半導体ダイ１０４の上部平面１１６は、保護層１０６の底部平面１１４によって完全に覆われる。言い換えれば、第１の半導体ダイ１０４の上部平面１１６の周囲は、保護層１０６の底部平面１１４の周囲によって覆われ得る。更に言い換えれば、第１の半導体ダイ１０４の周囲は、保護層１０６の周囲と実質的に同一平面であり得る。
【0026】
こうして、第２の接着層１０８と第１の半導体ダイ１０４との間にギャップが形成されない場合がある。言い換えれば、本開示の保護層１０６は、第１の半導体ダイ１０４と第２の接着層との間の空間を完全に充填し、その結果、ギャップ（例えば、図１の従来の半導体デバイス１０におけるギャップ２２）が形成されない。いくつかの実施形態では、保護層１０６は、半導体デバイス１００の１つ以上の他の構成要素からの半導体デバイス１００の１つ以上の構成要素の剥離の発生を防止するか、又は少なくとも低減するように構成されている。例えば、第１の半導体ダイ１０４と第２の接着層１０８との間にギャップが形成されないように、第１の半導体ダイ１０４と第２の接着層１０８との間に保護層１０６を提供することによって、保護層１０６は、保護層１０６からの第２の接着層１０８の剥離の発生を防止するか、又は少なくとも低減し得る。図１を参照して上述したように、従来の半導体デバイス（例えば、従来の半導体デバイス１０）に形成されたギャップ２２は、成形化合物の流れ、及び／又は接着が起こり得る表面積の低減に起因するダイ剥離のリスクを増加させる。従来の半導体デバイス１０のギャップ２２及びダイ剥離のリスクは、簡潔にするために再び完全に詳細に説明されない。上記のように、本開示の保護層１０６を提供することによって、ギャップが形成されず、従来の半導体デバイス１０と比較するとき、第２の接着層１２２が接着し得る表面積が増加することが理解されよう。こうして、本開示の半導体デバイス１００は、剥離の発生を低減するように構成され得る。
【0027】
図３を参照すると、本開示の例示的な実施形態による、概して２００で指定される半導体デバイスの側面断面図が示されている。半導体デバイス２００は、接着層及び／又は半導体ダイのうちの１つ以上が、１つ以上の他の接着層及び／又は半導体ダイとは異なるサイズを有し得ることを除いて、図２に示される半導体デバイス１００と同様であり得る。例えば、半導体デバイス２００は、第１の接着層２０２、第１の半導体ダイ２０４、及び保護層２０６を含み得、各々が、第１の軸Ｃ１及び第２の軸Ｃ２の両方に垂直な方向で測定されるとき幅Ｗ１を有する。第１の接着層２０２、第１の半導体ダイ２０４、及び保護層２０６の各々の第１の側平面は、第１の軸Ｃ１と概して整列され得、第１の側平面の反対側の第２の側平面は、第２の軸Ｃ２と概して整列され得る。
【0028】
半導体デバイス２００は、第２の接着層２０８及び第２の半導体ダイ２１０を含み得、各々が、第１の軸Ｃ１及び第３の軸Ｃ３の両方に垂直な方向で測定されるとき幅Ｗ２を有する。例えば、第２の接着層２０８及び第２の半導体ダイ２１０の各々の第１の側平面は、第１の軸Ｃ１と概して整列され得、第１の側平面の反対側の第２の側平面は、第３の軸Ｃ３と概して整列され得る。第３の軸Ｃ３は、第２の軸Ｃ２からオフセットされ得、その結果、第３の軸Ｃ３から第１の軸Ｃ１への距離は、第２の軸Ｃ２から第１の軸Ｃ１への距離よりも大きい。こうして、第１の接着層２０２、第１の半導体ダイ２０４、及び保護層２０６の幅Ｗ１は、第２の接着層２０８及び第２の半導体ダイ２１０の幅Ｗ２よりも小さくてもよい。示されていないが、第１の接着層２０２、第１の半導体ダイ２０４、保護層２０６、第２の接着層２０８、及び第２の半導体ダイ２１０の各々は、概して等しい長さを有し得る。長さは、幅が測定される方向に垂直な方向で測定されており、又は、言い換えれば、図３のページに垂直な方向で測定される。
【0029】
半導体デバイス２００は、第２の半導体ダイ２１０の一部分である露出部分２３２と、第２の軸Ｃ２と第３の軸Ｃ３との間に位置付けられた第２の接着層２０８とを含み得る。半導体デバイス２００のアセンブリ及び／又は使用中に、例えば、半導体デバイス２００のアセンブリ中に成形化合物の流れによって、露出部分２３２に沿って第２の接着層２０８の底部平面２１８に加えられた力が露出部分２３２に加えられ得る。いくつかの実施形態では、保護層２０６が、剥離の発生を防止するか、又は少なくとも低減するように構成されている。保護層２０６は、図２に示される半導体デバイス１００の保護層１０６と同様であり得、保護層１０６を参照して上で論じたのと同じ理由で、剥離を防止するか、又は少なくともその発生を低減し得る。例えば、保護層２０６は、その中に成形化合物が流れる場合がある第１の軸Ｃ１と第２の軸Ｃ２との間の半導体デバイス２００にギャップがないようにサイズ決定されている。
【0030】
半導体デバイス２００の保護層２０６が、第２の接着層２０８と保護層２０６及び第１の半導体ダイ２０４のうちの少なくとも１つとの間の接着結合の強度を増加させるように構成された１つ以上の開口部２３０を含むという点で、保護層２０６は、保護層１０６とは異なり得る。開口部２３０は各々、保護層２０６の厚さを通って、保護層２０６の上部平面２２０から底部平面２１４に延在し得る。こうして、各開口部２３０は、上部平面２２０から底部平面２１４に延在する保護層２０６内に形成された１つ以上の内側側壁によって画定され得る。いくつかの実施形態では、各開口部２３０は、互いに離間され得、保護層２０６の幅Ｗ１の一部及び／又は長さに沿って延在し得る。いくつかの実施形態では、開口部２３０は、第２の軸Ｃ２と概して整列された保護層２０６の側平面に近接するように、保護層２０６上に位置付けられる。言い換えれば、開口部２３０は、開口部２３０のいずれか１つから第２の軸Ｃ２までの距離が、開口部２３０から第１の軸Ｃ１までの距離よりも小さくなるように、保護層２０６上に位置付けられ得る。いくつかの実施形態では、開口部２３０のうちの少なくとも１つは、第１の軸Ｃ１と第２の軸Ｃ２との間で概して等距離に位置付けられ得る。
【0031】
いくつかの実施形態では、第２の接着層２０８の一部分は、開口部２３０を実質的に充填するように構成されている。例えば、半導体デバイス２００のアセンブリ中に、第２の接着層２０８は、第２の接着層２０８が保護層２０６及び／又は第２の半導体ダイ２１０と接着結合を形成するように加熱され得る。加熱されると、接着層２０８の粘度は、接着層２０８の一部分が開口部２３０を充填し得るように増加し得る。このようにして、接着層２０８の一部分は、開口部２３０を実質的に充填し得、その結果、接着層２０８の一部分は、開口部２３０を画定する保護層２０６の内側側壁に接着され、開口部２３０を通して露出された第１の半導体ダイ２０４の上部平面２１６のセクションに接着される。こうして、接着層２０８は、保護層２０６の上部平面２２０、開口部２３０を画定する内側側壁、及び第１の半導体ダイ２０４の上部平面の部分に接着され得、それによって、保護層２０６及び第１の半導体ダイ２０４への第２の接着層２０８の接着強度を増加させる。本明細書に記載されるように、開口部２３０を介して半導体デバイス２００の構成要素に対する第２の接着層２０８の接着強度を増加させることによって、保護層２０６は、第２の接着層２０８、したがって第２の半導体ダイ２１０の剥離の発生を防止又は少なくとも低減し得る。
【0032】
いくつかの実施形態では、保護層２０６及び開口部２３０を通って延在する第２の接着層２０８の部分は、第１の半導体ダイ２０４の上部平面２１６を完全に覆う。第１の半導体ダイ２０４の上部平面２１６の周囲は、保護層２０６の底部平面２１４の周囲によって覆われ得る。言い換えれば、第１の半導体ダイ２０４の周囲は、保護層２０６の周囲と実質的に同一平面又は平面状であり得る。３つの開口部２３０が図３に示されているが、保護層２０６は、任意の数の開口部２３０を画定し得ることが理解されよう。いくつかの実施形態では、保護層２０６は、少なくとも１つの開口部２３０を画定する。いくつかの実施形態では、保護層２０６は、１～３０個の開口部２３０を画定する。いくつかの実施形態では、開口部の各々は、概して同じサイズ及び／又は形状であり得る。例えば、図３に示される開口部２３０の各々は、上部から見たときに、形状が概して円形であり得、各々が概して同じ半径によって画定される。他の実施形態では、開口部２３０のうちの少なくとも１つは、少なくとも１つ以上の他の開口部２３０とは異なるサイズ及び／又は形状を有する。例えば、開口部２３０は、形状が概して円形であり得るが、少なくとも１つは、他の円形開口部のうちの少なくとも１つよりも大きい又は小さい半径によって画定され得る。
【0033】
上述のように、開口部２３０は、保護層２０６の幅及び／又は長さに沿って離間され得る。例えば、図４には、半導体デバイス２００を含む積層半導体デバイスの上面断面図が示されている。図４では、第２の接着層２０８及び第２の半導体ダイ２１０は、開口部２３０の配置を図示するために示されていない。示されるように、開口部２３０は、保護層２０６の長さＬ１に実質的に沿って延在する２つの列に配置されている。開口部２３０は、ジグザグパターンで配置されており、しかしながら、開口部２３０は、任意の所望のパターンで配置され得ることが理解されよう。いくつかの実施形態では、開口部２３０は、保護層２０６を介してアクセス可能な任意の電気コネクタ２３４と重ならないように、保護層２０６上に位置付けられる。例えば、図４では、開口部２３０は、保護層２０６の上部平面２１６を介してアクセス可能である電気コネクタ２３４の反対側に位置付けられている。電気コネクタ２３４は、電気信号が半導体デバイスとの間で送受信され得るように、ボンドワイヤが電気的に接続され得る電気接点であり得る。
【0034】
示されていないが、開口部２３０と同様の開口部が、図２に示される保護層１０６に含まれ得ることが理解されよう。例えば、保護層１０６は、第２の接着層２０６の一部分が半導体デバイス２００の開口部２３０を充填する方法と同様に、第２の接着層１０８の一部分が開口部を実質的に充填し得るように、開口部２３０と概して同様の１つ以上の開口部を含み得る。このようにして、半導体デバイス１００の第２の接着層１０８は、第１の半導体ダイ１０４及び保護層１０６に少なくとも部分的に接着されて、第２の接着層１０８、保護層１０６、及び第１の半導体ダイ１０４間の接着強度を高め得る。
【0035】
図５を参照すると、本開示の例示的な実施形態による、概して３００で指定される、複数の半導体デバイスを含む半導体デバイスパッケージが示されている。半導体デバイスパッケージ３００は、基板３４０と、それに結合された２つ以上の半導体デバイス（例えば、半導体デバイス３４２ａ及び半導体デバイス３４２ｂ）と、を含み得る。図５では２つの半導体デバイス３４２ａ及び３４２ｂが参照されているが、図５に図示された半導体デバイスの各々は、概して半導体デバイス３４２と称され得る。いくつかの実施形態では、半導体デバイス３４２は、少なくとも１つの行及び２つの列の半導体デバイス（例えば、半導体デバイス３４２ａ及び３４２ｂ）を含むアレイ又はグリッドレイアウトに配置される。例えば、図５では、基板３４０に結合され、８行及び６列に配置された、合計４８個の半導体デバイス３４２がある。アレイ内の半導体デバイス３４２の位置を参照するとき、上部左端の半導体デバイス（例えば、図５において３４２にマークされた半導体デバイス）が、第１の行及び第１の列に位置付けられていることが理解されよう。図５に示されているものから、列番号は、左から右に移動するときに増加し、行番号は、上から下に移動するときに増加する。例えば、下部右端の半導体デバイス３４２は、第８の行及び第６の列の半導体デバイスである。
【0036】
いくつかの実施形態では、基板３４０は、半導体デバイス（例えば、集積回路）の製造に使用されるウェハであり得る。例えば、個々の半導体デバイス３４２は、基板３４０上に形成され、半導体デバイス３４２の各々が、基板３４０に機械的及び／又は電気的に結合されるように互いに離間され得る。個々の半導体デバイス３４２間の空間において、基板３４０に１つ以上の切断が行われて、各々が基板３４０の一部分に結合された少なくとも１つの半導体デバイス３４２を含む個々のパッケージを形成し得る。いくつかの実施形態では、基板３４０の切断中の剥離の発生を防止又は低減するために、アレイ内の少なくとも同じ行内に位置付けられた半導体デバイス３４２の各々にわたって延在する保護層が存在する。例えば、基板３４０の切断は、隣接する半導体ダイ間の空間において発生し、基板３４０の切断中の剥離の発生を防止又は低減するためにその空間にわたって延在する保護層の１つ以上の突出部３４６、３４８が存在し得る。保護層、突出部３４６及び３４８、並びに隣接する半導体デバイスの構成は、図６～図７を参照してよりよく理解されるであろう。
【0037】
図６～図７を参照すると、基板３４０に任意の切断が行われる前に、２つの半導体デバイス３４２ａ～３４２ｂが結合された基板３４０のセクションが示されている。図６～図７において、第１の半導体デバイス３４２ａは、アレイの第１の行及び第１の列に位置付けられ、第２の半導体デバイス３４２ｂは、第１の行及び第２の列に位置付けられている。第１の半導体デバイス３４２ａ及び第２の半導体デバイス３４２ｂは、図２に示される半導体デバイス１００と概して同じであり得る。例えば、各半導体デバイス３４２ａ及び３４２ｂは、対応する第１の接着層３０２ａ～３０２ｂ、第１の半導体ダイ３０４ａ～３０４ｂ、第１の部分３０６ａ及び第２の部分３０６ｂを含む保護層、第２の接着層３０８ａ～３０８ｂ、並びに第２の半導体ダイ３１０ａ～３１０ｂを含み得る。第１の接着層３０２ａ～３０２ｂ、第１の半導体ダイ３０４ａ～３０４ｂ、保護層３０６の第１及び第２の部分３０６ａ～３０６ｂ、第２の接着層３０８ａ～３０８ｂ、並びに第２の半導体ダイ３１０ａ～３１０ｂの各々は、第１の半導体デバイス１００の対応する構成要素と概して同様であり得、簡潔にするために再度完全に詳細に説明することはしない。
【0038】
上述のように、半導体デバイス（例えば、第１の半導体デバイス３４２ａ及び第２の半導体デバイス３４２ｂ）は、基板３４０上で互いに離間されている。例えば、第１の半導体デバイス３４２ａと第２の半導体デバイス３４２ｂとの間に空間３４４が存在し得る。空間３４４は、代替的にスクライブライン又は鋸ストリートと称される場合があり、それは、基板３４０を切断するために切削工具が使用される空間であり得る。いくつかの実施形態では、第１の半導体デバイス３４２ａから空間３４４を横切って第２の半導体デバイス３４２ｂに延在する保護層３０６の別の部分又は突出部がある。例えば、保護層３０６の第１の部分３０６ａ及び保護層３０６の第２の部分３０６ｂは、空間３４４を横切って延在する１つ以上の突出部（例えば、第１の突出部３４６及び第２の突出部３４８）によって互いに結合されている。こうして、保護層３０６は、第１の部分３０６ａ、第２の部分３０６ｂ、第１の突出部３４６及び第２の突出部３４８を含み得る。第１の突出部３４６及び／又は第２の突出部３４８は、保護層３０６の第１の部分及び第２の部分３０６ａ、３０６ｂと同じ材料（複数可）で構成され得る。例えば、保護層３０６の第１の部分３０６ａ及び第２の部分３０６ｂ並びに第１の突出部３４６及び第２の突出部３４８は、ポリイミドで構成され得る。
【0039】
いくつかの実施形態では、第１の突出部３４６及び第２の突出部３４８は、保護層３０６の第１及び第２の部分３０６ａ、３０６ｂと一体的に形成されている。このようにして、第１及び第２の部分３０６ａ、３０６ｂ並びに突出部３４６、３４８は、構造体として一体であり、かつ第１及び第２の半導体デバイス３４２ａ、３４２ｂの第１の半導体デバイス３０４ａ、３０４ｂを完全に覆う、保護層３０６を形成する。いくつかの実施形態では、突出部３４６、３４８のうちの１つは、含まれなくてもよい。例えば、保護層３０６の第１の部分３０６ａ及び第２の部分３０６ｂは、互いに結合されてもよく、及び／又は第１の突出部３４６を介して互いに一体的に形成されてもよい。いくつかの実施形態では、第１の突出部３４６及び／又は第２の突出部３４８の形状及び／又はサイズは、示されるものとは異なってもよい。例えば、図６では、各突出部３４６、３４８は、概して長方形であり、突出部３４６、３４８の間にギャップがあるようにサイズ決めされており、しかしながら、突出部３４６、３４８は、それらの間のギャップが示されているものよりも大きいか又は小さくなるようにサイズ決めされ得る。いくつかの実施形態では、突出部３４６及び３４８は、半導体デバイス３４２ａ、３４２ｂの１つ以上の角に近接して位置付けられる。
【0040】
いくつかの実施形態では、保護層３０６は、スピンコーティングプロセスを介して形成される。例えば、保護層３０６は、スピンコーティングプロセスを介して提供され、次いで加熱され得る。紫外線（ultraviolet、ＵＶ）光マスクが、スピンコーティングされた保護層３０６に適用され得る。マスクされた保護層は、保護層３０６の所望の形状及び／又はパターンを生成するために、フォトリソグラフィを受けることができる。いくつかの実施形態では、保護層３０６は、現像溶液に曝されることによって現像を受け得る。現像溶液に曝された保護層３０６は、完成した保護層３０６を生成するために加熱され得る。
【0041】
２つの半導体デバイス３４２ａ、３４２ｂが図６～図７に示されているが、隣接する半導体デバイスの保護層は、第１の突出部３４６及び／又は第２の突出部３４８と同様の突出部を介して互いに結合され得ることが理解されよう。例えば、図５を参照すると、基板３４０上のアレイ内の同じ行に沿って位置付けられた半導体デバイス３４２は、第１の部分３０６ａ及び第２の部分３０６ｂと同様の保護層３０６のそれぞれの部分を含み得、これは、図６～図７に示されるものと同様の各隣接半導体デバイス間の空間を横切って一体的に形成されて延在している。例えば、保護層３０６は、保護層３０６のそれぞれの部分に結合され、かつ隣接する半導体デバイス間の空間を横切って延在する突出部３４６、３４８と概して同様の突出部を含み得る。図５に示すように、第１の行に位置付けられた各半導体デバイス３４２は、隣接する半導体デバイスの保護層３０６のそれぞれの部分と一体的に形成された２つの突出部を含む。突出部は、保護層３０６が一体的に形成され、その行の半導体デバイス３４２の各々に直接結合されるように、半導体デバイス３４２の列間の空間を横切って延在する。いくつかの実施形態では、単一の突出部が、保護層３０６が一体的に形成されるように、隣接する半導体デバイス間の空間を横切って延在し得る。例えば、第２の行（例えば、図５の第１の行のすぐ下の行）では、半導体デバイス３４２は、同じ行の隣接する半導体デバイス間の空間を横切って延在する単一の突出部を含む。こうして、第２の行の半導体デバイスは、各々また、一体的に形成され、かつ第２の行の隣接する半導体デバイス３４２間の空間を横切って延在する保護層３０６のそれぞれの部分を含む。
【0042】
図５の突出部は、同じ行の隣接する半導体デバイス間の空間を横切って延在するように図示されているが、同じ列の隣接する半導体デバイス間の空間を横切って延在する突出部が存在してもよいことが理解されよう。例えば、各半導体デバイスは、同じ行に位置付けられた、同じ列に位置付けられた、又はその両方に位置付けられた、隣接する半導体デバイス間の空間を横切って延在する１つ以上の突出部を含み得る。隣接する半導体デバイス間に延在する突出部は、１つ以上の他の隣接する半導体デバイス間に延在する１つ以上の他の突出部と同じである必要はないことも理解されよう。例えば、第１の行、第１及び第２の列に位置付けられた半導体デバイス間に各々が延在する第１のサイズ及び形状の２つの突出部が存在し得、第１の行、第２及び第３の列に位置付けられた半導体デバイス間に延在する第１のサイズ及び形状とは異なる第２のサイズ及び形状の単一の突出部が存在し得る。簡潔にするために、全ての可能な組み合わせは、本明細書では論じられず、しかしながら、隣接する半導体デバイスの保護層は、突出部を介して互いに一体的に形成されることが理解されよう。
【0043】
隣接する半導体デバイス３４２間の空間を横切って延在する１つ以上の突出部（例えば、第１の突出部３４６及び／又は第２の突出部３４８）を提供することによって、従来の半導体デバイスに対して基板３４０の切断中に剥離のリスクが低減及び／又は防止され得る。例えば、従来の半導体デバイスにおける保護層は、上述のように、その中に含まれる半導体ダイの表面を完全に覆わない。更に、半導体デバイスがウェハ（例えば、基板３４０と同様の基板）に結合されている製造中に、半導体デバイスの保護層は、切断がウェハに行われる空間を横切って延在しない。こうして、隣接する半導体デバイスの保護層間にギャップがある。図５～図７を参照して示され、説明されたように、隣接する半導体ダイを横切って延在する一体的に形成された保護層３０６を提供することによって、半導体デバイス３４２を形成するために基板３４０を切断した後、保護層間に形成されたギャップが存在せず、それによって半導体デバイス３４２の構成要素の接着強度を高め得る。こうして、ダイ剥離のリスクが、防止されるか、又は少なくとも低減され得る。
【0044】
その広範な発明概念から逸脱することなく、上に示され、説明された例示的な実施形態に変更を加えることができることが、当業者によって理解されるであろう。したがって、本発明は、示され、説明された例示的な実施形態に限定されないが、特許請求の範囲によって定義される本発明の趣旨及び範囲内の修正を網羅することを意図していることが理解される。例えば、例示的な実施形態の特定の特徴は、特許請求される発明の一部であってもなくてもよく、開示された実施形態の様々な特徴が組み合わされてもよい。本明細書に具体的に記載されない限り、「ａ」、「ａｎ」、及び「ｔｈｅ」という用語は、１つの要素に限定されず、代わりに「少なくとも１つ」を意味するものとして読み取られるべきである。
【0045】
本発明の図及び説明の少なくとも一部は、本発明の明確な理解に関連する要素に焦点を合わせるために簡略化されており、一方、明確にするために、当業者が理解するであろう他の要素を削除することもまた、本発明の一部を含み得ることを理解されたい。しかしながら、そのような要素は当技術分野で周知であるので、かつ、それらは必ずしも本発明のより良い理解を容易にするわけではないので、そのような要素の説明は本明細書では提供されていない。
【0046】
更に、本発明の方法が、本明細書に記載のステップの特定の順序に依拠しない限り、ステップの特定の順序は、特許請求の範囲を制限するものとして解釈されるべきではない。本発明の方法に向けられたいかなる特許請求の範囲も、書かれた順序でのそれらのステップの実行に限定されるべきではなく、当業者は、ステップが変更され得、それでも本発明の趣旨及び範囲内に留まり得ることを容易に理解することができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2023-08-18
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体デバイスであって、
上部平面を有する第１の半導体ダイと、
底部平面及び上部平面を有する第２の半導体ダイと、
底部平面及び上部平面を含む保護層であって、前記保護層が、前記第１の半導体ダイと前記第２の半導体ダイとの間に位置付けられている、保護層と、
上部平面及び底部平面を有する接着層であって、前記接着層が、前記保護層と前記第２の半導体ダイとの間に位置付けられている、接着層と、を備え、
前記第１の半導体ダイの前記上部平面の周囲が、前記第１の半導体ダイの表面の前記周囲を越えて延在する前記保護層の部分を切断した後、前記保護層の前記底部平面の周囲によって覆われており、
前記保護層が、前記保護層の前記上部平面から前記保護層の前記底部平面まで延在する複数の開口部を含み、
前記接着層の一部分が、前記保護層内の前記複数の開口部を通って延在し、その結果、前記接着層の前記一部分が前記第１の半導体ダイに接触する、半導体デバイス。
上部平面を有する第１の半導体ダイと、
底部平面及び上部平面を有する第２の半導体ダイと、
底部平面及び上部平面を含む保護層であって、前記保護層が、前記第１の半導体ダイと前記第２の半導体ダイとの間に位置付けられている、保護層と、
上部平面及び底部平面を有する接着層であって、前記接着層が、前記保護層と前記第２の半導体ダイとの間に位置付けられている、接着層と、を備え、
前記第１の半導体ダイの前記上部平面の周囲が、前記第１の半導体ダイの表面の前記周囲を越えて延在する前記保護層の部分を切断した後、前記保護層の前記底部平面の周囲によって覆われており、
前記保護層が、前記保護層の前記上部平面から前記保護層の前記底部平面まで延在する複数の開口部を含み、
前記接着層の一部分が、前記保護層内の前記複数の開口部を通って延在し、その結果、前記接着層の前記一部分が前記第１の半導体ダイに接触する、半導体デバイス。
【請求項2】
前記複数の開口部が、前記保護層の周囲に近接して位置付けられている、請求項１に記載の半導体デバイス。
【請求項3】
前記保護層の周囲が、前記第１の半導体ダイの周囲と実質的に平面状である、請求項２に記載の半導体デバイス。
【請求項4】
前記接着層の前記底部平面の周囲が、前記保護層の前記上部平面の周囲に接触する、請求項１に記載の半導体デバイス。
【請求項5】
前記保護層がポリマーを含む、請求項１に記載の半導体デバイス。
【請求項6】
前記ポリマーがポリイミドを含む、請求項５に記載の半導体デバイス。
【請求項7】
半導体デバイスを製造する方法であって、
上部平面を有する第１の半導体ダイを提供することと、
底部平面及び上部平面を有する第２の半導体ダイを提供することと、
前記第１の半導体ダイ及び第２の半導体ダイ間に保護層を位置付けることであって、前記保護層が、上部平面、底部平面、及び前記第１の半導体ダイの前記上部平面の周囲を越えて延在する部分を有する、位置付けることと、
前記保護層と前記第２の半導体ダイとの間に接着層を位置付けることであって、前記接着層が、上部平面及び底部平面を有する、位置付けることと、
前記第１の半導体ダイの前記上部平面の前記周囲が前記保護層の周囲によって覆われるように、前記第１の半導体ダイと前記第２の半導体ダイとの間の前記保護層を切断することと、を含み、
前記保護層が、前記保護層の前記上部平面から前記保護層の前記底部平面まで延在する複数の開口部を含み、
前記接着層の一部分が前記第１の半導体ダイに接触するように、前記保護層の前記複数の開口部を前記接着層の前記一部分で充填することを、更に含む、方法。
上部平面を有する第１の半導体ダイを提供することと、
底部平面及び上部平面を有する第２の半導体ダイを提供することと、
前記第１の半導体ダイ及び第２の半導体ダイ間に保護層を位置付けることであって、前記保護層が、上部平面、底部平面、及び前記第１の半導体ダイの前記上部平面の周囲を越えて延在する部分を有する、位置付けることと、
前記保護層と前記第２の半導体ダイとの間に接着層を位置付けることであって、前記接着層が、上部平面及び底部平面を有する、位置付けることと、
前記第１の半導体ダイの前記上部平面の前記周囲が前記保護層の周囲によって覆われるように、前記第１の半導体ダイと前記第２の半導体ダイとの間の前記保護層を切断することと、を含み、
前記保護層が、前記保護層の前記上部平面から前記保護層の前記底部平面まで延在する複数の開口部を含み、
前記接着層の一部分が前記第１の半導体ダイに接触するように、前記保護層の前記複数の開口部を前記接着層の前記一部分で充填することを、更に含む、方法。
【請求項8】
前記複数の開口部が、前記保護層の周囲に近接して位置付けられている、請求項７に記載の方法。
【請求項9】
前記保護層の前記周囲が、前記第１の半導体ダイの前記周囲と実質的に平面状である、請求項８に記載の方法。
【請求項10】
前記接着層の前記底部平面の周囲が、前記保護層の前記上部平面の周囲に接触する、請求項７に記載の方法。
【請求項11】
前記保護層がポリマーを含む、請求項７に記載の方法。
【請求項12】
前記ポリマーがポリイミドを含む、請求項１１に記載の方法。
【請求項13】
半導体デバイスパッケージであって、
上部平面を有する基板と、
前記基板の前記上部平面に結合された複数の半導体デバイスであって、前記複数の半導体デバイスが、少なくとも２つの列及び１つの行を有するアレイ内に配置され、前記複数の半導体デバイスの各半導体デバイスが、
上部平面を有する第１の半導体ダイと、
底部平面及び上部平面を有する第２の半導体ダイと、
底部平面及び上部平面を含む保護層であって、前記保護層が、前記第１の半導体ダイと前記第２の半導体ダイとの間に位置付けられている、保護層と、
上部平面及び底部平面を有する接着層であって、前記接着層が、前記保護層と前記第２の半導体ダイとの間に位置付けられている、接着層と、を備える、複数の半導体デバイスと、を備え、
前記第１の半導体ダイの前記上部平面の周囲が、前記保護層の前記底部平面の周囲によって覆われており、
１つ以上の保護層が、前記第１の半導体ダイの前記上部平面の前記周囲を越えて延在する突出部を含み、
前記複数の半導体デバイスの各半導体デバイスが、前記アレイの異なる列に含まれる半導体デバイス間に少なくとも１つのスクライブラインが形成されるように互いに離間されており、
前記アレイの同じ行に配置された前記半導体デバイスの前記１つ以上の保護層に含まれる前記突出部が、前記少なくとも１つのスクライブラインを横切って延在する、半導体デバイスパッケージ。
上部平面を有する基板と、
前記基板の前記上部平面に結合された複数の半導体デバイスであって、前記複数の半導体デバイスが、少なくとも２つの列及び１つの行を有するアレイ内に配置され、前記複数の半導体デバイスの各半導体デバイスが、
上部平面を有する第１の半導体ダイと、
底部平面及び上部平面を有する第２の半導体ダイと、
底部平面及び上部平面を含む保護層であって、前記保護層が、前記第１の半導体ダイと前記第２の半導体ダイとの間に位置付けられている、保護層と、
上部平面及び底部平面を有する接着層であって、前記接着層が、前記保護層と前記第２の半導体ダイとの間に位置付けられている、接着層と、を備える、複数の半導体デバイスと、を備え、
前記第１の半導体ダイの前記上部平面の周囲が、前記保護層の前記底部平面の周囲によって覆われており、
１つ以上の保護層が、前記第１の半導体ダイの前記上部平面の前記周囲を越えて延在する突出部を含み、
前記複数の半導体デバイスの各半導体デバイスが、前記アレイの異なる列に含まれる半導体デバイス間に少なくとも１つのスクライブラインが形成されるように互いに離間されており、
前記アレイの同じ行に配置された前記半導体デバイスの前記１つ以上の保護層に含まれる前記突出部が、前記少なくとも１つのスクライブラインを横切って延在する、半導体デバイスパッケージ。
【請求項14】
少なくとも２つの隣接する半導体デバイスの前記保護層が、互いに一体的に形成されている、請求項１３に記載の半導体デバイスパッケージ。
【外国語明細書】