特開 2023-120945 ΔΣ変調器およびΔΣ型Ａ／Ｄコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023120945

(43)【公開日】2023-08-30

(54)【発明の名称】ΔΣ変調器およびΔΣ型Ａ／Ｄコンバータ

(51)【国際特許分類】

   H03M 3/02 20060101AFI20230823BHJP

【ＦＩ】

H03M3/02

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022024106

(22)【出願日】2022-02-18

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】山口 晴久

(72)【発明者】

【氏名】伊藤 謹司

(72)【発明者】

【氏名】室田 敏夫

【テーマコード（参考）】

5J064

【Ｆターム（参考）】

5J064AA01

5J064BA03

5J064BC06

5J064BC11

5J064BC15

(57)【要約】

【課題】入力電圧のコモン電圧に依存しない動作が可能なΔΣ変調器を提供する。
【解決手段】入力サンプリング回路１１０は、差動入力信号Ｖ_ＩＮをデジタル出力信号に変換するΔΣ変調器に使用され、差動入力信号Ｖ_ＩＮをサンプリングする。入力サンプリング回路１１０は、スイッチトキャパシタ回路であり、第１キャパシタＣ１、第２キャパシタＣ２を含む。第５スイッチＳＷ５は、第３スイッチＳＷ３および第２キャパシタＣ２の接続ノードと、第１入力ノードＩＮ１との間に接続される。第６スイッチＳＷ６は、第１スイッチＳＷ１および第１キャパシタＣ１の接続ノードと、第２入力ノードＩＮ２との間に接続される。つまり、第５スイッチＳＷ５および第６スイッチＳＷ６によって、たすき掛けの構成が提供される。
【選択図】図５

【特許請求の範囲】

【請求項1】

差動入力信号をデジタル出力信号に変換するΔΣ変調器であって、
前記差動入力信号をサンプリングするスイッチトキャパシタ型の入力サンプリング回路を備え、
前記入力サンプリング回路は、
差動入力を形成する第１入力ノードおよび第２入力ノードと、
差動出力を形成する第１出力ノードおよび第２出力ノードと、
基準電圧ノードと、
前記第１入力ノードと前記第１出力ノードの間に直列に接続された第１スイッチ、第１キャパシタおよび第２スイッチと、
前記第２入力ノードと前記第２出力ノードの間に直列に接続された第３スイッチ、第２キャパシタおよび第４スイッチと、
前記第３スイッチおよび前記第２キャパシタの接続ノードと、前記第１入力ノードとの間に接続された第５スイッチと、
前記第１スイッチおよび前記第１キャパシタの接続ノードと、前記第２入力ノードとの間に接続された第６スイッチと、
前記第１キャパシタと前記第２スイッチの接続ノードと、前記基準電圧ノードとの間に接続された第７スイッチと、
前記第２キャパシタと前記第４スイッチの接続ノードと、前記基準電圧ノードとの間に接続された第８スイッチと、
を含む、ΔΣ変調器。

【請求項2】

前記入力サンプリング回路とともに積分回路を形成する積分アンプをさらに備え、
前記積分アンプは、
前記入力サンプリング回路の前記第１出力ノードと接続される第３入力ノードと、
前記入力サンプリング回路の前記第２出力ノードと接続される第４入力ノードと、
第３出力ノードと、
第４出力ノードと、
前記第３入力ノードと前記第３出力ノードの間に接続された第３キャパシタと、
前記第４入力ノードと前記第４出力ノードの間に接続された第４キャパシタと、
第１入力が前記第３入力ノードと接続され、第２入力が前記第４入力ノードと接続され、第１出力が前記第３出力ノードと接続され、第２出力が前記第４出力ノードと接続された完全差動型のオペアンプと、
を含む、請求項１に記載のΔΣ変調器。

【請求項3】

前記ΔΣ変調器内の入力信号以外の内部信号をサンプリングする内部サンプリング回路をさらに備え、
前記内部サンプリング回路は、
差動入力を形成する第５入力ノードおよび第６入力ノードと、
差動出力を形成する第５出力ノードおよび第６出力ノードと、
前記第５入力ノードと前記第５出力ノードの間に直列に接続された第９スイッチ、第５キャパシタおよび第１０スイッチと、
前記第６入力ノードと前記第６出力ノードの間に直列に接続された第１１スイッチ、第６キャパシタおよび第１２スイッチと、
前記第９スイッチおよび前記第５キャパシタの接続ノードと、前記基準電圧ノードとの間に接続された第１３スイッチと、
前記第１１スイッチおよび前記第６キャパシタの接続ノードと、前記基準電圧ノードとの間に接続された第１４スイッチと、
前記第５キャパシタと前記第１０スイッチの接続ノードと、前記基準電圧ノードとの間に接続された第１５スイッチと、
前記第６キャパシタと前記第１２スイッチの接続ノードと、前記基準電圧ノードとの間に接続された第１６スイッチと、
を含む、請求項１または２に記載のΔΣ変調器。

【請求項4】

前記ΔΣ変調器内の、入力信号以外の内部信号をサンプリングする内部サンプリング回路をさらに備え、
前記内部サンプリング回路は、
差動入力を形成する第５入力ノードおよび第６入力ノードと、
差動出力を形成する第５出力ノードおよび第６出力ノードと、
前記第５入力ノードと前記第５出力ノードの間に直列に接続された第９スイッチ、第５キャパシタおよび第１０スイッチと、
前記第６入力ノードと前記第６出力ノードの間に直列に接続された第１１スイッチ、第６キャパシタおよび第１２スイッチと、
前記第９スイッチおよび前記第５キャパシタの接続ノードと、前記基準電圧ノードとの間に接続された第１３スイッチと、
前記第１１スイッチおよび前記第６キャパシタの接続ノードと、前記基準電圧ノードとの間に接続された第１４スイッチと、
前記第５キャパシタと前記第１０スイッチの接続ノードと、前記基準電圧ノードとの間に接続された第１５スイッチと、
前記第６キャパシタと前記第１２スイッチの接続ノードと、前記基準電圧ノードとの間に接続された第１６スイッチと、
を含み、
前記内部サンプリング回路の前記第５出力ノードおよび前記第６出力ノードの一方は、前記積分アンプの前記第３入力ノードと接続され、
前記内部サンプリング回路の前記第５出力ノードおよび前記第６出力ノードの他方は、前記積分アンプの前記第４入力ノードと接続される、請求項２に記載のΔΣ変調器。

【請求項5】

前記ΔΣ変調器の次数は３である、請求項１から４のいずれかに記載のΔΣ変調器。

【請求項6】

前記ΔΣ変調器の次数は２である、請求項１から４のいずれかに記載のΔΣ変調器。

【請求項7】

前記ΔΣ変調器の次数は４である、請求項１から４のいずれかに記載のΔΣ変調器。

【請求項8】

ひとつの半導体基板に集積化される、請求項１から７のいずれかに記載のΔΣ変調器。

【請求項9】

請求項１から８のいずれかに記載のΔΣ変調器と、
前記ΔΣ変調器の出力信号を帯域制限し、ダウンサンプリングするフィルタと、
を備える、ΔΣ型Ａ／Ｄコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ΔΣ型Ａ／Ｄコンバータに関する。

【背景技術】

【0002】

高分解能が要求される微小信号の測定や、オーディオの用途において、ΔΣ型Ａ／Ｄコンバータが使用される。図１は、ΔΣ型Ａ／Ｄコンバータの基本構成を示すブロック図である。ΔΣ型Ａ／Ｄコンバータ２は、アナログ入力信号Ｖ_ＩＮをデジタル出力信号Ｄ_ＯＵＴに変換する。ΔΣ型Ａ／Ｄコンバータ２は、前段のアナログ部４と、後段のデジタル部６を備える。

【0003】

前段のアナログ部４は、ΔΣ変調器であり、アナログ入力信号Ｖ_ＩＮをオーバーサンプリングし、オーバーサンプリングした信号を、１ビットもしくは数ビットの粗いレベルでデジタル信号Ｓに変換する。

【0004】

ΔΣ変調器の出力には量子化ノイズが含まれることになる。この量子化ノイズは、ΔΣ変調器内部のループフィルタ（積分回路）によって高周波領域に追いやられる（ノイズシェーピング）。

【0005】

後段のデジタル部６は、デジタルフィルタであり、帯域制限フィルタとデシメーションフィルタの機能を有する。具体的には、デジタルフィルタは、ΔΣ変調器の出力に含まれる高周波ノイズを低域通過の帯域制限フィルタによって減衰させ、デシメーションフィルタによってデータレートを低下させる（ダウンサンプリング）。

【0006】

図２は、ΔΣ変調器１０の回路図である。ΔΣ変調器１０は、主として、減算回路１２、ループフィルタ１４、量子化器１６、Ｄ／Ａコンバータ１８を備える。

【0007】

減算回路１２は、アナログ入力信号Ｖ_ＩＮと、Ｄ／Ａコンバータ１８の出力信号Ｖ_ＦＢの誤差を生成する。ループフィルタ１４は、誤差を積算し、ノイズシェーピングを行う。

【0008】

量子化器１６は、ループフィルタ１４の出力信号を量子化する。量子化された信号は、Ｄ／Ａコンバータに入力される。

【0009】

図３は、フィードフォワード型の三次のΔΣ変調器１０Ａの回路図である。ΔΣ変調器１０Ａでは、減算回路１２と三次のループフィルタ１４が一体に構成される。

【0010】

減算回路１２および三次のループフィルタ１４を含むブロックは、次数と等しい複数（３個）の積分器ＩＮＴ１，ＩＮＴ２，ＩＮＴ３、複数の加減算器ＡＤＤ１，ＡＤＤ２，ＡＤＤ３，ＡＤＤ４、および複数のフィードフォワードパスおよびフィードバックパスを備える。ａ_１，ａ_２，ｂ_１，ｂ_２，ｂ_３，ｂ_４，ｃ_１，ｃ_２，ｃ_３はフィードフォワードパスおよびフィードバック経路のゲインを示す。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２０１１－１０１２４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

ΔΣ変調器には、時間離散型と時間連続型がある。時間離散型のΔΣ変調器は、入力信号Ｖ_ＩＮをサンプリングするサンプリング回路を有する。図３の場合、入力信号Ｖ_ＩＮのパスｂ_１～ｂ_４に、サンプリング回路が実装される。

【0013】

一般に、サンプリング回路は、スイッチトキャパシタ回路を用いて構成される。入力信号Ｖ_ＩＮが差動信号である場合、スイッチトキャパシタ回路も差動回路で構成される。差動のスイッチトキャパシタ回路は、基準電圧を利用して、入力信号Ｖ_ＩＮをサンプリングする。

【0014】

一般的には、基準電圧としては、電源電圧の１／２に設定されることが多い。差動入力信号Ｖ_ＩＮのコモン電圧が、スイッチトキャパシタ回路の基準電圧からずれると、性能が低下する。

【0015】

本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、入力電圧のコモン電圧に依存しない動作が可能なΔΣ変調器の提供にある。

【課題を解決するための手段】

【0016】

本開示のある態様は、差動入力信号をデジタル出力信号に変換するΔΣ変調器である。ΔΣ変調器は、差動入力信号をサンプリングするスイッチトキャパシタ型の入力サンプリング回路を備える。入力サンプリング回路は、差動入力を形成する第１入力ノードおよび第２入力ノードと、差動出力を形成する第１出力ノードおよび第２出力ノードと、基準電圧ノードと、第１入力ノードと第１出力ノードの間に直列に接続された第１スイッチ、第１キャパシタおよび第２スイッチと、第２入力ノードと第２出力ノードの間に直列に接続された第３スイッチ、第２キャパシタおよび第４スイッチと、第３スイッチおよび第２キャパシタの接続ノードと、第１入力ノードとの間に接続された第５スイッチと、第１スイッチおよび第１キャパシタの接続ノードと、第２入力ノードとの間に接続された第６スイッチと、第１キャパシタと第２スイッチの接続ノードと、基準電圧ノードとの間に接続された第７スイッチと、第２キャパシタと第４スイッチの接続ノードと、基準電圧ノードとの間に接続された第８スイッチと、を含む。

【0017】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

【発明の効果】

【0018】

本開示に係るΔΣ変調器によれば、差動入力信号のコモン電圧に依存しない処理が可能となる。

【図面の簡単な説明】

【0019】

【図1】図１は、ΔΣ型Ａ／Ｄコンバータの基本構成を示すブロック図である。

【図2】図２は、ΔΣ変調器の回路図である。

【図3】図３は、フィードフォワード型の三次のΔΣ変調器の回路図である。

【図4】図４は、実施形態に係るΔΣ変調器のブロック図である。

【図5】図５は、実施形態に係る入力サンプリング回路の回路図である。

【図6】図６は、図５の入力サンプリング回路のレベルダイアグラムである。

【図7】図７は、比較技術に係る入力サンプリング回路の回路図である。

【図8】図８は、図７の入力サンプリング回路のレベルダイアグラムである。

【図9】図９は、オペアンプのゲイン特性を示す図である。

【図10】図１０は、図４のΔΣ変調器の一部を示す回路図である。

【図11】図１１は、実施形態に係るΔΣ変調器の回路図である。

【図12】図１２は、実施形態に係るΔΣ変調器の回路図である。

【図13】図１３は、実施形態に係るΔΣ変調器の回路図である。

【図14】図１４は、図１１のΔΣ変調器の構成要素を示す回路図である。

【発明を実施するための形態】

【0020】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0021】

一実施形態に係るΔΣ変調器は、差動入力信号をデジタル出力信号に変換する。ΔΣ変調器は、差動入力信号をサンプリングするスイッチトキャパシタ型の入力サンプリング回路を備える。入力サンプリング回路は、差動入力を形成する第１入力ノードおよび第２入力ノードと、差動出力を形成する第１出力ノードおよび第２出力ノードと、基準電圧ノードと、第１入力ノードと第１出力ノードの間に直列に接続された第１スイッチ、第１キャパシタおよび第２スイッチと、第２入力ノードと第２出力ノードの間に直列に接続された第３スイッチ、第２キャパシタおよび第４スイッチと、第３スイッチおよび第２キャパシタの接続ノードと、第１入力ノードとの間に接続された第５スイッチと、第１スイッチおよび第１キャパシタの接続ノードと、第２入力ノードとの間に接続された第６スイッチと、第１キャパシタと第２スイッチの接続ノードと、基準電圧ノードとの間に接続された第７スイッチと、第２キャパシタと第４スイッチの接続ノードと、基準電圧ノードとの間に接続された第８スイッチと、を含む。

【0022】

第１状態では、第１スイッチ、第３スイッチ、第７スイッチ、第８スイッチがオンとなる。第２状態では、第２スイッチ、第４スイッチ、第５スイッチ、第６スイッチがオンとなる。基準電圧ラインの電圧をＶｒ、第１入力ノードの電圧をＶｉｐ、第２入力ノードの電圧をＶｉｎとする。また第１キャパシタおよび第２キャパシタの容量は等しくＣｓであるとする。第１状態において、第１キャパシタに蓄えられる電荷Ｑｐ、第２キャパシタに蓄えられる電荷Ｑｎはそれぞれ、
Ｑｐ＝Ｃｓ×（Ｖｉｐ－Ｖｒ）
Ｑｎ＝Ｃｓ×（Ｖｉｎ－Ｖｒ）
である。

【0023】

第２状態において、第１出力ノードに発生する電圧Ｖｏｎ、第２出力ノードに発生する電圧Ｖｐはそれぞれ、以下の式で表される。
Ｖｏｎ＝Ｖｉｎ－Ｑｐ／Ｃｓ＝Ｖｉｎ－（Ｖｉｐ－Ｖｒ）＝Ｖｉｎ－Ｖｉｐ＋Ｖｒ
Ｖｏｐ＝Ｖｉｐ－Ｑｎ／Ｃｓ＝Ｖｉｐ－（Ｖｉｎ－Ｖｒ）＝Ｖｉｐ－Ｖｉｎ＋Ｖｒ

【0024】

差動入力信号の信号成分（入力電圧振幅）Ｖｐ－ＶｎをＶｓｉｇと表記する。このとき、
Ｖｏｎ＝－Ｖｓｉｇ＋Ｖｒ
Ｖｏｐ＝＋Ｖｓｉｇ＋Ｖｒ
となる。差動出力信号Ｖｏｐ，Ｖｏｎのコモン電圧は、Ｖｒであり、差動入力信号のコモン電圧に依存しない。つまり上記構成によれば、差動入力信号のコモン電圧に依存しない差動出力信号を生成できる。

【0025】

一実施形態において、ΔΣ変調器は、入力サンプリング回路と一体に構成される積分アンプをさらに備えてもよい。積分アンプは、入力サンプリング回路の第１出力ノードと接続される第３入力ノードと、入力サンプリング回路の第２出力ノードと接続される第４入力ノードと、第３出力ノードと、第４出力ノードと、第３入力ノードと第３出力ノードの間に接続された第３キャパシタと、第４入力ノードと第４出力ノードの間に接続された第４キャパシタと、第１入力が第３入力ノードと接続され、第２入力が第４入力ノードと接続され、第１出力が第３出力ノードと接続され、第２出力が第４出力ノードと接続された完全差動型のオペアンプと、を含んでもよい。

【0026】

第３キャパシタおよび第４キャパシタの容量を等しくＣｉであるとする。このとき、積分回路の時定数は、Ｔ×Ｃｉ／（２×Ｃｓ）となる。Ｔは、スイッチトキャパシタ回路のスイッチング周期である。一般的なクロール型のスイッチトキャパシタ積分回路の時定数は、Ｔ×Ｃｉ／Ｃｓである。したがって、上記構成によれば、一般的なクロール型の積分回路に比べて、同じ時定数を得るためのキャパシタＣｓの容量を１／２に減らすことができ、チップサイズを小さくできる。

【0027】

一実施形態において、ΔΣ変調器は、入力信号以外のΔΣ変調器内の内部信号をサンプリングする内部サンプリング回路をさらに備えてもよい。内部サンプリング回路は、差動入力を形成する第５入力ノードおよび第６入力ノードと、差動出力を形成する第５出力ノードおよび第６出力ノードと、第５入力ノードと第５出力ノードの間に直列に接続された第９スイッチ、第５キャパシタおよび第１０スイッチと、第６入力ノードと第６出力ノードの間に直列に接続された第１１スイッチ、第６キャパシタおよび第１２スイッチと、第９スイッチおよび第５キャパシタの接続ノードと、基準電圧ノードとの間に接続された第１３スイッチと、第１１スイッチおよび第６キャパシタの接続ノードと、基準電圧ノードとの間に接続された第１４スイッチと、第５キャパシタと第１０スイッチの接続ノードと、基準電圧ノードとの間に接続された第１５スイッチと、第６キャパシタと第１２スイッチの接続ノードと、基準電圧ノードとの間に接続された第１６スイッチと、を含んでもよい。

【0028】

内部サンプリング回路は、第１状態において、第９スイッチ、第１１スイッチ、第１５スイッチ、第１６スイッチがオンとなる。第２状態では、第１０スイッチ、第１２スイッチ、第１３スイッチ、第１４スイッチがオンとなる。基準電圧ラインの電圧をＶｒ、第１入力ノードの電圧をＶｉｐ、第２入力ノードの電圧をＶｉｎとする。また第５キャパシタおよび第６キャパシタの容量は等しくＣｓであるとする。第１状態において、第５キャパシタに蓄えられる電荷Ｑｐ、第６キャパシタに蓄えられる電荷Ｑｎはそれぞれ、
Ｑｐ＝Ｃｓ×（Ｖｉｐ－Ｖｒ）
Ｑｎ＝Ｃｓ×（Ｖｉｎ－Ｖｒ）
である。

【0029】

第２状態において、第１出力ノードに発生する電圧Ｖｏｐ、第２出力ノードに発生する電圧Ｖｎはそれぞれ、以下の式で表される。
Ｖｏｐ＝Ｖｒ－Ｑｐ／Ｃｓ＝Ｖｒ－（Ｖｉｐ－Ｖｒ）＝２Ｖｒ－Ｖｉｐ
Ｖｏｎ＝Ｖｒ－Ｑｎ／Ｃｓ＝Ｖｒ－（Ｖｉｎ－Ｖｒ）＝２Ｖｒ－Ｖｉｎ

【0030】

内部サンプリング回路の入力は、基準電圧Ｖｒを基準に生成されたものなので、そのコモン電圧はＶｒになる。したがって、差動出力信号Ｖｏｐ，Ｖｏｎのコモン電圧Ｖｏｃは、
Ｖｏｃ＝（Ｖｏｐ＋Ｖｏｎ）／２＝２Ｖｒ－（Ｖｉｐ＋Ｖｉｎ）／２＝Ｖｒ
となる。つまり、内部回路に関してはコモン電圧は一定となっている。

【0031】

一実施形態において、ΔΣ変調器は、入力サンプリング回路とともに積分回路を構成する積分アンプをさらに備えてもよい。積分アンプは、入力サンプリング回路の第１出力ノードと接続される第３入力ノードと、入力サンプリング回路の第２出力ノードと接続される第４入力ノードと、第３出力ノードと、第４出力ノードと、第３入力ノードと第３出力ノードの間に接続された第３キャパシタと、第４入力ノードと第４出力ノードの間に接続された第４キャパシタと、第１入力が第３入力ノードと接続され、第２入力が第４入力ノードと接続され、第１出力が第３出力ノードと接続され、第２出力が第４出力ノードと接続された完全差動型のオペアンプと、を含んでもよい。

【0032】

一実施形態において、ΔΣ変調器は、ΔΣ変調器内の入力信号以外の内部信号をサンプリングする内部サンプリング回路をさらに備えてもよい。内部サンプリング回路は、差動入力を形成する第５入力ノードおよび第６入力ノードと、差動出力を形成する第５出力ノードおよび第６出力ノードと、第５入力ノードと第５出力ノードの間に直列に接続された第９スイッチ、第５キャパシタおよび第１０スイッチと、第６入力ノードと第６出力ノードの間に直列に接続された第１１スイッチ、第６キャパシタおよび第１２スイッチと、第９スイッチおよび第５キャパシタの接続ノードと、基準電圧ノードとの間に接続された第１３スイッチと、第１１スイッチおよび第６キャパシタの接続ノードと、基準電圧ノードとの間に接続された第１４スイッチと、第５キャパシタと第１０スイッチの接続ノードと、基準電圧ノードとの間に接続された第１５スイッチと、第６キャパシタと第１２スイッチの接続ノードと、基準電圧ノードとの間に接続された第１６スイッチと、を含んでもよい。内部サンプリング回路の第５出力ノードおよび第６出力ノードの一方は、積分アンプの第３入力ノードと接続され、内部サンプリング回路の第５出力ノードおよび第６出力ノードの他方は、積分アンプの第４入力ノードと接続されてもよい。

【0033】

この構成により、積分アンプは、内部信号と入力信号を重み付け加算した値を積分することができる。

【0034】

一実施形態において、ΔΣ変調器の次数は３であってもよい。一実施形態において、ΔΣ変調器の次数は２であってもよい。一実施形態において、ΔΣ変調器の次数は４であってもよい。

【0035】

一実施形態においてΔΣ変調器は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

【0036】

一実施形態において、ΔΣ型Ａ／Ｄコンバータは、上述のいずれかのΔΣ変調器と、ΔΣ変調器の出力信号を帯域制限し、ダウンサンプリングするフィルタと、を備えてもよい。

【0037】

（実施形態）
図４は、実施形態に係るΔΣ変調器１００のブロック図である。ΔΣ変調器１００は、差動入力信号Ｖ_ＩＮをΔΣ変調してデジタル出力信号Ｓ_ＯＵＴに変換する。差動入力信号ＶＩＮは、相補的な正極信号Ｖｉｐおよび負極信号Ｖｉｎを含む。ΔΣ変調器１００は、ひとつの半導体基板に集積化される。

【0038】

ΔΣ変調器１００は、減算回路１２、ループフィルタ１４、量子化器１６、Ｄ／Ａコンバータ１８および入力サンプリング回路１１０を備える。ΔΣ変調器１００は時間離散型であり、入力サンプリング回路１１０は、スイッチドキャパシタ回路で構成され、差動入力信号Ｖ_ＩＮをサンプリングする。

【0039】

Ｄ／Ａコンバータ１８は、ΔΣ変調器１００の出力信号、すなわち量子化器１６の出力信号Ｓ_ＯＵＴをアナログのフィードバック信号Ｖ_ＦＢに変換する。減算回路１２は、入力サンプリング回路１１０がサンプリングした入力信号Ｖ_ＩＮと、フィードバック信号Ｖ_ＦＢの誤差を生成する。

【0040】

ループフィルタ１４は、積分回路を含んでおり、減算回路１２が生成する誤差信号をフィルタリングし、ノイズシェーピングする。ループフィルタ１４の次数は特に限定されない。またループフィルタ１４の構成も限定されず、フィードフォワード型であってもよいし、フィードバック型であってもよい。フィードフォワード型の場合、入力サンプリング回路１１０がサンプリングした入力信号Ｖ_ＩＮは、ループフィルタ１４に対してフィードフォワードされる。

【0041】

量子化器１６は、ループフィルタ１４が生成するノイズシェーピング後の信号を量子化する。量子化器１６のビット数ｎは、１ビットであってもよいし、２ビット以上（マルチビット）であってもよい。

【0042】

図５は、実施形態に係る入力サンプリング回路１１０の回路図である。入力サンプリング回路１１０は、完全差動型であり、差動入力を形成する第１入力ノードＩＮ１および第２入力ノードＩＮ２と、差動出力を形成する第１出力ノードＯＵＴ１および第２出力ノードＯＵＴ２と、基準電圧ノードＲＥＦを有する。第１入力ノードＩＮ１、第２入力ノードＩＮ２には、差動入力信号Ｖｉｐ，Ｖｉｎが入力される。基準電圧ノードＲＥＦには基準電圧Ｖｒが供給される。基準電圧Ｖｒは、たとえばΔΣ変調器１００の電源電圧の１／２が選ばれる。

【0043】

入力サンプリング回路１１０は、複数のスイッチＳＷ１～ＳＷ８、第１キャパシタＣ１、第２キャパシタＣ２を備える。第１スイッチＳＷ１、第１キャパシタＣ１および第２スイッチＳＷ２は、第１入力ノードＩＮ１と第１出力ノードＯＵＴ１の間に直列に接続される。第３スイッチＳＷ３、第２キャパシタＣ２および第４スイッチＳＷ４は、第２入力ノードＩＮ２と第２出力ノードＯＵＴ２の間に直列に接続される。第１キャパシタＣ１および第２キャパシタＣ２の容量は等しくＣｓであるとする。

【0044】

第５スイッチＳＷ５は、第３スイッチＳＷ３および第２キャパシタＣ２の接続ノードと、第１入力ノードＩＮ１との間に接続される。第６スイッチＳＷ６は、第１スイッチＳＷ１および第１キャパシタＣ１の接続ノードと、第２入力ノードＩＮ２との間に接続される。つまり、第５スイッチＳＷ５および第６スイッチＳＷ６によって、たすき掛けの構成が提供される。

【0045】

第７スイッチＳＷ７は、第１キャパシタＣ１と第２スイッチＳＷ２の接続ノードと、基準電圧ノードＲＥＦとの間に接続される。第８スイッチＳＷ８は、第２キャパシタＣ２と第４スイッチＳＷ４の接続ノードと、基準電圧ノードＲＥＦとの間に接続される。

【0046】

以上がΔΣ変調器１００および入力サンプリング回路１１０の構成である。続いて入力サンプリング回路１１０の動作を説明する。

【0047】

入力サンプリング回路１１０は、第１状態φ１と第２状態φ２を交互に繰り返す。第１状態φ１では、第１スイッチＳＷ１、第３スイッチＳＷ３、第７スイッチＳＷ７、第８スイッチＳＷ８がオンとなる。

【0048】

第１状態φ１において、第１キャパシタに蓄えられる電荷Ｑｐ、第２キャパシタに蓄えられる電荷Ｑｎはそれぞれ、
Ｑｐ＝Ｃｓ×（Ｖｉｐ－Ｖｒ）
Ｑｎ＝Ｃｓ×（Ｖｉｎ－Ｖｒ）
である。

【0049】

第２状態φ２において、第１出力ノードＯＵＴ１に発生する電圧Ｖｏｎ、第２出力ノードＯＵＴ２に発生する電圧Ｖｐはそれぞれ、式（１）、（２）で表される。
Ｖｏｎ＝Ｖｉｎ－Ｑｐ／Ｃｓ＝Ｖｉｎ－（Ｖｉｐ－Ｖｒ）
＝Ｖｉｎ－Ｖｉｐ＋Ｖｒ …（１）
Ｖｏｐ＝Ｖｉｐ－Ｑｎ／Ｃｓ＝Ｖｉｐ－（Ｖｉｎ－Ｖｒ）
＝Ｖｉｐ－Ｖｉｎ＋Ｖｒ …（２）

【0050】

図６は、図５の入力サンプリング回路１１０のレベルダイアグラムである。差動入力Ｉｎｐｕｔのコモン電圧Ｖｉｃ（＝（Ｖｉｐ＋Ｖｉｎ）／２）が、入力サンプリング回路１１０の基準電圧Ｖｒからずれている場合を示している。差動入力信号の信号成分（入力電圧振幅）Ｖｐ－Ｖｎを、Ｖｓｉｇと表記する。

【0051】

式（１）より、第２出力ノードＯＵＴ２の電圧Ｖｏｐ、第１出力ノードＯＵＴ１の電圧Ｖｏｎはそれぞれ、
Ｖｏｐ＝－Ｖｓｉｇ＋Ｖｒ …（３）
Ｖｏｎ＝＋Ｖｓｉｇ＋Ｖｒ …（４）
となる。差動出力信号Ｖｏｐ，Ｖｏｎのコモン電圧Ｖｏｃは、
Ｖｏｃ＝（Ｖｏｐ＋Ｖｏｎ）／２＝Ｖｒ
となる。つまりコモン電圧Ｖｏｃは、入力サンプリング回路１１０の基準電圧Ｖｒと一致しており、差動入力信号のコモン電圧Ｖｉｃに依存しない。つまり図５の構成によれば、差動入力信号Ｖｉｐ，Ｖｉｎのコモン電圧Ｖｉｃに依存しない差動出力信号Ｖｏｐ，Ｖｏｎを生成できる。

【0052】

入力サンプリング回路１１０の利点は、比較技術に係る入力サンプリング回路との対比によって明確となる。そこで比較技術について説明する。

【0053】

図７は、比較技術に係る入力サンプリング回路１１０Ｒの回路図である。入力サンプリング回路１１０Ｒは、図５の入力サンプリング回路１１０と同様に、複数のスイッチＳＷ１～ＳＷ８、キャパシタＣ１，Ｃ２を備える。図５との違いは、第５スイッチＳＷ５、第６スイッチＳＷ６の接続態様であり、第５スイッチＳＷ５および第６スイッチＳＷ６それぞれの一端は、基準電圧ノードＲＥＦに共通に接続されている。

【0054】

入力サンプリング回路１１０Ｒの動作を説明する。入力サンプリング回路１１０Ｒは、第１状態φ１と第２状態φ２を交互に繰り返す。第１状態φ１では、第１スイッチＳＷ１、第３スイッチＳＷ３、第７スイッチＳＷ７、第８スイッチＳＷ８がオンとなる。

【0055】

第１状態φ１において、第１キャパシタに蓄えられる電荷Ｑｐ、第２キャパシタに蓄えられる電荷Ｑｎはそれぞれ、
Ｑｐ＝Ｃｓ×（Ｖｉｐ－Ｖｒ）
Ｑｎ＝Ｃｓ×（Ｖｉｎ－Ｖｒ）
であり、実施形態に係る入力サンプリング回路１１０と同じである。

【0056】

第２状態φ２において、第１出力ノードＯＵＴ１に発生する電圧Ｖｏｎ、第２出力ノードＯＵＴ２に発生する電圧Ｖｐはそれぞれ、式（５）、（６）で表される。
Ｖｏｎ＝Ｖｒ－Ｑｐ／Ｃｓ＝Ｖｒ－（Ｖｉｐ－Ｖｒ）
＝２Ｖｒ－Ｖｉｐ …（５）
Ｖｏｐ＝Ｖｒ－Ｑｎ／Ｃｓ＝Ｖｒ－（Ｖｉｎ－Ｖｒ）
＝２Ｖｒ－Ｖｉｎ …（６）

【0057】

図８は、図７の入力サンプリング回路１１０Ｒのレベルダイアグラムである。差動入力Ｉｎｐｕｔのコモン電圧Ｖｉｃ（＝（Ｖｉｐ＋Ｖｉｎ）／２）が、入力サンプリング回路１１０の基準電圧Ｖｒからずれている場合を示している。

【0058】

式（５）および（６）より、差動出力Ｖｏｐ，Ｖｏｎのコモン電圧Ｖｏｃ’は、
Ｖｏｃ’＝（Ｖｏｐ＋Ｖｏｎ）／２＝２Ｖｒ－Ｖｉｃ
となる。すなわち比較技術に係る入力サンプリング回路１１０Ｒでは、コモン電圧Ｖｏｃ’は、の基準電圧Ｖｒと一致しておらず、差動入力信号のコモン電圧Ｖｉｃに依存している。

【0059】

入力サンプリング回路１１０（１１０Ｒ）の後段には、オペアンプが配置される場合がある。図９は、オペアンプのゲイン特性を示す図である。オペアンプは、基準電圧Ｖｒを中心とする線形範囲において一定のゲインが得られ、基準電圧Ｖｒから離れるとゲインが低下する。また、オペアンプの入力コモン電圧が同一で無い場合は、ゲインが一定では無くなるため、線形性を十分確保できなくなる。

【0060】

比較技術では、入力サンプリング回路１１０Ｒの出力信号、言い換えるとオペアンプの入力信号は、Ｖｒからずれた範囲で変化する。したがって、オペアンプを線形性が高い線形範囲内で動作させることが難しい。

【0061】

これに対して実施形態に係る入力サンプリング回路１１０の出力信号、言い換えるとオペアンプの入力信号は、Ｖｒを中心として変化する。したがってオペアンプの線形性が高い線形範囲内で動作させることができる。これにより、ΔΣ変調器１００の特性を改善することができる。

【0062】

図５の入力サンプリング回路１１０と図７の入力サンプリング回路１１０Ｒのノイズを比較する。入力ノードＩＮ１，ＩＮ２に入力されるノイズ量をｖｎｐ，ｖｎｎとする。図７の入力サンプリング回路１１０Ｒでは、ノイズ量は、式（７）で表される。

【数1】

【0063】

これに対して、図５の入力サンプリング回路１１０では、同じノイズｖｎｐ，ｖｎｎが入力されたときのノイズ量は、式（８）で表される。

【数2】

ただし、ｖｎｈｐ，ｖｎｈｎは、ホールド時の入力のノイズ量を表す。

【0064】

つまり、実施形態によれば、サンプリング時とホールド時のノイズを取り込んで平均化するため、ノイズ量を減らすことができる。

【0065】

図１０は、図４のΔΣ変調器１００の一部を示す回路図である。図１０には、入力サンプリング回路１１０と、ループフィルタ１４の一部が示されている。ループフィルタ１４は、積分アンプ１２０を含む。

【0066】

積分アンプ１２０は、入力サンプリング回路１１０とともにクロール型の積分回路ＩＮＴを構成する。差動入力を形成する第３入力ノードＩＮ３および第４入力ノードＩＮ４、差動出力を形成する第３出力ノードＯＵＴ３および第４出力ノードＯＵＴ４を有する。

【0067】

積分アンプ１２０は、第３キャパシタＣ３、第４キャパシタＣ４およびオペアンプＯＡ１を含む。第３キャパシタＣ３は、第３入力ノードＩＮ３と第３出力ノードＯＵＴ３の間に接続される。第４キャパシタＣ４は、第４入力ノードＩＮ４と第４出力ノードＯＵＴ４の間に接続される。オペアンプＯＡ１は完全差動型であり、第１入力（－）が第３入力ノードＩＮ３と接続され、第２入力（＋）が第４入力ノードＩＮ４と接続され、第１出力（＋）が第３出力ノードＯＵＴ３と接続され、第２出力（－）が第４出力ノードＯＵＴ４と接続される。

【0068】

第３キャパシタＣ３および第４キャパシタＣ４の容量を等しくＣｉであるとする。このとき、積分回路ＩＮＴの時定数は、Ｔ×Ｃｉ／（２×Ｃｓ）となる。Ｔは、スイッチトキャパシタ回路である入力サンプリング回路１１０のスイッチング周期である。

【0069】

なお、前段に比較技術に係る入力サンプリング回路１１０Ｒを採用した場合のクロール型のスイッチトキャパシタ積分回路の時定数は、Ｔ×Ｃｉ／Ｃｓである。したがって、上記構成によれば、一般的なクロール型の積分回路に比べて、同じ時定数を得るためのキャパシタＣｓの容量を１／２に減らすことができ、チップサイズを小さくできる。

【0070】

図１０の例では、積分回路ＩＮＴは、加減算器ＡＤＤの機能を含んでいる。中間サンプリング回路１３０は、ΔΣ変調器１００内の、入力信号以外の内部信号をサンプリングする。この例では、内部信号はフィードバック信号Ｖ_ＦＢである。中間サンプリング回路１３０は、実施形態に係る入力サンプリング回路１１０と同じ構成であってもよいし、比較技術に係る入力サンプリング回路１１０Ｒと同じ構成であってもよい。

【0071】

入力サンプリング回路１１０、中間サンプリング回路１３０および積分アンプ１２０は、加算型の積分回路を形成している。ここで、中間サンプリング回路１３０の出力は、入力サンプリング回路１１０の出力とは反対の極性で積分アンプ１２０と接続されているため、中間サンプリング回路１３０の出力は、入力サンプリング回路１１０の出力に対して逆極性で加算される。

【0072】

なお、中間サンプリング回路１３０の入力であるフィードバック信号Ｖ_ＦＢはＤ／Ａコンバータ１８によって生成される差動信号であり、そのコモン電圧は、基準電圧Ｖｒと一致させることができる。したがって中間サンプリング回路１３０は、比較技術に係る入力サンプリング回路１１０Ｒで構成することができる。あるいは中間サンプリング回路１３０を実施形態に係る入力サンプリング回路１１０と同じ構成としてもよい。

【0073】

図１１は、実施形態に係るΔΣ変調器１００Ａの回路図である。ΔΣ変調器１００Ａは三次のΔΣ変調器であり、図３のΔΣ変調器１０Ａと実質的に同じ構成を有する。

【0074】

差動入力信号Ｖ_ＩＮを受けるパスｂ_１，ｂ_２，ｂ_３，ｂ_４それぞれには、入力サンプリング回路１１０が組み込まれる。その他の中間信号が伝送するパスｃ_１，ｃ_２，ｃ_３，ａ_１，ａ_２，ｇ_１には、中間サンプリング回路１３０が組み込まれる。

【0075】

図１２は、実施形態に係るΔΣ変調器１００Ｂの回路図である。ΔΣ変調器１００Ｂは二次のΔΣ変調器であり、２個の積分回路ＩＮＴ１，ＩＮＴ２を含む。差動入力信号Ｖ_ＩＮを受けるパスｂ_１，ｂ_２，ｂ_３それぞれには、入力サンプリング回路１１０が組み込まれる。その他の中間信号が伝送するパスｃ_１，ｃ_２，ａ_１，ａ_２，ｇ_１には、中間サンプリング回路１３０が組み込まれる。

【0076】

図１３は、実施形態に係るΔΣ変調器１００Ｃの回路図である。ΔΣ変調器１００Ｃは４次のΔΣ変調器であり、４個の積分回路ＩＮＴ１～ＩＮＴ４を含む。差動入力信号Ｖ_ＩＮを受けるパスｂ_１～ｂ_５それぞれには、入力サンプリング回路１１０が組み込まれる。その他の中間信号が伝送するパスｃ_１～ｃ_４，ａ_１～ａ_４，ｇ_１，ｇ_２には、中間サンプリング回路１３０が組み込まれる。

【0077】

図１４は、図１１～図１３のΔΣ変調器１００Ａ～１００Ｃの構成要素１５０を示す回路図である。構成要素１５０は、入力サンプリング回路１１０、ｍ個の中間サンプリング回路１３０、加減算器ＡＤＤ、積分アンプ１２０を含む。

【0078】

構成要素１５０は、図１１～図１３それぞれにおける、積分器ＩＮＴ_ｊ（ｊ＝１，２…））加減算器ＡＤＤ_ｊ、パスａ，ｂ，ｃ，ｇに含まれるサンプリング回路に対応する回路ブロックである。

【0079】

入力サンプリング回路１１０は、図１１～図１３のパスｂ_ｊに配置される。中間サンプリング回路１３０＿１は、図１１～図１３のパスｃ_ｊに配置される。中間サンプリング回路１３０＿２～１３０＿ｍは、パスｃ以外のパスであって、加減算器ＡＤＤ_ｊに入力されるパスａ，ｇに配置される。

【0080】

中間サンプリング回路１３０は、第５入力ノードＩＮ５、第６入力ノードＩＮ６、第５出力ノードＯＵＴ５、第６出力ノードＯＵＴ６、第９スイッチＳＷ９～第１６スイッチＳＷ１６、第５キャパシタＣ５、第６キャパシタＣ６を含む。中間サンプリング回路１３０の構成は、図７の入力サンプリング回路１１０Ｒと同様である。なお中間サンプリング回路１３０＿１～１３０＿ｍのうちのひとつ、複数、あるいは全部を、入力サンプリング回路１１０と同じ構成としてもよい。

【0081】

（用途）
実施形態に係るΔΣ変調器１００は、図１のΔΣ型Ａ／Ｄコンバータのアナログ部に採用することができる。ただしΔΣ変調器１００の用途は、Ａ／Ｄコンバータに限定されず、その他のさまざまな用途に利用できる。

【0082】

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。

【符号の説明】

【0083】

１００ ΔΣ変調器
１２ 減算回路
１４ ループフィルタ
１６ 量子化器
１８ Ｄ／Ａコンバータ
１１０ 入力サンプリング回路
ＩＮ１ 第１入力ノード
ＩＮ２ 第２入力ノード
ＯＵＴ１ 第１出力ノード
ＯＵＴ２ 第２出力ノード
ＲＥＦ 基準電圧ノード
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
ＳＷ５ 第５スイッチ
ＳＷ６ 第６スイッチ
ＳＷ７ 第７スイッチ
ＳＷ８ 第８スイッチ
１２０ 積分アンプ
ＩＮ３ 第３入力ノード
ＩＮ４ 第４入力ノード
ＯＵＴ３ 第３出力ノード
ＯＵＴ４ 第４出力ノード
Ｃ３ 第３キャパシタ
Ｃ４ 第４キャパシタ
ＯＡ１ オペアンプ
１３０ 中間サンプリング回路
ＩＮ５ 第５入力ノード
ＩＮ６ 第６入力ノード
ＯＵＴ５ 第５出力ノード
ＯＵＴ６ 第６出力ノード
ＳＷ９ 第９スイッチ
ＳＷ１０ 第１０スイッチ
ＳＷ１１ 第１１スイッチ
ＳＷ１２ 第１２スイッチ
Ｃ５ 第５キャパシタ
Ｃ６ 第６キャパシタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】