特開 2023-121076 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023121076

(43)【公開日】2023-08-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230823BHJP

   H01L 29/12 20060101ALI20230823BHJP

   H01L 21/336 20060101ALI20230823BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 653A

H01L29/78 652J

H01L29/78 652T

H01L29/78 658A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022024319

(22)【出願日】2022-02-18

(71)【出願人】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】鈴木 隆司

(72)【発明者】

【氏名】山下 侑佑

(72)【発明者】

【氏名】斎藤 順

(57)【要約】

【課題】オン抵抗の低減およびオン損失の低減を実現可能な半導体装置を提供する。
【解決手段】半導体装置は、ｎ型のドリフト層を備える。半導体装置は、ドリフト層の上面に接しているｐ型のボディ層を備える。半導体装置は、ボディ層の上部に配置されているｎ型のソース領域を備える。半導体装置は、ソース領域の上面からボディ層を貫通してドリフト層まで到達しているトレンチを備える。半導体装置は、トレンチ内にゲート絶縁膜を介して配置されているゲート電極を備える。半導体装置は、ドリフト層内であってトレンチの底面の下方側の領域に、トレンチの底面から離間して配置されている第１のｐ型領域を備える。半導体装置は、ドリフト層内であって第１のｐ型領域の下面の下方側の領域に、第１のｐ型領域の下面から離間して配置されている第２のｐ型領域を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

ｎ型のドリフト層と、
前記ドリフト層の上面に接しているｐ型のボディ層と、
前記ボディ層の上部に配置されているｎ型のソース領域と、
前記ソース領域の上面から前記ボディ層を貫通して前記ドリフト層まで到達しているトレンチと、
前記トレンチ内にゲート絶縁膜を介して配置されているゲート電極と、
を備える半導体装置であって、
前記ドリフト層内であって前記トレンチの底面の下方側の領域に、前記トレンチの底面から離間して配置されている第１のｐ型領域と、
前記ドリフト層内であって前記第１のｐ型領域の下面の下方側の領域に、前記第１のｐ型領域の下面から離間して配置されている第２のｐ型領域と、
を備える、半導体装置。

【請求項2】

前記ドリフト層内であって前記第２のｐ型領域の下面の下方側の領域に、前記第２のｐ型領域の下面と接触して配置されている第３のｐ型領域をさらに備え、
前記第２のｐ型領域の不純物濃度が、前記第３のｐ型領域の不純物濃度よりも高い、請求項１に記載の半導体装置。

【請求項3】

前記トレンチの底面と前記第１のｐ型領域との間には、第１のｎ型領域が位置しており、
前記第１のｐ型領域と前記第２のｐ型領域との間には、第２のｎ型領域が位置しており、
各々のｐｎ接合界面から伸びる空乏層が、前記第１のｎ型領域、前記第１のｐ型領域、前記第２のｎ型領域の全体を覆っている、請求項１または２に記載の半導体装置。

【請求項4】

前記第２のｐ型領域は、前記ボディ層に接続されており、
前記第２のｐ型領域の不純物濃度が、前記第１のｐ型領域の不純物濃度よりも高い、請求項１～３の何れか１項に記載の半導体装置。

【請求項5】

前記第２のｐ型領域の深さ方向の厚さが、前記第１のｐ型領域の深さ方向の厚さよりも厚い、請求項１～４の何れか１項に記載の半導体装置。

【請求項6】

前記トレンチの底面から前記第１のｐ型領域の上面までの距離を第１距離とするとともに、前記トレンチの底面から前記第２のｐ型領域の上面までの距離を第２距離としたときに、前記第２距離に対する前記第１距離の比が、０．２～０．７の範囲内である、請求項１～５の何れか１項に記載の半導体装置。

【請求項7】

前記トレンチの底面と前記第１のｐ型領域との間には、第１のｎ型領域が位置しており、
前記第１のｎ型領域の不純物濃度に対する前記第１のｐ型領域の不純物濃度の比が、１～２．５の範囲内である、請求項１～６の何れか１項に記載の半導体装置。

【請求項8】

半導体基板の表面に平行な方向における前記トレンチの底面の幅をトレンチ幅とするとともに、半導体基板の表面に平行な方向における前記第１のｐ型領域の幅を第１の幅としたときに、前記トレンチ幅に対する前記第１の幅の比が、１～１．６の範囲内である、請求項１～７の何れか１項に記載の半導体装置。

【請求項9】

半導体基板の表面に平行な方向における前記トレンチの底面の幅をトレンチ幅とするとともに、半導体基板の表面に平行な方向における前記第２のｐ型領域の幅を第２の幅としたときに、前記トレンチ幅に対する前記第２の幅の比が、１～１．６の範囲内である、請求項１～８の何れか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書で開示する技術は、半導体装置に関する。

【背景技術】

【0002】

トレンチゲート型の半導体装置において、低オン抵抗を実現するには、ｎ型ドリフト層の高濃度化が有効である。これにより、大電流化を図ることができる。なお、関連する技術が特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－１４１１３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

トレンチゲートの直下のｎ型ドリフト層には、ゲート・ドレイン間容量が形成されている。トレンチゲート下方にｐｎ接合が形成されている場合には、ｐｎ接合からの空乏層の拡がりが小さくなるほど、ゲート・ドレイン間容量の電極間距離が小さくなるため、ゲート・ドレイン間容量が大きくなる。ゲート・ドレイン間容量が大きくなると、ゲート電圧オンの立ち上がり時間が大きくなり、過渡ターンオン時の損失が大きくなってしまう。すなわち、ｎ型ドリフト層の高濃度化を行うと、ゲート・ドレイン間容量が大きくなり、オン損失が大きくなってしまう。

【課題を解決するための手段】

【0005】

本明細書に開示する半導体装置の一実施形態は、ｎ型のドリフト層を備える。半導体装置は、ドリフト層の上面に接しているｐ型のボディ層を備える。半導体装置は、ボディ層の上部に配置されているｎ型のソース領域を備える。半導体装置は、ソース領域の上面からボディ層を貫通してドリフト層まで到達しているトレンチを備える。半導体装置は、トレンチ内にゲート絶縁膜を介して配置されているゲート電極を備える。半導体装置は、ドリフト層内であってトレンチの底面の下方側の領域に、トレンチの底面から離間して配置されている第１のｐ型領域を備える。半導体装置は、ドリフト層内であって第１のｐ型領域の下面の下方側の領域に、第１のｐ型領域の下面から離間して配置されている第２のｐ型領域を備える。

【0006】

上記構成では、第１のｐ型領域の上面と、第１のｐ型領域とトレンチ底面との間のドリフト層と、によって第１のｐｎ接合を形成することができる。また、第１のｐ型領域の下面と、第１のｐ型領域と第２のｐ型領域との間のドリフト層と、によって第２のｐｎ接合を形成することができる。また、第２のｐ型領域の上面と、第１のｐ型領域と第２のｐ型領域との間のドリフト層と、によって第３のｐｎ接合を形成することができる。３つのｐｎ接合の各々から空乏層を拡げることができるため、ｐｎ接合が１つである場合に比して、空乏層の拡がりを大きくすることが可能となる。従って、ドリフト層の不純物濃度が高い場合においても、ゲート・ドレイン間容量を小さくすることができるため、過渡ターンオン時の損失を小さくすることが可能となる。オン抵抗の低減とオン損失の低減を同時に実現することが可能となる。

【0007】

ドリフト層内であって第２のｐ型領域の下面の下方側の領域に、第２のｐ型領域の下面と接触して配置されている第３のｐ型領域をさらに備えていてもよい。第２のｐ型領域の不純物濃度が、第３のｐ型領域の不純物濃度よりも高くてもよい。効果の詳細は実施例で説明する。

【0008】

トレンチの底面と第１のｐ型領域との間には、第１のｎ型領域が位置していてもよい。第１のｐ型領域と第２のｐ型領域との間には、第２のｎ型領域が位置していてもよい。各々のｐｎ接合界面から伸びる空乏層が、第１のｎ型領域、第１のｐ型領域、第２のｎ型領域の全体を覆っていてもよい。効果の詳細は実施例で説明する。

【0009】

第２のｐ型領域は、ボディ層に接続されていてもよい。第２のｐ型領域の不純物濃度が、第１のｐ型領域の不純物濃度よりも高くてもよい。効果の詳細は実施例で説明する。

【0010】

第２のｐ型領域の深さ方向の厚さが、第１のｐ型領域の深さ方向の厚さよりも厚くてもよい。

【0011】

トレンチの底面から第１のｐ型領域の上面までの距離を第１距離とするとともに、トレンチの底面から第２のｐ型領域の上面までの距離を第２距離としたときに、第２距離に対する第１距離の比が、０．２～０．７の範囲内であってもよい。効果の詳細は実施例で説明する。

【0012】

トレンチの底面と第１のｐ型領域との間には、第１のｎ型領域が位置していてもよい。第１のｎ型領域の不純物濃度に対する第１のｐ型領域の不純物濃度の比が、１～２．５の範囲内であってもよい。効果の詳細は実施例で説明する。

【0013】

半導体基板の表面に平行な方向におけるトレンチの底面の幅をトレンチ幅とするとともに、半導体基板の表面に平行な方向における第１のｐ型領域の幅を第１の幅としたときに、トレンチ幅に対する第１の幅の比が、１～１．６の範囲内であってもよい。効果の詳細は実施例で説明する。

【0014】

半導体基板の表面に平行な方向におけるトレンチの底面の幅をトレンチ幅とするとともに、半導体基板の表面に平行な方向における第２のｐ型領域の幅を第２の幅としたときに、トレンチ幅に対する第２の幅の比が、１～１．６の範囲内であってもよい。効果の詳細は実施例で説明する。

【図面の簡単な説明】

【0015】

【図1】半導体装置１の断面図である。

【図2】空乏層ＤＬ１が拡がった状態の半導体装置１の断面図である。

【図3】比較例の半導体装置１００の断面図である。

【図4】第１のｐ型領域４１の深さを変化させた場合におけるシミュレーション結果である。

【図5】第１のｐ型領域４１の幅Ｗｐを変化させた場合におけるシミュレーション結果である。

【図6】第２のｐ型領域４２の幅Ｗｐ２を変化させた場合におけるシミュレーション結果である。

【発明を実施するための形態】

【0016】

図１に、半導体装置１の側面における断面図を示す。図１には、半導体装置１の一部の断面のみが示されている。半導体装置１には、図１に示される単位構造が繰り返し形成されている。半導体装置１は、ＭＯＳＦＥＴと称されるパワー半導体素子である。半導体装置１は、トレンチゲート型である。

【0017】

図１において、参照番号１０はＳｉＣ基板を示している。ＳｉＣ基板１０の表面１０ｓに平行かつ紙面の左右へ向かう方向がｘ方向であり、紙面に垂直な方向がｙ方向である。また表面１０ｓに垂直な方向がｚ方向である。ＳｉＣ基板１０の表面１０ｓにソース電極３０が形成されており、裏面にドレイン電極３１が形成されている。

【0018】

ＳｉＣ基板１０は、ｎ^＋型のドレイン層１１、ｎ型のドリフト層１２、ｐ型のボディ層１３、ｎ^＋型のソース領域１４およびｐ^＋型のボディコンタクト領域１５を備えている。ＳｉＣ基板１０には、ソース領域１４の上面からソース領域１４およびボディ層１３を貫通してドリフト層１２まで到達している、トレンチ２０が形成されている。トレンチ２０の内部には、ゲート絶縁膜２２を介して、導電性のトレンチゲート電極２３が充填されている。トレンチ２０の底面２０ｂに配置されているゲート絶縁膜２２の厚さは、ＧＴ１である。トレンチ２０の側面２０ｓに配置されているゲート絶縁膜２２の厚さは、ＧＴ２である。厚さＧＴ１は厚さＧＴ２よりも大きくされている。トレンチゲート電極２３の上面には、層間絶縁膜２４が形成されている。層間絶縁膜２４によって、トレンチゲート電極２３は、ソース電極３０から絶縁されている。

【0019】

ドリフト層１２の不純物濃度は、オン抵抗が小さくなるような高濃度とされている。本実施例では、不純物濃度は１～４×１０^１７（ｃｍ^－３）とした。ドリフト層１２内であってトレンチ２０の底面２０ｂの下方側の領域には、第１のｐ型領域４１、第２のｐ型領域４２、第３のｐ型領域４３、が配置されている。第１のｐ型領域４１は、トレンチ２０の底面２０ｂから離間して配置されている。第２のｐ型領域４２は、第１のｐ型領域４１の下面４１ｕの下方側（－ｚ方向側）の領域に、下面４１ｕから離間して配置されている。第３のｐ型領域４３は、第２のｐ型領域４２の下面４２ｕの下方側の領域に、下面４２ｕと接触して配置されている。第２のｐ型領域４２の不純物濃度は、第３のｐ型領域４３の不純物濃度よりも高くされている。なお、第２のｐ型領域４２と第３のｐ型領域４３との間の不純物濃度の変化は、なだらかであっても良い。その結果、第２のｐ型領域４２と第３のｐ型領域４３との間の境界は、深さ方向に幅を有していてもよい。トレンチ２０の底面２０ｂと第１のｐ型領域４１との間には、第１のｎ型領域ｎ１が位置している。第１のｐ型領域４１と第２のｐ型領域４２との間には、第２のｎ型領域ｎ２が位置している。第１のｎ型領域ｎ１および第２のｎ型領域ｎ２は、ドリフト層１２の一部である。

【0020】

第１のｐ型領域４１は、深さ方向（－ｚ方向）に厚さＰＴ１を有する。第２のｐ型領域４２および第３のｐ型領域４３は、深さ方向に厚さＰＴ２を有する。厚さＰＴ２の方が、厚さＰＴ１よりも厚い。第２のｐ型領域４２は、ｙ方向（紙面に垂直な方向）の何れかの位置で、ボディ層１３に接続されている。また第２のｐ型領域４２の不純物濃度は、第１のｐ型領域４１の不純物濃度よりも高くされている。これにより第２のｐ型領域４２は、ボディ層１３と同じ電位に維持される。よって、第２のｐ型領域４２から第２のｎ型領域ｎ２へ空乏層を拡げる、スーパージャンクション構造が形成されている。

【0021】

図２に、空乏層ＤＬ１が拡がった状態の半導体装置１を示す。第１のｐ型領域４１の上面と第１のｎ型領域ｎ１とによって、第１のｐｎ接合が形成されている。また、第１のｐ型領域４１の下面と第２のｎ型領域ｎ２とによって、第２のｐｎ接合が形成されている。また、第２のｐ型領域４２の上面と第２のｎ型領域ｎ２とによって、第３のｐｎ接合が形成されている。これら３つのｐｎ接合の各々から、ビルトインポテンシャルによって空乏層を拡げ、互いに繋げることができる。これにより、第１のｎ型領域ｎ１、第１のｐ型領域４１、第２のｎ型領域ｎ２の全体を覆っている空乏層ＤＬ１が形成される。

【0022】

第１のｎ型領域ｎ１、第１のｐ型領域４１、第２のｎ型領域ｎ２、第２のｐ型領域４２、の４層において、チャージバランス（空乏化しやすい状態）を考慮した不純物分布を設定してもよい。第１のｎ型領域ｎ１および第２のｎ型領域ｎ２の不純物濃度が、第１のｐ型領域４１および第２のｐ型領域４２によって相殺され低濃度化する効果で、底面２０ｂ直下の空乏化を促進することができる。なお、第１のｎ型領域ｎ１および第２のｎ型領域ｎ２の不純物濃度が低下しても、半導体装置１のオン抵抗は劣化しない。これは図２に示すように、電流経路ＣＰは、第１のｎ型領域ｎ１および第２のｎ型領域ｎ２の側方に形成されるためである。そして、第１のｎ型領域ｎ１および第２のｎ型領域ｎ２には、ほとんど電流が流れないためである。

【0023】

（課題）
図３の比較例の半導体装置１００を用いて、課題を説明する。比較例の半導体装置１００は、本実施例の半導体装置１（図１）に比して、第１のｐ型領域４１を備えていない。比較例の半導体装置１００では、第２のｐ型領域４２から上方に拡がる空乏層ＤＬ１００は、トレンチ２０の底面２０ｂまで到達していない。従って、トレンチ２０の底面２０ｂの下方側に、空乏化していないドリフト層１２が存在している。

【0024】

半導体装置１００は、ゲート・ドレイン間容量Ｃｇｄ（帰還容量とも呼ばれる）を備えている。ゲート・ドレイン間容量Ｃｇｄは、酸化膜容量ＣｏｘとＭＯＳ容量Ｃｍとを備えている。酸化膜容量Ｃｏｘは、底面２０ｂに配置されているゲート絶縁膜２２による寄生容量である。ＭＯＳ容量Ｃｍは、底面２０ｂ直下におけるＭＯＳ構造（トレンチゲート電極２３、ゲート絶縁膜２２、ドリフト層１２）による寄生容量である。ＭＯＳ容量Ｃｍの大きさは、空乏層ＤＬ１００の深さ方向の距離ｄ１００によって定まる。距離ｄ１００は容量の電極間距離に相当するため、距離ｄ１００が小さくなるほどＭＯＳ容量Ｃｍは大きくなる。

【0025】

半導体装置１００において低オン抵抗を実現する方法の一つとして、電流経路となるドリフト層１２の不純物を高濃度化することが挙げられる。これによりドリフト層１２の抵抗が小さくなり、電流を増加させることができる。しかし空乏層ＤＬ１００が拡がりにくくなり、距離ｄ１００が小さくなるため、ＭＯＳ容量Ｃｍが大きくなる。その結果、ゲート・ドレイン間容量Ｃｇｄが大きくなってしまう。ゲート・ドレイン間容量Ｃｇｄが大きくなると、ゲート電圧オンの立ち上がり時間（時定数ｔ＝Ｃｇｄ×ゲート抵抗Ｒｇ）が大きくなる。よって過渡ターンオン時の損失が大きくなってしまう。以上より、オン抵抗の低減とオン損失の低減はトレードオフの関係にあり、両者を同時に改善することは困難であることが分かる。

【0026】

（効果）
本実施例の半導体装置１（図２）では、第１のｎ型領域ｎ１、第１のｐ型領域４１、第２のｎ型領域ｎ２の全体を覆っている空乏層ＤＬ１を形成することができる。従って、空乏層ＤＬ１の深さ方向の距離ｄ１を、比較例の空乏層ＤＬ１００の距離ｄ１００（図３）に比して大きくすることができる。これによりＭＯＳ容量Ｃｍを小さくすることができるため、ゲート・ドレイン間容量Ｃｇｄを小さくすることが可能となる。ゲート電圧オンの立ち上がり時間を短くすることができるため、オン損失を低減することが可能となる。またドリフト層１２の不純物を高濃度に維持したまま、ゲート・ドレイン間容量Ｃｇｄを低下させることができるため、オン抵抗を低く維持できる。したがって、オン抵抗の低減とオン損失の低減を同時に実現することが可能となる。

【0027】

底面２０ｂに配置されているゲート絶縁膜２２の厚さＧＴ１は、酸化膜容量Ｃｏｘの電極間距離に相当するため、厚さＧＴ１が大きくなるほど酸化膜容量Ｃｏｘは小さくなる。本実施例の半導体装置１では、底面２０ｂにおける厚さＧＴ１は、側面２０ｓにおける厚さＧＴ２よりも厚くされている。これにより、酸化膜容量Ｃｏｘを小さくすることができるため、ゲート・ドレイン間容量Ｃｇｄを小さくすることが可能となる。

【0028】

（シミュレーション結果（その１））
図４に、第１のｐ型領域４１の深さを変化させた場合における、ターンオン損失Ｅおよびオン抵抗Ｒｏｎのシミュレーション結果を示す。図４（Ａ）に、断面構造の一部拡大図を示す。トレンチ２０の中心線ＣＬに対して線対称であるため、右半分のみ示している。シミュレーションは、以下の条件で行った。トレンチ２０の底面２０ｂのトレンチ幅Ｗｇを、０．２５μｍとした。第１のｐ型領域４１の幅Ｗｐを、０．３５μｍとした。すなわち、トレンチ幅Ｗｇに対する幅Ｗｐの比（Ｗｐ／Ｗｇ）を１．４とした。第１のｎ型領域ｎ１の不純物濃度ＩＣｎは、１．２×１０^１７（ｃｍ^－３）とした。

【0029】

底面２０ｂから第１のｐ型領域４１の上面までの距離を第１距離Ｄｐとする。底面２０ｂから第２のｐ型領域４２の上面までの距離を第２距離Ｔｅｐｉとする。第２距離Ｔｅｐｉに対する第１距離Ｄｐの比（Ｄｐ／Ｔｅｐｉ）を０．１～０．８まで５水準に変化させ、ターンオン損失Ｅ（図４（Ｂ））およびオン抵抗Ｒｏｎ（図４（Ｃ））を取得した。なおＤｐ／Ｔｅｐｉが「０．１」であるとは、第１のｐ型領域４１が底面２０ｂに接触している状態を示している。またＤｐ／Ｔｅｐｉが「１」であるとは、第１のｐ型領域４１が存在しない状態を示している。グラフＧ１～Ｇ４の各々は、第１のｐ型領域４１の不純物濃度ＩＣｐを、１．５×１０^１７（ｃｍ^－３）、２×１０^１７（ｃｍ^－３）、３×１０^１７（ｃｍ^－３）、３．５×１０^１７（ｃｍ^－３）とした場合を示している。

【0030】

図４（Ｂ）に示すように、Ｄｐ／Ｔｅｐｉが０．７以下である場合に、ターンオン損失Ｅが有意に小さくなることが分かる。また図４（Ｃ）に示すように、Ｄｐ／Ｔｅｐｉが０．２以上である場合に、オン抵抗Ｒｏｎが有意に小さくなることが分かる。以上より、Ｄｐ／Ｔｅｐｉの好ましい範囲ＳＲ１は、０．２～０．７であることが分かる。

【0031】

また図４（Ｂ）に示すように、不純物濃度ＩＣｐが３．５×１０^１７（ｃｍ^－３）の場合には、ターンオン損失Ｅが極端に大きくなる領域が存在することが分かる（領域Ｒ１参照）。従って不純物濃度ＩＣｐは、３．０×１０^１７（ｃｍ^－３）以下であることが好ましいことが分かる。すなわち、第１のｎ型領域ｎ１の不純物濃度ＩＣｎに対する第１のｐ型領域の不純物濃度ＩＣｐの比（ＩＣｐ／ＩＣｎ）は、１～２．５の範囲内であることが好ましい。

【0032】

（シミュレーション結果（その２））
図５に、第１のｐ型領域４１の幅Ｗｐを変化させた場合における、ターンオン損失Ｅおよびオン抵抗Ｒｏｎのシミュレーション結果を示す。図５の内容は図４と同様であるため、詳細な説明は省略する。シミュレーションは、以下の条件で行った。Ｄｐ／Ｔｅｐｉを０．５で固定とした。底面２０ｂのｘ方向のトレンチ幅Ｗｇを０．２５μｍとした。

【0033】

トレンチ幅Ｗｇに対する幅Ｗｐの比（Ｗｐ／Ｗｇ）を０～１．６まで変化させ、ターンオン損失Ｅ（図５（Ｂ））およびオン抵抗Ｒｏｎ（図５（Ｃ））を取得した。なおＷｐ／Ｗｇが「０」であるとは、第１のｐ型領域４１が存在しない状態を示している。

【0034】

図５（Ｂ）に示すように、Ｗｐ／Ｗｇが１以上である場合に、ターンオン損失Ｅが有意に小さくなることが分かる。以上より、Ｗｐ／Ｗｇの好ましい範囲ＳＲ２は、１～１．６であることが分かる。

【0035】

（シミュレーション結果（その３））
図６に、第２のｐ型領域４２の幅Ｗｐ２を変化させた場合における、ターンオン損失Ｅおよびオン抵抗Ｒｏｎのシミュレーション結果を示す。図６の内容は図４および図５と同様であるため、詳細な説明は省略する。シミュレーションは、以下の条件で行った。Ｄｐ／Ｔｅｐｉを０．５で固定とした。底面２０ｂのトレンチ幅Ｗｇおよび第１のｐ型領域４１の幅Ｗｐを、０．２５μｍとした。

【0036】

トレンチ幅Ｗｇに対する幅Ｗｐ２の比（Ｗｐ２／Ｗｇ）を０～１．６まで変化させ、ターンオン損失Ｅ（図６（Ｂ））およびオン抵抗Ｒｏｎ（図６（Ｃ））を取得した。なおＷｐ２／Ｗｇが「０」であるとは、第２のｐ型領域４２が存在しない状態を示している。

【0037】

図６（Ｂ）に示すように、Ｗｐ２／Ｗｇが１以上である場合に、ターンオン損失Ｅが有意に小さくなることが分かる。以上より、Ｗｐ２／Ｗｇの好ましい範囲ＳＲ３は、１～１．６であることが分かる。

【0038】

（半導体装置１の製造方法）
まず、ドレイン層１１上にドリフト層１２およびボディ層１３がエピタキシャル成長により形成されているＳｉＣ基板１０を用意する。次に、ＳｉＣ基板１０の表面１０ｓからイオン注入を行って、ソース領域１４およびボディコンタクト領域１５をそれぞれ形成する。その後、表面１０ｓに、トレンチ２０に対応する開口を備えたマスクを形成する。マスクを介してドライエッチングすることにより、トレンチ２０を形成する。

【0039】

次に、マスクをそのまま使用し、トレンチ２０内へｐ型不純物のイオン注入を行うことにより、第１のｐ型領域４１、第２のｐ型領域４２、第３のｐ型領域４３を形成する。このとき、イオンの注入時間や注入強度（例えば、イオンに与える加速エネルギー）を調整することで、第１のｐ型領域４１～第３のｐ型領域４３をそれぞれ形成することができる。また斜めイオン注入を行うことにより、第１のｐ型領域４１の幅Ｗｐおよび第２のｐ型領域４２の幅Ｗｐ２を、トレンチ２０の底面２０ｂのトレンチ幅Ｗｇよりも大きくすることができる。

【0040】

その後、ゲート絶縁膜２２、トレンチゲート電極２３、層間絶縁膜２４、ソース電極３０及びドレイン電極３１をそれぞれ形成し、図１に示す半導体装置１が完成する。

【0041】

以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【0042】

（変形例）
半導体材料がＳｉＣである場合を説明したが、この形態に限られない。Ｓｉ、ＧａＮ、Ｇａ_２Ｏ_３などの各種の材料を用いることが可能である。

【0043】

第２のｐ型領域４２の不純物濃度は、チャージバランスが取れる濃度であればよく、第１のｐ型領域４１の不純物濃度と同等以下であってもよい。

【符号の説明】

【0044】

１：半導体装置 １２：ドリフト層 １３：ボディ層 １４：ソース領域 ２０：トレンチ ２０ｂ：底面 ２２：ゲート絶縁膜 ２３：トレンチゲート電極 ４１：第１のｐ型領域 ４２：第２のｐ型領域 ｎ１：第１のｎ型領域 ｎ２：第２のｎ型領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】