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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023121671
(43)【公開日】2023-08-31
(54)【発明の名称】半導体素子および半導体素子の製造方法
(51)【国際特許分類】
H01L 21/337 20060101AFI20230824BHJP
H01L 21/338 20060101ALI20230824BHJP
H01L 29/41 20060101ALI20230824BHJP
H01L 29/423 20060101ALI20230824BHJP
H01L 29/417 20060101ALI20230824BHJP
H01L 21/28 20060101ALI20230824BHJP
H01L 21/20 20060101ALI20230824BHJP
【ＦＩ】
H01L29/80 V
H01L29/80 C
H01L29/80 H
H01L29/44 S
H01L29/58 Z
H01L29/50 J
H01L21/28 301B
H01L29/80 U
H01L21/20
H01L29/44 L
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022025143
(22)【出願日】2022-02-21
(71)【出願人】
【識別番号】000241463
【氏名又は名称】豊田合成株式会社
(74)【代理人】
【識別番号】110000648
【氏名又は名称】弁理士法人あいち国際特許事務所
(74)【代理人】
【識別番号】100087723
【弁理士】
【氏名又は名称】藤谷 修
(74)【代理人】
【識別番号】100165962
【弁理士】
【氏名又は名称】一色 昭則
(74)【代理人】
【識別番号】100206357
【弁理士】
【氏名又は名称】角谷 智広
(72)【発明者】
【氏名】西井 潤弥
(72)【発明者】
【氏名】奥野 浩司
【テーマコード（参考）】
4M104
5F102
5F152
【Ｆターム（参考）】
4M104AA04
4M104AA07
4M104BB02
4M104BB05
4M104BB06
4M104BB14
4M104BB36
4M104CC01
4M104DD34
4M104DD37
4M104DD68
4M104FF02
4M104FF17
4M104GG11
4M104HH20
5F102GB04
5F102GB06
5F102GC08
5F102GD04
5F102GJ01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GL04
5F102GM04
5F102GQ01
5F102GR07
5F102HA02
5F102HC01
5F102HC02
5F102HC11
5F102HC19
5F152LL05
5F152LM02
5F152LM09
5F152MM05
5F152NN03
5F152NN05
5F152NN09
5F152NP12
5F152NP13
5F152NP14
5F152NP15
5F152NP23
5F152NQ09
(57)【要約】
【課題】ｐｎ接合界面を大気やプラズマに暴露することなく形成すること。
【解決手段】マスク層１２は、ｎ層１１上に位置している。複数の貫通孔１９が開けられている。ｎ型ナノロッド１３は、マスク層１２の貫通孔１９底面に露出するｎ層１１上に位置している。ｎ型ナノロッド１３は、六角柱状のｎ－ＧａＮであり、側面はｍ面である。ｐ型埋め込み層１４は、マスク層１２上であってｎ型ナノロッド１３以外の領域に位置している。ｎ型ナノロッド１３間の隙間はｐ型埋め込み層１４により埋め込まれている。そのため、ｎ型ナノロッド１３の側面はｐ型埋め込み層１４に接し、ｐｎ接合界面を形成している。ソースコンタクト層１５は、ｎ型ナノロッド１３が存在している領域上に位置し、すべてのｎ型ナノロッド１３に接している。
【選択図】図４
【解決手段】マスク層１２は、ｎ層１１上に位置している。複数の貫通孔１９が開けられている。ｎ型ナノロッド１３は、マスク層１２の貫通孔１９底面に露出するｎ層１１上に位置している。ｎ型ナノロッド１３は、六角柱状のｎ－ＧａＮであり、側面はｍ面である。ｐ型埋め込み層１４は、マスク層１２上であってｎ型ナノロッド１３以外の領域に位置している。ｎ型ナノロッド１３間の隙間はｐ型埋め込み層１４により埋め込まれている。そのため、ｎ型ナノロッド１３の側面はｐ型埋め込み層１４に接し、ｐｎ接合界面を形成している。ソースコンタクト層１５は、ｎ型ナノロッド１３が存在している領域上に位置し、すべてのｎ型ナノロッド１３に接している。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板上にｎ型ＩＩＩ族窒化物半導体からなるｎ層を形成する工程と、
前記ｎ層上に、絶縁性を有したマスク層を形成する工程と、
前記マスク層に複数の貫通孔を形成する工程と、
前記貫通孔の底面に露出する前記ｎ層上からｎ型ＩＩＩ族窒化物半導体を選択成長させて六角柱状のｎ型ナノロッドを形成する工程と、
前記マスク層上に、ｐ型ＩＩＩ族窒化物半導体からなり、前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層を形成する工程と、
前記ｐ型埋め込み層表面全体をドライエッチングして前記ｎ型ナノロッドの先端を露出させる工程と、
前記ｎ型ナノロッド上にｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
前記ｎ層上に、絶縁性を有したマスク層を形成する工程と、
前記マスク層に複数の貫通孔を形成する工程と、
前記貫通孔の底面に露出する前記ｎ層上からｎ型ＩＩＩ族窒化物半導体を選択成長させて六角柱状のｎ型ナノロッドを形成する工程と、
前記マスク層上に、ｐ型ＩＩＩ族窒化物半導体からなり、前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層を形成する工程と、
前記ｐ型埋め込み層表面全体をドライエッチングして前記ｎ型ナノロッドの先端を露出させる工程と、
前記ｎ型ナノロッド上にｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項2】
前記半導体素子は縦型であり、
前記基板は導電性材料からなり、
前記ソースコンタクト層上にソース電極、前記ｐ型埋め込み層上にゲート電極、前記基板裏面にドレイン電極を形成する工程をさらに有する、
ことを特徴とする請求項１に記載の半導体素子の製造方法。
前記基板は導電性材料からなり、
前記ソースコンタクト層上にソース電極、前記ｐ型埋め込み層上にゲート電極、前記基板裏面にドレイン電極を形成する工程をさらに有する、
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項3】
前記半導体素子は縦型であり、
前記基板と前記ｎ層の間にドレインコンタクト層を形成する工程と、
前記ｐ型埋め込み層１４の一部領域をドライエッチングして前記ドレインコンタクト層に達する深さの孔を形成する工程と、
前記ソースコンタクト層上にソース電極、前記ｐ型埋め込み層上にゲート電極、前記孔の底面に露出する前記ドレインコンタクト層上にドレイン電極を形成する工程と、
をさらに有することを特徴とする請求項１に記載の半導体素子の製造方法。
前記基板と前記ｎ層の間にドレインコンタクト層を形成する工程と、
前記ｐ型埋め込み層１４の一部領域をドライエッチングして前記ドレインコンタクト層に達する深さの孔を形成する工程と、
前記ソースコンタクト層上にソース電極、前記ｐ型埋め込み層上にゲート電極、前記孔の底面に露出する前記ドレインコンタクト層上にドレイン電極を形成する工程と、
をさらに有することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項4】
前記ｎ型ナノロッドの間隔は、素子中央側の領域では素子外側の領域よりも広い、ことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体素子の製造方法。
【請求項5】
前記ｎ型ナノロッドの側面と前記ｐ型埋め込み層との間に、前記ｎ型ナノロッドよりもバンドギャップエネルギーの大きなＩＩＩ族窒化物半導体からなる障壁層を形成する工程をさらに有する、ことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体素子の製造方法。
【請求項6】
導電性の基板と、
前記基板上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるｎ層と、
前記ｎ層上に位置し、絶縁性を有し、複数の貫通孔を有したマスク層と、
前記貫通孔の底面に露出する前記ｎ層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなる六角柱状のｎ型ナノロッドと、
前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層と、
前記ｎ型ナノロッド上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層と、
前記ソースコンタクト層上に位置するソース電極と、
前記ｐ型埋め込み層上に位置するゲート電極と、
前記基板裏面に位置するドレイン電極と、
を有することを特徴とする半導体素子。
前記基板上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるｎ層と、
前記ｎ層上に位置し、絶縁性を有し、複数の貫通孔を有したマスク層と、
前記貫通孔の底面に露出する前記ｎ層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなる六角柱状のｎ型ナノロッドと、
前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層と、
前記ｎ型ナノロッド上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層と、
前記ソースコンタクト層上に位置するソース電極と、
前記ｐ型埋め込み層上に位置するゲート電極と、
前記基板裏面に位置するドレイン電極と、
を有することを特徴とする半導体素子。
【請求項7】
基板と、
前記基板上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるドレインコンタクト層と、
前記ドレインコンタクト層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるｎ層と、
前記ｎ層上に位置し、絶縁性を有し、複数の貫通孔を有したマスク層と、
前記貫通孔の底面に露出する前記ｎ層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなる六角柱状のｎ型ナノロッドと、
前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層と、
前記ｎ型ナノロッド上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層と、
前記ｐ型埋め込み層の一部領域に位置し、前記ｐ型埋め込み層表面から前記ドレインコンタクト層に達する深さの孔と、
前記ソースコンタクト層上に位置するソース電極と、
前記ｐ型埋め込み層上に位置するゲート電極と、
前記孔の底面に露出する前記ドレインコンタクト層上に位置するドレイン電極と、
を有することを特徴とする半導体素子。
前記基板上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるドレインコンタクト層と、
前記ドレインコンタクト層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるｎ層と、
前記ｎ層上に位置し、絶縁性を有し、複数の貫通孔を有したマスク層と、
前記貫通孔の底面に露出する前記ｎ層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなる六角柱状のｎ型ナノロッドと、
前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層と、
前記ｎ型ナノロッド上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層と、
前記ｐ型埋め込み層の一部領域に位置し、前記ｐ型埋め込み層表面から前記ドレインコンタクト層に達する深さの孔と、
前記ソースコンタクト層上に位置するソース電極と、
前記ｐ型埋め込み層上に位置するゲート電極と、
前記孔の底面に露出する前記ドレインコンタクト層上に位置するドレイン電極と、
を有することを特徴とする半導体素子。
【請求項8】
前記ｎ型ナノロッドの間隔は、素子中央側の領域では素子外側の領域よりも広い、ことを特徴とする請求項６または請求項７に記載の半導体素子。
【請求項9】
前記ｎ型ナノロッドの側面と前記ｐ型埋め込み層との間に、前記ｎ型ナノロッドよりもバンドギャップエネルギーの大きなＩＩＩ族窒化物半導体からなる障壁層をさらに有する、ことを特徴とする請求項６から請求項８までのいずれか１項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＩＩＩ族窒化物半導体からなる半導体素子およびその製造方法に関するものである。
【背景技術】
【0002】
ＩＩＩ族窒化物半導体からなる縦型の接合型トランジスタでは、ＧａＮをドライエッチングした後、ｐ－ＧａＮからなるｐ型ゲートを再成長により形成している（たとえば特許文献１、２）。
【0003】
また、ＧａＮからなるナノロッドを形成し、そのナノロッドの側面に発光層を形成した発光素子の開発が進められている（特許文献３～５）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第９３１８６１９号明細書
【特許文献2】特開２０１６－３２０１４号公報
【特許文献3】特開２０１９－１２７４４号公報
【特許文献4】特開２０２１－４４３２９号公報
【特許文献5】特開２０２１－６１２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、ＧａＮをドライエッチング後にｐ型ゲートを再成長させた場合、ドライエッチングにより加工ダメージが入った側壁がｐｎ接合界面を形成し、トランジスタのチャネルとなるため、欠陥準位の影響が出やすい。特に大気暴露したｐｎ接合界面に高濃度のＳｉが付着することが多く、所望の性能を得難い。
【0006】
そこで本発明の目的は、ＩＩＩ族窒化物半導体からなる半導体素子の製造方法において、ｐｎ接合界面を大気やプラズマに暴露することなく形成することである。
【課題を解決するための手段】
【0007】
本発明は、基板上にｎ型ＩＩＩ族窒化物半導体からなるｎ層を形成する工程と、前記ｎ層上に、絶縁性を有したマスク層を形成する工程と、前記マスク層に複数の貫通孔を形成する工程と、前記貫通孔の底面に露出する前記ｎ層上からｎ型ＩＩＩ族窒化物半導体を選択成長させて六角柱状のｎ型ナノロッドを形成する工程と、前記マスク層上に、ｐ型ＩＩＩ族窒化物半導体からなり、前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層を形成する工程と、前記ｐ型埋め込み層表面全体をドライエッチングして前記ｎ型ナノロッドの先端を露出させる工程と、前記ｎ型ナノロッド上にｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層を形成する工程と、を有することを特徴とする半導体素子の製造方法である。
【0008】
本発明において、前記半導体素子は縦型であり、前記基板は導電性材料からなり、前記ソースコンタクト層上にソース電極、前記ｐ型埋め込み層上にゲート電極、前記基板裏面にドレイン電極を形成する工程をさらに有していてもよい。
【0009】
本発明において、半導体素子は縦型であり、前記基板と前記ｎ層の間にドレインコンタクト層を形成する工程と、前記ｐ型埋め込み層１４の一部領域をドライエッチングして前記ドレインコンタクト層に達する深さの孔を形成する工程と、前記ソースコンタクト層上にソース電極、前記ｐ型埋め込み層上にゲート電極、前記孔の底面に露出する前記ドレインコンタクト層上にドレイン電極を形成する工程と、をさらに有していてもよい。
【0010】
本発明において、ｎ型ナノロッドの間隔は、素子中央側の領域では素子外側の領域よりも広くてもよい。
【0011】
本発明において、前記ｎ型ナノロッドの側面と前記ｐ型埋め込み層との間に、前記ｎ型ナノロッドよりもバンドギャップエネルギーの大きなＩＩＩ族窒化物半導体からなる障壁層を形成する工程をさらに有していてもよい。
【0012】
また本発明は、導電性の基板と、前記基板上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるｎ層と、前記ｎ層上に位置し、絶縁性を有し、複数の貫通孔を有したマスク層と、前記貫通孔の底面に露出する前記ｎ層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなる六角柱状のｎ型ナノロッドと、前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層と、前記ｎ型ナノロッド上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層と、前記ソースコンタクト層上に位置するソース電極と、前記ｐ型埋め込み層上に位置するゲート電極と、前記基板裏面に位置するドレイン電極と、を有することを特徴とする半導体素子である。
【0013】
また本発明は、基板と、前記基板上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるドレインコンタクト層と、前記ドレインコンタクト層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるｎ層と、前記ｎ層上に位置し、絶縁性を有し、複数の貫通孔を有したマスク層と、前記貫通孔の底面に露出する前記ｎ層上に位置し、ｎ型ＩＩＩ族窒化物半導体からなる六角柱状のｎ型ナノロッドと、前記ｎ型ナノロッド間を埋め込むｐ型埋め込み層と、前記ｎ型ナノロッド上に位置し、ｎ型ＩＩＩ族窒化物半導体からなるソースコンタクト層と、前記ｐ型埋め込み層の一部領域に位置し、前記ｐ型埋め込み層表面から前記ドレインコンタクト層に達する深さの孔と、前記ソースコンタクト層上に位置するソース電極と、前記ｐ型埋め込み層上に位置するゲート電極と、前記孔の底面に露出する前記ドレインコンタクト層上に位置するドレイン電極と、を有することを特徴とする半導体素子である。
【発明の効果】
【0014】
本発明によれば、ｐｎ接合界面を大気やプラズマに暴露することなく形成することができる。
【図面の簡単な説明】
【0015】
【図1】実施形態の半導体素子の構成を示した図。
【図2】変形例の半導体素子の構成を示した図。
【図3】変形例の半導体素子の構成を示した図。
【図4】実施形態の半導体素子の製造工程を示した図。
【図5】実施形態の半導体素子の製造工程を示した図。
【発明を実施するための形態】
【0016】
以下、本発明の実施形態について、図を参照に説明する。
【0017】
図１は、実施形態の半導体素子の構成を示した図である。図１のように、実施形態の半導体素子は、基板１０と、ｎ層１１と、マスク層１２と、ｎ型ナノロッド１３と、ｐ型埋め込み層１４と、ソースコンタクト層１５と、ソース電極１６と、ゲート電極１７と、ドレイン電極１８と、を有している。実施形態の半導体素子は、縦型の接合型電界効果トランジスタ（ＪＦＥＴ）である。
【0018】
基板１０は、ｎ－ＧａＮからなる。基板１０のＳｉ濃度は、１×１０１８/ｃｍ３以上である。基板１０の材料はＧａＮ以外でもよく、ＩＩＩ族窒化物半導体を成長可能であって導電性を有した材料であれば任意の材料を用いることができる。たとえば、Ｓｉ、ＳｉＣ、ＺｎＯ、などを用いることができる。
【0019】
ｎ層１１は、基板１０上に位置している。ｎ層１１は、ｎ－ＧａＮからなる。ｎ層１１の厚さは、８～１５μｍである。また、ｎ層１１のＳｉ濃度は、０．５～５×１０１６／ｃｍ３である。
【0020】
マスク層１２は、ｎ層１１上に位置している。このマスク層１２は、ｎ型ナノロッド１３を形成するためのマスクとして用いるものである。マスク層１２には、複数の貫通孔１９が開けられている。貫通孔１９の形状（平面視での形状）は円である。マスク層１２の厚さは、３～１００ｎｍである。マスク層１２はアモルファスのＳｉＯ２からなる。ＳｉＯ２以外にも、絶縁性を有し、かつＩＩＩ族窒化物半導体の成長温度（９００～１１００℃）で結晶化せずｎ型ナノロッド１３を選択成長させることが可能な材料であれば任意の材料を用いることができる。たとえば、ＳｉＯＮ、ＳｉＯＣ、ＳｉＮ、Ａｌ２Ｏ３などを用いることができる。
【0021】
貫通孔１９の形状は円以外でもよく、六角形、三角形、などの多角形でもよい。貫通孔１９の直径（多角形の場合は外接円の直径）は、たとえば０．１～１μｍである。
【0022】
貫通孔１９の配列は任意であり、周期的な配列であってもなくてもよい。周期的な配列の場合、たとえば、正三角格子、正方格子、斜方格子、ハニカムなどである。
【0023】
ｎ型ナノロッド１３は、マスク層１２の貫通孔１９底面に露出するｎ層１１上に位置している。ｎ型ナノロッド１３は、六角柱状のｎ－ＧａＮであり、側面はｍ面である。ｎ型ナノロッド１３は、ＪＦＥＴにおけるチャネルとして機能する部分である。ｎ型ナノロッド１３の高さは、０．５～５μｍである。また、ｎ型ナノロッドの直径は、０．１～１μｍである。また、ｎ型ナノロッド１３のＳｉ濃度は、５×１０１５～１×１０１８／ｃｍ３であり、好ましくは１×１０１７／ｃｍ３以下である。なお、ｎ型ナノロッド１３の直径は、貫通孔１９の直径よりも大きい。たとえば、０．０１～０．１μｍ大きい。
【0024】
隣接するｎ型ナノロッド１３の間隔は、１～２μｍである。間隔は一定である必要はない。たとえば、素子中央側の領域ではｎ型ナノロッド１３の間隔を他の領域（素子外側の領域）よりも広く取ってもよい。実施形態の半導体素子では、素子動作時に主にｎ型ナノロッド１３から熱が発生するが、素子中央側の領域でｎ型ナノロッド１３の間隔を広げて密度を低くすることで素子中央に熱が集中するのを抑制し、効率的に分散させることができる。間隔は連続的に変えてもよいし段階的に変えてもよい。
【0025】
ｐ型埋め込み層１４は、マスク層１２上であってｎ型ナノロッド１３以外の領域に位置している。ｎ型ナノロッド１３間の隙間はｐ型埋め込み層１４により埋め込まれている。そのため、ｎ型ナノロッド１３の側面はｐ型埋め込み層１４に接し、ｐｎ接合界面を形成している。ｐ型埋め込み層１４は、ＪＦＥＴにおけるｐ型ゲートとして機能する層である。ｐ型埋め込み層１４はｐ－ＧａＮからなる。ｐ型埋め込み層１４のＭｇ濃度は１×１０１７～８×１０１９／ｃｍ３である。ｐ型埋め込み層１４の厚さはｎ型ナノロッド１３の高さと同じである。
【0026】
ソースコンタクト層１５は、ｎ型ナノロッド１３が存在している領域上に位置し、すべてのｎ型ナノロッド１３に接している。ｐ型埋め込み層１４にも接している。ソースコンタクト層１５の厚さは０．２～０．５μｍである。ソースコンタクト層１５のＳｉ濃度は、１×１０１８～５×１０１８／ｃｍ３である。なお、実施形態ではすべてのｎ型ナノロッド１３にまたがって１つのソースコンタクト層１５を設けているが、ｎ型ナノロッド１３ごとにソースコンタクト層１５を設けてもよい。
【0027】
ソース電極１６は、ソースコンタクト層１５上に位置している。ソース電極１６は、たとえばＴｉ、Ａｌ、それらを含む積層体からなる。
【0028】
ゲート電極１７は、ｐ型埋め込み層１４上に位置している。ゲート電極１７は、たとえばＮｉ、Ｐｄ、Ｐｔ、それらを含む積層体からなる。
【0029】
ドレイン電極１８は、基板１０の裏面に位置している。ドレイン電極１８は、たとえばＴｉ、Ａｌ、それらを含む積層体からなる。
【0030】
次に、実施形態の半導体素子の製造方法について、図を参照に説明する。
【0031】
まず、基板１０を用意し、基板１０上にＭＯＣＶＤ法によってｎ層１１を形成する（図４（ａ）参照）。
【0032】
次に、ｎ層１１上にスパッタやＣＶＤなどによってマスク層１２を形成する。次に、マスク層１２の所定領域に複数の貫通孔１９を形成する（図４（ｂ）参照）。パターニングにはナノインプリントを用いるとよい。微細なパターンを低コストで高精度に形成することができる。
【0033】
次に、ＭＯＣＶＤ法により、貫通孔１９の底面に露出したｎ層１１表面からｎ－ＧａＮを選択的に成長させる。ｎ－ＧａＮは側面をｍ面とする六角柱状に成長する。これによりｎ型ナノロッド１３を形成する（図４（ｃ）参照）。ｎ型ナノロッド１３の先端は六角推状となる。
【0034】
次に、ＭＯＣＶＤ法により、マスク層１２上にｐ型埋め込み層１４を形成し、ｎ型ナノロッド１３間を埋め込む（図４（ｄ）参照）。ｐ型埋め込み層１４の厚さは、ｎ型ナノロッド１３の高さよりも厚くする。ここで、ｎ型ナノロッド１３の側面とｐ型埋め込み層１４とが接し、ｐｎ接合界面を形成するが、ｎ型ナノロッド１３の形成からｐ型埋め込み層１４の形成まで、ドライエッチングを挟まず連続的にＭＯＣＶＤ法により形成しているため、ｎ型ナノロッド１３の側面にはエッチングダメージはなく、ｐｎ接合界面が大気やプラズマに暴露されることもない。そのため、ｎ型ナノロッド１３の側面とｐ型埋め込み層１４とのｐｎ接合界面は欠陥が低減されている。
【0035】
次に、ｐ型埋め込み層１４表面全体をドライエッチングし、ｎ型ナノロッド１３の先端が露出するようにする（図５（ａ）参照）。
【0036】
次に、ＭＯＣＶＤ法により、ｎ型ナノロッド１３上および一部のｐ型埋め込み層１４上にソースコンタクト層１５を形成する（図５（ｂ）参照）。
【0037】
次に、ソースコンタクト層１５上にソース電極１６、ｐ型埋め込み層１４上にゲート電極１７を形成する。ソース電極１６、ゲート電極１７の成膜には蒸着やスパッタ、パターニングにはリフトオフを用いる。次に、上面全体に層間絶縁膜（図示しない）し、層間絶縁膜に孔を形成し、層間絶縁膜上に孔を介して接続する配線電極（図示しない）を形成する。さらに、基板１０の裏面にドレイン電極１８を形成する。以上によって実施形態の半導体素子が製造される。
【0038】
以上、実施形態の半導体素子では、ｎ型ナノロッド１３からｐ型埋め込み層１４までの成長においてドライエッチングを挟まずに連続的に成長している。そのため、ｎ型ナノロッド１３側面にエッチングダメージが入らない。また、ｎ型ナノロッド１３からｐ型埋め込み層１４との間のｐｎ接合界面が大気やプラズマに暴露されない。よって、ｐｎ接合界面の欠陥を低減することができ、素子性能を安定化することができる。
【0039】
また、実施形態の半導体素子では、従来のようなドライエッチングと再成長を用いた場合に比べて微細化が可能であり、集積密度の向上を図ることができ、単位面積当たりのオン抵抗を低減することができる。
【0040】
また、実施形態の半導体素子では、ｐ型埋め込み層１４からの空乏層がｎ型ナノロッド１３全体にいきわたるようにすることができ、ノーマリオフの素子を容易に実現することができる。
【0041】
また、実施形態の半導体素子では、マスク層１２が存在するためｐｎゲートの容量を低減させることができ、高速動作を実現することができる。
【0042】
また、実施形態の半導体素子では、複数のｎ型ナノロッド１３のパターンを自己組織的に形成することができるため、マスク層１２の貫通孔１９のパターン精度をそれほど必要とせず、歩留まりの向上を図ることができる。
【0043】
なお、実施形態の半導体素子はＧａＮで構成されるが、ＧａＮ以外のＩＩＩ族窒化物半導体を用いてもよい。
【0044】
（変形例１）
図２は、変形例１の縦型のＪＦＥＴの構成を示した図である。図２に示すように、基板１０に替えて基板２０とｎ層１１の間にドレインコンタクト層２１を設け、ドレイン電極１８に替えてドレイン電極２８が設けられている。他は実施形態の半導体素子と同様の構造である。基板２０はサファイア、Ｓｉ、ＳｉＣなどである。ドレインコンタクト層２１は、厚さ０．５～１μｍ、Ｓｉ濃度が１×１０１８／ｃｍ３以上のｎ－ＧａＮである。ｐ型埋め込み層１４の一部領域には、ドレインコンタクト層２１に達する孔２２が設けられており、その孔の底面に露出するドレインコンタクト層２１上にドレイン電極２８が設けられている。孔２２の形成は、ドライエッチングにより行い、ｐ型埋め込み層１４の形成後であればいずれのタイミングで行ってもよい。
図２は、変形例１の縦型のＪＦＥＴの構成を示した図である。図２に示すように、基板１０に替えて基板２０とｎ層１１の間にドレインコンタクト層２１を設け、ドレイン電極１８に替えてドレイン電極２８が設けられている。他は実施形態の半導体素子と同様の構造である。基板２０はサファイア、Ｓｉ、ＳｉＣなどである。ドレインコンタクト層２１は、厚さ０．５～１μｍ、Ｓｉ濃度が１×１０１８／ｃｍ３以上のｎ－ＧａＮである。ｐ型埋め込み層１４の一部領域には、ドレインコンタクト層２１に達する孔２２が設けられており、その孔の底面に露出するドレインコンタクト層２１上にドレイン電極２８が設けられている。孔２２の形成は、ドライエッチングにより行い、ｐ型埋め込み層１４の形成後であればいずれのタイミングで行ってもよい。
【0045】
（変形例２）
実施形態の半導体素子はｎ型ナノロッド１３とｐ型埋め込み層１４とが直接接しているが、ｎ型ナノロッド１３とｐ型埋め込み層１４との間にＡｌＧａＮからなる障壁層３０を形成してもよい（図３参照）。ｎ型ナノロッド１３と障壁層３０との界面に二次元電子ガス（２ＤＥＧ）が誘起されるため、チャネル抵抗をより低減することができる。この場合、ｎ型ナノロッド１３の形成後、ｐ型埋め込み層１４の形成前に、ｎ型ナノロッド１３の側面にＭＯＣＶＤ法により膜状に障壁層３０を形成すればよい。また、障壁層３０の材料はＡｌＧａＮに限らず、ｎ型ナノロッド１３よりもバンドギャップエネルギーの大きなＩＩＩ族窒化物半導体であればよい。
実施形態の半導体素子はｎ型ナノロッド１３とｐ型埋め込み層１４とが直接接しているが、ｎ型ナノロッド１３とｐ型埋め込み層１４との間にＡｌＧａＮからなる障壁層３０を形成してもよい（図３参照）。ｎ型ナノロッド１３と障壁層３０との界面に二次元電子ガス（２ＤＥＧ）が誘起されるため、チャネル抵抗をより低減することができる。この場合、ｎ型ナノロッド１３の形成後、ｐ型埋め込み層１４の形成前に、ｎ型ナノロッド１３の側面にＭＯＣＶＤ法により膜状に障壁層３０を形成すればよい。また、障壁層３０の材料はＡｌＧａＮに限らず、ｎ型ナノロッド１３よりもバンドギャップエネルギーの大きなＩＩＩ族窒化物半導体であればよい。
【産業上の利用可能性】
【0046】
本発明の半導体素子は、パワーデバイスとして利用できる。
【符号の説明】
【0047】
１０、２０：基板
１１：ｎ層
１２：マスク層
１３：ｎ型ナノロッド
１４：ｐ型埋め込み層
１５：ソースコンタクト層
１６：ソース電極
１７：ゲート電極
１８、２８：ドレイン電極
１９：貫通孔
２１：ドレインコンタクト層
３０：障壁層
１１：ｎ層
１２：マスク層
１３：ｎ型ナノロッド
１４：ｐ型埋め込み層
１５：ソースコンタクト層
１６：ソース電極
１７：ゲート電極
１８、２８：ドレイン電極
１９：貫通孔
２１：ドレインコンタクト層
３０：障壁層
【図1】
【図2】
【図3】
【図4】
【図5】
