特開 2023-121963 半導体スイッチング素子の駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023121963

(43)【公開日】2023-09-01

(54)【発明の名称】半導体スイッチング素子の駆動回路

(51)【国際特許分類】

   H02M 1/08 20060101AFI20230825BHJP

   H03K 17/691 20060101ALI20230825BHJP

   H03K 17/04 20060101ALI20230825BHJP

【ＦＩ】

H02M1/08 301A

H02M1/08 A

H03K17/691

H03K17/04 E

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022025346

(22)【出願日】2022-02-22

(71)【出願人】

【識別番号】599161890

【氏名又は名称】ＮＥＣネットワーク・センサ株式会社

(74)【代理人】

【識別番号】100077838

【弁理士】

【氏名又は名称】池田 憲保

(74)【代理人】

【識別番号】100129023

【弁理士】

【氏名又は名称】佐々木 敬

(72)【発明者】

【氏名】水見 健太

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA12

5H740BC01

5H740BC02

5H740HH07

5H740JA01

5H740JB01

5H740KK03

5H740NN17

5J055AX02

5J055BX16

5J055CX23

5J055DX13

5J055DX22

5J055EX07

5J055EY01

5J055EY07

5J055EY12

5J055EY13

5J055EY17

5J055EY21

5J055GX01

5J055GX02

5J055GX04

(57)【要約】

【課題】信頼性が高く、安価な駆動回路を提供すること。
【解決手段】 接地されたソースとゲートとを持つ半導体スイッチング素子（Ｑ３）を駆動するための駆動回路（１０）は、少なくとも１つの一次巻線、第１の二次巻線、および第２の二次巻線を持つパルストランス（Ｔ１）と、一次巻線に直列に接続され、パルス幅変調（ＰＷＭ）制御信号に応答してパルストランス（Ｔ１）を駆動するスイッチング素子（Ｑ１）と、第１の二次巻線と半導体スイッチング素子（Ｑ３）のゲートとの間に接続され、半導体スイッチング素子（Ｑ３）のゲートに正電圧であるＯＮ駆動電圧を伝達する第１の伝達回路（１１）と、第２の二次巻線と半導体スイッチング素子（Ｑ３）のゲートとの間に接続され、半導体スイッチング素子（Ｑ３）のゲートに負電圧であるＯＦＦ駆動電圧を伝達する第２の伝達回路（１２）と、を有する。
【選択図】図３

【特許請求の範囲】

【請求項1】

接地されたソースとゲートとを持つ半導体スイッチング素子（Ｑ３）を駆動するための駆動回路（１０）であって、
少なくとも１つの一次巻線、第１の二次巻線、および第２の二次巻線を持つパルストランス（Ｔ１）と、
前記一次巻線に直列に接続され、パルス幅変調（ＰＷＭ）制御信号に応答して前記パルストランス（Ｔ１）を駆動するスイッチング素子（Ｑ１）と、
前記第１の二次巻線と前記半導体スイッチング素子（Ｑ３）のゲート－ソースとの間に接続され、前記第１の二次巻線に誘導された第１の誘導電圧を、前記半導体スイッチング素子（Ｑ３）のゲート－ソース間に、正電圧であるＯＮ駆動電圧として伝達する第１の伝達回路（１１）と、
前記第２の二次巻線と前記半導体スイッチング素子（Ｑ３）のゲート－ソースとの間に接続され、前記第２の二次巻線に誘導された第２の誘導電圧を、前記半導体スイッチング素子（Ｑ３）のゲート－ソース間に、負電圧であるＯＦＦ駆動電圧として伝達する第２の伝達回路（１２）と、
を有する駆動回路。

【請求項2】

前記半導体スイッチング素子（Ｑ３）が、炭化ケイ素電圧効果トランジスタ（ＳｉＣ－ＦＥＴ）から成る、
請求項１に記載に駆動回路。

【請求項3】

前記一次巻線には、Ｖｃｃの直流電圧が供給されており、
前記一次巻線の巻数をＮ１とし、前記第１の二次巻線の巻数をＮ２とすると、
前記第１の誘導電圧は、Ｎ２×Ｖｃｃ／Ｎ１で表される、
請求項２に記載の駆動回路。

【請求項4】

前記ＯＮ駆動電圧の波高値が＋２０Ｖであり、
前記ＯＦＦ駆動電圧が－５Ｖである、
請求項３に記載の駆動回路。

【請求項5】

前記ＰＷＭ制御信号は、ＯＮ区間のＯＮ信号と、ＯＦＦ区間のＯＦＦ信号とを繰り返す信号であり、
前記スイッチング素子（Ｑ１）は、前記ＯＮ信号に応答して、前記一次巻線に電流を流し、
前記第１の伝達回路（１１）は、前記ＯＮ区間に、前記第１の誘導電圧を、前記半導体スイッチング素子（Ｑ３）のゲート－ソース間に前記ＯＮ駆動電圧として伝達し、
前記第２の電圧回路（１２）は、
前記ＯＮ区間に、前記第２の誘導電圧を、保持電圧として保持する保持回路（１２２）と、
前記ＯＦＦ区間に、前記保持電圧を、前記半導体スイッチング素子（Ｑ３）のゲート－ソース間に前記ＯＦＦ駆動電圧として放出する放出回路（１２４）と、
を含む、請求項４に記載の駆動回路。

【請求項6】

前記第１の伝達回路（１１）は、前記第１の二次巻線の一端と前記半導体スイッチング素子（Ｑ３）のゲートとの間に直列に順番に接続された、第１のダイオード（ＣＲ２）、第２のダイオード（ＣＲ３）、および第１の抵抗器（Ｒ４）を含み、
前記第１の二次巻線の他端は、接地されている、
請求項５に記載の駆動回路。

【請求項7】

前記第２の二次巻線の一端は、接地されており、
前記保持回路（１２２）は、
前記第２の二次巻線の一端と前記第２の二次巻線の他端との間に直列に順番に接続された、ツェナーダイオード（ＣＲ５）、第２の抵抗器（Ｒ６）、および第３のダイオード（ＣＲ４）と、
前記ツェナーダイオード（ＣＲ５）に並列に接続されたコンデンサ（Ｃ１）と、
を含み、
前記コンデンサ（Ｃ１）は、前記ＯＮ区間に、前記第２の誘導電圧を前記保持電圧として保持する、
請求項６に記載の駆動回路。

【請求項8】

前記放出回路（１２４）は、
エミッタが前記第２のダイオード（ＣＲ３）のカソードに接続され、コレクタが前記ツェナーダイオード（ＣＲ５）のアノードに接続された制御トランジスタ（Ｑ２）と、
前記制御トランジスタ（Ｑ２）のベースと前記第１のダイオード（ＣＲ２）のカソードとの間に接続された第３の抵抗器（Ｒ３）と、
前記第１のダイオード（ＣＲ２）のカソードと前記ツェナーダイオード（ＣＲ５）のアノードとの間に接続された第４の抵抗器（Ｒ７）と、
前記第１の抵抗器（Ｒ４）と、
を含み、
前記制御トランジスタ（Ｑ２）は、前記ＯＦＦ区間にターンオンして、前記コンデンサ（Ｃ１）に保持された前記保持電圧を、前記半導体スイッチング素子（Ｑ３）のゲート－ソース間に前記ＯＦＦ駆動電圧として放出する、
請求項７に記載の駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体スイッチング素子の駆動回路に関する。

【背景技術】

【0002】

半導体スイッチング素子としては、Ｓｉを用いて成る電界効果トランジスタ（Ｓｉ－ＦＥＴ）や、ＳｉＣを用いて成るＦＥＴ（ＳｉＣ－ＦＥＴ）が使用される。Ｓｉ－ＦＥＴの場合、その駆動電圧は１０Ｖ以上あれば十分にＯＮ抵抗を下げることができる。しかしながら、ＳｉＣ－ＦＥＴの場合、その駆動電圧として１８Ｖ以上の電圧をゲート－ソース間に加えないと、Ｓｉ－ＦＥＴと同レベルにＯＮ抵抗が下がらないという課題がある。また、ＳｉＣ－ＦＥＴの場合、ゲートスレッシュホールド電圧が１．６Ｖ～４Ｖと低い。そのため、ＳｉＣ－ＦＥＴをＯＦＦする時に、ゲート－ソース間に加える駆動電圧を負電圧にすることが望まれている。

【0003】

このような半導体スイッチング素子を駆動する駆動回路は、種々提案されている。

【0004】

例えば、特許文献１は、ハーフブリッジ接続された２つの電力スイッチの各々としてＳｉＣ－ＦＥＴを用いた駆動回路を開示している。特許文献１では、ＳｉＣ－ＦＥＴは最大負荷駆動電圧－１０Ｖまでの負電圧に制限され、最大３Ｖの閾値電圧Ｖ_ｔｈを有し、オーム領域に完全に入るには最大＋２０Ｖを必要とする、ことを記載している。特許文献１は、ＤＣゲート供給電圧は、最大負荷供給電圧に近く、たとえば－１０Ｖ装置限度の場合、－８Ｖに定義される、ことを記載している。

【0005】

また、特許文献１において、可能な実施形態では、印加される入力信号はパパルス幅変調（ＰＭＷ）信号である。可能な実施形態として、駆動回路は微分回路、磁気トリガ回路、２つのトリガ回路、２つのランプ生成回路、磁気結合回路、および２つのレジスタを備える。磁気トリガ回路は、１つの一次巻線と４つの二次巻線とを有する変圧器を備える。

【0006】

特許文献２は、半導体スイッチング素子のスイッチング動作の応答速度の向上、およびリンギングの抑制に貢献する技術を提供している。特許文献２に開示された半導体スイッチング素子のゲート駆動回路は、一次巻線がパルス電圧源に接続されるパルストランスと、パルストランスの二次巻線一端側と二次巻線他端側との間において並列接続された放電用トランジスタおよびツェナーダイオードと、を備える。パルストランスの二次巻線の一端側が半導体スイッチング素子のゲートに接続され、他端側が半導体スイッチング素子のソースに接続されている。放電用トランジスタは、半導体スイッチング素子がターンオフの状態の場合に、半導体スイッチング素子のゲート容量に残っている電荷を十分に放電するためのものである。

【0007】

二次巻線一端側の中央部には、直列接続された第１、第２ダイオードが、当該第１、第２ダイオードの順で半導体スイッチング素子のゲートに向かって順方向となるように、直列に接続されている。放電用トランジスタは、エミッタが二次巻線一端側における第２ダイオードのカソード側に接続され、コレクタが二次巻線他端側に接続され、ベースが第１、第２ダイオードの直列接続点に接続、および抵抗器を介して二次巻線他端側に接続されている。ツェナーダイオードは、カソードが二次巻線一端側における第１ダイオードのアノード側に接続され、アノードが二次巻線他端側に接続されている。半導体スイッチング素子は、容量性のゲートを有した構造であり、直流電源から負荷に供給される直流電力エネルギをパルス状に変換する。

【0008】

特許文献２では、パワースイッチング素子の具体例として、ＳｉＣ（シリコンカーバイド）を用いて成り容量性のゲートをしたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）構造の素子（いわゆるＳｉＣ素子）が挙げられる、ことを記載している。また、特許文献２では、複数個のスイッチ製品ＳＷを同時にスイッチング動作させる場合には、パルス電圧源に接続される一次巻線と、当該一次巻線に対向して配列された複数個の二次巻線と、を有したパルストランスを備えた構成が挙げられる、ことを記載している。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特表２０１５－５０９３３３号公報

【特許文献2】特開２０２０－０１４０３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

前述したように、半導体スイッチング素子がＳｉＣ－ＦＥＴから成る場合、ゲートスレッシュホールド電圧が１．６Ｖ～４Ｖと低い。その為、ＳｉＣ－ＦＥＴをＯＦＦする時に、ゲート－ソース間に加える駆動電圧を負電圧にすることが望まれている。そのため、後で図面を参照して詳述するように、駆動回路が複雑になるという問題がある。

【0011】

特許文献１は、ハーフブリッジ接続された２つの電力スイッチを駆動する駆動回路を開示しているに過ぎない。すなわち、特許文献１は、１つの電力スイッチを駆動する駆動回路を開示していない。

【0012】

特許文献２では、パルストランスは、１つの二次巻線しか備えていない。そのため、特許文献２に開示されたゲート駆動回路では、半導体スイッチング素子のゲート－ソース間には、駆動電圧として正電圧しか印加することができない。よって、半導体スイッチング素子がＳｉＣ－ＦＥＴから成る場合、ＳｉＣ－ＦＥＴをＯＦＦする時に、駆動電圧としてゲートに負電圧を印加することができない。

【0013】

本発明の目的は、上述した課題を解決する、半導体スイッチ素子の駆動回路を提供することにある。

【課題を解決するための手段】

【0014】

本発明の１つの態様として、駆動回路は、接地されたソースとゲートとを持つ半導体スイッチング素子（Ｑ３）を駆動するための駆動回路（１０）であって、少なくとも１つの一次巻線、第１の二次巻線、および第２の二次巻線を持つパルストランス（Ｔ１）と、前記一次巻線に直列に接続され、パルス幅変調（ＰＷＭ）制御信号に応答して前記パルストランス（Ｔ１）を駆動するスイッチング素子（Ｑ１）と、前記第１の二次巻線と前記半導体スイッチング素子（Ｑ３）のゲート－ソースとの間に接続され、前記第１の二次巻線に誘導された第１の誘導電圧を、前記半導体スイッチング素子（Ｑ３）のゲート－ソース間に、正電圧であるＯＮ駆動電圧として伝達する第１の伝達回路（１１）と、前記第２の二次巻線と前記半導体スイッチング素子（Ｑ３）のゲート－ソースとの間に接続され、前記第２の二次巻線に誘導された第２の誘導電圧を、前記半導体スイッチング素子（Ｑ３）のゲート－ソース間に、負電圧であるＯＦＦ駆動電圧として伝達する第２の伝達回路（１２）と、を有する。

【発明の効果】

【0015】

本発明によれば、信頼性が高く、安価な駆動回路を提供することができる。

【図面の簡単な説明】

【0016】

【図1】関連技術の駆動回路の構成を示す回路図である。

【図2】図１に示した駆動回路によって駆動される、半導体スイッチング素子のゲート－ソース間に供給される駆動波形を示す波形図である。

【図3】本発明の一実施形態に係る駆動回路の構成を示す回路図である。

【図4】図３に示した駆動回路によって駆動される、半導体スイッチング素子のゲート－ソース間に供給される駆動波形を示す波形図である。

【発明を実施するための形態】

【0017】

［関連技術］
本発明の理解を容易するために、本発明に関連する関連技術について説明する。

【0018】

図１は関連技術に係る駆動回路２０の構成を示す回路図である。

【0019】

図示の駆動回路２０は、半導体スイッチング素子Ｑ１１を駆動するための回路である。図示の半導体スイッチング素子Ｑ１１は、ＳｉＣ－ＭＯＳＦＥＴから成り、ゲートとソースとドレインとを持つ。半導体スイッチング素子Ｑ１１のソースは、接地端子ＰＧＮＤに接続されて接地されている。半導体スイッチング素子Ｑ１１のドレインは、スイッチング（ＳＷ）トランス（図示せず）に接続されている。半導体スイッチング素子Ｑ１１のゲートは、抵抗器Ｒ１１を介して駆動回路２０の出力端子に接続されると共に、抵抗器Ｒ１２を介して接地端子ＰＧＮＤに接続されて接地されている。

【0020】

図示の駆動回路２０は、第１のＤＣ／ＤＣコンバータ２１と、第２のＤＣ／ＤＣコンバータ２２と、制御回路２３と、ＦＥＴ駆動用集積回路（ＩＣ）２４とを備える。

【0021】

第１のＤＣ／ＤＣコンバータ２１は、半導体スイッチング素子Ｑ１１をＯＮ駆動するための＋２０ＶのＯＮ駆動電圧を発生する＋２０Ｖ電源である。第２のＤＣ／ＤＣコンバータ２２は、半導体スイッチング素子Ｑ１１をＯＦＦする時に、半導体スイッチング素子Ｑ１１のゲート－ソース間に－５ＶのＯＦＦ駆動電圧を供給するための±５Ｖ電源である。制御回路２３は、ＰＷＭ制御用の＋５Ｖの制御信号を発生する回路である。

【0022】

ＦＥＴ駆動用ＩＣ２４は、抵抗器Ｒ１１を介して半導体スイッチング素子Ｑ１１のゲートに接続されている。ＦＥＴ駆動用ＩＣ２４は、第１のＤＣ／ＤＣコンバータ２１と第２のＤＣ／ＤＣコンバータ２２と制御回路２３とに接続されている。ＦＥＴ駆動用ＩＣ２４は、制御回路２３から供給される制御信号に応答して、第１のＤＣ／ＤＣコンバータ２１から供給されるＯＮ駆動電圧および第２のＤＣ／ＤＣコンバータ２２から供給されるＯＦＦ駆動電圧の一方を選択して、選択した駆動電圧を、抵抗器Ｒ１１を介して半導体スイッチング素子Ｑ１１のゲート－ソース間に供給する。

【0023】

図２は、半導体スイッチング素子Ｑ１１のゲート－ソース間に供給される駆動波形を示す波形図である。

【0024】

半導体スイッチング素子Ｑ１１をＯＮする期間には、＋２０ＶのＯＮ駆動電圧が半導体スイッチング素子Ｑ１１のゲート－ソース間に供給される。半導体スイッチング素子Ｑ１１をＯＦＦする期間には、－５ＶのＯＦＦ駆動電圧が半導体スイッチング素子Ｑ１１のゲート－ソース間に供給される。

【0025】

図１に示されるように、関連技術の駆動回路２０は、回路構成が複雑で、部品点数が多いことが分かる。これが、平均故障間隔（ＭＴＢＦ：Mean time between failures）を下げる要因となる。

【0026】

［実施形態］
以下、本発明を実施する形態について図面を参照して詳細に説明する。以下の実施形態に記載されている構成は単なる例示であり、本発明の技術範囲はそれらには限定されない。

【0027】

図３を参照して、本発明の一実施形態に係る駆動回路１０について説明する。

【0028】

図示の駆動回路１０は、半導体スイッチング素子Ｑ３を駆動するための回路である。図示の半導体スイッチング素子Ｑ３は、ＳｉＣ－ＭＯＳＦＥＴから成り、ゲートとソースとドレインとを持つ。図示のＳｉＣ－ＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴから成る。半導体スイッチング素子Ｑ３のソースは、接地端子ＰＧＮＤに接続されて接地されている。半導体スイッチング素子Ｑ３のドレインは、ＳＷトランス（図示せず）に接続されている。半導体スイッチング素子Ｑ３のゲートは、後述するように、駆動回路１０に接続されている。

【0029】

図示の駆動回路１０は、図１に図示した駆動回路２０のようなＤＣ／ＤＣコンバータ２１、２２を使用せずに、後述するパルストランスＴ１を用いてＯＮ駆動電圧とＯＦＦ駆動電圧とを得ることを特徴としている。

【0030】

駆動回路１０は、上述したパルストランスＴ１と、スイッチング素子Ｑ１と、第１の伝達回路１１と、第２の伝達回路１２と、制御信号発生器１４とを含む。

【0031】

パルストランスＴ１は、一次側に補助巻線（１－２）と一次巻線（３－４）とを持ち、二次側に第１の二次巻線（５－６）と第２の二次巻線（７－８）とを持つ。補助巻線（１－２）の巻数はＮｒである。一次巻線（３－４）の巻数はＮ１である。第１の二次巻線（５－６）の巻数はＮ２である。第２の二次巻線（７－８）の巻数はＮ３である。

【0032】

次に、パルストランスＴ１の一次側に設けられる回路構成について説明する。

【0033】

補助巻線（１－２）の一端（１）は、ダイオードＣＲ１を介して接地端子ＳＧＮＤに接続されて、接地されている。すなわち、ダイオードＣＲ１のアノードは接地端子ＳＧＮＤに接続され、ダイオードＣＲ１のカソードは補助巻線（１－２）の一端（１）に接続されている。補助巻線（１－２）の他端（２）には、Ｖｃｃの直流電圧が供給されている。

【0034】

一次巻線（３－４）の一端（３）にも、Ｖｃｃの直流電圧が供給されている。一次巻線（３－４）の他端（４）は、後述するスイッチング素子Ｑ１のドレインに接続されている。

【0035】

図示のスイッチング素子Ｑ１は、ＳｉＣ－ＭＯＳＦＥＴから成り、ゲートとソースとドレインとを持つ。図示のＳｉＣ－ＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴから成る。スイッチング素子Ｑ１は、一次巻線（３－４）に直列に接続されている。

【0036】

詳述すると、スイッチング素子Ｑ１のソースは、接地端子ＳＧＮＤに接続されて接地されている。半導体スイッチング素子Ｑ１のドレインは、上述したように、一次巻線（３－４）の他端（４）に接続されている。

【0037】

制御信号発生器１４は、ＰＷＭ制御信号を発生するための回路である。制御信号発生器１４の一端は、抵抗器Ｒ１を介して、スイッチング素子Ｑ１のゲートに接続されている。制御信号発生器１４の他端は、接地端子ＳＧＮＤに接続されて接地されている。また、スイッチング素子Ｑ１のゲートは、抵抗器Ｒ２を介して、接地端子ＳＧＮＤに接続されている。

【0038】

したがって、制御信号発生器１４から発生されたＰＷＭ制御信号は、抵抗器Ｒ１を介してスイッチング素子Ｑ１のゲートに供給される。このＰＷＭ制御信号に応答して、スイッチング素子Ｑ１は、パルストランスＴ１を駆動する。

【0039】

詳述すると、ＰＷＭ制御信号は、ＯＮ区間のＯＮ信号（Ｈｉｇｈ）と、ＯＦＦ区間のＯＦＦ信号（Ｌｏｗ）とを繰り返す信号である。スイッチング素子Ｑ１は、ＯＮ信号（Ｈｉｇｈ）に応答して、パルストランスＴ１の一次巻線（３－４）に電流を流す。よって、ＰＭＷ制御信号のＯＮ信号（Ｈｉｇｈ）がスイッチング素子Ｑ１のゲートに伝達されると、パルストランスＴ１が駆動されることになる。

【0040】

次に、パルストランスＴ１の二次側に設けられる回路構成について説明する。

【0041】

第１の伝達回路１１は、第１の二次巻線（５－６）と半導体スイッチング素子Ｑ３のゲート－ソースとの間に接続されている。第１の伝達回路１１は、パルストランスＴ１の第１の二次巻線（５－６）に誘導された第１の誘導電圧を、半導体スイッチング素子Ｑ３のゲート－ソース間に、正電圧であるＯＮ駆動電圧として伝達するための回路である。

【0042】

前述したように、一次巻線（３－４）の巻数はＮ１であり、第１の二次巻線（５－６）の巻数はＮ２である。また、一次巻線（３－４）にはＶｃｃの直流電圧が供給されている。したがって、上記第１の誘導電圧（ＯＮ駆動電圧）は、Ｎ２×Ｖｃｃ／Ｎ１で表される。本例では、第１の誘導電圧（ＯＮ駆動電圧）の波高値は＋２０Ｖに等しい。換言すれば、第１の誘導電圧（ＯＮ駆動電圧）の波高値が＋２０Ｖとなるように、直流電圧ＶｃｃからＮ２：Ｎ１の比率（変圧比）を決定している。

【0043】

詳述すると、第１の伝達回路１１は、上記ＯＮ区間に、第１の誘導電圧を、半導体スイッチング素子Ｑ３のゲート－ソース間に、ＯＮ駆動電圧として伝達する。図示の第１の伝達回路１１は、第１の二次巻線（５－６）の一端（５）と半導体スイッチング素子Ｑ３のゲートとの間に順番に直列に接続された、第１のダイオードＣＲ２、第２のダイオードＣＲ３、および第１の抵抗器Ｒ４を含む。

【0044】

第１のダイオードＣＲ２のアノードは、第１の二次巻線（５－６）の一端（５）に接続されている。第１のダイオードＣＲ２のカソードは、第２のダイオードＣＲ３のアノードに接続されている。第２のダイオードＣＲ３のカソードは、第１の抵抗器Ｒ４を介して半導体スイッチング素子Ｑ３のゲートに接続されている。

【0045】

第１の二次巻線（５－６）の他端（６）は、接地端子ＰＧＮＤに接続されて接地されている。

【0046】

第２の二次巻線（７－８）の一端（７）も、接地端子ＰＧＮＤに接続されて接地されている。

【0047】

第２の伝達回路１２は、第２の二次巻線（７－８）と半導体スイッチング素子Ｑ３のゲート－ソースとの間に接続されている。第２の伝達回路１２は、パルストランスＴ１の第２の二次巻線（７－８）に誘導された第２の誘導電圧を、半導体スイッチング素子Ｑ３のゲート－ソース間に、負電圧であるＯＦＦ駆動電圧を伝達するための回路である。本例では、ＯＦＦ駆動電圧は、－５Ｖに等しい。

【0048】

詳述すると、図示の第２の伝達回路１２は、上記ＯＮ区間に、第２の誘導電圧を、保持電圧として保持する保持回路１２２と、上記ＯＦＦ区間に、保持電圧を、半導体スイッチング素子Ｑ３のゲート－ソース間にＯＦＦ駆動電圧として放出する放出回路１２４とを含む。

【0049】

保持回路１２２は、第２の二次巻線（７－８）の一端（７）と第２の二次巻線（７－８）の他端（８）との間に直列に順番に接続された、ツェナーダイオードＣＲ５、第２の抵抗器Ｒ６、および第３のダイオードＣＲ４と、ツェナーダイオードＣＲ５に並列に接続されたコンデンサＣ１とを含む。

【0050】

ツェナーダイオードＣＲ５のカソードは、第２の二次巻線（７－８）の一端（７）に接続されている。ツェナーダイオードＣＲ５のアノードは、第２の抵抗器Ｒ６を介して第３のダイオードＣＲ４のアノードに接続されている。第３のダイオードＣＲ４のカソードは、第２の二次巻線（７－８）の他端（８）に接続されている。

【0051】

本例では、ツェナーダイオードＣＲ５のツェナー電圧は、５．１Ｖに設定されている。コンデンサＣ１は、ＯＮ区間に、第２の誘導電圧を保持電圧として保持する。

【0052】

一方、放出回路１２４は、制御トランジスタＱ２と、第３の抵抗器Ｒ３と、第４の抵抗器Ｒ７と、上記第１の抵抗器Ｒ４とを含む。図示の例では、制御トランジスタＱ２は、ＰＮＰトランジスタから成る。

【0053】

制御トランジスタＱ２のエミッタは第２のダイオードＣＲ３のカソードに接続されている。制御トランジスタＱ２のコレクタはツェナーダイオードＣＲ５のアノードに接続されている。第３の抵抗器Ｒ３は、制御トランジスタＱ２のベースと第１のダイオードＣＲ２のカソードとの間に接続されている。第４の抵抗器Ｒ７は、第１のダイオードＣＲ２のカソードとツェナーダイオードＣＲ５のアノードとの間に接続されている。

【0054】

したがって、制御トランジスタＱ２は、上記ＯＦＦ区間にターンオンして、コンデンサＣ１に保持された保持電圧を、半導体スイッチング素子Ｑ３のゲート－ソース間にＯＦＦ駆動電圧として放出する。

【0055】

尚、図示の駆動回路１０は、第５の抵抗器Ｒ５と第６の抵抗器Ｒ８とを更に含む。第５の抵抗器Ｒ５は、半導体スイッチング素子Ｑ３のゲートとソースとの間に接続されている。第６の抵抗器Ｒ８は、コンデンサＣ１と並列に接続されている。

【0056】

図４は、半導体スイッチング素子Ｑ３のゲート－ソース間に供給される駆動波形を示す波形図である。

【0057】

［実施形態の動作の説明］
次に、図４を参照して、図３に示した駆動回路１０の動作について説明する。

【0058】

制御信号発生器１４からＰＷＭ制御信号のＯＮ信号（Ｈｉｇｈ）が抵抗器Ｒ１を介してスイッチング素子Ｑ１のゲートに伝達される。このＯＮ信号に応答して、スイッチング素子Ｑ１はパルストランスＴ１を駆動する（すなわち、パルストランスＴ１の一次巻線（３－４）に電流を流す）。駆動されたパルストランスＴ１の第１の二次巻線（５－６）には、Ｎ２×Ｖｃｃ／Ｎ１の第１の誘導電圧（本例では、＋２０Ｖに等しい）が誘起される。この誘起された第１の誘導電圧は、第１の伝達回路１１を介して、半導体スイッチング素子Ｑ３のゲート－ソース間にＯＮ駆動電圧として供給される（図４のＯＮ区間参照）。

【0059】

尚、この動作と並行して、駆動されたパルストランスＴ１の第２の二次巻線（７－８）には、Ｎ３×Ｖｃｃ／Ｎ１の第２の誘導電圧が誘起される。この誘起された第２の誘導電圧は、第２の伝達回路１２の保持回路１２２のコンデンサＣ１に保持電圧として蓄えられる。この蓄えられた保持電圧は、－５Ｖに等しい。しかしながら、このとき、放出回路１２４の制御トランジスタＱ２はＯＦＦ状態であるので、蓄えられた保持電圧が半導体スイッチング素子Ｑ３のゲート－ソース間に供給されることはない。

【0060】

その後、制御信号発生器１４からＰＷＭ制御信号のＯＦＦ信号（Ｌｏｗ）が抵抗器Ｒ１を介してスイッチング素子Ｑ１のゲートに伝達される。このＯＦＦ信号に応答して、スイッチング素子Ｑ１はパルストランスＴ１の駆動を停止する。そのため、第１の二次巻線（５－６）および第２の二次巻線（７－８）には、第１および第２の誘導電圧が誘起されることはない。

【0061】

と同時に、放出回路１２４の制御トランジスタＱ２はターンオンする（すなわち、ＯＮ状態に遷移する）。この制御トランジスタＱ２のＯＮ状態の遷移に応答して、保持回路１２２のコンデンサＣ１に蓄えられた保持電圧（－５Ｖ）が、制御トランジスタＱ２および第１の抵抗器Ｒ４を介して、半導体スイッチング素子Ｑ３のゲート－ソース間にＯＦＦ駆動電圧として供給される（図４のＯＦＦ区間参照）。

【0062】

［実施形態の効果の説明］
次に、本実施形態の効果について説明する。

【0063】

以上説明した本発明の実施形態では、以下に記載するとおりの効果を奏する。

【0064】

実施形態の効果は、ＳｉＣ－ＦＥＴのような半導体スイッチング素子を駆動するために必要な最適な駆動波形を、ローコストで、部品点数が少なく、高信頼性で、提供することができることである。

【0065】

なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、複数の構成要素の適宜な組合せにより種々の発明を形成できる。

【0066】

例えば、上記実施形態では、第２の伝達回路１２の放出回路１２４を構成する制御トランジスタが、ＰＮＰトランジスタＱ２である場合を例に挙げて説明しているが、本発明は、これに限定されない。すなわち、本発明に係る制御トランジスタは、半導体スイッチング素子Ｑ３をＯＮ駆動するときにはターンオフし、半導体スイッチング素子Ｑ３をＯＦＦにするときはターンオンするものであれば、どのようなものでもよい。また、上記実施形態では、パルストランスＴ１を駆動するためのスイッチング素子が、ＮチャンネルのＳｉＣ－ＦＥＴＱ１である場合を例に挙げて説明しているが、本発明は、これに限定されない。すなわち、本発明に係るスイッチング素子は、パルストランスＴ１を駆動できるものであれば、どのようなものでもよい。さらに、上記実施形態では、駆動回路１０によって駆動される半導体スイッチング素子が、ＮチャンネルのＳｉＣ－ＦＥＴＱ３である場合を例に挙げて説明しているが、本発明は、これに限定されない。すなわち、本発明が適用される半導体スイッチング素子は、それをＯＦＦするときに、ゲート－ソース間に負電圧を印加することが必要であるものであれば、どのようなものでもよい。

【0067】

以上、実施の形態を参照し本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

【産業上の利用可能性】

【0068】

本発明による駆動回路は、ＡＣ／ＤＣコンバータ、ＤＣ／ＤＣコンバータ、インバータ、モータ制御、無停電電源装置（ＵＰＳ：Uninterruptible Power Systems）、再生可能エネルギの電力変換の技術分野に利用可能である。

【符号の説明】

【0069】

１０ 駆動回路
１１ 第１の伝達回路
１２ 第２の伝達回路
１２２ 保持回路
１２４ 放出回路
１４ 制御信号発生器
Ｑ１ スイッチング素子
Ｑ２ 制御トランジスタ
Ｑ３ 半導体スイッチング素子
Ｔ１ パルストランス

【図1】

【図2】

【図3】

【図4】