特開 2023-122247 スイッチング装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023122247

(43)【公開日】2023-09-01

(54)【発明の名称】スイッチング装置

(51)【国際特許分類】

   H03K 17/16 20060101AFI20230825BHJP

   H03K 17/687 20060101ALI20230825BHJP

【ＦＩ】

H03K17/16 F

H03K17/687 Z

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022025841

(22)【出願日】2022-02-22

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】林 庸行

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX25

5J055AX27

5J055BX16

5J055CX23

5J055DX14

5J055DX61

5J055EY01

5J055EY21

5J055EZ50

5J055GX01

5J055GX02

5J055GX04

5J055GX05

(57)【要約】

【課題】スイッチング装置における急激な電流の増加を防ぎ、且つ起動を速く行う。
【解決手段】実施形態のスイッチング装置は、第１のＰ型ＭＯＳトランジスタ、第１の制御回路、及び第２の制御回路を備える。第１のＰ型ＭＯＳトランジスタのゲート並びに第１及び第２の制御回路は、第１のノードに電気的に接続される。第１の制御回路は、第１のＰ型ＭＯＳトランジスタがオフ状態である第１の時刻から第２の時刻まで、第１のノードの電圧を引き下げるように構成されている。第２の制御回路は、第３の時刻から第１のＰ型ＭＯＳトランジスタがオン状態である第４の時刻まで、第１のノードの電圧を引き下げるように構成されている。第２の時刻は、第１の時刻よりも後の時刻である。第４の時刻は、第２の時刻及び第３の時刻よりも後の時刻である。第１のＰ型ＭＯＳトランジスタは、第１の時間の間にオン状態となる。単位時間当たりに引き下げられる第１のノード電圧は、第１の制御回路の方が第２の制御回路よりも大きい。
【選択図】図３

【特許請求の範囲】

【請求項1】

ゲートが第１のノードに接続された第１のＰ型ＭＯＳトランジスタと、
前記第１のノードに電気的に接続された第１の制御回路と、
前記第１のノードに電気的に接続された第２の制御回路と、を備え、
前記第１の制御回路は、前記第１のＰ型ＭＯＳトランジスタがオフ状態である第１の時刻から第２の時刻まで前記第１のノードの電圧を引き下げるように構成されており、
前記第２の制御回路は、第３の時刻から前記第１のＰ型ＭＯＳトランジスタがオン状態である第４の時刻までの第１の時間において、前記第１のノードの電圧を引き下げるように構成されており、
前記第２の時刻は、前記第１の時刻よりも後の時刻であり、
前記第４の時刻は、前記第２の時刻及び前記第３の時刻よりも後の時刻であり、
前記第１のＰ型ＭＯＳトランジスタは、前記第１の時間の間にオン状態となり、
前記第１の制御回路において、単位時間当たりに引き下げられる前記第１のノードの電圧は、前記第２の制御回路よりも大きく、
前記第１の制御回路は、
一端が電圧源に接続された第２のＰ型ＭＯＳトランジスタと、
前記第２のＰ型ＭＯＳトランジスタの他端と前記第１のノードとの間に接続され、ゲートが前記第１のノードに接続された第３のＰ型ＭＯＳトランジスタと、
前記第１のノードと前記電圧源の電圧より低い電圧である第１電源との間に電気的に接続された第１のＮ型ＭＯＳトランジスタと、を含む、
スイッチング装置。

【請求項2】

前記第１の制御回路を制御するパルス回路と、
前記第２の制御回路を制御する遅延回路と、を更に含み、
前記第１のＰ型ＭＯＳトランジスタは、一端が前記電圧源に接続され、
前記第１の制御回路は、
前記第１のノードと前記第１のＮ型ＭＯＳトランジスタの一端との間に電気的に接続された第１の抵抗を更に含み、
前記パルス回路は、前記第２のＰ型ＭＯＳトランジスタのゲート及び前記第１のＮ型ＭＯＳトランジスタのゲートの各々に接続される、
請求項１に記載のスイッチング装置。

【請求項3】

前記遅延回路は、第１の信号を受信し、第２の信号を前記第２の制御回路に送信し、
前記遅延回路は、前記第１の信号がローレベルからハイレベルに移行する時刻から、第２の時間だけ後の時刻に前記第２の信号をローレベルからハイレベルに移行し、
前記パルス回路は、前記第１の信号を受信し、第３の信号及び第４の信号を前記第２のＰ型ＭＯＳトランジスタのゲート及び前記第１のＮ型ＭＯＳトランジスタのゲートにそれぞれ送信し、
前記第２の制御回路は、前記第２の信号がローレベルからハイレベルに移行することに基づいて前記第１のノードの電圧を引き下げ始め、
前記第１の信号は、前記第１のＰ型ＭＯＳトランジスタがオフ状態である間にローレベルからハイレベルに移行し、
前記第３の信号は、前記第１の信号がローレベルからハイレベルに移行することに基づいてハイレベルからローレベルに移行する、ワンショットのパルスを有し、
前記第４の信号は、前記第１の信号がローレベルからハイレベルに移行することに基づいてローレベルからハイレベルに移行する、ワンショットのパルスを有する、
請求項２に記載のスイッチング装置。

【請求項4】

前記第１の制御回路は、前記第４の信号がローレベルからハイレベルに移行することに基づいて前記第１のノードの電圧を引き下げ始める、
請求項３に記載のスイッチング装置。

【請求項5】

前記遅延回路は、
フリップフロップ回路を有し、
且つ前記パルス回路から前記第３の信号を受信し、
前記第３の信号のパルスがローレベルからハイレベルに移行することに基づいて、前記第２の信号をローレベルからハイレベルに移行する、
請求項３に記載のスイッチング装置。

【請求項6】

前記第３の時刻は、前記第２の時刻と、同一時刻である、
請求項１に記載のスイッチング装置。

【請求項7】

前記第３の時刻は、前記第２の時刻よりも後の時刻である、
請求項１に記載のスイッチング装置。

【請求項8】

前記パルス回路は、前記第３の信号をハイレベルからローレベルに移行し、
前記第４の信号をローレベルからハイレベルに移行する、
請求項３に記載のスイッチング装置。

【請求項9】

前記第３の信号及び前記第４の信号のパルス幅は、前記第２の時間以上の時間である、
請求項８に記載のスイッチング装置。

【請求項10】

ゲートが第１のノードに接続された第１のＰ型ＭＯＳトランジスタと、
前記第１のノードに電気的に接続された第１の制御回路と、
前記第１のノードに電気的に接続された第２の制御回路と、
前記第１の制御回路を制御するパルス回路と、
前記第２の制御回路を制御する遅延回路と、を備え、
前記パルス回路は、第１信号に基づいて、第１の時間に亘って第１レベルを有する第２信号を出力し、
前記遅延回路は、前記第１信号が一定時間遅延された第３信号を出力し、
前記第１の制御回路は、前記第１レベルの前記第２信号を受け取っている間、前記第１のノードの電圧を引き下げるように構成されており、
前記第２の制御回路は、前記第３信号に基づいて、前記第１のノードの電圧を引き下げるように構成されており、
前記第１の制御回路において、単位時間当たりに引き下げられる前記第１のノードの電圧は、前記第２の制御回路よりも大きい、
スイッチング装置。

【請求項11】

前記第２の制御回路は、前記第３信号が第２レベルから第３レベルに変わることに基づいて、前記第１のノードの電圧を引き下げる、
請求項１０に記載のスイッチング装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、概してスイッチング装置に関する。

【背景技術】

【0002】

電力の制御等にスイッチング装置が用いられる。そのようなスイッチング装置は、急激に電流が流れ出すことを防ぎ、且つ起動を速く行えることを求められる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１３４６２２号公報

【特許文献2】特開２０１４－１３８３０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

急激に電流が流れ出すことを防ぎ、且つ起動を速く行うことのできるスイッチング装置を提供しようとするものである。

【課題を解決するための手段】

【0005】

実施形態のスイッチング装置は、第１のＰ型ＭＯＳトランジスタ、第１の制御回路、及び第２の制御回路を備える。第１のＰ型ＭＯＳトランジスタは、ゲートが第１のノードに接続される。第１の制御回路及び第２の制御回路は、第１のノードに電気的に接続される。第１の制御回路は、第１のＰ型ＭＯＳトランジスタがオフ状態である第１の時刻から第２の時刻まで第１のノードの電圧を引き下げるように構成されている。第２の制御回路は、第３の時刻から第１のＰ型ＭＯＳトランジスタがオン状態である第４の時刻までの第１の時間において、第１のノードの電圧を引き下げるように構成されている。第２の時刻は、第１の時刻よりも後の時刻である。第４の時刻は、第２の時刻及び第３の時刻よりも後の時刻である。第１のＰ型ＭＯＳトランジスタは、第１の時間の間にオン状態となる。単位時間当たりに引き下げられる第１のノード電圧は、第１の制御回路の方が第２の制御回路よりも大きい。第１の制御回路は、第２及び第３のＰ型ＭＯＳトランジスタ、並びに第１のＮ型ＭＯＳトランジスを含む。第２のＰ型ＭＯＳトランジスタは、一端が電圧源に接続される。第３のＰ型ＭＯＳトランジスタは、第２のＰ型ＭＯＳトランジスタの他端と第１のノードとの間に接続され、ゲートが第１のノードに接続される。第１のＮ型ＭＯＳトランジスタは、第１のノードと電圧源の電圧より低い電圧である第１電源との間に電気的に接続される。

【図面の簡単な説明】

【0006】

【図1】図１は、第１実施形態に係るシステムの構成例であるブロック図を示す。

【図2】図２は、第１実施形態に係るロードスイッチＩＣの構成例であるブロック図を示す。

【図3】図３は、第１実施形態に係るロードスイッチＩＣの回路構成の一例である回路図を示す。

【図4】図４は、第１実施形態に係るロードスイッチＩＣがオフからオンに切り替わるタイミングにおける信号の状態を示したタイミングチャートである。

【図5】図５は、時刻ｔ０から時刻ｔ１までの間における、第１実施形態に係るロードスイッチＩＣの接続の状態の一例を示す回路図である。

【図6】図６は、時刻ｔ１と時刻ｔ２との間における、第１実施形態に係るロードスイッチＩＣの接続の状態の一例を示す回路図である。

【図7】図７は、時刻ｔ３から時刻ｔ６までの間における、第１実施形態に係るロードスイッチＩＣの接続の状態の一例を示す回路図である。

【図8】図８は、第１実施形態の比較例に係るロードスイッチＩＣにおける回路構成の一例である回路図を示す。

【図9】図９は、第１実施形態の比較例に係るロードスイッチＩＣがオフからオンに切り替わるタイミングにおける信号の状態を示したタイミングチャートである。

【図10】図１０は、第１実施形態の変形例に係るロードスイッチＩＣがオフからオンに切り替わるタイミングにおける信号の状態を時間に沿って示したタイミングチャートである。

【図11】図１１は、第２実施形態に係るロードスイッチＩＣの回路構成の一例である回路図を示す。

【図12】図１２は、第２実施形態に係るロードスイッチＩＣがオフからオンに切り替わるタイミングにおける信号の状態を示したタイミングチャートである。

【発明を実施するための形態】

【0007】

以下に実施形態が図面を参照して記述される。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

【0008】

尚、以下の記述において、略同一の機能及び構成を有する構成要素については、同一の符号が付される。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

【0009】

［１］第１実施形態
［１－１］構成（構造）
以下に、第１実施形態に係るロードスイッチＩＣ１０４について説明する。

【0010】

［１－１－１］システム３００の構成
図１は、第１実施形態に係るシステム３００の構成例を示すブロック図である。システム３００は、様々な電化製品を外部電源と繋ぐ際のシステムとして実現されることができる。図１に示されるように、システム３００は、外部電源２００及び電化製品１００を含む。外部電源２００は、電化製品１００に外部から電力を供給する。

【0011】

電化製品１００は、例えばスマートフォンやタブレット等、外部の電源と接続される様々な電化製品を含む。電化製品１００は、ＡＣ－ＤＣコンバータ１０１、ＤＣ－ＤＣコンバータ１０２、マイクロコントローラ１０３、ロードスイッチＩＣ１０４、及びアプリケーションモジュール１０５を含む。

【0012】

ＡＣ－ＤＣコンバータ１０１は、外部電源２００から供給されたＡＣ電圧を、ＤＣ電圧に変換する。ＤＣ－ＤＣコンバータ１０２は、ＡＣ－ＤＣコンバータ１０１から供給されたＤＣ電圧を、アプリケーションモジュール１０５を動作させるのに適したＤＣ電圧に変換する。アプリケーションモジュール１０５を動作させるのに適したＤＣ電圧は、例えば入力電圧ＶＤＤである。

【0013】

マイクロコントローラ１０３は、電化製品１００を制御する。マイクロコントローラ１０３は、記憶媒体に保持されたコード（プログラム）に基づいて動作する。マイクロコントローラ１０３は、コードに基づいて、制御信号ＥＮを生成する。マイクロコントローラ１０３は、生成された制御信号ＥＮをロードスイッチＩＣ１０４（スイッチング装置）に出力する。制御信号ＥＮは、電化製品１００を動作させるための信号を含む。電化製品１００は、例えば制御信号ＥＮに基づいて、オンとオフとの切り替えを行う。

【0014】

ロードスイッチＩＣ１０４は、ＤＣ－ＤＣコンバータ１０２から入力電圧ＶＤＤを供給される。ロードスイッチＩＣ１０４は、マイクロコントローラ１０３から制御信号ＥＮを受信する。ロードスイッチＩＣ１０４は、制御信号ＥＮに基づいて、アプリケーションモジュール１０５への電源の供給を制御する。すなわち、ロードスイッチＩＣ１０４は、システム３００において、外部電源２００とアプリケーションモジュール１０５との間に配置され、アプリケーションモジュール１０５の電源を制御する。ロードスイッチＩＣ１０４の詳細については後述される。

【0015】

［１－１－２］ロードスイッチＩＣ１０４の構成
図２は、第１実施形態に係るロードスイッチＩＣ１０４の構成例を示すブロック図である。図２に示されるように、ロードスイッチＩＣ１０４は、スイッチＰＭＯＳトランジスタＰ１、プリ放電回路１、スルーレート制御回路２、及びコントロール回路３を含む。

【0016】

スイッチＰＭＯＳトランジスタＰ１は、アプリケーションモジュール１０５に電圧を印加するか否かを切り替えるスイッチとして機能するトランジスタである。スイッチＰＭＯＳトランジスタＰ１の一端は、電源電圧ＶＤＤのノードと接続される。電源電圧ＶＤＤのノードは、例えば、ＤＣ－ＤＣコンバータ１０２によって、或る一定の大きさＶＤＤの電圧を印加されている。スイッチＰＭＯＳトランジスタＰ１の他端は、アプリケーションモジュール１０５に接続される。スイッチＰＭＯＳトランジスタＰ１のゲートは、ノードＳ１に接続される。

【0017】

スイッチＰＭＯＳトランジスタＰ１がオフのとき、アプリケーションモジュール１０５に電圧は印加されない。スイッチＰＭＯＳトランジスタＰ１がオンのとき、アプリケーションモジュール１０５には出力電圧ＶＯＵＴが印加され、出力電流ＩＯＵＴが流れこむ。

【0018】

コントロール回路３は、マイクロコントローラ１０３から受信した制御信号ＥＮに基づいて、プリ放電回路１及びスルーレート制御回路２を制御する。

【0019】

プリ放電回路１は、スイッチＰＭＯＳトランジスタＰ１のゲートであるノードＳ１に印加される電圧の制御を行う。プリ放電回路１は、ノードＳ１の電位を入力電圧ＶＤＤから起動電圧Ｖｏｎまで引き下げる。起動電圧Ｖｏｎは、電源電圧ＶＤＤよりもスイッチＰＭＯＳトランジスタＰ１の閾値電圧Ｖｔｈｐだけ小さい電圧である。言い換えると、起動電圧Ｖｏｎ＝電源電圧ＶＤＤ－閾値電圧Ｖｔｈｐである。すなわちノードＳ１の電位は、プリ放電回路１によって、スイッチＰＭＯＳトランジスタＰ１がオンする電位（＝起動電圧Ｖｏｎ）まで引き下げられる。ノードＳ１の電位が起動電圧Ｖｏｎに達した時点で、スイッチＰＭＯＳトランジスタＰ１はオン状態となる。プリ放電回路１の詳細な説明については後述される。

【0020】

スルーレート制御回路２は、アプリケーションモジュール１０５に流れる電流を制御する。アプリケーションモジュール１０５に流れる電流は、出力電流ＩＯＵＴと称される場合がある。スルーレート制御回路２は、プリ放電回路１によって起動電圧Ｖｏｎまで下げられたノードＳ１の電位をさらに引き下げる。このとき、スルーレート制御回路２は、ノードＳ１に対して徐々に変化する電圧を印加し、ノードＳ１の電位を徐々に電位を引き下げる。ノードＳ１の電位が徐々に引き下げられることで、アプリケーションモジュール１０５に流れる電流が徐々に増加する。

【0021】

出力電流ＩＯＵＴが急激に大きくなった場合、アプリケーションモジュール１０５の故障等を引き起こし得る。このため、スルーレート制御回路２は、アプリケーションモジュール１０５に急激に電流が流れ込まないよう、ノードＳ１に徐々に変化する電圧を印加している。

【0022】

図３は、図２における説明で示された第１実施形態に係るロードスイッチＩＣ１０４の具体的な回路構成を示す。図３に示されるように、スルーレート制御回路２は、抵抗Ｒ１及びＮＭＯＳトランジスタＮ１を含む。抵抗Ｒ１の一端は、ノードＳ１に接続される。抵抗Ｒ１の他端は、ＮＭＯＳトランジスタＮ１の一端に接続される。ＮＭＯＳトランジスタＮ１の他端は、接地電圧ＶＳＳ（例えば、０Ｖ）のノードに接続される。ＮＭＯＳトランジスタＮ１のゲートは、ノードＳ０に接続される。

【0023】

プリ放電回路１は、抵抗Ｒ２、ＮＭＯＳトランジスタＮ２、並びにＰＭＯＳトランジスタＰ２及びＰ３を含む。ＰＭＯＳトランジスタＰ２の一端は、電源電圧ＶＤＤのノードと接続される。ＰＭＯＳトランジスタＰ２の他端は、ＰＭＯＳトランジスタＰ３の一端に接続される。ＰＭＯＳトランジスタＰ２のゲートは、ノードＳ２に接続される。

【0024】

ＰＭＯＳトランジスタＰ３の他端は、抵抗Ｒ２の一端に接続される。ＰＭＯＳトランジスタＰ３のゲートは、ノードＳ１に接続される。ＰＭＯＳトランジスタＰ３の他端は、ノードＳ１に接続される。すなわち、ＰＭＯＳトランジスタＰ３は、ダイオード接続されている。ＰＭＯＳトランジスタＰ３は、スイッチＰＭＯＳトランジスタＰ１とカレントミラーを構成している。

【0025】

ＰＭＯＳトランジスタＰ３の閾値電圧は、例えばスイッチＰＭＯＳトランジスタＰ１の閾値電圧と同じ閾値電圧Ｖｔｈｐである。ＰＭＯＳトランジスタＰ３の閾値電圧は、閾値電圧Ｖｔｈｐよりも低い値に設定されることもあり、この例については変形例で示される。

【0026】

抵抗Ｒ２の他端は、ＮＭＯＳトランジスタＮ２の一端に接続される。ＮＭＯＳトランジスタＮ２の他端は、接地電圧ＶＳＳのノードに接続される。ＮＭＯＳトランジスタＮ２のゲートは、ノードＳ３に接続される。

【0027】

コントロール回路３は、ＰＭＯＳトランジスタＰ４、遅延回路３１、及びＯｎｅＳｈｏｔＰｕｌｓｅ回路３２を含む。各信号の詳細については、図５を参照して後述される。

【0028】

ノードＳ４は、マイクロコントローラ１０３から制御信号ＥＮを受信する。ＰＭＯＳトランジスタＰ４の一端は、電源電圧ＶＤＤのノードと接続される。ＰＭＯＳトランジスタＰ４の他端は、ノードＳ１に接続される。ＰＭＯＳトランジスタＰ４のゲートは、ノードＳ４から制御信号ＥＮを受信する。ＰＭＯＳトランジスタＰ４は、制御信号ＥＮがローレベルのときにオン状態となり、ハイレベルのときにオフ状態となる。

【0029】

遅延回路３１は、スルーレート制御回路２を制御する。遅延回路３１の入力端は、ノードＳ４から制御信号ＥＮを受信する。遅延回路３１は、受信した制御信号ＥＮから遅延信号ＥＮａを生成する。遅延信号ＥＮａは、制御信号ＥＮがローレベルからハイレベルに切り替わるときに、切り替わるタイミングを或る一定の時間である遅延時間Δｔだけ遅延させた信号である。制御信号ＥＮがハイレベルからローレベルに切り替わるときは、この遅延が無いように出力される。遅延回路３１の出力端は、ノードＳ０に遅延信号ＥＮａを送信する。遅延回路３１は、遅延時間Δｔを設定することによって、スルーレート制御回路２のＮＭＯＳトランジスタＮ１をオンさせる時間を制御している。ＮＭＯＳトランジスタＮ１は、遅延信号ＥＮａがハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。

【0030】

ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、プリ放電回路１を制御する。ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２の入力端は、ノードＳ４から制御信号ＥＮを受信する。ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、受信した制御信号ＥＮを基にパルス信号ＥＮＰを生成する。パルス信号ＥＮＰは、制御信号ＥＮがローレベルからハイレベルに切り替わったタイミングでオンになるワンショットのパルス信号である。ワンショットのパルス信号のパルス幅は、例えば遅延時間Δｔである。ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰのパルス幅を任意に設定できる。

【0031】

ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２の第１出力端は、ノードＳ２にパルス信号ＥＮＰ＿ｎを出力する。ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２の第２出力端は、ノードＳ３にパルス信号ＥＮＰを出力する。パルス信号ＥＮＰ＿ｎは、パルス信号ＥＮＰの反転信号である。

【0032】

ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰ及びＥＮＰ＿ｎのパルス幅を設定することによって、プリ放電回路１のＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２をオンさせる時間を制御している。ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２は、パルスが出力されている期間だけオンしている。

【0033】

［１－２］動作
図４は、第１実施形態のロードスイッチＩＣ１０４がオフからオンに切り替わるタイミングにおけるいくつかの信号の状態を時間に沿って示したタイミングチャートである。図４は、制御信号ＥＮ、遅延信号ＥＮａ、パルス信号ＥＮＰ、パルス信号ＥＮＰ＿ｎ、ノードＳ１の電位、及び出力電圧ＶＯＵＴのタイミングチャートを示す。

【0034】

時刻ｔ０において、マイクロコントローラ１０３は、アプリケーションモジュール１０５をオンにする制御を開始する。時刻ｔ０において、制御信号ＥＮは、ローレベルに設定されている。制御信号ＥＮがローレベルであるため、遅延回路３１は、時刻ｔ０において、遅延信号ＥＮａをローレベルに維持する。制御信号ＥＮがローレベルであるため、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰをローレベルに維持し、パルス信号ＥＮＰ＿ｎをハイレベルに維持する。時刻ｔ０において、ノードＳ１の電位は、電源電圧ＶＤＤである。時刻ｔ０において、出力電圧ＶＯＵＴは、接地電圧ＶＳＳである。

【0035】

このときのロードスイッチＩＣ１０４の接続の一例を図５として示す。図５は、時刻ｔ０以降から時刻ｔ１までの間における、第１実施形態に係るロードスイッチＩＣ１０４の接続の状態の一例を示す回路図である。時刻ｔ１での動作については後述される。図５に示されるように、時刻ｔ０以降から時刻ｔ１の間において、制御信号ＥＮがローレベルであるため、ＰＭＯＳトランジスタＰ４はオン状態である。

【0036】

時刻ｔ０以降から時刻ｔ１までの間において、遅延信号ＥＮａがローレベルであるため、ＮＭＯＳトランジスタＮ１は、オフ状態である。

【0037】

時刻ｔ０以降から時刻ｔ１までの間において、パルス信号ＥＮＰがローレベルであるため、ＮＭＯＳトランジスタＮ２は、オフ状態である。同様に、パルス信号ＥＮＰ＿ｎがハイレベルであるため、ＰＭＯＳトランジスタＰ２は、オフ状態である。

【0038】

上述のようなＰＭＯＳトランジスタＰ２、Ｐ３、及びＰ４並びにＮＭＯＳトランジスタＮ１及びＮ２の状態に基づき、時刻ｔ０以降から時刻ｔ１までの間において、ノードＳ１の電位は、電源電圧ＶＤＤである。ノードＳ１の電位が電源電圧ＶＤＤであるため、時刻ｔ０以降から時刻ｔ１までの間において、スイッチＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ３はオフ状態である。

【0039】

スイッチＰＭＯＳトランジスタＰ１がオフ状態であるため、時刻ｔ０以降から時刻ｔ１までの間において、アプリケーションモジュール１０５にＤＣ－ＤＣコンバータ１０２からの電圧は印加されない。このとき、出力電圧ＶＯＵＴは、例えば接地電圧ＶＳＳである。

【0040】

図４に示されるように、時刻ｔ１において、マイクロコントローラ１０３は、制御信号ＥＮをハイレベルに移行し始める。前述の通り、遅延信号ＥＮａは、制御信号ＥＮがローレベルからハイレベルに切り替わるタイミングを遅延時間Δｔだけ遅延させた信号である。時刻ｔ１では、時刻ｔ１からの遅延時間Δｔは経過しておらず、このため、時刻ｔ１において、遅延信号ＥＮａは、ローレベルである。

【0041】

制御信号ＥＮがハイレベルに移行したことに基づいて、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰをハイレベルにする。ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰがハイレベルになった後、遅延時間Δｔだけパルス信号ＥＮＰをハイレベルに維持する。遅延時間Δｔは、時刻ｔ１から時刻ｔ２までの期間に等しい。すなわち、時刻ｔ１から遅延時間Δｔ後の時刻ｔ２まで、パルス信号ＥＮＰはハイレベルを維持する。

【0042】

一方、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、制御信号ＥＮがハイレベルになったことに基づいて、パルス信号ＥＮＰ＿ｎをローレベルにする。ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰ＿ｎがローレベルになった後、遅延時間Δｔだけパルス信号ＥＮＰ＿ｎをローレベルに維持する。すなわち、時刻ｔ１から時刻ｔ２まで、パルス信号ＥＮＰ＿ｎはローレベルを維持する。

【0043】

時刻ｔ１においてパルス信号ＥＮＰは、ハイレベルに移行し始める。パルス信号ＥＮＰがハイレベルに移行したことに基づいて、ＮＭＯＳトランジスタＮ２はオン状態になる。よって、時刻ｔ１から、プリ放電回路１が動作を開始し、ノードＳ１の電位は、電源電圧ＶＤＤから低下し始める。言い換えると、ノードＳ１の電位は、時刻ｔ１において立ち下がり始める。このとき、ノードＳ１の電位は、例えば単位時間当たり一定の大きさで低下する。ノードＳ１の電位の低下の程度は、抵抗Ｒ２の大きさ及びＮＭＯＳトランジスタＮ２の駆動能力に依存する。ノードＳ１の電位は、時刻ｔ２まで起動電圧Ｖｏｎに達しない。

【0044】

ノードＳ１の電位は時刻ｔ１から低下を始めるが、時刻ｔ１から時刻ｔ２までの間において、ノードＳ１の電位は起動電圧Ｖｏｎに達しない。このため、時刻ｔ１から時刻ｔ２までの間において、スイッチＰＭＯＳトランジスタＰ１はオフ状態であり、出力電圧ＶＯＵＴは、接地電圧ＶＳＳである。

【0045】

このときのロードスイッチＩＣ１０４の接続の一例を図６として示す。図６は、時刻ｔ１と時刻ｔ２との間における、第１実施形態に係るロードスイッチＩＣ１０４の接続の状態の一例を示す回路図である。図６に示されるように、時刻ｔ１から時刻ｔ２までの間において、制御信号ＥＮがハイレベルであるため、ＰＭＯＳトランジスタＰ４はオフ状態である。

【0046】

時刻ｔ１から時刻ｔ２までの間において、遅延信号ＥＮａがローレベルであるため、ＮＭＯＳトランジスタＮ１は、オフ状態である。

【0047】

時刻ｔ１から時刻ｔ２までの間において、パルス信号ＥＮＰがハイレベルであるため、ＮＭＯＳトランジスタＮ２は、オン状態である。同様に、パルス信号ＥＮＰ＿ｎがローレベルであるため、ＰＭＯＳトランジスタＰ２は、オン状態である。

【0048】

具体的には、時刻ｔ１において、ＮＭＯＳトランジスタＮ２は、オン状態に移行をし始める。ＮＭＯＳトランジスタＮ２は、オン状態になったことで、ノードＳ１に蓄積された電荷の放出を開始する。ＮＭＯＳトランジスタＮ２は、抵抗Ｒ２を介してノードＳ１に蓄積された電荷を放出する。電荷が放出されることによって、ノードＳ１の電位は徐々に低下する。しかし、時刻ｔ２までの間に、ノードＳ１の電位は起動電圧Ｖｏｎには達しない。

【0049】

時刻ｔ１から時刻ｔ２までの間において、ノードＳ１の電位は起動電圧Ｖｏｎに達しないため、スイッチＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ３はオフ状態である。スイッチＰＭＯＳトランジスタＰ１がオフ状態であるため、時刻ｔ１から時刻ｔ２までの間において、出力電圧ＶＯＵＴは、接地電圧ＶＳＳである。

【0050】

図４に示されるように、時刻ｔ３において、遅延回路３１は、遅延信号ＥＮａをハイレベルにする。このため、ＮＭＯＳトランジスタＮ１がオンし、スルーレート制御回路２が動作を開始する。ここで、時刻ｔ３は、時刻ｔ１よりもΔｔだけ後の時刻である。時刻ｔ３は、時刻ｔ２よりも僅かに後の時刻である。

【0051】

時刻ｔ３において、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰをローレベルにする。一方、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰ＿ｎをハイレベルにする。このため、ＮＭＯＳトランジスタＮ２はオフし、ＮＭＯＳトランジスタＮ２によるノードＳ１の電位の制御は停止する。ＮＭＯＳトランジスタＮ２をオフにする時刻は、時刻ｔ３よりも後の時刻に設定されることもあり、この例については変形例で示される。

【0052】

時刻ｔ３において、ノードＳ１の電位は、起動電圧Ｖｏｎに達する。これにより、スイッチＰＭＯＳトランジスタＰ１がオンする。

【0053】

時刻ｔ３から、ノードＳ１の電位は、スルーレート制御回路２の制御により、引き続き低下する。このとき、ノードＳ１の電位は、例えば単位時間当たり一定の大きさで低下する。ノードＳ１の電位の低下の程度は、抵抗Ｒ１の大きさ及びＮＭＯＳトランジスタＮ１の駆動能力に依存する。例えば、ノードＳ１の電位の単位時間当たりの低下量は、時刻ｔ１から時刻ｔ２までの間よりも時刻ｔ３から時刻ｔ５までの間の方が小さい。すなわち、ノードＳ１の電位の単位時間当たりの低下量は、プリ放電回路１を駆動させたときの方が、スルーレート制御回路２を駆動させたときよりも大きい。これは、ノードＳ１に、急激に起動電圧Ｖｏｎ以下の電圧が印加され、アプリケーションモジュール１０５に急激に電流が流れ込むのを防ぐためである。詳細については後述される。

【0054】

スイッチＰＭＯＳトランジスタＰ１がオンしたことに基づいて、時刻ｔ３から、出力電圧ＶＯＵＴは、接地電圧ＶＳＳから上昇し始める。

【0055】

出力電圧ＶＯＵＴの上昇は、時刻ｔ３から時刻ｔ４まで継続する。時刻ｔ４において、出力電圧ＶＯＵＴは、電圧Ｖｍに上昇する。言い換えると、出力電圧ＶＯＵＴは、時刻ｔ３において立ち上がり始め、時刻ｔ４において、電圧Ｖｍに達する。電圧Ｖｍは、アプリケーションモジュール１０５の有する負荷に依存する値である。このとき、出力電圧ＶＯＵＴは、例えば単位時間当たり一定の大きさで上昇する。出力電圧ＶＯＵＴは、時刻ｔ４において電圧Ｖｍに達した後は、電圧Ｖｍを維持する。

【0056】

時刻ｔ３からのノードＳ１の電位の低下は継続し、時刻ｔ５において、接地電圧ＶＳＳに達する。

【0057】

このときのロードスイッチＩＣ１０４の接続の一例を図７として示す。図７は、時刻ｔ３から、時刻ｔ５の後の時刻ｔ６までの間における、第１実施形態に係るロードスイッチＩＣ１０４の接続の状態の一例を示す回路図である。図７に示されるように、時刻ｔ３から時刻ｔ６までの間において、制御信号ＥＮがハイレベルであるため、ＰＭＯＳトランジスタＰ４はオフ状態である。

【0058】

時刻ｔ３から時刻ｔ６までの間において、遅延信号ＥＮａがハイレベルであるため、ＮＭＯＳトランジスタＮ１は、オン状態である。

【0059】

時刻ｔ３において、ＮＭＯＳトランジスタＮ１は、オン状態になったことで、ノードＳ１に蓄積された電荷の放出を開始する。ＮＭＯＳトランジスタＮ１は、抵抗Ｒ１を介してードＳ１に蓄積された電荷を放出する。電荷が放出されることによって、ノードＳ１の電位は徐々に低下し、時刻ｔ５において接地電圧ＶＳＳに達する。

【0060】

このように、第１実施形態に係るロードスイッチＩＣ１０４は、プリ放電回路１によってノードＳ１の電位を起動電圧Ｖｏｎまで引き下げ、その後にスルーレート制御回路２を動作させる。

【0061】

時刻ｔ３から時刻ｔ６までの間において、パルス信号ＥＮＰがローレベルであるため、ＮＭＯＳトランジスタＮ２は、オフ状態である。同様に、パルス信号ＥＮＰ＿ｎがハイレベルであるため、ＰＭＯＳトランジスタＰ２は、オフ状態である。仮に、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２がオンの状態で、ＰＭＯＳトランジスタＰ３がオン状態となった場合、ノードＶＤＤとノードＶＳＳとの間に貫通電流が流れてしまう場合がある。第１実施形態に係るロードスイッチＩＣ１０４は、時刻ｔ３から時刻ｔ６までの間において、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２をオフ状態にすることにより、貫通電流を抑制することが可能である。

【0062】

時刻ｔ３において、ノードＳ１の電位が起動電圧Ｖｏｎとなるため、スイッチＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ３はオン状態となる。その後、時刻ｔ３から時刻ｔ６までの間において、ノードＳ１の電位は下がり続けるため、スイッチＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ３は常にオン状態である。

【0063】

図４に示されるように、時刻ｔ６において、マイクロコントローラ１０３は、制御信号ＥＮをローレベルに移行し始める。制御信号ＥＮがローレベルに移行したことに基づいて、ＰＭＯＳトランジスタＰ４がオン状態になる。

【0064】

前述の通り、遅延信号ＥＮａは、制御信号ＥＮがハイレベルからローレベルに切り替わるときには、遅延信号Ｅｎから遅延しない。このため、制御信号ＥＮがローレベルに移行したことに基づいて、遅延回路３１は、遅延信号ＥＮａをローレベルにする。遅延信号ＥＮａがローレベルになったことに基づいて、ＮＭＯＳトランジスタＮ１はオフ状態になる。

【0065】

仮に、遅延時間が生じてしまうと、ＮＭＯＳトランジスタＮ１のオフがＰＭＯＳトランジスタＰ４のオンよりも遅くなり、ノードＶＤＤとノードＶＳＳとの間に貫通電流が生じ得る。第１実施形態に係るロードスイッチＩＣ１０４は、制御信号ＥＮがハイからローに切り替わるときには遅延時間を設けないことにより、貫通電流を抑制することが可能である。

【0066】

ＮＭＯＳトランジスタＮ１がオフ状態になったことに基づき、ノードＳ１の電位は、電源電圧ＶＤＤに上昇する。

【0067】

電源電圧ＶＤＤに上昇することに基づいて、スイッチＰＭＯＳトランジスタＰ１がオフし、出力電圧ＶＯＵＴは、接地電圧ＶＳＳに低下する。

【0068】

［１－３］第１実施形態の利点（効果）
以上で説明した第１実施形態に係るロードスイッチＩＣ１０４によれば、ロードスイッチＩＣ１０４がオン状態になる際に、アプリケーションモジュール１０５に急激に電流が流れ込むのを防ぎ、且つロードスイッチＩＣ１０４の起動を速く行うことができる。以下では、第１実施形態に係るロードスイッチＩＣ１０４の詳細な効果について説明される。

【0069】

ロードスイッチＩＣ１０４が起動するまでに掛かる時間は、出力オン時間ｔｏｎ１と称される場合がある。「ロードスイッチＩＣ１０４が起動する」とは、スイッチＰＭＯＳトランジスタＰ１がオンすることである。出力オン時間ｔｏｎ１は、制御信号ＥＮがオンになってから、スイッチＰＭＯＳトランジスタＰ１がオンするまでに掛かる時間である。すなわち、ロードスイッチＩＣ１０４の出力オン時間ｔｏｎ１は、時刻ｔ１から時刻ｔ３までの時間である。アプリケーションモジュール１０５に急激に電流が流れ込むとは、出力電流ＩＯＵＴが急激に大きくなるということである。

【0070】

図８は、第１実施形態の比較例に係るロードスイッチＩＣ１１１における回路構成の一例を示す。比較例に係るロードスイッチＩＣ１１１は、主にプリ放電回路１、遅延回路３１、及びＯｎｅＳｈｏｔＰｕｌｓｅ回路３２を有しない点において第１実施形態に係るロードスイッチＩＣ１０４（図３）と異なる。その他の構造については、ロードスイッチＩＣ１１１は、ロードスイッチＩＣ１０４とほぼ同様である。以下では、ロードスイッチＩＣ１１１の構造について、ロードスイッチＩＣ１０４と異なる点について主に説明される。各信号の詳細については、図９を参照して後述される。

【0071】

図８に示されるように、スイッチＰＭＯＳトランジスタＰ１のゲートは、ノードＳ１に接続される。スイッチＰＭＯＳトランジスタＰ１がオンのとき、アプリケーションモジュール１０５には出力電圧ＶＯＵＴが印加され、出力電流ＩＯＵＴが流れこむ。

【0072】

比較例に係るロードスイッチＩＣ１１１のスルーレート制御回路２は、ロードスイッチＩＣ１０４のスルーレート制御回路２と同様に、抵抗Ｒ１及びＮＭＯＳトランジスタＮ１を有する。ＮＭＯＳトランジスタＮ１のゲートは、ノードＳ４から制御信号ＥＮを受信する。ＮＭＯＳトランジスタＮ１は、制御信号ＥＮがハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。

【0073】

図９は、第１実施形態の比較例に係るロードスイッチＩＣ１１１がオフからオンに切り替わるタイミングにおけるいくつかの信号の状態を時間に沿って示したタイミングチャートである。図９は、ロードスイッチＩＣ１１１における制御信号ＥＮ、ノードＳ１の電位、及び出力電圧ＶＯＵＴのタイミングチャートを示す。図９には、比較のために図４に示されたロードスイッチＩＣ１０４におけるノードＳ１の電位及び出力電圧ＶＯＵＴの状態を併せて示している。以下では、第１実施形態に係るロードスイッチＩＣ１０４についての波形と異なる点について主に説明される。

【0074】

時刻ｔ０以降から時刻ｔ１の間において、制御信号ＥＮがローレベルであるため、ＰＭＯＳトランジスタＰ４はオン状態である。また、ＮＭＯＳトランジスタＮ１は、オフ状態である。このため、第１実施形態と同じく、スイッチＰＭＯＳトランジスタＰ１はオフ状態であり、出力電圧ＶＯＵＴは、例えば接地電圧ＶＳＳである。

【0075】

時刻ｔ１において、マイクロコントローラ１０３は、制御信号ＥＮをハイレベルに移行し始める。制御信号ＥＮがハイレベルに移行したことに基づいて、ＮＭＯＳトランジスタＮ１はオン状態になる。よって、時刻ｔ１から、ノードＳ１の電位は、スルーレート制御回路２の制御により、電源電圧ＶＤＤから低下し始める。このとき、ノードＳ１の電位は、例えば単位時間当たり一定の大きさで低下する。ノードＳ１の電位の低下の程度は、抵抗Ｒ１の大きさ及びＮＭＯＳトランジスタＮ２の駆動能力に依存する。

【0076】

ノードＳ１の電位は時刻ｔ１から低下を始めるが、時刻ｔ１から時刻ｔ２’までの間において、ノードＳ１の電位は起動電圧Ｖｏｎに達しない。このため、時刻ｔ１から時刻ｔ２’までの間において、スイッチＰＭＯＳトランジスタＰ１はオフ状態であり、出力電圧ＶＯＵＴは、接地電圧ＶＳＳである。

【0077】

時刻ｔ１から時刻ｔ２’までの間において、制御信号ＥＮがハイレベルであるため、ＮＭＯＳトランジスタＮ１は、オン状態である。具体的には、時刻ｔ１において、ＮＭＯＳトランジスタＮ１は、オン状態に移行し始める。ＮＭＯＳトランジスタＮ１は、オン状態になったことで、ノードＳ１に蓄積された電荷の放出を開始する。電荷が放出されることによって、ノードＳ１の電位は徐々に低下する。しかし、時刻ｔ２’までの間に、ノードＳ１の電位は起動電圧Ｖｏｎには達しない。

【0078】

時刻ｔ３’において、ノードＳ１の電位は、起動電圧Ｖｏｎに達する。これにより、スイッチＰＭＯＳトランジスタＰ１がオンする。ここで、時刻ｔ３’は、時刻ｔ２’よりも僅かに後の時刻である。

【0079】

前述の通り、ノードＳ１の電位の単位時間当たりの低下量は、プリ放電回路１を駆動させたときの方が、スルーレート制御回路２を駆動させたときよりも大きい。ロードスイッチＩＣ１１１は、スルーレート制御回路２によって、ノードＳ１の電位を低下させている。ロードスイッチＩＣ１０４は、プリ放電回路１によって、ノードＳ１の電位を起動電圧Ｖｏｎまで低下させている。このため、ロードスイッチＩＣ１１１におけるノードＳ１の電位が起動電圧Ｖｏｎに達する時刻ｔ３’の方が、ロードスイッチＩＣ１０４におけるノードＳ１の電位が起動電圧Ｖｏｎに達する時刻ｔ３よりも後の時刻である。このため、時刻ｔ２’の方が、時刻ｔ２よりも後の時刻である。

【0080】

時刻ｔ３’において、制御信号ＥＮがハイレベルであるため、ＮＭＯＳトランジスタＮ１は、引き続きオン状態である。ノードＳ１の電位は、スルーレート制御回路２の制御により、引き続き低下する。時刻ｔ１から時刻ｔ５’までの間、ノードＳ１の電位は、例えば単位時間当たり一定の大きさで低下する。ノードＳ１の電位は、時刻ｔ５’において、接地電圧ＶＳＳに達する。時刻ｔ３よりも時刻ｔ３’の方が後の時刻であるために、時刻ｔ５’は、時刻ｔ５よりも後の時刻である。

【0081】

このように、第１実施形態の比較例に係るロードスイッチＩＣ１１１は、スルーレート制御回路２によってノードＳ１の電位を起動電圧Ｖｏｎまで引き下げ、その後もスルーレート制御回路２を動作させる。

【0082】

ロードスイッチＩＣ１１１は、時刻ｔ１から時刻ｔ５’までの間、スルーレート制御回路２に制御され、ロードスイッチＩＣ１０４は、時刻ｔ３から時刻ｔ５までの間、スルーレート制御回路２に制御される。このため、ロードスイッチＩＣ１１１の時刻ｔ１から時刻ｔ５’までの間と、ロードスイッチＩＣ１０４の時刻ｔ３から時刻ｔ５までの間とにおいて、ノードＳ１の電位の単位時間当たりの低下量は、例えば同じである。

【0083】

スイッチＰＭＯＳトランジスタＰ１がオンしたことに基づいて、時刻ｔ３’から、出力電圧ＶＯＵＴは、接地電圧ＶＳＳから上昇し始める。出力電圧ＶＯＵＴの上昇は、時刻ｔ３’から時刻ｔ４’まで継続する。出力電圧ＶＯＵＴは、ロードスイッチＩＣ１０４の時刻ｔ３から時刻ｔ４までの間と同じ単位時間当たりの上昇量で上昇する。

【0084】

このように、ロードスイッチＩＣ１１１のノードＳ１の電位は、電源電圧ＶＤＤから、起動電圧Ｖｏｎまで、スルーレート制御回路２に制御されて低下する。このため、ロードスイッチＩＣ１１１のノードＳ１が起動電圧Ｖｏｎに到達する時刻は、時刻ｔ３よりも遅い時刻である時刻ｔ３’である。時刻ｔ３は、第１実施形態に係るロードスイッチＩＣ１０４のノードＳ１が起動電圧Ｖｏｎに到達する時刻である。すなわち、ロードスイッチＩＣ１１１のノードＳ１の電位は、ロードスイッチＩＣ１０４のノードＳ１の電位と比較して、起動電圧Ｖｏｎに到達するまでの時間が長くなり得る。すなわちロードスイッチＩＣ１１１は、ロードスイッチＩＣ１０４と比較して、ロードスイッチＩＣがオンするまでに掛かる時間が長くなり得る。言い換えると、ロードスイッチＩＣ１１１は、ロードスイッチＩＣ１０４と比較して、出力オン時間ｔｏｎ１が長くなり得る。

【0085】

前述の通り、スルーレート制御回路２は、出力電流ＩＯＵＴが急激に増加しないよう、ノードＳ１に徐々に変化する電圧を印加する役割を有している。このため、出力オン時間ｔｏｎ１を短くするためにロードスイッチＩＣからスルーレート制御回路２を除いた場合、出力電流ＩＯＵＴが急激に増加し、アプリケーションモジュール１０５の故障等を引き起こし得る。

【0086】

これに対して、第１実施形態に係るロードスイッチＩＣ１０４は、ロードスイッチＩＣ内にプリ放電回路１及びスルーレート制御回路２を有している。プリ放電回路１は、スルーレート制御回路２と比較して、ノードＳ１の電位を下げる速度が速い。このため、第１実施形態に係るロードスイッチＩＣ１０４は、プリ放電回路１を使用できる分、比較例のようにスルーレート制御回路２のみを使用する場合と比較して、出力オン時間ｔｏｎ１を短くすることが可能である。

【0087】

前述の通り、第１実施形態に係るロードスイッチＩＣ１０４は、プリ放電回路１によってノードＳ１の電位を起動電圧Ｖｏｎまで引き下げ、その後にスルーレート制御回路２を動作させる。プリ放電回路１によってノードＳ１の電位を引き下げるのは、ノードＳ１の電位が起動電圧Ｖｏｎに達するまで、すなわちスイッチＰＭＯＳトランジスタＰ１がオンするまでである。このため、プリ放電回路１によって急速にノードＳ１の電位を引き下げたとしても、アプリケーションモジュール１０５に急激に出力電流ＩＯＵＴが流れ込むことはない。

【0088】

ロードスイッチＩＣ１０４は、ノードＳ１の電位が起動電圧Ｖｏｎに達してからは、スルーレート制御回路２によってノードＳ１の電位を引き下げる。このため、緩やかにノードＳ１の電位を引き下げることができ、急激に出力電流ＩＯＵＴが増加することを防ぎ得る。

【0089】

すなわちロードスイッチＩＣ１０４は、ロードスイッチＩＣ１１１と比較して、出力オン時間ｔｏｎ１を短くすることが可能であり、且つ出力電流ＩＯＵＴが急激に増加することを防ぎ得る。

【0090】

これは、ロードスイッチＩＣ１０４は、プリ放電回路１とスルーレート制御回路２とを有していることにより、出力オン時間ｔｏｎ１と、出力電流ＩＯＵＴとを別々に制御することが可能であることに依る。具体的には、ロードスイッチＩＣ１０４は、プリ放電回路１によって主に出力オン時間ｔｏｎ１を制御し、スルーレート制御回路２によって主に出力電流ＩＯＵＴを制御している。こうすることで、ロードスイッチＩＣ１０４は、出力オン時間ｔｏｎ１に依存することなく、出力電流ＩＯＵＴを制御し得る。

【0091】

また、第１実施形態に係るロードスイッチＩＣ１０４は、時刻ｔ３から時刻ｔ６までの間において、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２をオフ状態にすることにより、貫通電流を抑制することが可能である。第１実施形態に係るロードスイッチＩＣ１０４は、貫通電流を抑制することで、省エネルギーに起動をすること可能である。

【0092】

［２］第１実施形態の変形例
（第１例）
上述した第１実施形態では、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２がオフになるタイミングと、ＮＭＯＳトランジスタＮ１がオンになるタイミングとが同時刻（時刻ｔ３）である場合について例示された。しかしながら、ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ１の挙動は、これに限定されない。例えば、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ１がオンになってある程度時間が経過した後にオフ状態になってもよい。

【0093】

図１０は、第１実施形態の変形例に係るロードスイッチＩＣ１０４がオフからオンに切り替わるタイミングにおけるいくつかの信号の状態を時間に沿って示したタイミングチャートである。制御信号ＥＮ、遅延信号ＥＮａ、パルス信号ＥＮＰ、パルス信号ＥＮＰ＿ｎ、ノードＳ１の電位、及び出力電圧ＶＯＵＴは、図４を引用して説明されたものと同様であるため、説明は省略される。

【0094】

上述した第１実施形態に係るロードスイッチＩＣ１０４では、時刻ｔ３においてパルス信号ＥＮＰのパルスがローレベルにされると共に、パルス信号ＥＮＰ＿ｎのパルスがハイレベルにされる場合について例示された。第１実施形態の変形例に係るロードスイッチＩＣ１０４では、時刻ｔｘにおいてパルス信号ＥＮＰのパルスがローレベルにされると共に、パルス信号ＥＮＰ＿ｎのパルスがハイレベルにされる。時刻ｔｘは、時刻ｔ３よりも遅く、時刻ｔ４よりも早い時刻である。

【0095】

言い換えると、変形例に係るロードスイッチＩＣ１０４において、パルス信号ＥＮＰ及びパルス信号ＥＮＰ＿ｎのパルス幅は、パルス幅Δｔｘである。パルス幅Δｔｘは、遅延時間Δｔよりも長い。すなわち、第１実施形態の変形例に係るロードスイッチＩＣ１０４において、パルス信号ＥＮＰ及びパルス信号ＥＮＰ＿ｎのパルス幅は、第１実施形態に係るロードスイッチＩＣ１０４におけるパルス信号ＥＮＰ及びパルス信号ＥＮＰ＿ｎのパルス幅よりも長い。

【0096】

前述の通り、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２は、パルス信号ＥＮＰ及びＥＮＰ＿ｎのパルス幅を設定することによって、プリ放電回路１のＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２をオンさせる時間を制御している。また、前述の通り、遅延回路３１は、遅延時間Δｔを設定することによって、スルーレート制御回路２のＮＭＯＳトランジスタＮ１をオンさせる時間を制御している。

【0097】

すなわち、第１実施形態の変形例では、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２がオフになるタイミング（時刻ｔｘ）は、ＮＭＯＳトランジスタＮ１がオンになるタイミング（時刻ｔ３）よりも後の時刻である。

【0098】

第１実施形態に係るロードスイッチＩＣ１０４では、例えば時刻ｔ３においてＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２がオフになってから、ＮＭＯＳトランジスタＮ１がオンになるまでの間に、意図しない遅延が生じる場合がある。意図しない理由とは、例えば信号を伝送する為の時間による遅延やトランジスタの性能のばらつき等である。この場合、スイッチＰＭＯＳトランジスタＰ１がプリ放電回路１によってオンしないことがある。

【0099】

変形例に係るロードスイッチＩＣ１０４では、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２がオフする時刻を時刻ｔ３から時刻ｔｘに遅らせることで、意図しない遅延に対してある程度のマージンを確保できる。すなわち、意図しない遅延が生じても、プリ放電回路１によってスイッチＰＭＯＳトランジスタＰ１をオンさせることができる。

【0100】

しかしながら、時刻ｔ３から時刻ｔｘの間は、プリ放電回路１とスルーレート制御回路２の両方がノードＳ１の電位を引き下げる。また、時刻ｔ３から時刻ｔｘの間は、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２がオン状態であると同時に、ＰＭＯＳトランジスタＰ３もオン状態である。このため、ノードＶＤＤとノードＶＳＳとの間に貫通電流が生じ得る。これに対して、時刻ｔｘをできるだけ時刻ｔ３に近い時刻にすることで貫通電流を抑制することができる。

【0101】

（第２例）
第１実施形態では、ＰＭＯＳトランジスタＰ３の閾値電圧が、スイッチＰＭＯＳトランジスタＰ１の閾値電圧と同じ閾値電圧Ｖｔｈｐである場合について例示された。しかしながら、ＰＭＯＳトランジスタＰ３の閾値電圧は、閾値電圧Ｖｔｈｐよりも低い値に設定される場合もある。

【0102】

前述の通り、ＰＭＯＳトランジスタＰ３は、スイッチＰＭＯＳトランジスタＰ１とカレントミラーを構成している。このため、ＰＭＯＳトランジスタＰ３がオンして電流が流れると、スイッチＰＭＯＳトランジスタＰ１にも電流が流れる。このときの電流が急激に大きくならないよう、すなわち出力電流ＩＯＵＴを急激に増加させる要因にならないよう、制御する場合がある。

【0103】

第１実施形態の変形例に係るロードスイッチＩＣ１０４において、ＰＭＯＳトランジスタＰ３の閾値電圧は、閾値電圧Ｖｔｈｐよりも低い値に設定される。こうすることで、変形例に係るロードスイッチＩＣ１０４は、ＰＭＯＳトランジスタＰ３よりも先にスイッチＰＭＯＳトランジスタＰ１をオンさせることができる。スイッチＰＭＯＳトランジスタＰ１がオンした後（時刻ｔ３以降）は、スルーレート制御回路２が作動しているため、出力電流ＩＯＵＴが急激に増加しないように制御されている。すなわち、変形例に係るロードスイッチＩＣ１０４は、スルーレート制御回路２が動作する前に、ＰＭＯＳトランジスタＰ３がオンしない構造を有している。このため、変形例に係るロードスイッチＩＣ１０４は、出力電流ＩＯＵＴが急激に増加するリスクが低減され得る。

【0104】

また、変形例に係るロードスイッチＩＣ１０４は、ＰＭＯＳトランジスタＰ３及び（又は）スイッチＰＭＯＳトランジスタＰ１のゲート長及び（又は）ゲート幅を調整することによって、カレントミラー構造による出力電流ＩＯＵＴが急激に増加するリスクを低減し得る。

【0105】

［３］第２実施形態
以下では、第２実施形態に係るロードスイッチＩＣ１０４について説明される。第２実施形態に係るロードスイッチＩＣ１０４は、第１実施形態に係るロードスイッチＩＣ１０４と異なる。以下、第２実施形態のロードスイッチＩＣ１０４は、第１実施形態のロードスイッチＩＣ１０４との区別のために、ロードスイッチＩＣ１０４ｂと称される場合がある。

【0106】

［３－１］ロードスイッチＩＣ１０４ｂの構造
第２実施形態に係るロードスイッチＩＣ１０４ｂは、主に遅延回路３１の構造において第１実施形態に係るロードスイッチＩＣ１０４と異なる。以下、第２実施形態の遅延回路３１は、第１実施形態の遅延回路３１との区別のために、遅延回路３１ｂと称される場合がある。ロードスイッチＩＣ１０４ｂにおける遅延回路３１ｂは、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２と同期されている。その他の構造については、第２実施形態は、第１実施形態とほぼ同様である。以下では、第２実施形態に係るロードスイッチＩＣ１０４ｂについて、第１実施形態と異なる点について主に説明される。

【0107】

遅延回路３１ｂの構造について、図１１を用いて説明される。図１１は、第２実施形態に係るロードスイッチＩＣ１０４ｂの構成例を示す回路図である。第１実施形態における遅延回路３１と、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２とは、非同期に動作している。このため、遅延回路３１は、あらかじめ設定された遅延時間Δｔに基づいて動作し、遅延信号ＥＮａを生成している。これに対して、第２実施形態における遅延回路３１ｂは、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２から送信されたパルス信号ＥＮＰ＿ｎをトリガーに動作する。すなわち、遅延回路３１ｂは、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２と同期されている。

【0108】

図１１に示されるように、遅延回路３１ｂは、フリップフロップ回路３１１及びＡＮＤゲート３１２を含む。各信号の詳細については、図１２を参照して後述される。

【0109】

フリップフロップ回路３１１は、データ入力端Ｄに供給される信号及びパルス信号ＥＮＰ＿ｎ等を基に生成される信号を出力端Ｑから出力する。以下、出力端Ｑから出力される信号は出力信号Ｑと称される場合がある。フリップフロップ回路３１１のデータ入力端Ｄは、電源電圧ＶＤＤのノードと接続される。フリップフロップ回路３１１のクロック入力端ＣＫは、ノードＳ２に接続される。フリップフロップ回路３１１のクロック入力端ＣＫは、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２から送信されたパルス信号ＥＮＰ＿ｎを受信する。パルス信号ＥＮＰ＿ｎは、フリップフロップ回路３１１内でクロック信号として使用される。フリップフロップ回路３１１は、パルス信号ＥＮＰ＿ｎがローレベルからハイレベルに切り替わるタイミングでデータ入力端Ｄに供給されているレベルを保持し、保持されているレベルを出力端Ｑから出力し、すなわち、出力信号Ｑをハイレベルに切り替える。ハイレベルに切り替えられた出力信号Ｑは、後述される条件によってフリップフロップ回路３１１内に保持されたデータがリセットされるまで、ハイレベルの状態を維持する。

【0110】

フリップフロップ回路３１１のリセット信号入力端ＣＬＲは、ノードＳ４から制御信号ＥＮを受信する。フリップフロップ回路３１１は、リセット信号入力端ＣＬＲから受信した制御信号ＥＮがローレベルになると、フリップフロップ回路３１１内に保持されたデータをリセットし、ローレベルの信号を出力し続ける。

【0111】

ＡＮＤゲート３１２の第１入力端は、ノードＳ４から制御信号ＥＮを受信する。ＡＮＤゲート３１２の第２入力端は、フリップフロップ回路３１１から出力信号Ｑを受信する。ＡＮＤゲート３１２の出力端は、ノードＳ０に接続される。ＡＮＤゲート３１２は、第１入力端から受信した信号と、第２入力端から受信した信号の論理積である遅延信号ＥＮｂを出力端からノードＳ０に送信する。ＮＭＯＳトランジスタＮ１のゲートは、ノードＳ０から遅延信号ＥＮｂを受信する。

【0112】

［３－２］動作
図１２は、第２実施形態のロードスイッチＩＣ１０４ｂがオフからオンに切り替わるタイミングにおけるいくつかの信号の状態を時間に沿って示したタイミングチャートである。制御信号ＥＮ、パルス信号ＥＮＰ、パルス信号ＥＮＰ＿ｎ、ノードＳ１の電位、及び出力電圧ＶＯＵＴは、図４を引用して説明されたものと同様であるため、説明は省略される。以下では、遅延信号ＥＮｂ及び出力信号Ｑについて主に述べられる。

【0113】

時刻ｔ０において、フリップフロップ回路３１１は、リセットされた状態にあり、出力信号Ｑをローレベルに維持する。時刻ｔ０において、制御信号ＥＮがローレベルであり、且つ出力信号Ｑがローレベルであるため、ＡＮＤゲート３１２は、遅延信号ＥＮｂをローレベルに維持する。

【0114】

時刻ｔ１において、マイクロコントローラ１０３は、制御信号ＥＮをハイレベルに移行し始める。時刻ｔ１において、フリップフロップ回路３１１は、リセットされた状態にあり、出力信号Ｑをローレベルに維持する。時刻ｔ１より後で且つ時刻ｔ２より前までの期間において、制御信号ＥＮがハイレベルであり、且つ出力信号Ｑがローレベルであるため、ＡＮＤゲート３１２は、遅延信号ＥＮｂをローレベルに維持する。

【0115】

時刻ｔ２において、パルス信号ＥＮＰ＿ｎは、ローレベルである。このため、出力信号Ｑはローレベルである。時刻ｔ２において、制御信号ＥＮがハイレベルであり、且つ出力信号Ｑがローレベルであるため、ＡＮＤゲート３１２は、遅延信号ＥＮｂをローレベルに維持する。

【0116】

時刻ｔ３において、パルス信号ＥＮＰ＿ｎは、ローレベルからハイレベルに切り替わる。前述の通り、フリップフロップ回路３１１は、パルス信号ＥＮＰ＿ｎがローレベルからハイレベルに切り替わるときに、出力信号Ｑをハイレベルに切り替える。このため、時刻ｔ３において、出力信号Ｑは、ローレベルからハイレベルに移行する。

【0117】

時刻ｔ３において、制御信号ＥＮがハイレベルであり、且つ出力信号Ｑがハイレベルであるため、ＡＮＤゲート３１２は、遅延信号ＥＮｂをハイレベルに移行する。

【0118】

時刻ｔ６において、マイクロコントローラ１０３は、制御信号ＥＮをローレベルに移行し始める。前述の通り、フリップフロップ回路３１１は、受信した制御信号ＥＮがローレベルに移行すると、出力信号Ｑをローレベルに維持する。制御信号ＥＮがローレベルに移行したことに基づいて、フリップフロップ回路３１１は、出力信号Ｑをハイレベルからローレベルに移行する。このとき、制御信号ＥＮがローレベルであり、且つ出力信号Ｑがローレベルであるため、ＡＮＤゲート３１２は、遅延信号ＥＮｂをローレベルに維持する。

【0119】

以上のように、遅延信号ＥＮｂのタイミングチャートは、遅延信号ＥＮａのタイミングチャートと同様である。このため、ノードＳ１の電位及び出力電圧ＶＯＵＴのタイミングチャート、並びに各トランジスタの挙動は、図４を引用して説明されたものと同様であり、説明は省略される。

【0120】

［３－３］第２実施形態の利点（効果）
以上で説明した第２実施形態に係るロードスイッチＩＣ１０４ｂによれば、第１実施形態と同様に、ロードスイッチＩＣ１０４ｂの出力オン時間ｔｏｎ１を短くすることが可能であり、且つ出力電流ＩＯＵＴが急激に増加することを防ぎ得る。更に、第２実施形態に係るロードスイッチＩＣ１０４ｂによれば、スルーレート制御回路２を駆動させるタイミングを、プリ放電回路１の挙動と同期させることができる。

【0121】

まず、第２実施形態に係るロードスイッチＩＣ１０４ｂによれば、第１実施形態と同様に、プリ放電回路１とスルーレート制御回路２とを有していることにより、出力オン時間ｔｏｎ１に依存することなく、出力電流ＩＯＵＴを制御し得る。このため、ロードスイッチＩＣ１０４ｂは、第１実施形態と同様に、ロードスイッチＩＣ１１１と比較して、出力オン時間ｔｏｎ１を短くすることが可能であり、且つ出力電流ＩＯＵＴが急激に増加することを防ぎ得る。

【0122】

また、第２実施形態に係るロードスイッチＩＣ１０４ｂによれば、第１実施形態と同様に、時刻ｔ３から時刻ｔ６までの間において、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２をオフ状態にすることにより、貫通電流を抑制することが可能である。第１実施形態に係るロードスイッチＩＣ１０４は、貫通電流を抑制することで、省エネルギーに起動をすることが可能である。

【0123】

また、第１実施形態における遅延回路３１と、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２とは、非同期に動作している。このため、遅延回路３１は、変形例のようにマージンを考慮した場合、スルーレート制御回路２と、プリ放電回路１との両方が、ノードＳ１の電位を引き下げることがある。

【0124】

これに対して、第２実施形態におけるロードスイッチＩＣ１０４ｂは、スルーレート制御回路２を駆動させるタイミングを、プリ放電回路１の挙動と同期させることができる。前述の通り、第２実施形態における遅延回路３１ｂは、ＯｎｅＳｈｏｔＰｕｌｓｅ回路３２から送信されたパルス信号ＥＮＰ＿ｎをトリガーに動作する。パルス信号ＥＮＰ＿ｎをトリガーとして動作することにより、遅延回路３１ｂは、時刻ｔ３においてＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２をオフにすることと、ＮＭＯＳトランジスタＮ１をオンにすることとを、同期させることができる。

【0125】

このため、第２実施形態におけるロードスイッチＩＣ１０４ｂは、第１実施形態の変形例のように、パルス信号ＥＮＰ＿ｎのパルス幅Δｔｘと、遅延信号ＥＮａの遅延時間Δｔとを調整する必要がない。

【0126】

結果として、第２実施形態におけるロードスイッチＩＣ１０４ｂは、スルーレート制御回路２と、プリ放電回路１との両方が、ノードＳ１の電位を引き下げる状況を防ぎ得る。すなわち、ロードスイッチＩＣ１０４ｂによれば、第１実施形態に係るロードスイッチＩＣ１０４よりも、出力電流ＩＯＵＴが急激に増加することを効果的に防ぎ得る。

【0127】

また、ロードスイッチＩＣ１０４ｂによれば、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２がオンであるのと同時に、ＰＭＯＳトランジスタＰ３もオン状態となることはない。このため、ノードＶＤＤとノードＶＳＳとの間に貫通電流が生じることを防ぎ得る。

【0128】

［４］その他の変形例等
第１乃至第２実施形態において、ロードスイッチＩＣ１０４及び１０４ｂの構造はその他の構造であってもよい。

【0129】

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。

【0130】

略同じ時刻とは、例えば、信号を伝送する為の時間等の意図しない遅延が生じた場合における誤差を含んだ時刻である。

【0131】

本発明の第１乃至第２実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第１乃至第２実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。第１乃至第２実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0132】

１…プリ放電回路、２…スルーレート制御回路、３…コントロール回路、３１，３１ｂ…遅延回路、３２…ＯｎｅＳｈｏｔＰｕｌｓｅ回路、１００…電化製品、１０１…コンバータ、１０２…コンバータ、１０３…マイクロコントローラ、１０５…アプリケーションモジュール、２００…外部電源、３００…システム、３１１…フリップフロップ回路、３１２…ＡＮＤゲート、１０４，１０４ｂ…ロードスイッチＩＣ、Ｎ１，Ｎ２…ＮＭＯＳトランジスタ、Ｐ１…スイッチＰＭＯＳトランジスタ、Ｐ２～Ｐ４…ＰＭＯＳトランジスタ、Ｒ１，Ｒ２…抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】