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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023123945
(43)【公開日】2023-09-06
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20230830BHJP
H01L 29/12 20060101ALI20230830BHJP
H01L 29/872 20060101ALI20230830BHJP
H01L 29/47 20060101ALI20230830BHJP
【ＦＩ】
H01L29/78 657G
H01L29/78 657F
H01L29/78 657A
H01L29/78 652S
H01L29/78 652Q
H01L29/78 652T
H01L29/86 301D
H01L29/86 301M
H01L29/48 M
H01L29/78 653A
H01L29/78 652F
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022027445
(22)【出願日】2022-02-25
(71)【出願人】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】須藤 建瑠
(72)【発明者】
【氏名】毛利 友紀
(72)【発明者】
【氏名】末松 知夏
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA03
4M104BB01
4M104BB02
4M104BB05
4M104BB08
4M104BB09
4M104BB14
4M104BB21
4M104BB30
4M104GG03
4M104GG09
(57)【要約】
【課題】半導体装置の性能を向上させる共に、半導体装置の信頼性を確保する。
【解決手段】半導体装置は、ＭＯＳＦＥＴ１Ｑと、ＭＯＳＦＥＴ１Ｑに流れる過電流を検出し、その過電流を制限するための遮断機能回路とを備える。遮断機能回路は、ＭＯＳＦＥＴ２Ｑ、３Ｑと、抵抗素子４Ｑと、ショットキーバリアダイオード５Ｑとによって構成される。ショットキーバリアダイオード５Ｑは、ゲート配線ＧＷと、ドレイン領域ＮＤ３とで構成される。ゲート配線ＧＷは、ゲート電極ＧＥ１、ＧＥ２およびドレイン領域ＮＤ３に電気的に接続され、ソース電極ＳＥは、ソース領域ＮＳ１、ＮＳ３、ボディ領域ＰＢ１、ＰＢ２および抵抗素子４Ｑに電気的に接続されている。ソース領域ＮＳ２は、抵抗素子４Ｑを介してソース領域ＮＳ３およびソース電極ＳＥに電気的に接続され、ゲート電極ＧＥ３は、配線１０によってソース領域ＮＳ２に電気的に接続されている。
【選択図】図４
【解決手段】半導体装置は、ＭＯＳＦＥＴ１Ｑと、ＭＯＳＦＥＴ１Ｑに流れる過電流を検出し、その過電流を制限するための遮断機能回路とを備える。遮断機能回路は、ＭＯＳＦＥＴ２Ｑ、３Ｑと、抵抗素子４Ｑと、ショットキーバリアダイオード５Ｑとによって構成される。ショットキーバリアダイオード５Ｑは、ゲート配線ＧＷと、ドレイン領域ＮＤ３とで構成される。ゲート配線ＧＷは、ゲート電極ＧＥ１、ＧＥ２およびドレイン領域ＮＤ３に電気的に接続され、ソース電極ＳＥは、ソース領域ＮＳ１、ＮＳ３、ボディ領域ＰＢ１、ＰＢ２および抵抗素子４Ｑに電気的に接続されている。ソース領域ＮＳ２は、抵抗素子４Ｑを介してソース領域ＮＳ３およびソース電極ＳＥに電気的に接続され、ゲート電極ＧＥ３は、配線１０によってソース領域ＮＳ２に電気的に接続されている。
【選択図】図４
【特許請求の範囲】
【請求項1】
表面および裏面を有し、且つ、炭化珪素からなるｎ型の半導体基板と、
前記半導体基板の表面の上方に形成されたソース電極、ゲート配線および第１配線と、
前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第１ボディ領域と、
前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第２ボディ領域と、
前記半導体基板の裏面下に形成されたドレイン電極と、
第１ＭＯＳＦＥＴと、
第２ＭＯＳＦＥＴと、
第３ＭＯＳＦＥＴと、
ショットキーバリアダイオードと、
抵抗素子と、
を備え、
前記第１ＭＯＳＦＥＴは、
前記第１ボディ領域に形成されたｎ型の第１ソース領域と、
前記半導体基板の裏面側において、前記半導体基板に形成され、且つ、前記ドレイン電極に電気的に接続されたｎ型の第１ドレイン領域と、
前記半導体基板の表面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
を有し、
前記第２ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第２ソース領域と、
前記第１ドレイン領域と、
前記半導体基板の表面上に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
を有し、
前記第３ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第３ソース領域と、
前記第２ボディ領域に形成されたｎ型の第３ドレイン領域と、
前記半導体基板の表面上に、第３ゲート絶縁膜を介して形成された第３ゲート電極と、
を有し、
前記ショットキーバリアダイオードは、前記ゲート配線に含まれる導電性材料と、前記第３ドレイン領域とがショットキー接合することで構成され、
前記ゲート配線は、前記第１ゲート電極、前記第２ゲート電極および前記第３ドレイン領域に電気的に接続され、
前記ソース電極は、前記第１ソース領域、前記第３ソース領域、前記第１ボディ領域、前記第２ボディ領域および前記抵抗素子に電気的に接続され、
前記第２ソース領域は、前記抵抗素子を介して前記第３ソース領域および前記ソース電極に電気的に接続され、
前記第３ゲート電極は、前記第１配線によって前記第２ソース領域に電気的に接続され、
前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ、前記ショットキーバリアダイオードおよび前記抵抗素子は、前記第１ＭＯＳＦＥＴに流れる過電流を検出し、その過電流を制限するための遮断機能回路を構成している、半導体装置。
前記半導体基板の表面の上方に形成されたソース電極、ゲート配線および第１配線と、
前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第１ボディ領域と、
前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第２ボディ領域と、
前記半導体基板の裏面下に形成されたドレイン電極と、
第１ＭＯＳＦＥＴと、
第２ＭＯＳＦＥＴと、
第３ＭＯＳＦＥＴと、
ショットキーバリアダイオードと、
抵抗素子と、
を備え、
前記第１ＭＯＳＦＥＴは、
前記第１ボディ領域に形成されたｎ型の第１ソース領域と、
前記半導体基板の裏面側において、前記半導体基板に形成され、且つ、前記ドレイン電極に電気的に接続されたｎ型の第１ドレイン領域と、
前記半導体基板の表面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
を有し、
前記第２ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第２ソース領域と、
前記第１ドレイン領域と、
前記半導体基板の表面上に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
を有し、
前記第３ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第３ソース領域と、
前記第２ボディ領域に形成されたｎ型の第３ドレイン領域と、
前記半導体基板の表面上に、第３ゲート絶縁膜を介して形成された第３ゲート電極と、
を有し、
前記ショットキーバリアダイオードは、前記ゲート配線に含まれる導電性材料と、前記第３ドレイン領域とがショットキー接合することで構成され、
前記ゲート配線は、前記第１ゲート電極、前記第２ゲート電極および前記第３ドレイン領域に電気的に接続され、
前記ソース電極は、前記第１ソース領域、前記第３ソース領域、前記第１ボディ領域、前記第２ボディ領域および前記抵抗素子に電気的に接続され、
前記第２ソース領域は、前記抵抗素子を介して前記第３ソース領域および前記ソース電極に電気的に接続され、
前記第３ゲート電極は、前記第１配線によって前記第２ソース領域に電気的に接続され、
前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ、前記ショットキーバリアダイオードおよび前記抵抗素子は、前記第１ＭＯＳＦＥＴに流れる過電流を検出し、その過電流を制限するための遮断機能回路を構成している、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
平面視において前記第１ＭＯＳＦＥＴおよび前記遮断機能回路を囲むように、前記半導体基板の表面側において、前記半導体基板に形成されたｐ型のターミネーション領域を更に備える、半導体装置。
平面視において前記第１ＭＯＳＦＥＴおよび前記遮断機能回路を囲むように、前記半導体基板の表面側において、前記半導体基板に形成されたｐ型のターミネーション領域を更に備える、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記抵抗素子は、前記第２ボディ領域に形成され、且つ、前記第３ソース領域よりも低い不純物濃度を有するｎ型の第１拡散領域からなる、半導体装置。
前記抵抗素子は、前記第２ボディ領域に形成され、且つ、前記第３ソース領域よりも低い不純物濃度を有するｎ型の第１拡散領域からなる、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記抵抗素子は、第４ＭＯＳＦＥＴによって構成され、
前記第４ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第２拡散領域と、
前記第２ソース領域と、
前記半導体基板の表面上に、第４ゲート絶縁膜を介して形成された第４ゲート電極と、
を有し、
前記第２拡散領域は、前記ソース電極に電気的に接続され、
前記第４ゲート電極は、前記ゲート配線に電気的に接続されている、半導体装置。
前記抵抗素子は、第４ＭＯＳＦＥＴによって構成され、
前記第４ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第２拡散領域と、
前記第２ソース領域と、
前記半導体基板の表面上に、第４ゲート絶縁膜を介して形成された第４ゲート電極と、
を有し、
前記第２拡散領域は、前記ソース電極に電気的に接続され、
前記第４ゲート電極は、前記ゲート配線に電気的に接続されている、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
その底部が前記第１ボディ領域または前記第２ボディ領域よりも下方に位置するように、前記半導体基板の表面側において、前記半導体基板に形成された第１トレンチと、
を更に備え、
前記第１ＭＯＳＦＥＴまたは前記第２ＭＯＳＦＥＴは、前記第１トレンチを有し、
前記第１ゲート絶縁膜または前記第２ゲート絶縁膜は、前記第１トレンチの内部において、前記半導体基板の表面上に形成され、
前記第１ゲート電極または前記第２ゲート電極は、前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上または前記第２ゲート絶縁膜上に形成されている、半導体装置。
その底部が前記第１ボディ領域または前記第２ボディ領域よりも下方に位置するように、前記半導体基板の表面側において、前記半導体基板に形成された第１トレンチと、
を更に備え、
前記第１ＭＯＳＦＥＴまたは前記第２ＭＯＳＦＥＴは、前記第１トレンチを有し、
前記第１ゲート絶縁膜または前記第２ゲート絶縁膜は、前記第１トレンチの内部において、前記半導体基板の表面上に形成され、
前記第１ゲート電極または前記第２ゲート電極は、前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上または前記第２ゲート絶縁膜上に形成されている、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記ゲート配線は、外部接続用部材に接続するためのゲートパッド領域を有し、
前記第３ＭＯＳＦＥＴおよび前記ショットキーバリアダイオードは、前記ゲートパッド領域の直下にも設けられている、半導体装置。
前記ゲート配線は、外部接続用部材に接続するためのゲートパッド領域を有し、
前記第３ＭＯＳＦＥＴおよび前記ショットキーバリアダイオードは、前記ゲートパッド領域の直下にも設けられている、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記ゲートパッド領域の直下に位置する前記第３ゲート電極は、平面視において蛇行形状を成し、
前記ゲートパッド領域の直下に位置する前記第３ドレイン領域および前記第３ソース領域は、前記第３ゲート電極下の前記第２ボディ領域を挟むように、前記第３ゲート電極に沿って形成されている、半導体装置。
前記ゲートパッド領域の直下に位置する前記第３ゲート電極は、平面視において蛇行形状を成し、
前記ゲートパッド領域の直下に位置する前記第３ドレイン領域および前記第３ソース領域は、前記第３ゲート電極下の前記第２ボディ領域を挟むように、前記第３ゲート電極に沿って形成されている、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記第３ＭＯＳＦＥＴは、複数設けられ、
前記複数の前記第３ＭＯＳＦＥＴは、並列接続され、
前記複数の前記第３ＭＯＳＦＥＴのゲート幅は、互いに異なり、
前記複数の前記第３ＭＯＳＦＥＴの各々の前記第３ゲート電極と、前記第１配線との接続は、適宜切替可能である、半導体装置。
前記第３ＭＯＳＦＥＴは、複数設けられ、
前記複数の前記第３ＭＯＳＦＥＴは、並列接続され、
前記複数の前記第３ＭＯＳＦＥＴのゲート幅は、互いに異なり、
前記複数の前記第３ＭＯＳＦＥＴの各々の前記第３ゲート電極と、前記第１配線との接続は、適宜切替可能である、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記ソース電極、前記ゲート配線および前記第１配線は、同層に形成されている、半導体装置。
前記ソース電極、前記ゲート配線および前記第１配線は、同層に形成されている、半導体装置。
【請求項10】
請求項１に記載の半導体装置において、
それらの底部が前記第２ボディ領域内に位置するように、前記半導体基板の表面側において、前記半導体基板に形成された複数の第２トレンチと、
を更に備え、
前記第３ＭＯＳＦＥＴは、前記複数の第２トレンチを有し、
前記第３ゲート絶縁膜は、前記複数の第２トレンチの内部において、前記半導体基板の表面上に形成され、
前記第３ゲート電極は、前記複数の第２トレンチの内部を埋め込むように、前記第３ゲート絶縁膜上に形成されている、半導体装置。
それらの底部が前記第２ボディ領域内に位置するように、前記半導体基板の表面側において、前記半導体基板に形成された複数の第２トレンチと、
を更に備え、
前記第３ＭＯＳＦＥＴは、前記複数の第２トレンチを有し、
前記第３ゲート絶縁膜は、前記複数の第２トレンチの内部において、前記半導体基板の表面上に形成され、
前記第３ゲート電極は、前記複数の第２トレンチの内部を埋め込むように、前記第３ゲート絶縁膜上に形成されている、半導体装置。
【請求項11】
表面および裏面を有し、且つ、炭化珪素からなるｎ型の半導体基板と、
前記半導体基板の表面の上方に形成されたソース電極、ゲート配線および第１配線と、
前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第１ボディ領域と、
前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第２ボディ領域と、
前記半導体基板の裏面下に形成されたドレイン電極と、
第１ＭＯＳＦＥＴと、
第３ＭＯＳＦＥＴと、
ＪＦＥＴと、
ショットキーバリアダイオードと、
抵抗素子と、
を備え、
前記第１ＭＯＳＦＥＴは、
前記第１ボディ領域に形成されたｎ型の第１ソース領域と、
前記半導体基板の裏面側において、前記半導体基板に形成され、且つ、前記ドレイン電極に電気的に接続されたｎ型の第１ドレイン領域と、
前記半導体基板の表面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
を有し、
前記第３ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第３ソース領域と、
前記第２ボディ領域に形成されたｎ型の第３ドレイン領域と、
前記半導体基板の表面上に、第３ゲート絶縁膜を介して形成された第３ゲート電極と、
を有し、
前記抵抗素子は、第４ＭＯＳＦＥＴによって構成され、
前記第４ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第２拡散領域と、
前記第２ボディ領域から、前記第１ボディ領域と前記第２ボディ領域との間の前記半導体基板に渡って形成されたｎ型の第３拡散領域と、
前記半導体基板の表面上に、第４ゲート絶縁膜を介して形成された第４ゲート電極と、
を有し、
前記ＪＦＥＴは、
前記第１ボディ領域と、
前記第２ボディ領域と、
前記第３拡散領域と、
前記第１ボディ領域と前記第２ボディ領域との間の前記半導体基板と、
を有し、
前記ショットキーバリアダイオードは、前記ゲート配線に含まれる導電性材料と、前記第３ドレイン領域とがショットキー接合することで構成され、
前記ゲート配線は、前記第１ゲート電極、前記第４ゲート電極および前記第３ドレイン領域に電気的に接続され、
前記ソース電極は、前記第１ソース領域、前記第３ソース領域、前記第２拡散領域、前記第１ボディ領域および前記第２ボディ領域に電気的に接続され、
前記第３ゲート電極は、前記第１配線によって前記第３拡散領域に電気的に接続され、
前記ＪＦＥＴ、前記第３ＭＯＳＦＥＴ、前記ショットキーバリアダイオードおよび前記抵抗素子は、前記第１ＭＯＳＦＥＴに流れる過電流を検出し、その過電流を制限するための遮断機能回路を構成している、半導体装置。
前記半導体基板の表面の上方に形成されたソース電極、ゲート配線および第１配線と、
前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第１ボディ領域と、
前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第２ボディ領域と、
前記半導体基板の裏面下に形成されたドレイン電極と、
第１ＭＯＳＦＥＴと、
第３ＭＯＳＦＥＴと、
ＪＦＥＴと、
ショットキーバリアダイオードと、
抵抗素子と、
を備え、
前記第１ＭＯＳＦＥＴは、
前記第１ボディ領域に形成されたｎ型の第１ソース領域と、
前記半導体基板の裏面側において、前記半導体基板に形成され、且つ、前記ドレイン電極に電気的に接続されたｎ型の第１ドレイン領域と、
前記半導体基板の表面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
を有し、
前記第３ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第３ソース領域と、
前記第２ボディ領域に形成されたｎ型の第３ドレイン領域と、
前記半導体基板の表面上に、第３ゲート絶縁膜を介して形成された第３ゲート電極と、
を有し、
前記抵抗素子は、第４ＭＯＳＦＥＴによって構成され、
前記第４ＭＯＳＦＥＴは、
前記第２ボディ領域に形成されたｎ型の第２拡散領域と、
前記第２ボディ領域から、前記第１ボディ領域と前記第２ボディ領域との間の前記半導体基板に渡って形成されたｎ型の第３拡散領域と、
前記半導体基板の表面上に、第４ゲート絶縁膜を介して形成された第４ゲート電極と、
を有し、
前記ＪＦＥＴは、
前記第１ボディ領域と、
前記第２ボディ領域と、
前記第３拡散領域と、
前記第１ボディ領域と前記第２ボディ領域との間の前記半導体基板と、
を有し、
前記ショットキーバリアダイオードは、前記ゲート配線に含まれる導電性材料と、前記第３ドレイン領域とがショットキー接合することで構成され、
前記ゲート配線は、前記第１ゲート電極、前記第４ゲート電極および前記第３ドレイン領域に電気的に接続され、
前記ソース電極は、前記第１ソース領域、前記第３ソース領域、前記第２拡散領域、前記第１ボディ領域および前記第２ボディ領域に電気的に接続され、
前記第３ゲート電極は、前記第１配線によって前記第３拡散領域に電気的に接続され、
前記ＪＦＥＴ、前記第３ＭＯＳＦＥＴ、前記ショットキーバリアダイオードおよび前記抵抗素子は、前記第１ＭＯＳＦＥＴに流れる過電流を検出し、その過電流を制限するための遮断機能回路を構成している、半導体装置。
【請求項12】
請求項１１に記載の半導体装置において、
平面視において前記第１ＭＯＳＦＥＴおよび前記遮断機能回路を囲むように、前記半導体基板の表面側において、前記半導体基板に形成されたｐ型のターミネーション領域を更に備える、半導体装置。
平面視において前記第１ＭＯＳＦＥＴおよび前記遮断機能回路を囲むように、前記半導体基板の表面側において、前記半導体基板に形成されたｐ型のターミネーション領域を更に備える、半導体装置。
【請求項13】
請求項１１に記載の半導体装置において、
その底部が前記第１ボディ領域よりも下方に位置するように、前記半導体基板の表面側において、前記半導体基板に形成された第１トレンチと、
を更に備え、
前記第１ＭＯＳＦＥＴは、前記第１トレンチを有し、
前記第１ゲート絶縁膜は、前記第１トレンチの内部において、前記半導体基板の表面上に形成され、
前記第１ゲート電極は、前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上に形成されている、半導体装置。
その底部が前記第１ボディ領域よりも下方に位置するように、前記半導体基板の表面側において、前記半導体基板に形成された第１トレンチと、
を更に備え、
前記第１ＭＯＳＦＥＴは、前記第１トレンチを有し、
前記第１ゲート絶縁膜は、前記第１トレンチの内部において、前記半導体基板の表面上に形成され、
前記第１ゲート電極は、前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上に形成されている、半導体装置。
【請求項14】
請求項１１に記載の半導体装置において、
前記ゲート配線は、外部接続用部材に接続するためのゲートパッド領域を有し、
前記第３ＭＯＳＦＥＴおよび前記ショットキーバリアダイオードは、前記ゲートパッド領域の直下にも設けられている、半導体装置。
前記ゲート配線は、外部接続用部材に接続するためのゲートパッド領域を有し、
前記第３ＭＯＳＦＥＴおよび前記ショットキーバリアダイオードは、前記ゲートパッド領域の直下にも設けられている、半導体装置。
【請求項15】
請求項１４に記載の半導体装置において、
前記ゲートパッド領域の直下に位置する前記第３ゲート電極は、平面視において蛇行形状を成し、
前記ゲートパッド領域の直下に位置する前記第３ドレイン領域および前記第３ソース領域は、前記第３ゲート電極下の前記第２ボディ領域を挟むように、前記第３ゲート電極に沿って形成されている、半導体装置。
前記ゲートパッド領域の直下に位置する前記第３ゲート電極は、平面視において蛇行形状を成し、
前記ゲートパッド領域の直下に位置する前記第３ドレイン領域および前記第３ソース領域は、前記第３ゲート電極下の前記第２ボディ領域を挟むように、前記第３ゲート電極に沿って形成されている、半導体装置。
【請求項16】
請求項１１に記載の半導体装置において、
前記第３ＭＯＳＦＥＴは、複数設けられ、
前記複数の前記第３ＭＯＳＦＥＴは、並列接続され、
前記複数の前記第３ＭＯＳＦＥＴのゲート幅は、互いに異なり、
前記複数の前記第３ＭＯＳＦＥＴの各々の前記第３ゲート電極と、前記第１配線との接続は、適宜切替可能である、半導体装置。
前記第３ＭＯＳＦＥＴは、複数設けられ、
前記複数の前記第３ＭＯＳＦＥＴは、並列接続され、
前記複数の前記第３ＭＯＳＦＥＴのゲート幅は、互いに異なり、
前記複数の前記第３ＭＯＳＦＥＴの各々の前記第３ゲート電極と、前記第１配線との接続は、適宜切替可能である、半導体装置。
【請求項17】
請求項１１に記載の半導体装置において、
それらの底部が前記第２ボディ領域内に位置するように、前記半導体基板の表面側において、前記半導体基板に形成された複数の第２トレンチと、
を更に備え、
前記第３ＭＯＳＦＥＴは、前記複数の第２トレンチを有し、
前記第３ゲート絶縁膜は、前記複数の第２トレンチの内部において、前記半導体基板の表面上に形成され、
前記第３ゲート電極は、前記複数の第２トレンチの内部を埋め込むように、前記第３ゲート絶縁膜上に形成されている、半導体装置。
それらの底部が前記第２ボディ領域内に位置するように、前記半導体基板の表面側において、前記半導体基板に形成された複数の第２トレンチと、
を更に備え、
前記第３ＭＯＳＦＥＴは、前記複数の第２トレンチを有し、
前記第３ゲート絶縁膜は、前記複数の第２トレンチの内部において、前記半導体基板の表面上に形成され、
前記第３ゲート電極は、前記複数の第２トレンチの内部を埋め込むように、前記第３ゲート絶縁膜上に形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、炭化珪素からなる半導体基板を用いた半導体装置に関する。
【背景技術】
【0002】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、従来では、珪素（Ｓｉ）基板を用いたパワーＭＯＳＦＥＴ（ＳｉパワーＭＯＳＦＥＴ）が主流であった。しかし、炭化珪素（ＳｉＣ）における絶縁破壊に対する電界強度は、Ｓｉにおける電界強度と比較して、約１桁大きい。
【0003】
このため、ＳｉＣ基板を用いたパワーＭＯＳＦＥＴ（ＳｉＣパワーＭＯＳＦＥＴ）では、ＳｉパワーＭＯＳＦＥＴと比較して、耐圧を保持するためのドリフト層の厚さを約１／１０に薄くし、上記ドリフト層の不純物濃度を１００倍程度高くすることができる。その結果、ＳｉＣパワーＭＯＳＦＥＴにおいて、理論上、素子抵抗を３桁以上低くすることができる。また、ＳｉＣはＳｉに対してバンドギャップが約３倍大きいので、ＳｉＣパワーＭＯＳＦＥＴは、同耐圧におけるオン抵抗を低くでき、高温環境下における動作も可能である。それ故、ＳｉＣ半導体素子には、Ｓｉ半導体素子を超える性能が期待されている。
【0004】
パワーＭＯＳＦＥＴの使用例として、直列接続した２つのパワーＭＯＳＦＥＴを負荷に接続し、２つのパワーＭＯＳＦＥＴのオン動作およびオフ動作を交互に切り替えることで、負荷に係る電位を調整することが行われている。１つのパワーＭＯＳＦＥＴにおいて、オン状態では電流が流れるが電圧は掛からず、オフ状態では電流が流れないが電圧が掛かるようになっている。ここで、一方のパワーＭＯＳＦＥＴがオン状態である場合に、故障または誤動作などによって、他方のパワーＭＯＳＦＥＴがオン状態になると、一方のパワーＭＯＳＦＥＴに電流および電圧の両方が導通する短絡状態が発生する。
【0005】
短絡状態が発生すると、パワーＭＯＳＦＥＴは、大電流によって発熱し、ある程度の時間が経過すると破壊される。その場合、パワーＭＯＳＦＥＴが短絡状態のままとなり、パワーＭＯＳＦＥＴが搭載された電気機器において、故障または火災などが発生する。それ故、通常では、電気機器に保護回路が搭載されている。この保護回路によって、パワーＭＯＳＦＥＴが破壊される前に、パワーＭＯＳＦＥＴは短絡から保護される。しかし、保護回路が、短絡状態を検知し、パワーＭＯＳＦＥＴの短絡の遮断を完了するまでには、ある程度の時間が必要になる。その間、パワーＭＯＳＦＥＴは短絡状態に耐える必要がある。
【0006】
例えば特許文献１には、パワーＭＯＳＦＥＴに流れる過電流を検出し、電流を制限するための過電流制限回路を備えた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２００３－３３２４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
パワーＭＯＳＦＥＴの性能を向上させるためには、オン抵抗を低減するなど、低損失なデバイス構造にすることが有効である。一方で、低損失化を促進すると、短絡時にも大電流が流れ易くなるので、パワーＭＯＳＦＥＴが短絡状態に耐えられる時間（短絡耐量）も短くなる。例えば、ＳｉパワーＭＯＳＦＥＴでは、短絡耐量が１０μｓｅｃ程度であったが、ＳｉＣパワーＭＯＳＦＥＴでは、低損失化を大幅に促進できるので、短絡耐量が２μｓｅｃ程度になる場合もある。そのような短絡耐量を考慮して、あえて損失を増加したデバイス構造を採用する場合もある。
【0009】
パワーＭＯＳＦＥＴに、特許文献１のような過電流制限回路を設けた場合でも、パワーＭＯＳＦＥＴに至る電気経路、または、過電流制限回路を構成する各素子の間の電気経路において、配線インダクタンスが大きくなるという問題がある。特に、これらの電流経路を後工程によって実現しようとすると、その問題が更に顕著になる。
【0010】
配線インダクタンスが大きくなると、ノイズによってパワーＭＯＳＦＥＴが誤動作を行う恐れがある。ノイズを低減するためにローパスフィルタを用いることも考えられるが、積分に時間が掛かるので、例えば３μｓｅｃ以上の時間を要することになる。そうすると、ＳｉＣパワーＭＯＳＦＥＴでは、短絡の遮断速度が間に合わなくなってしまう。
【0011】
以上を考慮すると、１つの半導体チップ内に遮断機能を備えた回路を形成し、配線インダクタンスを極小にすることが出来れば、低損失であり、且つ、短絡耐量を短くしたパワーＭＯＳＦＥＴを提供できる。本願の主な目的は、そのようなＳｉＣパワーＭＯＳＦＥＴを開発することで、半導体装置（半導体チップ）の性能を向上し、且つ、半導体装置の信頼性を確保することにある。
【0012】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0013】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
一実施の形態である半導体装置は、表面および裏面を有し、且つ、炭化珪素からなるｎ型の半導体基板と、前記半導体基板の表面の上方に形成されたソース電極、ゲート配線および第１配線と、前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第１ボディ領域と、前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第２ボディ領域と、前記半導体基板の裏面下に形成された前記ドレイン電極と、第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、第３ＭＯＳＦＥＴと、ショットキーバリアダイオードと、抵抗素子とを備える。ここで、前記第１ＭＯＳＦＥＴは、前記第１ボディ領域に形成されたｎ型の第１ソース領域と、前記半導体基板の裏面側において、前記半導体基板に形成され、且つ、前記ドレイン電極に電気的に接続されたｎ型の第１ドレイン領域と、前記半導体基板の表面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する。また、前記第２ＭＯＳＦＥＴは、前記第２ボディ領域に形成されたｎ型の第２ソース領域と、前記第１ドレイン領域と、前記半導体基板の表面上に、第２ゲート絶縁膜を介して形成された第２ゲート電極とを有する。また、前記第３ＭＯＳＦＥＴは、前記第２ボディ領域に形成されたｎ型の第３ソース領域と、前記第２ボディ領域に形成されたｎ型の第３ドレイン領域と、前記半導体基板の表面上に、第３ゲート絶縁膜を介して形成された第３ゲート電極とを有する。また、前記ショットキーバリアダイオードは、前記ゲート配線に含まれる導電性材料と、前記第３ドレイン領域とがショットキー接合することで構成されている。また、前記ゲート配線は、前記第１ゲート電極、前記第２ゲート電極および前記第３ドレイン領域に電気的に接続され、前記ソース電極は、前記第１ソース領域、前記第３ソース領域、前記第１ボディ領域、前記第２ボディ領域および前記抵抗素子に電気的に接続され、前記第２ソース領域は、前記抵抗素子を介して前記第３ソース領域および前記ソース電極に電気的に接続され、前記第３ゲート電極は、前記第１配線によって前記第２ソース領域に電気的に接続されている。また、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ、前記ショットキーバリアダイオードおよび前記抵抗素子は、前記第１ＭＯＳＦＥＴに流れる過電流を検出し、その過電流を制限するための遮断機能回路を構成している。
【0015】
一実施の形態である半導体装置は、表面および裏面を有し、且つ、炭化珪素からなるｎ型の半導体基板と、前記半導体基板の表面の上方に形成されたソース電極、ゲート配線および第１配線と、前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第１ボディ領域と、前記半導体基板の表面側において、前記半導体基板に形成されたｐ型の第２ボディ領域と、前記半導体基板の裏面下に形成された前記ドレイン電極と、第１ＭＯＳＦＥＴと、第３ＭＯＳＦＥＴと、ＪＦＥＴと、ショットキーバリアダイオードと、抵抗素子とを備える。ここで、前記第１ＭＯＳＦＥＴは、前記第１ボディ領域に形成されたｎ型の第１ソース領域と、前記半導体基板の裏面側において、前記半導体基板に形成され、且つ、前記ドレイン電極に電気的に接続されたｎ型の第１ドレイン領域と、前記半導体基板の表面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する。また、前記第３ＭＯＳＦＥＴは、前記第２ボディ領域に形成されたｎ型の第３ソース領域と、前記第２ボディ領域に形成されたｎ型の第３ドレイン領域と、前記半導体基板の表面上に、第３ゲート絶縁膜を介して形成された第３ゲート電極とを有する。また、前記抵抗素子は、第４ＭＯＳＦＥＴによって構成され、前記第４ＭＯＳＦＥＴは、前記第２ボディ領域に形成されたｎ型の第２拡散領域と、前記第２ボディ領域から、前記第１ボディ領域と前記第２ボディ領域との間の前記半導体基板に渡って形成されたｎ型の第３拡散領域と、前記半導体基板の表面上に、第４ゲート絶縁膜を介して形成された第４ゲート電極とを有する。また、前記ＪＦＥＴは、前記第１ボディ領域と、前記第２ボディ領域と、前記第３拡散領域と、前記第１ボディ領域と前記第２ボディ領域との間の前記半導体基板とを有する。また、前記ショットキーバリアダイオードは、前記ゲート配線に含まれる導電性材料と、前記第３ドレイン領域とがショットキー接合することで構成されている。また、前記ゲート配線は、前記第１ゲート電極、前記第４ゲート電極および前記第３ドレイン領域に電気的に接続され、前記ソース電極は、前記第１ソース領域、前記第３ソース領域、前記第２拡散領域、前記第１ボディ領域および前記第２ボディ領域に電気的に接続され、前記第３ゲート電極は、前記第１配線によって前記第３拡散領域に電気的に接続されている。また、前記ＪＦＥＴ、前記第３ＭＯＳＦＥＴ、前記ショットキーバリアダイオードおよび前記抵抗素子は、前記第１ＭＯＳＦＥＴに流れる過電流を検出し、その過電流を制限するための遮断機能回路を構成している。
【発明の効果】
【0016】
一実施の形態によれば、半導体装置の性能を向上できる共に、半導体装置の信頼性を確保できる。
【図面の簡単な説明】
【0017】
【図1】実施の形態１における半導体装置を示す回路図である。
【図2】実施の形態１における半導体装置を示す斜視図である。
【図3】実施の形態１における半導体装置を示す斜視図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】ショットキーバリアダイオードの代わりにＰＮダイオードを用いた場合の問題点を示す模式図である。
【図6】変形例１における半導体装置を示す斜視図である。
【図7】実施の形態２における半導体装置を示す断面図である。
【図8】本願発明者らによるシミュレーション結果を示すグラフである。
【図9】実施の形態３における半導体装置を示す断面図である。
【図10】本願発明者らによるシミュレーション結果を示すグラフである。
【図11】本願発明者らによるシミュレーション結果を示すグラフである。
【図12】実施の形態４における半導体装置を示す平面図である。
【図13】変形例２における半導体装置を示す平面図である。
【図14】実施の形態５における半導体装置の一部を示す回路図である。
【図15】本願発明者らによるシミュレーション結果を示す表である。
【図16】実施の形態６における半導体装置の一部を示す斜視図である。
【図17】実施の形態６における半導体装置の一部を示す断面図である。
【図18】実施の形態６における半導体装置の一部を示す断面図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【0019】
また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の縦方向、上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面を、Ｚ方向から見ることを意味する。
【0020】
（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１における半導体装置１００を示す回路図である。半導体装置１００は、ゲート配線ＧＷ、ドレイン電極ＤＥおよびソース電極ＳＥを備え、電気機器に接続されている。ゲート配線ＧＷは、電気機器のゲートドライバ電圧Ｖｇ＿ＧＤの正端子に、ゲート抵抗Ｒｇを介して接続されている。ドレイン電極ＤＥは、電気機器の電源電圧Ｖｃｃの正端子に接続されている。ソース電極ＳＥは、ゲートドライバ電圧Ｖｇ＿ＧＤの負端子と、電源電圧Ｖｃｃの負端子とに接続されている。
＜半導体装置の構成＞
図１は、実施の形態１における半導体装置１００を示す回路図である。半導体装置１００は、ゲート配線ＧＷ、ドレイン電極ＤＥおよびソース電極ＳＥを備え、電気機器に接続されている。ゲート配線ＧＷは、電気機器のゲートドライバ電圧Ｖｇ＿ＧＤの正端子に、ゲート抵抗Ｒｇを介して接続されている。ドレイン電極ＤＥは、電気機器の電源電圧Ｖｃｃの正端子に接続されている。ソース電極ＳＥは、ゲートドライバ電圧Ｖｇ＿ＧＤの負端子と、電源電圧Ｖｃｃの負端子とに接続されている。
【0021】
半導体装置１００は、半導体チップであり、遮断機能回路５０およびＭＯＳＦＥＴ１Ｑを備える。ＭＯＳＦＥＴ１Ｑは、ＳｉＣパワーＭＯＳＦＥＴであり、半導体装置１００の主要デバイスである。
【0022】
遮断機能回路５０は、ＭＯＳＦＥＴ１Ｑに流れる過電流を検出し、その過電流を制限するための回路である。実施の形態１では、遮断機能回路５０は、ＭＯＳＦＥＴ２Ｑ、ＭＯＳＦＥＴ３Ｑ、抵抗素子４Ｑ、ショットキーバリアダイオード５Ｑおよび配線１０によって構成されている。ＭＯＳＦＥＴ２Ｑは、電流検出用の素子として使用され、ＭＯＳＦＥＴ３Ｑは、過電流の遮断用の素子として使用される。
【0023】
【0024】
図２および図３に示されるように、半導体装置１００は、表面および裏面を有する半導体基板ＳＵＢを備える。半導体基板ＳＵＢの表面の上方には、ゲート配線ＧＷ、ソース電極ＳＥおよび配線１０が形成されている。半導体基板ＳＵＢの大部分は、ＭＯＳＦＥＴ１Ｑが形成されるアクティブ領域ＡＲになっている。図２では図示していないが、ソース電極ＳＥの大部分は、アクティブ領域ＡＲの上方を覆っている。配線１０と、ソース電極ＳＥの一部と、ゲート配線ＧＷの一部とは、図３に示されるように、遮断機能回路５０に設けられている。
【0025】
なお、実際には、半導体装置１００のアクティブ領域ＡＲには複数のＭＯＳＦＥＴが形成されており、これらは並列接続されている。ＭＯＳＦＥＴ１Ｑは、並列接続された上記複数のＭＯＳＦＥＴを、等価回路的に１つのＭＯＳＦＥＴとして見做したものである。
【0026】
ゲート配線ＧＷは、ボンディングワイヤまたはクリップ（銅板）などのような外部接続用部材に接続するためのゲートパッド領域ＧＷａを有する。また、ソース電極ＳＥも、外部接続用部材に接続するためのソースパッド領域を有している。ゲートパッド領域ＧＷａ上およびソースパッド領域上に、外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップ、配線基板または電気機器の端子などに電気的に接続される。
【0027】
また、半導体基板ＳＵＢの表面側において、半導体基板ＳＵＢには、ｐ型のターミネーション領域ＴＭが形成されている。ターミネーション領域ＴＭは、平面視においてＭＯＳＦＥＴ１Ｑおよび遮断機能回路５０を囲んでいる。
【0028】
図４に示されるように、半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、半導体基板ＳＵＢはｎ型の炭化珪素基板（ＳｉＣ基板）であり、半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のＳｉＣ基板と、ＳｉＣ基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型のＳｉＣ層との積層体であってもよい。本願では、そのような積層体も半導体基板ＳＵＢであるとして説明する。
【0029】
半導体基板ＳＵＢの表面側において、半導体基板ＳＵＢには、ｐ型のボディ領域ＰＢ１およびｐ型のボディ領域ＰＢ２が形成されている。ボディ領域ＰＢ１およびボディ領域ＰＢ２は、これらの間に位置するドリフト領域ＮＶによって物理的に分離されている。また、ボディ領域ＰＢ２は、ターミネーション領域ＴＭに接している。
【0030】
ボディ領域ＰＢ１には、ｎ型のソース領域ＮＳ１が形成されている。ソース領域ＮＳ１は、ドリフト領域ＮＶよりも高い不純物濃度を有する。
【0031】
ボディ領域ＰＢ２には、ｎ型のソース領域ＮＳ２、ｎ型のソース領域ＮＳ３、ｎ型のドレイン領域ＮＤ３、ｎ型の拡散領域ＮＲ１およびｎ型の拡散領域ＮＲ２が形成されている。ソース領域ＮＳ２、ソース領域ＮＳ３、ドレイン領域ＮＤ３および拡散領域ＮＲ２は、ドリフト領域ＮＶおよび拡散領域ＮＲ１よりも高い不純物濃度を有する。
【0032】
ボディ領域ＰＢ１およびボディ領域ＰＢ２には、ｐ型の拡散領域ＰＲが形成されている。ｐ型の拡散領域ＰＲは、ボディ領域ＰＢ１およびボディ領域ＰＢ２よりも高い不純物濃度を有する。
【0033】
ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１を介して半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥ２は、ゲート絶縁膜ＧＩ２を介して半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥ３は、ゲート絶縁膜ＧＩ３を介して半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥ１～ＧＥ３は、例えばｎ型の多結晶シリコン膜である。ゲート絶縁膜ＧＩ１～ＧＩ３は、例えば酸化シリコン膜である。
【0034】
半導体基板ＳＵＢの裏面側において、半導体基板ＳＵＢには、ｎ型のドレイン領域ＮＤ１が形成されている。ドレイン領域ＮＤ１は、ドリフト領域ＮＶよりも高い不純物濃度を有する。半導体基板ＳＵＢの裏面下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、ドレイン領域ＮＤ１およびドリフト領域ＮＶに電気的に接続され、ドレイン領域ＮＤ１にドレイン電位を供給する。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。
【0035】
図示はしないが、ゲート配線ＧＷ、ソース電極ＳＥおよび配線１０は、層間絶縁膜を介して半導体基板ＳＵＢの表面の上方に形成されている。層間絶縁膜中には、複数のコンタクトホールが形成されている。複数のコンタクトホールの内部にゲート配線ＧＷ、ソース電極ＳＥおよび配線１０の各々の一部を埋め込むことで、ゲート配線ＧＷ、ソース電極ＳＥおよび配線１０と、各ゲート電極および各不純物領域とが、電気的に接続される。
【0036】
ゲート配線ＧＷ、ソース電極ＳＥおよび配線１０は、導電性材料によって構成されている。そのような導電性材料は、例えば、窒化チタン膜と、窒化チタン膜上に形成されたアルミニウム膜との積層膜からなる。ゲート配線ＧＷ、ソース電極ＳＥおよび配線１０と、各ゲート電極および各不純物領域とは、後述のショットキーバリアダイオード５Ｑを除いて、オーミック接触が成されている。オーミック接触を成すために、図示はしないが、ゲート配線ＧＷ、ソース電極ＳＥおよび配線１０と、各ゲート電極および各不純物領域との間には、ニッケルシリサイド膜のようなシリサイド膜が形成されている。
【0037】
なお、実施の形態１では、ゲート配線ＧＷ、ソース電極ＳＥおよび配線１０の何れかが、多層配線構造になっている。すなわち、半導体基板ＳＵＢの上方に1層目の層間絶縁膜が形成され、1層目の層間絶縁膜上に１層目の導電性材料が形成されている。１層目の導電性材料を覆う２層目の層間絶縁膜が形成され、２層目の層間絶縁膜上に２層目の導電性材料が形成されている。２層目の導電性材料を覆う３層目の層間絶縁膜が形成され、３層目の層間絶縁膜上に３層目の導電性材料が形成されている。
【0038】
ここでは多層配線構造が３層構造である場合を例示している。すなわち、ソース電極ＳＥが１層目の導電性材料によって構成され、配線１０が１層目および２層目の導電性材料によって構成され、ゲート配線ＧＷが、１層目、２層目および３層目の導電性材料によって構成されている。しかし、ゲート配線ＧＷ、ソース電極ＳＥおよび配線１０を構成する導電性材料の層数は、上述の構成に限られず、適宜変更できる。
【0039】
ＭＯＳＦＥＴ１Ｑは、ソース領域ＮＳ１と、ドレイン領域ＮＤ１と、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１とを有する。ＭＯＳＦＥＴ２Ｑは、ソース領域ＮＳ２と、ドレイン領域ＮＤ１と、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２とを有する。ＭＯＳＦＥＴ３Ｑは、ソース領域ＮＳ３と、ドレイン領域ＮＤ３と、ゲート絶縁膜ＧＩ３と、ゲート電極ＧＥ３とを有する。
【0040】
ショットキーバリアダイオード５Ｑは、ゲート配線ＧＷに含まれる導電性材料（窒化チタン膜）と、ドレイン領域ＮＤ３とがショットキー接合することで構成されている。実施の形態１では、抵抗素子４Ｑは、拡散領域ＮＲ１からなる。拡散領域ＮＲ１は、ソース領域ＮＳ２、ソース領域ＮＳ３、ドレイン領域ＮＤ３および拡散領域ＮＲ２よりも低い不純物濃度を有する。
【0041】
ゲート配線ＧＷは、ゲート電極ＧＥ１、ゲート電極ＧＥ２およびドレイン領域ＮＤ３に電気的に接続されている。ソース電極ＳＥは、ソース領域ＮＳ１、ソース領域ＮＳ３および拡散領域ＮＲ２に電気的に接続されている。また、ソース電極ＳＥは、拡散領域ＰＲを介してボディ領域ＰＢ１およびボディ領域ＰＢ２に電気的に接続されている。
【0042】
抵抗素子４Ｑ（拡散領域ＮＲ１）は、拡散領域ＮＲ２を介してソース電極ＳＥに電気的に接続されている。ソース領域ＮＳ２は、抵抗素子４Ｑを介して、ソース領域ＮＳ３およびソース電極ＳＥに電気的に接続されている。ゲート電極ＧＥ３は、配線１０によってソース領域ＮＳ２に電気的に接続されている。
【0043】
＜半導体装置の動作および主な効果＞
図１を参照して、半導体装置１００の動作について説明する。例えば、ゲート配線ＧＷに正電圧が印加されている間に、半導体装置１００に接続されている負荷が短絡故障して、ＭＯＳＦＥＴ２Ｑに大電流が流れたとする。その際、大電流の一部は、ＭＯＳＦＥＴ２Ｑおよび抵抗素子４Ｑを経由して流れる。抵抗素子４Ｑでは電圧降下が発生し、配線１０の電位Ｖｓｔｏが０Ｖよりも大きくなるので、ＭＯＳＦＥＴ３Ｑがオン状態となる。そうすると、ゲート配線ＧＷからソース電極ＳＥに電流が流れ、ゲートソース電圧Ｖｇｓが低下し、短絡電流が抑制される。すなわち、大電流時のみゲートソース電圧Ｖｇｓを低下できるので、短絡電流を自動的に抑制できる。
図１を参照して、半導体装置１００の動作について説明する。例えば、ゲート配線ＧＷに正電圧が印加されている間に、半導体装置１００に接続されている負荷が短絡故障して、ＭＯＳＦＥＴ２Ｑに大電流が流れたとする。その際、大電流の一部は、ＭＯＳＦＥＴ２Ｑおよび抵抗素子４Ｑを経由して流れる。抵抗素子４Ｑでは電圧降下が発生し、配線１０の電位Ｖｓｔｏが０Ｖよりも大きくなるので、ＭＯＳＦＥＴ３Ｑがオン状態となる。そうすると、ゲート配線ＧＷからソース電極ＳＥに電流が流れ、ゲートソース電圧Ｖｇｓが低下し、短絡電流が抑制される。すなわち、大電流時のみゲートソース電圧Ｖｇｓを低下できるので、短絡電流を自動的に抑制できる。
【0044】
また、半導体装置１００では、ＭＯＳＦＥＴ１Ｑおよび遮断機能回路５０が、平面視においてターミネーション領域ＴＭに囲まれている。ドレイン電極ＤＥに高電圧を掛けると、半導体装置１００の側面にも高電圧が掛かるので、横方向で絶縁破壊が発生する恐れがある。ターミネーション領域ＴＭの内側であれば、低電圧の範囲内で遮断機能回路５０を形成できる。また、短絡の保護対象となるアクティブ領域ＡＲの近くに遮断機能回路５０を形成できるので、配線インダクタンスの低減を図り易くなる。
【0045】
ＭＯＳＦＥＴ２Ｑの幅は、５μｍ程度である。抵抗素子４Ｑの抵抗値は、拡散領域ＮＲ１の不純物濃度を調整することで任意に設定できるが、抵抗素子４Ｑの幅は、１μｍ程度にすることもできる。ＭＯＳＦＥＴ３Ｑの幅は、１μｍ程度である。ショットキーバリアダイオード５Ｑの幅は、１μｍ程度である。配線間マージンを考慮しても、ショットキーバリアダイオード５Ｑからアクティブ領域ＡＲ（ＭＯＳＦＥＴ１Ｑ）までの配線長を、１０μｍ程度にすることができる。
【0046】
例えば、ＭＯＳＦＥＴ１Ｑを有する半導体チップと、遮断機能回路５０を有する半導体チップとが別々のモジュールであった場合、遮断機能回路５０からゲート配線ＧＷまでの配線長は、最低でも５ｃｍ程度になる。ＭＯＳＦＥＴ１Ｑを有する半導体チップと、遮断機能回路５０を有する半導体チップとが同一のモジュールであった場合でも、遮断機能回路５０からゲート配線ＧＷまでの配線長は、最低でも１ｃｍ程度になる。
【0047】
従って、実施の形態１の配線長は、これらのモジュール形態の配線長に対して、１／１０００程度に低減できる。相互インダクタンスによるノイズ起電力は「Ｖ＝Ｍｄφ／ｄｔ」であるので、実施の形態１のノイズは、これらのモジュール形態のノイズに対して、１／１０００程度に低減できる。
【0048】
以上のように、実施の形態１によれば、オン抵抗を低減するなど、低損失な半導体装置１００を提供できる。同時に、配線インダクタンスを極小にでき、短絡耐量を例えば３μｓｅｃ以上にすることができる。従って、半導体装置１００の性能を向上し、且つ、半導体装置１００の信頼性を確保することができる。
【0049】
また、以下に図５を用いて、ショットキーバリアダイオード５Ｑの優位性について説明する。図５は、ショットキーバリアダイオード５Ｑに代えてＰＮダイオードを適用した場合の問題点を示している。このＰＮダイオードは、ドレイン領域ＮＤ３をカソードとし、ドレイン領域ＮＤ３内に形成されたｐ型のアノード領域ＰＡをアノードとしている。
【0050】
図５に示されるように、短絡時には、バイポーラ電流が流れるため、ｐｎ接合によって絶縁されていたゲート配線ＧＷとドレイン電極ＤＥとが導通してしまう恐れがある。また、ゲート配線ＧＷに負バイアスを印加した際、ボディダイオードが導通するが、正孔がｐｎダイオードを通過できるので、ゲート配線ＧＷとソース電極ＳＥとが導通してしまう恐れがある。
【0051】
例えば、遮断機能回路５０とＭＯＳＦＥＴ１Ｑとの回路構成を、上述の各モジュール形態で構成する場合には、ダイオードは、ショットキーバリアダイオードでもよいし、ｐｎダイオードでもよい。しかし、実施の形態１のように同一の半導体基板ＳＵＢに遮断機能回路５０とＭＯＳＦＥＴ１Ｑとを形成する場合には、上述のような問題が発生するので、ショットキーバリアダイオード５Ｑを用いることが適切である。
【0052】
（変形例１）
図６は、実施の形態１の図３の変形例１を示している。図３に示されるように、実施の形態１では、ソース電極ＳＥ、ゲート配線ＧＷおよび配線１０の何れかが、多層配線構造になっていた。変形例１では、ソース電極ＳＥ、ゲート配線ＧＷおよび配線１０は、同層に形成されている。すなわち、半導体基板ＳＵＢの上方に1層目の層間絶縁膜が形成され、1層目の層間絶縁膜上に１層目の導電性材料が形成されている。ソース電極ＳＥ、ゲート配線ＧＷおよび配線１０は、１層目の導電性材料からなる。そのような導電性材料は、例えば、窒化チタン膜と、窒化チタン膜上に形成されたアルミニウム膜との積層膜からなる。
図６は、実施の形態１の図３の変形例１を示している。図３に示されるように、実施の形態１では、ソース電極ＳＥ、ゲート配線ＧＷおよび配線１０の何れかが、多層配線構造になっていた。変形例１では、ソース電極ＳＥ、ゲート配線ＧＷおよび配線１０は、同層に形成されている。すなわち、半導体基板ＳＵＢの上方に1層目の層間絶縁膜が形成され、1層目の層間絶縁膜上に１層目の導電性材料が形成されている。ソース電極ＳＥ、ゲート配線ＧＷおよび配線１０は、１層目の導電性材料からなる。そのような導電性材料は、例えば、窒化チタン膜と、窒化チタン膜上に形成されたアルミニウム膜との積層膜からなる。
【0053】
実施の形態１のような多層配線構造を適用する場合、遮断機能回路５０の各素子を最短経路で接続するなど、配線インダクタンスが小さくなるように、自由に配線設計を行うことができる。
【0054】
一方で、変形例１では、ソース電極ＳＥ、ゲート配線ＧＷおよび配線１０を１層目の導電性材料のみで設計できるので、製造コストの増加を抑制することができる。変形例１では、遮断機能回路５０の各素子を結線するための平面積が、実施の形態１よりも若干広くなり、ゲートパッド領域ＧＷａの幅が若干狭くなる。しかし、その幅は３０μｍ程度であるので、外部接続用部材を接続するための十分な面積は確保される。
【0055】
（実施の形態２）
以下に図７および図８を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
以下に図７および図８を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
【0056】
実施の形態１では、抵抗素子４Ｑとして拡散領域ＮＲ１を適用していた。実施の形態２では、抵抗素子４ＱとしてＭＯＳＦＥＴ（抵抗ＭＯＳ）を適用する。
【0057】
図７に示されるように、この抵抗ＭＯＳは、拡散領域ＮＲ２、ソース領域ＮＳ２、ゲート絶縁膜ＧＩ４およびゲート電極ＧＥ４を有する。ゲート電極ＧＥ４は、ゲート絶縁膜ＧＩ４を介して半導体基板ＳＵＢ上に形成されている。ゲート絶縁膜ＧＩ４は、例えば酸化シリコン膜であり、ゲート電極ＧＥ４は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0058】
ソース領域ＮＳ２は、配線１０によってゲート電極ＧＥ３に電気的に接続されている。拡散領域ＮＲ２は、ソース電極ＳＥに電気的に接続されている。ゲート電極ＧＥ４は、ゲート配線ＧＷに電気的に接続されている。
【0059】
図８に示されるように、抵抗素子４Ｑとして拡散領域ＮＲ１を用いた場合（拡散層抵抗）、配線１０の電位Ｖｓｔｏは、ドレイン電流Ｉｄｓに対してほぼ線形に上昇する。従って、飽和特性は緩やかである。
【0060】
一方で、抵抗素子４Ｑとして抵抗ＭＯＳを用いた場合、配線１０の電位Ｖｓｔｏは、抵抗ＭＯＳの飽和電流値を超えると、急速に上昇する。従って、ほぼ平坦で、且つ、急峻な飽和特性が得られる。そのため、抵抗ＭＯＳのオン／オフの切り替えが早くなるので、異常動作時における故障電流の抑制能力が向上する。なお、通常動作時は、電圧がほぼ発生しないので、ＭＯＳＦＥＴ１Ｑへの悪影響が無い。また、抵抗ＭＯＳの飽和電流値として短絡電流値を設計者が設定しやすいことも利点である。
【0061】
また、図７に示されるように、ＭＯＳＦＥＴ１Ｑ、２Ｑは、トレンチゲート型構造であってもよい。その場合、ＭＯＳＦＥＴ１Ｑ、２Ｑは、トレンチＴＲ１１を有する。トレンチＴＲ１は、その底部がボディ領域ＰＢ１、ＰＢ２よりも下方に位置するように、半導体基板ＳＵＢの表面側において、半導体基板ＳＵＢに形成されている。ゲート絶縁膜ＧＩ１、ＧＩ２は、トレンチＴＲ１の内部において、半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥ１、ＧＥ２は、トレンチＴＲ１の内部を埋め込むように、ゲート絶縁膜ＧＩ１、ＧＩ２上に形成されている。
【0062】
図７では、ＭＯＳＦＥＴ１Ｑ、２Ｑの両方がトレンチゲート型構造になっているが、ＭＯＳＦＥＴ１Ｑ、２Ｑの一方のみが、トレンチゲート型構造になっていてもよい。その場合、ＭＯＳＦＥＴ１Ｑ、２Ｑを個別に設計することができ、ＭＯＳＦＥＴ１Ｑ、２Ｑの各々の閾値電圧を個別に設計することができる。
【0063】
例えば、ＭＯＳＦＥＴ２Ｑで短チャネル効果が発生し易いように、ＭＯＳＦＥＴ２Ｑの閾値電圧を調整することもできる。異常動作時には、１０００Ｖのような大電圧が発生するが、その際にのみＭＯＳＦＥＴ２Ｑの閾値電圧が下がる。これにより、異常動作時に大電流を流すことができ、配線１０の電位Ｖｓｔｏは急速に上昇し、故障電流の抑制能力が向上する。
【0064】
（実施の形態３）
以下に図９～図１１を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態２との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
以下に図９～図１１を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態２との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
【0065】
実施の形態２では、電流検出用の素子としてＭＯＳＦＥＴ２Ｑを適用していた。実施の形態３では、電流検出用の素子としてＪＦＥＴ（Junction Field Effect Transistor）６Ｑを適用する。
【0066】
図９に示されるように、ＪＦＥＴ６Ｑは、ボディ領域ＰＢ１、ボディ領域ＰＢ２、拡散領域ＮＲ３、および、ボディ領域ＰＢ１とボディ領域ＰＢ２との間の半導体基板ＳＵＢ（ＪＦＥＴ領域ＮＶａ）を有する。拡散領域ＮＲ３は、ボディ領域ＰＢ２からＪＦＥＴ領域ＮＶａに渡って形成され、配線１０によってゲート電極ＧＥ３に電気的に接続されている。拡散領域ＮＲ３は、ドリフト領域ＮＶよりも高い不純物濃度を有する。
【0067】
また、実施の形態３でも抵抗素子４ＱとしてＭＯＳＦＥＴ（抵抗ＭＯＳ）が適用されている。なお、実施の形態３の抵抗ＭＯＳは、ソース領域ＮＳ２に代えて、拡散領域ＮＲ３を有する。ＪＦＥＴ６Ｑを適用する場合には、ゲート電極ＧＥ２が無くなってしまうので、抵抗素子４Ｑとして、拡散領域ＮＲ１ではなく、抵抗ＭＯＳを採用する必要がある。
【0068】
図１０に示されるように、実施の形態２では、配線１０の電位Ｖｓｔｏが上がると、ゲート配線ＧＷの電位が下がるだけでなく、ＭＯＳＦＥＴ２Ｑのソース電位が上昇し、ＭＯＳＦＥＴ２Ｑのゲートソース電圧Ｖｇｓが低下する。その場合、アクティブ領域ＡＲのＭＯＳＦＥＴ１Ｑと比較して、ＭＯＳＦＥＴ２Ｑのゲートソース電圧Ｖｇｓが大きくズレ易くなる。それ故、遮断機能回路５０が動作するに連れて、短絡電流を検知し難くなるので、優れた遮断特性を得難くなるという課題がある。
【0069】
また、ＭＯＳＦＥＴ１Ｑに並列接続されるＭＯＳＦＥＴ２Ｑについて、後工程で遮断機能回路５０を実現する場合には、各素子が独立しているので、ＭＯＳＦＥＴ２Ｑのゲートソース電圧Ｖｇｓを変動しないように結線することができる。しかし、同一の半導体基板ＳＵＢ内で遮断機能回路５０を実現する場合には、ボディ電位が共有されている関係上、ＭＯＳＦＥＴ２Ｑのゲートソース電圧Ｖｇｓが変動してしまう。それ故、この電位変動の影響下でも動作できる構造が必要である。
【0070】
図１０に示されるように、ＭＯＳＦＥＴ２Ｑの使用時には、ゲート配線ＧＷの電位の低下に加えて、配線１０の電位Ｖｓｔｏが上昇する分、ＭＯＳＦＥＴ１Ｑと比較して、ＭＯＳＦＥＴ２Ｑのゲートソース電圧Ｖｇｓが低下する。その結果、ＭＯＳＦＥＴ２Ｑのドレイン電流Ｉｄｓの上昇が抑制され、配線１０の電位Ｖｓｔｏの上昇が鈍るので、ＭＯＳＦＥＴ１Ｑのゲートソース電圧Ｖｇｓを十分に低減できなくなる可能性がある。
【0071】
実施の形態３では、ＭＯＳＦＥＴ２Ｑに代えてＪＦＥＴ６Ｑを適用することで、遮断機能回路５０が動作しても、ゲートソース電圧Ｖｇｓの変化を小さくすることができる。図１１に示されるように、ＪＦＥＴ６Ｑでは、ゲート電位は常に０Ｖ（ソース電位）であるので、配線１０の電位Ｖｓｔｏの上昇分だけが、ＪＦＥＴ６Ｑのゲートソース電圧Ｖｇｓの変動となり、ＭＯＳＦＥＴ１Ｑと比較して、ドレイン電流Ｉｄｓが低下しない。その結果、効果的に配線１０の電位Ｖｓｔｏを上昇させることができ、ＭＯＳＦＥＴ１Ｑのゲートソース電圧Ｖｇｓを抑制することができる。また、設計によっては、ゲートソース電圧Ｖｇｓが大きい領域において、ゲートソース電圧Ｖｇｓの増加と共に、ＭＯＳＦＥＴ１Ｑのドレイン電流Ｉｄｓが減少する負性微分抵抗を実現できる。
【0072】
（実施の形態４）
以下に図１２を用いて、実施の形態４における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
以下に図１２を用いて、実施の形態４における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
【0073】
短絡時にゲートソース電圧Ｖｇｓをどの程度抑制できるかは、ゲート抵抗ＲｇとＭＯＳＦＥＴ３Ｑの特性から計算することができる。ＭＯＳＦＥＴ３Ｑの抵抗値をＲｓｔｏ（Ｖｓｔｏ）とする。定常状態でＭＯＳＦＥＴに掛かるゲートソース電圧Ｖｇｓは、以下の「式１」のように計算できる。
【0074】
Ｖｇｓ＝Ｖｇｓ＿ＧＤ × Ｒｓｔｏ／（Ｒｇ＋Ｒｓｔｏ） ・・・式１
【0075】
大電流がＭＯＳＦＥＴ２Ｑに流れる際には、配線１０の電位Ｖｓｔｏが増加する。その結果、ＭＯＳＦＥＴ３Ｑのゲートソース電圧Ｖｇｓが増加することで、ＭＯＳＦＥＴ３Ｑの抵抗Ｒｓｔｏが減少し、「式１」によりＭＯＳＦＥＴ２Ｑのゲートソース電圧Ｖｇｓが０Ｖに近づく。なお、ＭＯＳＦＥＴ３Ｑのゲートソース電圧Ｖｇｓが負の場合には、ショットキーバリアダイオード５Ｑが無限大の抵抗成分として作用するので、電流が流れてもＭＯＳＦＥＴ２Ｑのゲートソース電圧Ｖｇｓが０Ｖに近づくことはない。
【0076】
「式１」は、ＭＯＳＦＥＴ３Ｑの抵抗Ｒｓｔｏの特性設計が、ゲート抵抗Ｒｇに対応している必要があることを示している。例えば、Ｖｇｓ＿ＧＤが１５Ｖである場合に、抵抗Ｒｓｔｏが異常時の１Ωから通常時の１０００Ωまで変化すると仮定すると、以下のようになる。
【0077】
Ｒｇが１Ωである場合、ＭＯＳＦＥＴ３Ｑのゲートソース電圧Ｖｇｓは、１５．０～７．５Ｖまで変動可能であると判る。この範囲であれば、十分に短絡の抑制が可能である。
【0078】
Ｒｇが１０００Ωである場合、ＭＯＳＦＥＴ３Ｑのゲートソース電圧Ｖｇｓは、７．５～０．０Ｖまで変動可能であると判る。この範囲だと、低電流でも意図しないゲートソース電圧Ｖｇｓの抑制が発生してしまう恐れがある。
【0079】
Ｒｇが０．１Ωである場合、ＭＯＳＦＥＴ３Ｑのゲートソース電圧Ｖｇｓは、１５．０～１４．９Ｖまで変動可能であると判る。この範囲だと、短絡時でも、ほとんどゲートソース電圧Ｖｇｓの抑制ができない。
【0080】
以上から、ＭＯＳＦＥＴ３Ｑを用いた方式では、以下の課題がある。まず、ＭＯＳＦＥＴ３Ｑの抵抗Ｒｓｔｏが、ゲート抵抗Ｒｇに対して適切なオーダーの特性を持っている必要がある。一般的には、アクティブ領域ＡＲの面積の縮小を避けるために、遮断機能回路５０の面積を小さく抑えたい。しかし、その場合、ＭＯＳＦＥＴ１Ｑと比較して、ＭＯＳＦＥＴ３Ｑのチャネル幅が数桁小さくなるので、チャネル抵抗が大きくなる。すなわち、ＭＯＳＦＥＴ３Ｑの抵抗Ｒｓｔｏが大きくなる。
【0081】
従って、ＭＯＳＦＥＴ３Ｑのチャネル抵抗の低減を図れる工夫が必要になる。なお、ＳｉＣパワーＭＯＳＦＥＴでは、チャネル抵抗が大きいので、上記の課題は、特に顕著になる。また、ＳｉＣ基板自体も高価であるので、アクティブ領域ＡＲの面積を縮小することで、半導体装置１００のコストパフォーマンスの低下も顕著になる。
【0082】
図１２は、上記の課題を解決するための手段であって、実施の形態４における半導体装置１００の平面図を示している。
【0083】
通常、ゲート配線ＧＷのゲートパッド領域ＧＷａの直下では、ソース電極ＳＥと結線できなくなるので、アクティブ領域ＡＲを配置することができない。言い換えれば、ゲートパッド領域ＧＷａの直下の領域は、元々、アクティブ領域ＡＲとして使用されない領域である。
【0084】
図１２に示されるように、実施の形態４では、ＭＯＳＦＥＴ３Ｑおよびショットキーバリアダイオード５Ｑは、ゲートパッド領域ＧＷａの直下にも設けられている。すなわち、ボディ領域ＰＢ２、ゲート電極ＧＥ３、ドレイン領域ＮＤ３、ソース領域ＮＳ３および拡散領域ＰＲが、ゲートパッド領域ＧＷａの直下にも設けられている。
【0085】
これにより、アクティブ領域ＡＲの面積を減らすことなく、ＭＯＳＦＥＴ３Ｑのチャネル幅を増加させることができる。すなわち、ＭＯＳＦＥＴ３Ｑのチャネル抵抗を低減できるので、上述の抵抗Ｒｓｔｏの高抵抗化に伴う問題を解決できる。言い換えれば、遮断機能回路５０が十分な電流量を取り扱えるようになるので、故障電流の抑制能力が向上する。
【0086】
なお、実施の形態４に開示した技術は、実施の形態１だけでなく、実施の形態２および実施の形態３にも適用できる。
【0087】
（変形例２）
図１３は、実施の形態４の変形例２を示している。変形例２では、ＭＯＳＦＥＴ３Ｑのチャネル幅を更に増加させる工夫が施されている。
図１３は、実施の形態４の変形例２を示している。変形例２では、ＭＯＳＦＥＴ３Ｑのチャネル幅を更に増加させる工夫が施されている。
【0088】
図１３に示されるように、ゲートパッド領域ＧＷａの直下に位置するゲート電極ＧＥ３は、平面視において蛇行形状を成している。言い換えれば、ゲートパッド領域ＧＷａの直下に位置するゲート電極ＧＥ３は、Ｙ方向に延在する箇所とＸ方向に延在する箇所とが、交互に繋がった連続屈曲形状を成している。
【0089】
また、ゲートパッド領域ＧＷａの直下に位置するドレイン領域ＮＤ３およびソース領域ＮＳ３は、ゲート電極ＧＥ３下のボディ領域ＰＢ２を挟むように、ゲート電極ＧＥ３に沿って形成されている。これにより、アクティブ領域ＡＲの面積を減らすことなく、ＭＯＳＦＥＴ３Ｑのチャネル幅を更に増加させることができる。
【0090】
なお、実施の形態４と同様に、変形例２に開示した技術は、実施の形態１だけでなく、実施の形態２および実施の形態３にも適用できる。
【0091】
（実施の形態５）
以下に図１４および図１５を用いて、実施の形態５における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
以下に図１４および図１５を用いて、実施の形態５における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
【0092】
図１４に示されるように、実施の形態５では、ＭＯＳＦＥＴ３Ｑは、複数設けられ、並列接続されたＭＯＳＦＥＴ３Ｑａ、３Ｑｂ、３Ｑｃとして図示されている。配線１０上にはスイッチが設けられ、スイッチの切り替えによって、複数のＭＯＳＦＥＴ３Ｑａ、３Ｑｂ、３Ｑｃの各々のゲート電極ＧＥ３と、配線１０との接続は、適宜切替可能である。スイッチによって配線１０との接続が切断されているＭＯＳＦＥＴ３Ｑは、導通しなくなり、ＭＯＳＦＥＴ３Ｑのチャネル幅として計算されなくなる。
【0093】
なお、スイッチは、他のＭＯＳＦＥＴなど半導体素子を用いて形成されていてもよいし、レーザなどによって配線１０を切断することで実現されてもよい。
【0094】
このように、使用時のゲート抵抗Ｒｇに応じて、適切にスイッチの状態を調整することで、単一設計の半導体チップでも複数のアプリケーションに対応可能となり、汎用性を高めることができる。
【0095】
すなわち、遮断機能回路５０を同一の半導体基板ＳＵＢで実現する場合、後工程のように電子部品の付け替えで仕様を調整することができないので、汎用性が低下するという問題がある。例えば、後工程では、１０種類の製品に対して１種類の半導体チップを作り、電子部品の付け替えによって各製品の仕様に対応すればよい。しかし、遮断機能回路５０を同一の半導体基板ＳＵＢで実現する場合、１０種類の半導体チップを作る必要がある。同一の半導体基板ＳＵＢの場合であっても、様々な仕様の製品に対応できれば、汎用性を更に高めることができる。
【0096】
そのため、実施の形態５では、複数のＭＯＳＦＥＴ３Ｑａ、３Ｑｂ、３Ｑｃにおいて、各ゲート幅を異ならせることで、各チャネル幅を異ならせ、各抵抗Ｒｓｔｏの値を異ならせている。
【0097】
図１５は、ＭＯＳＦＥＴ３Ｑｃの抵抗Ｒｓｔｏの値がＭＯＳＦＥＴ３Ｑｂの抵抗Ｒｓｔｏの値よりも１０倍程度大きく、ＭＯＳＦＥＴ３Ｑｂの抵抗Ｒｓｔｏの値がＭＯＳＦＥＴ３Ｑａの抵抗Ｒｓｔｏの値よりも１０倍程度大きい場合について、合成されたＭＯＳＦＥＴ３Ｑのゲートソース電圧Ｖｇｓと、ゲート抵抗Ｒｇの変化との対応関係を示すグラフである。
【0098】
例えば、Ｖｇｓ＿ＧＤが１５Ｖであり、ゲート抵抗Ｒｇが１Ωである場合に、ＭＯＳＦＥＴ３ＱをＭＯＳＦＥＴ３Ｑａのみで構成すると、抵抗Ｒｓｔｏが異常時の１Ωから通常時の１０００Ωまで変化する。この際、ＭＯＳＦＥＴ３Ｑのゲートソース電圧Ｖｇｓは１５．０～７．５Ｖまで変動可能である。この範囲であれば、十分に短絡の抑制が可能である。また、この構成では、ゲート抵抗Ｒｇが１０Ωである場合にも、ゲートソース電圧Ｖｇｓは１４．９～１．４Ｖまで変動可能であり、遮断機能回路５０は、仕様に耐え得る。
【0099】
図１５の表では、遮断機能回路５０が仕様に耐え得る範囲が、破線で示されている。同様に、ゲート抵抗Ｒｇが１００Ωまたは１０００Ωのような他の値であったとしても、複数のＭＯＳＦＥＴ３Ｑａ、３Ｑｂ、３Ｑｃの組み合わせによって、適切に短絡を抑制することができる。このように、実施の形態５では、半導体装置１００の汎用性を高めることができる。また、ＭＯＳＦＥＴ３Ｑの数は、３つ（ＭＯＳＦＥＴ３Ｑａ、３Ｑｂ、３Ｑｃ）に限られず、４つ以上であってもよく、多い程に様々なゲート抵抗Ｒｇに対応できる。
【0100】
なお、実施の形態５に開示した技術は、実施の形態１だけでなく、実施の形態２～４にも適用できる。
【0101】
（実施の形態６）
以下に図１６～図１８を用いて、実施の形態６における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
以下に図１６～図１８を用いて、実施の形態６における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
【0102】
図１６は、過電流の遮断用の素子であるＭＯＳＦＥＴ３Ｑの変形例を示す斜視図である。図１７は、図１６に示されるＡ－Ａ線に沿った断面図である。図１８は、図１６に示されるＢ－Ｂ線に沿った断面図である。なお、図１６では、トレンチＴＲ２の構成を判り易くするために、ゲート絶縁膜ＧＩ３およびゲート電極ＧＥ３の図示を省略している。
【0103】
実施の形態６では、図１６～図１８に示されるように、半導体基板ＳＵＢの表面側において、半導体基板ＳＵＢに複数のトレンチＴＲ２が形成されている。ＭＯＳＦＥＴ３Ｑは、複数のトレンチＴＲ２を有し、複数のトレンチＴＲ２は、ドレイン領域ＮＤ３とソース領域ＮＳ３との間に位置し、複数のトレンチＴＲ２の各々の底部は、ボディ領域ＰＢ２内に位置している。
【0104】
ゲート絶縁膜ＧＩ３は、複数のトレンチＴＲ２の内部において、半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥ３は、複数のトレンチＴＲ２の内部を埋め込むように、ゲート絶縁膜ＧＩ３上に形成されている。
【0105】
すなわち、各トレンチＴＲ２の間に位置するボディ領域ＰＢ２が、ＭＯＳＦＥＴ３Ｑのチャネル領域を構成している。このため、実施の形態６では、実施の形態１と同じ平面積で比較した場合、ＭＯＳＦＥＴ３Ｑのチャネル幅が大幅に増加する。そうすると、実施の形態４で説明したような理由で、ＭＯＳＦＥＴ３Ｑのチャネル抵抗を低減できるので、抵抗Ｒｓｔｏの高抵抗化に伴う問題を解決できる。従って、遮断機能回路５０が更に多くの電流量を取り扱えるようになるので、故障電流の抑制能力が更に向上する。
【0106】
なお、実施の形態６に開示した技術は、実施の形態１だけでなく、実施の形態２～５にも適用できる。
【0107】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0108】
１Ｑ～３Ｑ、３ａ、３ｂ、３ｃ ＭＯＳＦＥＴ
４Ｑ 抵抗素子
５Ｑ ショットキーバリアダイオード
６Ｑ ＪＦＥＴ
ＡＲ アクティブ領域
ＧＥ１～ＧＥ４ ゲート電極
ＧＩ１～ＧＩ４ ゲート絶縁膜
ＧＷ ゲート配線
ＧＷａ ゲートパッド領域
ＮＤ１、ＮＤ３ ドレイン領域
ＮＲ１～ＮＲ３ 拡散領域
ＮＳ１～ＮＳ３ ソース領域
ＮＶ ドリフト領域
ＮＶａ ＪＦＥＴ領域
ＰＡ アノード領域
ＰＢ１、ＰＢ２ ボディ領域
ＳＥ ソース電極
ＳＵＢ 半導体基板
ＴＭ ターミネーション領域
ＴＲ トレンチ
１０ 配線
５０ 遮断機能回路
１００ 半導体装置
４Ｑ 抵抗素子
５Ｑ ショットキーバリアダイオード
６Ｑ ＪＦＥＴ
ＡＲ アクティブ領域
ＧＥ１～ＧＥ４ ゲート電極
ＧＩ１～ＧＩ４ ゲート絶縁膜
ＧＷ ゲート配線
ＧＷａ ゲートパッド領域
ＮＤ１、ＮＤ３ ドレイン領域
ＮＲ１～ＮＲ３ 拡散領域
ＮＳ１～ＮＳ３ ソース領域
ＮＶ ドリフト領域
ＮＶａ ＪＦＥＴ領域
ＰＡ アノード領域
ＰＢ１、ＰＢ２ ボディ領域
ＳＥ ソース電極
ＳＵＢ 半導体基板
ＴＭ ターミネーション領域
ＴＲ トレンチ
１０ 配線
５０ 遮断機能回路
１００ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】