(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023124082
(43)【公開日】2023-09-06
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 11/417 20060101AFI20230830BHJP
H10B 10/00 20230101ALI20230830BHJP
【ＦＩ】
G11C11/417
H01L27/11
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022027660
(22)【出願日】2022-02-25
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】北形 大樹
(72)【発明者】
【氏名】田中 信二
【テーマコード（参考）】
5B015
5F083
【Ｆターム（参考）】
5B015JJ45
5B015KB91
5F083BS27
5F083GA11
5F083LA01
5F083LA03
5F083LA10
5F083LA12
5F083LA16
5F083LA21
5F083ZA01
5F083ZA12
5F083ZA21
(57)【要約】
【課題】メモリセルの電流や容量等の特性値のばらつきが低減可能な技術を提供することである。
【解決手段】半導体装置は、第一のデータ線と、第二のデータ線と、第一のデータ線および第二のデータ線に接続されるメモリセルと、を備える。メモリセルは、複数のスイッチと、第一のデータ保持回路と、第二のデータ保持回路と、第三のデータ保持回路と、第四のデータ保持回路と、入力線と、を備える。第三のデータ保持回路の保持する値に基づいて複数のスイッチのうち第一のデータ線に接続されるスイッチが制御される共に、第四のデータ保持回路の保持する値に基づいて複数のスイッチのうち第二のデータ線に接続されるスイッチが制御されることにより、メモリセルの特性値が変更可能である。
【選択図】図４
【解決手段】半導体装置は、第一のデータ線と、第二のデータ線と、第一のデータ線および第二のデータ線に接続されるメモリセルと、を備える。メモリセルは、複数のスイッチと、第一のデータ保持回路と、第二のデータ保持回路と、第三のデータ保持回路と、第四のデータ保持回路と、入力線と、を備える。第三のデータ保持回路の保持する値に基づいて複数のスイッチのうち第一のデータ線に接続されるスイッチが制御される共に、第四のデータ保持回路の保持する値に基づいて複数のスイッチのうち第二のデータ線に接続されるスイッチが制御されることにより、メモリセルの特性値が変更可能である。
【選択図】図４
【特許請求の範囲】
【請求項1】
第一のデータ線と、
第二のデータ線と、
前記第一のデータ線および前記第二のデータ線に接続されるメモリセルと、
前記第一のデータ線および前記第二のデータ線に接続される判定回路と、
を備え、
前記メモリセルは、
前記第一のデータ線および前記第二のデータ線に接続される複数のスイッチと、
第一のデータ保持回路と、
第二のデータ保持回路と、
第三のデータ保持回路と、
第四のデータ保持回路と、
入力線と、
を備え、
前記第一のデータ保持回路の保持する値と前記入力線に供給される入力データに基づいて前記複数のスイッチのうち前記第一のデータ線に接続されるスイッチが制御されると共に、前記第二のデータ保持回路の保持する値と前記入力線に供給される入力データに基づいて前記複数のスイッチのうち前記第二のデータ線に接続されるスイッチが制御されることにより、積演算が行われ、
前記第三のデータ保持回路の保持する値に基づいて前記複数のスイッチのうち前記第一のデータ線に接続されるスイッチが制御されると共に、前記第四のデータ保持回路の保持する値に基づいて前記複数のスイッチのうち前記第二のデータ線に接続されるスイッチが制御されることにより、前記メモリセルの特性値が変更可能な、半導体装置。
第二のデータ線と、
前記第一のデータ線および前記第二のデータ線に接続されるメモリセルと、
前記第一のデータ線および前記第二のデータ線に接続される判定回路と、
を備え、
前記メモリセルは、
前記第一のデータ線および前記第二のデータ線に接続される複数のスイッチと、
第一のデータ保持回路と、
第二のデータ保持回路と、
第三のデータ保持回路と、
第四のデータ保持回路と、
入力線と、
を備え、
前記第一のデータ保持回路の保持する値と前記入力線に供給される入力データに基づいて前記複数のスイッチのうち前記第一のデータ線に接続されるスイッチが制御されると共に、前記第二のデータ保持回路の保持する値と前記入力線に供給される入力データに基づいて前記複数のスイッチのうち前記第二のデータ線に接続されるスイッチが制御されることにより、積演算が行われ、
前記第三のデータ保持回路の保持する値に基づいて前記複数のスイッチのうち前記第一のデータ線に接続されるスイッチが制御されると共に、前記第四のデータ保持回路の保持する値に基づいて前記複数のスイッチのうち前記第二のデータ線に接続されるスイッチが制御されることにより、前記メモリセルの特性値が変更可能な、半導体装置。
【請求項2】
請求項１の半導体装置において、
前記第一のデータ線および前記第二のデータ線に前記メモリセルが複数接続され、
複数の前記メモリセルのそれぞれの前記入力線に並行して入力データが供給され、
複数の前記メモリセルにおいて、前記入力データと前記第一のデータ保持回路および前記第二のデータ保持回路に格納されたデータによる積演算の結果が前記第一のデータ線および前記第二のデータ線に出力され、
複数の前記メモリセルから出力されたデータの和演算が行われる、半導体装置。
前記第一のデータ線および前記第二のデータ線に前記メモリセルが複数接続され、
複数の前記メモリセルのそれぞれの前記入力線に並行して入力データが供給され、
複数の前記メモリセルにおいて、前記入力データと前記第一のデータ保持回路および前記第二のデータ保持回路に格納されたデータによる積演算の結果が前記第一のデータ線および前記第二のデータ線に出力され、
複数の前記メモリセルから出力されたデータの和演算が行われる、半導体装置。
【請求項3】
請求項２の半導体装置において、
さらに、前記第一のデータ線および前記第二のデータ線に接続され、前記特性値の基準値を供給可能なリファレンスセルを備え、
前記第三のデータ保持回路および前記第四のデータ保持回路により選択される経路のうち前記基準値に近い特性値を出力する経路が選択される、半導体装置。
さらに、前記第一のデータ線および前記第二のデータ線に接続され、前記特性値の基準値を供給可能なリファレンスセルを備え、
前記第三のデータ保持回路および前記第四のデータ保持回路により選択される経路のうち前記基準値に近い特性値を出力する経路が選択される、半導体装置。
【請求項4】
請求項３の半導体装置において、
複数の前記メモリセルに共通に接続される複数の電流源を備え、電流値に基づいて、前記経路の選択の際に前記複数の電流源の何れかを選択可能な、半導体装置。
複数の前記メモリセルに共通に接続される複数の電流源を備え、電流値に基づいて、前記経路の選択の際に前記複数の電流源の何れかを選択可能な、半導体装置。
【請求項5】
請求項２の半導体装置において、
前記第一のデータ保持回路、前記第二のデータ保持回路、前記第三のデータ保持回路および前記第四のデータ保持回路はＳＲＡＭで構成され、前記ＳＲＡＭは第一の動作状態および前記第一の動作状態よりもの電力が削減される第二の動作状態で動作可能であり、前記第二の動作状態で積和演算が行われる、半導体装置。
前記第一のデータ保持回路、前記第二のデータ保持回路、前記第三のデータ保持回路および前記第四のデータ保持回路はＳＲＡＭで構成され、前記ＳＲＡＭは第一の動作状態および前記第一の動作状態よりもの電力が削減される第二の動作状態で動作可能であり、前記第二の動作状態で積和演算が行われる、半導体装置。
【請求項6】
請求項１の半導体装置において、
前記第一のデータ保持回路および前記第二のデータ保持回路は第一レイアウトで形成されるＳＲＡＭで構成され、前記第三のデータ保持回路および前記第四のデータ保持回路は第二レイアウトで形成されるＳＲＡＭ構成される、半導体装置。
前記第一のデータ保持回路および前記第二のデータ保持回路は第一レイアウトで形成されるＳＲＡＭで構成され、前記第三のデータ保持回路および前記第四のデータ保持回路は第二レイアウトで形成されるＳＲＡＭ構成される、半導体装置。
【請求項7】
第一のデータ線と、
第二のデータ線と、
共通電源線と、
３値のデータが格納され、格納されたデータと入力される入力データと前記第一のデータ線および前記第二のデータ線におけるデータとの間で積和演算が行われるメモリセルと、
を備え、
前記メモリセルは、
前記第一のデータ線と前記共通電源線との間のパスを導通または遮断させるための第一のデータ保持回路および第一のスイッチと、
前記第二のデータ線と前記共通電源線との間のパスを導通または遮断させるための第二のデータ保持回路および第二のスイッチと、
前記第一のデータ線と前記共通電源線との間のパスを切り替えるための第三のデータ保持回路および第三のスイッチと、
前記第二のデータ線と前記共通電源線との間のパスを切り替えるための第四のデータ保持回路および第四のスイッチと、
を備える、半導体装置。
第二のデータ線と、
共通電源線と、
３値のデータが格納され、格納されたデータと入力される入力データと前記第一のデータ線および前記第二のデータ線におけるデータとの間で積和演算が行われるメモリセルと、
を備え、
前記メモリセルは、
前記第一のデータ線と前記共通電源線との間のパスを導通または遮断させるための第一のデータ保持回路および第一のスイッチと、
前記第二のデータ線と前記共通電源線との間のパスを導通または遮断させるための第二のデータ保持回路および第二のスイッチと、
前記第一のデータ線と前記共通電源線との間のパスを切り替えるための第三のデータ保持回路および第三のスイッチと、
前記第二のデータ線と前記共通電源線との間のパスを切り替えるための第四のデータ保持回路および第四のスイッチと、
を備える、半導体装置。
【請求項8】
請求項７の半導体装置において、
前記第一のスイッチは前記第一のデータ保持回路に保持されるデータに基づいて制御され、
前記第二のスイッチは前記第二のデータ保持回路に保持されるデータに基づいて制御され、
前記第三のスイッチは前記第三のデータ保持回路に保持されるデータに基づいて制御され、
前記第四のスイッチは前記第四のデータ保持回路に保持されるデータに基づいて制御される、半導体装置。
前記第一のスイッチは前記第一のデータ保持回路に保持されるデータに基づいて制御され、
前記第二のスイッチは前記第二のデータ保持回路に保持されるデータに基づいて制御され、
前記第三のスイッチは前記第三のデータ保持回路に保持されるデータに基づいて制御され、
前記第四のスイッチは前記第四のデータ保持回路に保持されるデータに基づいて制御される、半導体装置。
【請求項9】
請求項８の半導体装置において、さらに、
前記第一のデータ線および前記第二のデータ線に接続され、前記第一のデータ線および前記第二のデータ線にリファレンスを供給するリファレンスセルと、
前記第一のデータ線および前記第二のデータ線に接続される判定回路と、
を備え、
前記判定回路の判定結果に基づいて前記第三のデータ保持回路および前記第四のデータ保持回路に格納されるデータが決定される、半導体装置。
前記第一のデータ線および前記第二のデータ線に接続され、前記第一のデータ線および前記第二のデータ線にリファレンスを供給するリファレンスセルと、
前記第一のデータ線および前記第二のデータ線に接続される判定回路と、
を備え、
前記判定回路の判定結果に基づいて前記第三のデータ保持回路および前記第四のデータ保持回路に格納されるデータが決定される、半導体装置。
【請求項10】
請求項９の半導体装置において、
さらに、前記第一のデータ線および前記第二のデータ線に接続され、前記第一のデータ線および前記第二のデータ線に前記リファレンスよりも小さいリファレンスを供給する第二のリファレンスセルを備える、半導体装置。
さらに、前記第一のデータ線および前記第二のデータ線に接続され、前記第一のデータ線および前記第二のデータ線に前記リファレンスよりも小さいリファレンスを供給する第二のリファレンスセルを備える、半導体装置。
【請求項11】
第一のデータ線と、
第二のデータ線と、
共通電源線と、
第一の入力と、第二の入力と、第三の入力を備え、前記第一から第三の入力に制御される複数のスイッチを介して、前記第一のデータ線、或いは、第二のデータ線を共通電源線と接続する複数のメモリセルと、
前記第一のデータ線および前記第二のデータ線に接続される判定回路と、
を備え、
前記メモリセルは、
前記第一のデータ線と前記共通電源線との間に接続され、前記第一の入力に制御される第一のスイッチと、
前記第二のデータ線と前記共通電源線との間に接続され、前記第二の入力に制御される第二のスイッチと、
前記第一のデータ線と前記共通電源線との間に接続され、前記第三の入力に制御される第三のスイッチと、
前記第二のデータ線と前記共通電源線との間に接続され、前記第三の入力に制御される第四のスイッチと、
前記第一のデータ線と前記共通電源線との間に接続される第五のスイッチと、該第五のスイッチを制御する第一のデータ保持回路と、
前記第二のデータ線と前記共通電源線との間に接続される第六のスイッチと、該第六のスイッチを制御する第二のデータ保持回路とを備える、半導体装置。
第二のデータ線と、
共通電源線と、
第一の入力と、第二の入力と、第三の入力を備え、前記第一から第三の入力に制御される複数のスイッチを介して、前記第一のデータ線、或いは、第二のデータ線を共通電源線と接続する複数のメモリセルと、
前記第一のデータ線および前記第二のデータ線に接続される判定回路と、
を備え、
前記メモリセルは、
前記第一のデータ線と前記共通電源線との間に接続され、前記第一の入力に制御される第一のスイッチと、
前記第二のデータ線と前記共通電源線との間に接続され、前記第二の入力に制御される第二のスイッチと、
前記第一のデータ線と前記共通電源線との間に接続され、前記第三の入力に制御される第三のスイッチと、
前記第二のデータ線と前記共通電源線との間に接続され、前記第三の入力に制御される第四のスイッチと、
前記第一のデータ線と前記共通電源線との間に接続される第五のスイッチと、該第五のスイッチを制御する第一のデータ保持回路と、
前記第二のデータ線と前記共通電源線との間に接続される第六のスイッチと、該第六のスイッチを制御する第二のデータ保持回路とを備える、半導体装置。
【請求項12】
請求項１１の半導体装置において、
さらに、前記第一のデータ線および前記第二のデータ線に接続され、前記第一のデータ線および前記第二のデータ線に前記メモリセルと同等の電流、或いは、電圧を供する構成のリファレンスセルを備え、
前記判定回路の判定結果に基づいて前記第一のデータ保持回路および前記第二のデータ保持回路に格納されるデータが決定される、半導体装置。
さらに、前記第一のデータ線および前記第二のデータ線に接続され、前記第一のデータ線および前記第二のデータ線に前記メモリセルと同等の電流、或いは、電圧を供する構成のリファレンスセルを備え、
前記判定回路の判定結果に基づいて前記第一のデータ保持回路および前記第二のデータ保持回路に格納されるデータが決定される、半導体装置。
【請求項13】
請求項１２の半導体装置において、
さらに、前記第一のデータ線および前記第二のデータ線に接続され、前記第一のデータ線および前記第二のデータ線に前記メモリセルよりも小さい電流、或いは、電圧を供する構成の第二のリファレンスセルを備える、半導体装置。
さらに、前記第一のデータ線および前記第二のデータ線に接続され、前記第一のデータ線および前記第二のデータ線に前記メモリセルよりも小さい電流、或いは、電圧を供する構成の第二のリファレンスセルを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は半導体装置に関し、例えば積和演算を大量に実行することが要求される半導体装置に適用可能である。
【背景技術】
【0002】
ディープラーニングによる機械学習の発展に伴って、様々なところで人工知能（Artificial Intelligence：ＡＩ）が応用されつつある。この手法では、大量の積和演算が要求されるため、積和演算の処理をアクセラレーションするＡＩアクセラレータが用いられる。
【0003】
ＡＩアクセラレータには、プロセッシング・イン・メモリ（Processing in Memory：ＰＩＭ）が用いられることがある。例えば、特開２０２０－１２９５８２号公報（特許文献１）には、データ線に接続され、３値のデータを格納し、格納されたデータと入力された入力データとデータ線におけるデータとの間で積和演算を行うメモリセルを備える半導体装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２０－１２９５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１の構成では、データ線に接続されるメモリセルの数が増加すると、メモリセルの電流や容量等の特性値のばらつきにより安定した和演算が実施できないことがある。
【0006】
本開示のその他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
本開示のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、半導体装置は、第一のデータ線と、第二のデータ線と、第一のデータ線および第二のデータ線に接続されるメモリセルと、を備える。メモリセルは、複数のスイッチと、第一のデータ保持回路と、第二のデータ保持回路と、第三のデータ保持回路と、第四のデータ保持回路と、入力線と、を備える。第三のデータ保持回路の保持する値に基づいて複数のスイッチのうち第一のデータ線に接続されるスイッチが制御される共に、第四のデータ保持回路の保持する値に基づいて複数のスイッチのうち第二のデータ線に接続されるスイッチが制御されることにより、メモリセルの特性値が変更可能である。
【発明の効果】
【0008】
上記半導体装置によれば、メモリセルの特性値のばらつきの低減が可能である。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、実施形態および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【0011】
＜推論装置の構成＞
図１は実施形態における推論装置の構成例を示すブロック図である。
図１は実施形態における推論装置の構成例を示すブロック図である。
【0012】
実施形態における推論装置は、ＡＩアクセラレータ１３０、中央処理装置（ＣＰＵ）２００、撮像装置（IMAGING DEVICE）３００および表示装置（DISPLAY DEVICE）４００を備える。撮像装置３００はカメラやスキャナ等であり、イメージデータを取得して中央処理装置２００に提供する。中央処理装置２００は提供されたイメージデータを処理してＡＩアクセラレータ１３０に提供する。ＡＩアクセラレータ１３０は提供されたイメージデータに基づいて推論を行い、推論結果を中央処理装置２００に提供する。中央処理装置２００は提供された推論結果を処理して表示装置４００に提供する。表示装置４００は提供された推論結果を表示する。
【0013】
ＡＩアクセラレータ１３０は、積和演算装置１００を多数集めて構成された集積ブロック１１０およびその制御回路（ＣＮＴＲ）１２０を備える。積和演算装置１００はＰＩＭアーキテクチャにより構成されている。ＡＩアクセラレータ１３０は、例えば、積和演算装置１００を内蔵したマイクロコントローラ等の一つの半導体基板上に形成される半導体装置である。
【0014】
＜積和演算装置の構成＞
図２は図１に示す積和演算装置の構成例を示すブロック図である。実施形態における積和演算装置１００は、積和演算処理に加えて、積和演算処理を行う積和演算機能付きメモリセル（以下、「積演算メモリセル」という。）の特性値のばらつきを低減する調整機能を備える。
図２は図１に示す積和演算装置の構成例を示すブロック図である。実施形態における積和演算装置１００は、積和演算処理に加えて、積和演算処理を行う積和演算機能付きメモリセル（以下、「積演算メモリセル」という。）の特性値のばらつきを低減する調整機能を備える。
【0015】
積和演算装置１００は、メモリセルアレイ１０１、電流源（ＣＳ）１０２、定電流源（ＣＣＳ）としての共通電源線スイッチ（ＣＶＳＷ）１０３およびセンスアンプ１０４を備える。積和演算装置１００は、さらに、推論用制御回路（Ｉ＿ＣＮＴＲ）１０５、調整用制御回路（Ｔ＿ＣＮＴＲ）１０６、入力バッファ（ＩＢ）１０７およびメモリコントローラ（Ｍ＿ＣＮＴＲ）１０８を備える。
【0016】
メモリセルアレイ１０１は複数の積演算メモリセル（ＭＥ）１０により構成される。積演算メモリセル１０はデータ線（ＰＢＬ）１３ａおよびデータ線（ＮＢＬ）１３ｂに接続されている。入力バッファ１０７から供給される入力データによってデータ線１３ａ，１３ｂに接続された積演算メモリセル１０の数の和を比較回路としてのセンスアンプ１０４で判定することで、積和演算を行う。
【0017】
積演算メモリセル１０は、積演算メモリセル１０に格納されている３値の論理値と入力データの論理値との間で、積演算を実行し、積演算の結果に従って、データ線１３ａ，１３ｂから電流を引き抜くように、動作する。実施形態の積演算メモリセル１０は電流センスを用いた例である。
【0018】
データ線１３ａおよびデータ線１３ｂのそれぞれにおいて、複数の積演算メモリセル１０の積演算結果に従った電流が重畳されて、データ線１３ａおよびデータ線１３ｂのそれぞれにおいて電流・電圧が定まる。すなわち、複数の積演算メモリセル１０において得られた積が、データ線１３ａおよびデータ線１３ｂによって、和を求めるように和演算が実行される。和演算の結果である積和演算の結果は、データ線１３ａおよびデータ線１３ｂを介して出力される。
【0019】
推論用制御回路１０５は後述する推論用リファレンスセル等を制御してＡＤ変換を行う。調整用制御回路１０６は、積演算メモリセル１０の後述する電流パスを最適化し、ばらつきを低減するために使用される。詳細については後述する。
【0020】
【0021】
メモリセルアレイ１０１におけるメモリセル列は、複数の積演算メモリセル１０、複数の推論用リファレンスセル（ＩＲＥＦ）２０、調整用リファレンスセル（ＴＲＥＦ）３０および微調整セル（ＦＴ）４０を備えている。各セルはデータ線１３ａおよびデータ線１３ｂに接続されている。データ線１３ａおよびデータ線１３ｂには、電流源（ＣＳ）１０２、共通電源スイッチ（ＣＶＳＷ）１０３およびセンスアンプ（ＳＡ）１０４も接続されている。以下、各セルについて説明する。
【0022】
【0023】
積演算メモリセル１０は、積和演算を行うために、２個の重み用のメモリセル（ＭＣ）１１ａ，１１ｂおよび８個のスイッチ１２ａ～１２ｄ，１２ｉ～１２ｌを備えている。積演算メモリセル１０は、さらに、電流パスを切り替えるために、４個のパス切替用のメモリセル（ＭＣ）１１ｃ～１１ｆおよび８個のスイッチ１２ｅ～１２ｈ，１２ｍ～１２ｐを備えている。
【0024】
スイッチ１２ｅ，１２ｆは、データ線１３ａおよびメモリセル１１ｃに接続され、メモリセル１１ｃに、例えば論理値“１”が格納されているとき、スイッチ１２ｅはオン状態、スイッチ１２ｆはオフ状態となる。スイッチ１２ｃ，１２ｄは、それぞれノードｎ１とスイッチ１２ｅ，１２ｆとの間に接続されている。スイッチ１２ｃ，１２ｄは入力線（ＩＬ）１５に接続され、入力線１５に与えられる入力データ（ＩＤ）が例えば論理値“１”を示すハイレベルのとき、オン状態となる。
【0025】
スイッチ１２ａ，１２ｂは、ノードｎ１およびメモリセル１１ａに接続され、メモリセル１１ａに、例えば論理値“１”が格納されているとき、スイッチ１２ａ，１２ｂはオン状態となる。スイッチ１２ｇ，１２ｈは、スイッチ１２ａ，１２ｂと共通電源線１４との間に接続されると共に、メモリセル１１ｅに接続されている。メモリセル１１ｅに、例えば論理値“１”が格納されているとき、スイッチ１２ｇはオン状態、スイッチ１２ｈはオフ状態となる。
【0026】
スイッチ１２ｍ，１２ｎは、データ線１３ｂおよびメモリセル１１ｄに接続され、メモリセル１１ｄに、例えば論理値“１”が格納されているとき、スイッチ１２ｍはオン状態、スイッチ１２ｎはオフ状態となる。スイッチ１２ｋ，１２ｌは、それぞれノードｎ２とスイッチ１２ｍ，１２ｎとの間に接続されている。このスイッチ１２ｋ，１２ｌは入力線１５に接続され、入力線１５に与えられる入力データが例えば論理値“１”のとき、オン状態となる。
【0027】
スイッチ１２ｉ，１２ｊは、ノードｎ２およびメモリセル１１ｂに接続され、メモリセル１１ｂに、例えば論理値“１”が格納されているとき、スイッチ１２ｉ，１２ｊはオン状態となる。スイッチ１２ｏ，１２ｐは、スイッチ１２ｉ，１２ｊと共通電源線（ＣＶＳＳ）１４との間に接続されると共に、メモリセル１１ｆに接続されている。メモリセル１１ｆに、例えば論理値“１”が格納されているとき、スイッチ１２ｏはオン状態、スイッチ１２ｐはオフ状態となる。
【0028】
（積和演算）
メモリセル１１ａは、同相の値（Ｔ）をスイッチ１２ａ，１２ｂに与え、メモリセル１１ｂは同相の値（Ｔ）をスイッチ１２ｉ，１２ｊに与える。これにより、入力線１５に供給される入力データ（ＩＤ）が論理値“１”を示すハイレベルとなるとき、積演算メモリセル１０の積演算は、メモリセル１１ａ，１１ｂに保持されるデータにより制御される。
メモリセル１１ａは、同相の値（Ｔ）をスイッチ１２ａ，１２ｂに与え、メモリセル１１ｂは同相の値（Ｔ）をスイッチ１２ｉ，１２ｊに与える。これにより、入力線１５に供給される入力データ（ＩＤ）が論理値“１”を示すハイレベルとなるとき、積演算メモリセル１０の積演算は、メモリセル１１ａ，１１ｂに保持されるデータにより制御される。
【0029】
積和演算は、下記（ａ）～（ｃ）の３値で演算される。そのため、メモリセル１１ａ，１１ｂの双方の値を論理値“１”とすることは禁止される。
（ａ）データ線１３ａ側を共通電源線１４に接続（論理値“＋１”）
（ｂ）データ線１３ｂ側を共通電源線１４に接続（論理値“－１”）
（ｃ）データ線１３ａ側と共通電源線１４との接続、およびデータ線１３ｂ側と共通電源線１４との接続、の双方を遮断（論理値“０”）
（ａ）データ線１３ａ側を共通電源線１４に接続（論理値“＋１”）
（ｂ）データ線１３ｂ側を共通電源線１４に接続（論理値“－１”）
（ｃ）データ線１３ａ側と共通電源線１４との接続、およびデータ線１３ｂ側と共通電源線１４との接続、の双方を遮断（論理値“０”）
【0030】
和演算は、データ線１３ａおよびデータ線１３ｂにおいて，積演算メモリセル１０のスイッチを介した電流により行われる。
【0031】
メモリセル１１ａ，１１ｂの両方が論理値“０”を格納しているとき、積演算メモリセル１０は、論理値“０”を格納しているものとする。また、メモリセル１１ａが論理値“１”を格納し、メモリセル１１ｂが論理値“０”を格納しているとき、積演算メモリセル１０は、論理値“＋１”を格納しているものとする。さらに、メモリセル１１ａが論理値“０”を格納し、メモリセル１１ｂが論理値“１”を格納しているとき、積演算メモリセル１０は、論理値“－１”を格納しているものとする。ここで、メモリセル１１ｃ，１１ｄ，１１ｅ，１１ｆに論理値“１”が格納されているとして、以下説明する。
【0032】
これにより、積演算メモリセル１０に論理値“０”が格納されているとき、スイッチ１２ａ，１２ｂ，１２ｉ，１２ｊはオフ状態となる。このため、入力データ（ＩＤ）が例えば論理値“１”であっても、データ線１３ａおよびデータ線１３ｂから共通電源線１４に電流は流れない。
【0033】
これに対して、積演算メモリセル１０に論理値“＋１”が格納されているとき、スイッチ１２ａ，１２ｂはオン状態となり、スイッチ１２ｉ，１２ｊはオフ状態となる。このとき、入力データ（ＩＤ）が論理値“１”であれば、オン状態のスイッチ１２ｅ，１２ｃ，１２ａ，１２ｇを介して、データ線１３ａから共通電源線１４に電流が流れ、データ線１３ａの電圧は低下する。このとき、データ線１３ｂの電圧は低下しない。一方、このとき、入力データ（ＩＤ）が論理値“０”であれば、オン状態のスイッチ１２ｃ，１２ｄ，１２ｋ，１２ｌがオフ状態となる。このため、データ線１３ａおよびデータ線１３ｂから共通電源線１４に電流は流れず、データ線１３ａおよびデータ線１３ｂの電圧は低下しない。
【0034】
さらに、積演算メモリセル１０に論理値“－１”が格納されているときには、スイッチ１２ｉ，１２ｊはオン状態となり、スイッチ１２ａ，１２ｂはオフ状態となる。このとき、入力データ（ＩＤ）が論理値“１”であれば、オン状態のスイッチ１２ｍ，１２ｋ，１２ｉ，１２ｏを介して、データ線１３ｂから共通電源線１４に電流が流れ、データ線１３ｂの電圧は低下し、データ線１３ａの電圧は低下しない。一方、このとき、入力データが論理値“０”であれば、オン状態のスイッチ１２ｃ，１２ｄ，１２ｋ，１２ｌがオフ状態となる。このため、データ線１３ａおよびデータ線１３ｂから共通電源線１４に電流は流れず、データ線１３ａおよびデータ線１３ｂの電圧は低下しない。
【0035】
すなわち、メモリセル１１ａが、積演算メモリセル１０に論理値“＋１”を格納するのに用いられ、メモリセル１１ｂが、積演算メモリセル１０に論理値“－１”を格納するのに用いられていると見なすことができる。
【0036】
これにより、積演算メモリセル１０に格納されている３値と入力データ（ＩＤ）の値との間で積演算が実行される。すなわち、入力データ（ＩＤ）の論理値と、積演算メモリセル１０の論理値に従って、０×０、０×（＋１）、０×（－１）、１×０、１×（＋１）、１×（－１）の６つの状態が形成される。この場合、入力データ（ＩＤ）の論理値と積演算メモリセル１０に格納されている論理値との間で積演算が実行される。積演算の結果が論理値“１”のとき、データ線１３ａと共通電源線１４との間を電流が流れ、データ線１３ａの電圧が低下する。これに対して、積演算の結果が論理値“－１”のとき、データ線１３ｂと共通電源線１４との間を電流が流れ、データ線１３ｂの電圧が低下する。
【0037】
（電流パス切替）
スイッチ１２ａ～１２ｈの幾つかが直列に接続（縦続接続）されることにより、データ線１３ａが共通電源線１４に接続される電流パスが形成される。複数の電流パスが形成可能である。スイッチ１２ａ～１２ｈのオン状態／オフ状態により、複数の電流パスの一つが選択され、電流パスが切り替えられる。スイッチ１２ｉ～１２ｐの幾つかが直列に接続（縦続接続）されることにより、データ線１３ｂが共通電源線１４に接続される電流パスが形成される。複数の電流パスが形成可能である。スイッチ１２ｉ～１２ｐのオン状態／オフ状態により、複数の電流パスの一つが選択され、電流パスが切り替えられる。
スイッチ１２ａ～１２ｈの幾つかが直列に接続（縦続接続）されることにより、データ線１３ａが共通電源線１４に接続される電流パスが形成される。複数の電流パスが形成可能である。スイッチ１２ａ～１２ｈのオン状態／オフ状態により、複数の電流パスの一つが選択され、電流パスが切り替えられる。スイッチ１２ｉ～１２ｐの幾つかが直列に接続（縦続接続）されることにより、データ線１３ｂが共通電源線１４に接続される電流パスが形成される。複数の電流パスが形成可能である。スイッチ１２ｉ～１２ｐのオン状態／オフ状態により、複数の電流パスの一つが選択され、電流パスが切り替えられる。
【0038】
メモリセル１１ｃは相補の値（Ｔ／Ｂ）をスイッチ１２ｅ，１２ｆに与えているため、スイッチ１２ｅ，１２ｆの一方がオン状態にされ、他方がオフ状態にされる。メモリセル１１ｄは相補の値（Ｔ／Ｂ）をスイッチ１２ｍ，１２ｎに与えているため、スイッチ１２ｍ，１２ｎの一方がオン状態にされ、他方がオフ状態にされる。メモリセル１１ｅは相補の値（Ｔ／Ｂ）をスイッチ１２ｇ，１２ｈに与えているため、スイッチ１２ｇ，１２ｈの一方がオン状態にされ、他方がオフ状態にされる。メモリセル１１ｆは相補の値（Ｔ／Ｂ）をスイッチ１２ｏ，１２ｐに与えているため、スイッチ１２ｏ，１２ｐの一方がオン状態にされ、他方がオフ状態にされる。これにより、データ線１３ａおよびデータ線１３ｂに関して、それぞれ４種の電流パスのどれか一つが選択される。
【0039】
【0040】
積演算メモリセル１０におけるデータ保持回路としてのメモリセル１１ａ～１１ｆはスタティック・ランダム・アクセス・メモリ（Static Random Access Memory：ＳＲＡＭ）のメモリセルで構成される。ＳＲＡＭのメモリセルは、例えば６トランジスタにより構成される。メモリセル１１ａ～１１ｆの各保持データは、通常のＳＲＡＭ動作用の３対のデータ線対（ＢＴ［２：０］、ＢＢ［２：０］）１６ａ～１６ｆと２本のワード線（ＷＬ［１：０］）１７ａ，１７ｂによって制御される。これにより、６個のＳＲＡＭのメモリセルの一つを外部から指定して値を書き込みおよび読出しができる。積演算メモリセル１０におけるスイッチ１２ａ～１２pは、ＮＭＯＳトランジスタによって構成されている。
【0041】
メモリセル１１ａ～１１ｆの構成を、メモリセル１１ｃを例にして説明する。メモリセル１１ｃは、複数のＰチャンネル型電界効果トランジスタ（ＰＭＯＳトランジスタと称する）と複数のＮチャンネル型電界効果トランジスタ（ＮＭＯＳトランジスタと称する）によって構成されている。なお、本開示の図面においては、ＰＭＯＳトランジスタはゲート電極に○印を付して、ＮＭＯＳトランジスタと区別する。また、チャンネル型を区別しない場合、電界効果トランジスタは、以下、ＭＯＳトランジスタと称する。
【0042】
メモリセル１１ｃは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１によって構成された第１インバータ回路ＩＶ１と、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２によって構成された第２インバータ回路ＩＶ２と、を備えている。第１インバータ回路ＩＶ１と第２インバータ回路ＩＶ２は、電源電圧（Ｖｄ）が供給される電源線と接地電位（Ｖｓ）が供給される接地線との間に接続されている。また、第１インバータ回路ＩＶ１の入力は、第２インバータ回路ＩＶ２の出力に接続され、第２インバータ回路ＩＶ２の入力は第１インバータ回路ＩＶ１の出力に接続されている。すなわち、第１インバータ回路ＩＶ１と第２インバータ回路ＩＶ２は、ラッチ回路を構成するように交差接続されている。第２インバータ回路ＩＶ２および第１インバータ回路ＩＶ１の入力と、一対の相補データ線（ＢＴ［０］、ＢＢ［０］）１６ａ，１６ｂとの間に転送用ＮＭＯＳトランジスタＮ３，Ｎ４が接続されている。転送用ＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極は、ワード線（ＷＬ［０］）１７ａに接続されている。
【0043】
一対の相補データ線１６ａ，１６ｂおよびワード線１７ａは、メモリセル１１ｃに、データを書き込む際に用いられる。すなわち、メモリセル１１ｃにデータを書き込む際、書き込むべきデータの論理値に従った相補の電圧（ハイレベルとロウレベル）が、相補データ線１６ａ，１６ｂに供給され、ワード線１７ａにハイレベルが供給される。これにより、転送用ＮＭＯＳトランジスタＮ３，Ｎ４を介して、一対の相補データ線１６ａ，１６ｂにおける相補の電圧が、第１インバータ回路ＩＶ１および第２インバータ回路ＩＶ２により構成されたラッチ回路に供給される。これにより、メモリセル１１ｃに論理値“０”または“１”が書き込まれる。メモリセル１１ｃに保持されている論理値は、ノードｎ３，ｎ４から出力される。ノードｎ３，ｎ４はスイッチ１２ｅ，１２ｆを構成するＮＭＯＳトランジスタのゲートに接続されている。
【0044】
メモリセル１１ａは、メモリセル１１ｃと同じ構成を備えているが、転送用ＮＭＯＳトランジスタＮ３，Ｎ４は、一対の相補データ線１６ａ，１６ｂとは異なる一対の相補データ線（ＢＴ［１］、ＢＢ［１］）１６ｃ，１６ｄに接続されている。メモリセル１１ａに保持されている論理値は、ノードｎ３のみから出力される。これにより、メモリセル１１ｃとは異なる論理値を、メモリセル１１ａに書き込みことが可能となっている。ノードｎ３はスイッチ１２ａ，１２ｂを構成するＮＭＯＳトランジスタのゲートに接続されている。
【0045】
メモリセル１１ｅは、メモリセル１１ｃと同じ構成を備えている。しかし、メモリセル１１ｅの転送用ＮＭＯＳトランジスタＮ３，Ｎ４は、一対の相補データ線１６ａ，１６ｂおよび一対の相補データ線１６ｃ，１６ｄとは異なる一対の相補データ線（ＢＴ［２］、ＢＢ［２］）１６ｅ，１６ｆに接続されている。これにより、メモリセル１１ｃとは異なる論理値を、メモリセル１１ａに書き込みことが可能となっている。メモリセル１１ｅに保持されている論理値は、ノードｎ３，ｎ４から出力される。ノードｎ３，ｎ４はスイッチ１２ｇ，１２ｈを構成するＮＭＯＳトランジスタのゲートに接続されている。
【0046】
メモリセル１１ｄは、メモリセル１１ｃと同じ構成を備えているが、転送用ＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極は、ワード線１７ａとは異なるワード線（ＷＬ［１］）１７ｂに接続されている。これにより、ワード線１７ｂをワード線１７ａと異なるタイミングでハイレベルにすることにより、メモリセル１１ｃとは異なる論理値を、メモリセル１１ｄに書き込みことが可能となっている。メモリセル１１ｄに保持されている論理値は、ノードｎ３，ｎ４から出力される。ノードｎ３，ｎ４はスイッチ１２ｇ，１２ｈを構成するＮＭＯＳトランジスタのゲートに接続されている。
【0047】
メモリセル１１ｂは、メモリセル１１ａと同じ構成を備えているが、転送用ＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極は、ワード線１７ａとは異なるワード線１７ｂに接続されている。これにより、ワード線１７ｂをワード線１７ａと異なるタイミングでハイレベルにすることにより、メモリセル１１ａとは異なる論理値を、メモリセル１１ｄに書き込みことが可能となっている。すなわち、積演算メモリセル１０に論理値“＋１”を格納するのに用いるメモリセル１１ａをワード線１７ａで制御し、積演算メモリセル１０に論理値“－１”を格納するのに用いるメモリセル１１ｂをワード線１７ｂで制御している。メモリセル１１ｂに保持されている論理値は、ノードｎ３から出力される。ノードｎ３はスイッチ１２ｉ，１２ｊを構成するＮＭＯＳトランジスタのゲートに接続されている。
【0048】
メモリセル１１ｆは、メモリセル１１ｅ同じ構成を備えているが、転送用ＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極は、ワード線１７ａとは異なるワード線１７ｂに接続されている。これにより、ワード線１７ｂをワード線１７ａと異なるタイミングでハイレベルにすることにより、メモリセル１１ｅとは異なる論理値を、メモリセル１１ｆに書き込みことが可能となっている。メモリセル１１ｆに保持されている論理値は、ノードｎ３，ｎ４から出力される。ノードｎ３，ｎ４はスイッチ１２ｏ，１２ｐを構成するＮＭＯＳトランジスタのゲートに接続されている。
【0049】
【0050】
ワード線（ＷＬ［１：０］）および入力線（ＩＬ［０］）はＸ方向に沿って延伸して配置されている。データ線対（ＢＴ［２：０］、ＢＢ［２：０］）、共通接地線（ＣＶＳＳ）、データ線（ＰＢＬ）およびデータ線（ＮＢＬ）はＸ方向と直交するＹ方向に沿って延伸して配置されている。
【0051】
メモリセル１１ｆの左側にスイッチ１２ｏ，１２ｐが配置され、スイッチ１２ｏ，１２ｐの左側に共通接地線（ＣＶＳＳ）が配置されている。メモリセル１１ｆの右側にメモリセル１１ｅが配置され、メモリセル１１ｅの右側にスイッチ１２ｇ，１２ｈが配置されている。
【0052】
メモリセル１１ａ，１１ｂの左側にスイッチ１２ａ，１２ｂが配置され、スイッチ１２ａ，１２ｂの左側にスイッチ１２ｉ，１２ｊが配置されている。メモリセル１１ａ，１１ｂの右側にスイッチ１２ｋ，１２ｌが配置されている。
【0053】
メモリセル１１ｄの左側にデータ線（ＮＢＬ）が配置され、データ線（ＮＢＬ）の左側にスイッチ１２ｍ，１２ｎが配置されている。メモリセル１１ｄの右側にメモリセル１１ｃが配置されている。メモリセル１１ｃの右側にデータ線（ＰＢＬ）が配置され、データ線（ＰＢＬ）の右側にスイッチ１２ｅ，１２ｆが配置され、スイッチ１２ｅ，１２ｆの右側にスイッチ１２ｃ，１２ｄが配置されている。
【0054】
パス切替用のメモリセル１１ｆ，１１ｅおよびメモリセル１１ｄ，１１ｃは、それぞれ二つのセルがＸ方向に並んで配置され、重み用のメモリセル１１ａ，１１ｂは、二つのセルがＹ方向に並んで配置されている。隣接するメモリセル間で、相補データ線（ＢＴ、ＢＢ）を兼用することが可能となっている。
【0055】
重み用のメモリセル１１ａ，１１ｂと、パス切替用のメモリセル１１ｆ，１１ｅおよびメモリセル１１ｄ，１１ｃとは、異なるレイアウトのセルが使用されている。前者は、いわゆる横型ＳＲＡＭセル、後者は縦型ＳＲＡＭセルが使用される。
【0056】
図６において、実線で囲まれた領域は、ＭＯＳトランジスタのゲート電極を形成する配線ＰＯを示し、一点鎖線で囲まれた領域は、ＭＯＳトランジスタのソース領域あるいはドレイン領域を形成する半導体領域ＯＤを示している。また、破線で囲まれた領域は、第１層目の金属配線層（導電層）Ｍ１により形成された金属配線を示している。さらに実線で囲まれ、×印が付された領域は、コンタクト領域ＣＯを示している。コンタクト領域ＣＯによって、例えばコンタクト領域ＣＯと重なっている２つの層間が電気的に接続されている。ゲート電極部に、図５で説明したＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの符号が付されている。符号が付されたゲート電極部が、符号のＭＯＳトランジスタを構成するゲート電極を構成している。
【0057】
縦型ＳＲＡＭセルであるメモリセル１１ｅについて説明する。メモリセル１１ｅを構成するＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極は、Ｘ方向と平行するように配置されている。また、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２を構成するゲート電極は、延伸して、それぞれＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２のゲート電極を構成している。すなわち、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲート電極は一体的に形成されている。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲート電極が一体的に形成されている。ＰＭＯＳトランジスタＰ１，Ｐ２のゲート電極はＹ方向に並べられている。ＮＭＯＳトランジスタＮ１～Ｎ４のゲート電極はＹ方向に並べられている。隣接するメモリセル１１ｆはメモリセル１１ｅと点対称に配置されている。メモリセル１１ｃ，１１ｄはメモリセル１１ｅ，１１ｆはと同様に構成される。
【0058】
横型ＳＲＡＭセルであるメモリセル１１ａについて説明する。メモリセル１１ａを構成するＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ３，Ｎ４のゲート電極は、Ｘ方向と平行するように配置されている。また、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２を構成するゲート電極は、延伸して、それぞれＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２のゲート電極を構成している。すなわち、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲート電極は一体的に形成されている。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲート電極が一体的に形成されている。ＰＭＯＳトランジスタＰ１，Ｐ２のゲート電極はＹ方向に並べられている。ＮＭＯＳトランジスタＮ１，Ｎ３のゲート電極はＹ方向に並べられている。ＮＭＯＳトランジスタＮ２，Ｎ４のゲート電極はＹ方向に並べられている。隣接するメモリセル１１ｂはメモリセル１１ａと線対称に（ミラー反転した状態で）配置されている。
【0059】
メモリセル１１ａ～１１ｆは６個のＳＲＡＭセルで構成するため、面積オーバーヘッドの削減が重要となる。重み用のメモリセル１１ａ，１１ｂはＴノードのみ制御に用いるため２つのセルのＴノードが同じ側に出る横型セルで構成する。そして、パス切り替え用のメモリセル１１ｃ～１１ｆはＴノードおよびＢノードを両方用いるためＴノードおよびＢノードが同じ側に出る縦型セルで構成する。これらの構成により、配線効率を高めることができるのでセル面積を削減できる。メモリセルを２種類のＳＲＡＭレイアウト（縦型ＳＲＡＭセル、横型ＳＲＡＭセル）を併用して構成することで、面積効率を高めることができる。
【0060】
＜積演算メモリセル（ＭＥ）への論理値の書き込みおよび積演算＞
図５に戻って、積演算メモリセルへの論理値の書き込みについて説明する。
図５に戻って、積演算メモリセルへの論理値の書き込みについて説明する。
【0061】
積演算メモリセル１０に論理値“＋１”を書き込み場合、相補データ線１６ｃにハイレベルを供給し、相補データ線１６ｄにロウレベルを供給した状態で、ワード線１７ａをハイレベルにする。これにより、メモリセル１１ａが選択され、メモリセル１１ａ内の転送用ＮＭＯＳトランジスタＮ３，Ｎ４がオン状態となり、第１インバータ回路ＩＶ１の入力にロウレベルが供給される。その結果、メモリセル１１ａにおけるラッチ回路は、ノードｎ３をハイレベル状態にするような状態をラッチする。
【0062】
続けて、相補データ線１６ｄにハイレベルを供給し、相補データ線１６ｃにロウレベルを供給した状態で、ワード線１７ｂをハイレベルにする。これにより、メモリセル１１ｂが選択され、メモリセル１１ｂ内の転送用ＮＭＯＳトランジスタＮ３，Ｎ４がオン状態となり、第１インバータ回路ＩＶ１の入力にハイレベルが供給される。その結果、メモリセル１１ｂにおけるラッチ回路は、ノードｎ３をロウレベル状態にするような状態をラッチする。
【0063】
これにより、スイッチ１２ａ，１２ｂはオン状態となり、スイッチ１２ｉ，１２ｊはオフ状態となる。また、メモリセル１１ｃ，１１ｅに論理値“１”が書き込まれているとすると、この状態で、入力線１５に供給される入力データ（ＩＤ）が例えばハイレベルであれば、スイッチ１２ｃ，１２ｄ，１２ｅ，１２ｇがオン状態となる。これにより、スイッチ１２ｅ，１２ｃ，１２ａ，１２ｇが、データ線１３ａから共通電源線１４へ電流を流させる電流パスを形成することになる。
【0064】
積演算メモリセル１０に論理値“＋１”を書き込む場合を説明したが、論理値“－１”を書き込む場合および論理値“０”を書き込む場合も同様である。ここで、メモリセル１１ｄ，１１ｆに論理値“１”が書き込まれているとする。積演算メモリセル１０に論理値“－１”が書き込まれている場合、入力データ（ＩＤ）がハイレベルであれば、スイッチ１２ｍ，１２ｋ，１２ｉ，１２ｏによって、データ線１３ｂと共通電源線１４とを接続する電流パスが形成されることになる。一方、積演算メモリセル１０に論理値“０”が書き込まれている場合には、入力データ（ＩＤ）がハイレベルであっても、データ線１３ａおよびデータ線１３ｂと共通電源線１４とを接続する電流パスは形成されない。
【0065】
＜和演算＞
図２に示すように、積演算メモリセル（ＭＥ）１０は、データ線１３ａおよびデータ線１３ｂに多数個接続されている。これにより、各積演算メモリセル１０において形成される電流パスの数の和に応じた電流が、データ線１３ａおよびデータ線１３ｂを流れることになる。すなわち、データ線１３ａには、論理値“＋１”側の積の和に対応した電流が流れ、データ線１３ｂには、論理値“－１”側の積の和に対応した電流が流れることになる。これにより、論理値“＋１”側の積和演算の結果が、データ線１３ａに出力され、論理値“－１”側の積和演算の結果が、データ線１３ｂに出力されることになる。従って、データ線１３ａにおける電流とデータ線１３ｂにおける電流との差分を、アナログ／デジタル変換（Ａ／Ｄ変換）することにより、期待する積和演算の結果を得ることができる。もちろん、データ線１３ａおよびデータ線１３ｂのそれぞれを流れる電流をＡ／Ｄ変換し、得られたデジタル信号の差分を求めるようにしてもよい。
図２に示すように、積演算メモリセル（ＭＥ）１０は、データ線１３ａおよびデータ線１３ｂに多数個接続されている。これにより、各積演算メモリセル１０において形成される電流パスの数の和に応じた電流が、データ線１３ａおよびデータ線１３ｂを流れることになる。すなわち、データ線１３ａには、論理値“＋１”側の積の和に対応した電流が流れ、データ線１３ｂには、論理値“－１”側の積の和に対応した電流が流れることになる。これにより、論理値“＋１”側の積和演算の結果が、データ線１３ａに出力され、論理値“－１”側の積和演算の結果が、データ線１３ｂに出力されることになる。従って、データ線１３ａにおける電流とデータ線１３ｂにおける電流との差分を、アナログ／デジタル変換（Ａ／Ｄ変換）することにより、期待する積和演算の結果を得ることができる。もちろん、データ線１３ａおよびデータ線１３ｂのそれぞれを流れる電流をＡ／Ｄ変換し、得られたデジタル信号の差分を求めるようにしてもよい。
【0066】
積演算メモリセル１０に、積和演算で用いられる、“＋１”、“０”、“－１”の３値の論理値が格納される。そのため、学習や推論で用いられるデータが、圧縮され過ぎるのを防ぐことが可能であり、学習や推論の精度を向上させることが可能である。また、積演算メモリセル１０に格納されている論理値を変更しなくても、入力データ（ＩＤ）を変えることにより、多数の積和演算を行うことが可能である。そのため、データ転送処理の回数を低減することが可能である。さらに、和演算は、データ線１３ａおよびデータ線１３ｂからそれぞれの積演算メモリセル１０が電流を引き抜くことにより実現されるため、１回の動作で複数の和演算を実行することが可能となる。これにより、データ転送処理の回数をさらに低減させ、消費電力を低減することが可能である。
【0067】
＜電流源（ＣＳ）＞
図３に戻って、電流源（ＣＳ）について説明する。
図３に戻って、電流源（ＣＳ）について説明する。
【0068】
１組のデータ線１３ａ，１３ｂには、ＰＭＯＳトランジスタＰ３～Ｐ６によって構成された電流源（ＣＳ）１０２が接続されている。ＰＭＯＳトランジスタＰ３，Ｐ６は、データ線１３ａと電圧（Ｖｄ）の電源との間に、そのソース・ドレイン経路が接続され、データ線１３ａをバイアスするバイアス回路を構成している。ＰＭＯＳトランジスタＰ４，Ｐ５は、データ線１３ｂと電圧（Ｖｄ）の電源との間に、そのソース・ドレイン経路が接続され、データ線１３ｂをバイアスするバイアス回路を構成している。電流源１０２を介して、データ線１３ａおよびデータ線１３ｂに電流が供給される。
【0069】
＜共通電源スイッチ（ＣＶＳＷ）＞
共通電源線（ＣＶＳＳ）１４には、図３に示す共通電源スイッチ（ＣＶＳＷ）１０３を介して接地電位（Ｖｓ）が供給される。共通電源スイッチ１０３はＮＭＯＳトランジスタＮ５で構成され、ＮＭＯＳトランジスタＮ５のゲートに積和演算イネーブル信号（ＭＡＣＥ）が供給される。接地電位（Ｖｓ）に代えて定電流源（ＣＣＳ）が接続されてもよい。
共通電源線（ＣＶＳＳ）１４には、図３に示す共通電源スイッチ（ＣＶＳＷ）１０３を介して接地電位（Ｖｓ）が供給される。共通電源スイッチ１０３はＮＭＯＳトランジスタＮ５で構成され、ＮＭＯＳトランジスタＮ５のゲートに積和演算イネーブル信号（ＭＡＣＥ）が供給される。接地電位（Ｖｓ）に代えて定電流源（ＣＣＳ）が接続されてもよい。
【0070】
＜センスアンプ（ＳＡ）＞
また、データ線１３ａおよびデータ線１３ｂは、一対の転送スイッチを介してラッチ形のセンスアンプ（ＳＡ）１０４に接続されている。一対の転送スイッチは、比較イネーブル信号（ＣＥ）によって制御されるＮＭＯＳトランジスタＮ７，Ｎ８とおよびその反転信号（／ＣＥ）よって制御されるＰＭＯＳトランジスタＰ７，Ｐ８とによって構成されている。
また、データ線１３ａおよびデータ線１３ｂは、一対の転送スイッチを介してラッチ形のセンスアンプ（ＳＡ）１０４に接続されている。一対の転送スイッチは、比較イネーブル信号（ＣＥ）によって制御されるＮＭＯＳトランジスタＮ７，Ｎ８とおよびその反転信号（／ＣＥ）よって制御されるＰＭＯＳトランジスタＰ７，Ｐ８とによって構成されている。
【0071】
また、センスアンプ（ＳＡ）１０４は、インバータ回路ＩＶ３とそれに交差接続されるインバータ回路ＩＶ４によって構成される。比較イネーブル信号（ＣＥ）およびその反転信号（／ＣＥ）によってＰＭＯＳトランジスタＰ７，Ｐ８とＮＭＯＳトランジスタＮ７，Ｎ８がオン状態となる。これにより、一対の転送スイッチを介して供給されたデータ線１３ａとデータ線との間の電位差を増幅し、ラッチする。すなわち、センスアンプ１０４は、データ線１３ａの電流の値とデータ線１３ｂの電流の値とを比較する比較回路である。
【0072】
センスアンプ１０４の論理値“１”または“０”の出力は、推論用制御回路１０５に供給されている。
【0073】
【0074】
推論用リファレンスセル２０は、積演算メモリセル１０と類似した構造を有している。メモリセル１１ａ，１１ｂの出力の代わりに選択信号（ＰＳ、ＮＳ）が供給される信号線（ＰＬ）２１ａおよび信号線（ＮＬ）２１ｂがスイッチ１２ａ，１２ｂ，１２ｉ，１２ｊに接続されている点が異なる。また、入力線（ＩＬ）１５の代わりに制御信号（ＣＤ）が供給される信号線（ＲＬ）２５が接続されている点が異なる。推論用リファレンスセル２０を、積演算メモリセル１０と類似した構造とすることにより、推論用リファレンスセル２０は、データ線１３ａおよびデータ線１３ｂに対して、積演算メモリセル１０と同等の駆動力を有するようにされている。推論用リファレンスセル２０にも、電流パスを切り替える調整機能を備える。
【0075】
【0076】
調整用リファレンスセル３０は、積演算メモリセル１０と類似した構造を有している。データ線１３ａとスイッチ１２ｅ，１２ｆの間に選択用のスイッチ３１ａ，３１ｂが配置されている点が異なる。また、データ線１３ｂとスイッチ１２ｍ，１２ｎの間に選択用のスイッチ３２ａ，３２ｂが配置されている点が異なる。さらに、スイッチ１２ｅ，１２ｆ，１２ｍ，１２ｎが共通のノードｎ６に接続されている点が異なる。さらに、入力線（ＩＬ）１５の代わりに制御信号（ＴＣＤ）が供給される信号線（ＴＬ）３５が接続されている点が異なる。
【0077】
信号線３３ａに供給される選択信号（ＴＰＥ）がハイレベル、信号線３３ｂに選択信号（ＴＰＥＢ）がロウレベルのとき、スイッチ３１ａ，３１ｂによって、スイッチ１２ｅ，１２ｆ，１２ｍ，１２ｎはデータ線１３ａに接続される。信号線３４ａに供給される選択信号（ＴＮＥ）がハイレベル、信号線３４ｂに選択信号（ＴＮＥＢ）がロウレベルのとき、スイッチ３２ａ，３２ｂによって、スイッチ１２ｅ，１２ｆ，１２ｍ，１２ｎはデータ線１３ｂに接続される。
【0078】
調整用リファレンスセル３０を、積演算メモリセル１０と類似した構造とすることにより、調整用リファレンスセル３０は、データ線１３ａおよびデータ線１３ｂに対して、積演算メモリセル１０と同等の駆動力を有するようにされている。
【0079】
調整用リファレンスセル３０は、積演算メモリセル１０と同様に複数のメモリセルを用いて電流パスを切り替える機能を有する。さらに、調整用リファレンスセル３０は積和演算に使用しないため６個のメモリセルをすべてパス切り替えに使用できる。データ線１３ａおよびデータ線１３ｂに接続される選択用のスイッチ３１ａ，３１ｂ，３２ａ，３２ｂを備えることにより、８通りの電流パスを選択できる。パス切り替え可能な回路構成とすることで積演算メモリセルに近い電流値を実現できる。
【0080】
【0081】
微調整セル４０は、ＮＭＯＳトランジスタＮ１４～Ｎ１７と、ＮＭＯＳトランジスタＮ１８＿１～Ｎ１８＿ｎと、を備える。ＮＭＯＳトランジスタＮ１４～Ｎ１７は、データ線１３ａとデータ線１３ｂとの間に、ソース・ドレイン経路が直列的に接続されている。ＮＭＯＳトランジスタＮ１８＿１～Ｎ１８＿ｎはＮＭＯＳトランジスタＮ１５とＮＭＯＳトランジスタＮ１６との間を接続するノードと共通電源線１４との間にソース・ドレイン経路が直列的に接続されている。制御信号（ＦＴＬ）が供給される信号線（ＦＬ）４１がＮＭＯＳトランジスタＮ１４とＮＭＯＳトランジスタＮ１７のゲート電極に接続されている。そして、選択信号（ＦＴＰＳ）が供給される信号線（ＦＰＬ）４２ａがＮＭＯＳトランジスタＮ１５のゲートに接続されている。そして、選択信号（ＦＴＮＳ）が供給される信号線（ＦＮＬ）４２ｂがＮＭＯＳトランジスタＮ１６のゲートに接続され、電源電圧（Ｖｄ）（あるいはパルス化した制御信号）が供給される電源線４３がＮＭＯＳトランジスタＮ１８＿１～Ｎ１８＿ｎのゲートに接続されている。
【0082】
複数段直列に接続されたＮＭＯＳトランジスタＮ１８＿１～Ｎ１８＿ｎを有するので、微量の電流を信号線４２ａ，４２ｂにより選択したデータ線１３ａおよびデータ線１３ｂに流すことができる。直列の段数（ＮＭＯＳトランジスタＮ１８＿１～Ｎ１８＿ｎの数）を変えた微調整セル（ＦＴ）４０を複数備えることにより、複数の微小電流値を選択できる。例えば、微小電流値は積演算メモリセル１０の電流の１％、２％、５％等である。なお、微調整セル４０として、積演算メモリセル１０の電流の５０％程度のものも有することにより、後述する積演算メモリセル１０と推論用リファレンスセル２０との電流の大小判定にも利用することができる。
【0083】
＜Ａ／Ｄ変換＞
一例を用いて、メモリセルアレイ１０１におけるＡ／Ｄ変換の動作について図７および図１０を参照して説明する。図１０はＡ／Ｄ変換を説明するための図である。Ａ／Ｄ変換は推論用制御回路１０５により制御され、８つのステップでＡ／Ｄ変換が行われる。
一例を用いて、メモリセルアレイ１０１におけるＡ／Ｄ変換の動作について図７および図１０を参照して説明する。図１０はＡ／Ｄ変換を説明するための図である。Ａ／Ｄ変換は推論用制御回路１０５により制御され、８つのステップでＡ／Ｄ変換が行われる。
【0084】
推論用リファレンスセル２０は、推論用制御回路１０５から出力される８つの制御信号（ＣＤ［７：０］）によって制御される。図１０に示す例の場合、制御信号（ＣＤ［０］）が供給される信号線には、１個のリファレンスセル２０が接続される。制御信号（ＣＤ［１］）が供給される信号線には、２個のリファレンスセル２０が接続される。制御信号（ＣＤ［２］）が供給される信号線には、４個のリファレンスセル２０が接続される。また、制御信号（ＣＤ［３］）が供給される信号線には、８個のリファレンスセル２０が接続される。制御信号（ＣＤ［４］）が供給される信号線には、１６個のリファレンスセル２０が接続される。制御信号（ＣＤ［５］）が供給される信号線には、３２個のリファレンスセル２０が接続される。制御信号（ＣＤ［６］）が供給される信号線には、６４個のリファレンスセル２０が接続される。すなわち、制御信号（ＣＤ［６：０］）は重み付けされている。また、１以下の差分の検出のために、制御信号（ＣＤ［７］）が供給される信号線には、１個の駆動力を半分にしたリファレンスセル２０（以下、０．５セルと称する）が接続される。
【0085】
一例として、積和演算により、“＋１”側の積和値が「３２」で、“－１”側の積和値が「２１」の場合を説明する。すなわち、データ線１３ａにおける電流が、積和値「３２」（＃ＰＢＬ＝３２）を示し、データ線１３ｂにおける電流が、積和値「２１」（＃ＮＢＬ＝２１）を示している。この場合、積和値の差分は、「１１」となる。この差分に対応した出力データ（ＭＱ［０］）が、推論用制御回路１０５のＡＤ変換の制御ロジック部（ＡＤＣ）１０５ａから出力される。
【0086】
第１ステップ（１ｓｔ）のとき、比較回路としてのセンスアンプ１０４は、データ線１３ａとデータ線１３ｂの電流を比較する。「３２」＞「２１」であるため、制御ロジック部１０５ａは、符号“＋”を示す論理値“０”を、出力データ（ＭＱ［０］）として出力する。また、データ線１３ａの電流の方が大きいため、制御ロジック部１０５ａは、選択信号（ＮＳ）をハイレベルにし、選択信号（ＰＳ）をロウレベルにする。さらに、制御ロジック部１０５ａは、データ線１３ａに０．５セルを接続し得る状態にし、データ線１３ｂに指定した個数の推論用リファレンスセル２０を接続し得る状態にする。ここでの指定の個数は、「６４」である。ここで、指定された推論用リファレンスセル２０の信号線２１ｂに供給される選択信号（ＮＳ）をハイレベルにすることにより、スイッチ１２ｋ，１２ｌがオン状態となり、指定された推論用リファレンスセル２０のスイッチを介して共通電源線（ＣＶＳＳ）がデータ線１３ｂに接続され得る状態になる。また、０．５セルの信号線２１ａに供給される選択信号（ＰＳ）をハイレベルにすることにより、スイッチ１２ａと１２ｂがオン状態となり、０．５セルのスイッチを介して共通電源線（ＣＶＳＳ）がデータ線１３ａに接続され得る状態になる。この後、信号線（ＲＬ）２５をハイレベルにすることによって、スイッチ１２ｃ、１２ｄ、１２ｋ、１２ｌをオン状態にし、スイッチを介して共通電源線（ＣＶＳＳ）がデータ線に接続される。この状態をセルがデータ線に接続されたと称する。
【0087】
第２ステップ（２ｎｄ）において、制御ロジック部１０５ａは、信号線（ＲＬ）２５によって、０．５セルにおけるスイッチ１２ｃ、１２ｄをオン状態にし、０．５セルはデータ線１３ａに接続される。また、制御ロジック部１０５ａは、信号線（ＲＬ）２５によって、６４個の推論用リファレンスセル２０におけるスイッチ１２ｋ，１２ｌをオン状態にし、６４個の推論用リファレンスセルをデータ線１３ｂに接続する。これにより、データ線１３ａにおける値は、「３２＋α」となり、データ線１３ｂにおける値は、２１＋６４＝８５となる。ここで、αは０．５セルにより加算される電流値であり、１より小さい値である。センスアンプ１０４は、この「３２＋α」と「８５」とを比較する。比較の結果、データ線１３ｂの値が大きくなるため、制御ロジック部１０５ａは、論理値“０”を出力データ（ＭＱ［０］）として出力する。
【0088】
第３ステップ（３ｒｄ）では、制御ロジック部１０５ａは、指定の個数として「６４」の半分の「３２」を指定し、信号線２５に供給する制御信号（ＣＤ）によって、スイッチ１２ｋ，１２ｌをオン状態にする。これにより、データ線１３ａの値は、以前と同じ「３２＋α」であるが、データ線１３ｂの値は、２１＋３２＝５３となる。センスアンプ１０４による比較によって、データ線１３ｂの値が大きいと判定されるため、制御ロジック部１０５ａは、論理値“０”を出力データ（ＭＱ［０］）として出力する。
【0089】
第４ステップ（４ｔｈ）では、制御ロジック部１０５ａは、推論用リファレンスセル２０の個数として「１６」を指定する。これにより、データ線１３ａの値は、以前と同じ「３２＋α」であるが、データ線１３ｂの値は、２１＋１６＝３７となる。センスアンプ１０４の比較により、データ線１３ｂの値が大きいと判定されるため、制御ロジック部１０５ａは、論理値”０”を出力データ（ＭＱ［０］）として出力する。
【0090】
第５ステップ（５ｔｈ）でも、制御ロジック部１０５ａは、第４ステップ（４ｔｈ）と同様に、推論用リファレンスセル２０の個数を指定して、制御信号（ＣＤ）を信号線２５に出力する。ただし、第５ステップ（５ｔｈ）では、推論用リファレンスセル２０の個数として、半分の「８」を指定する。これにより、センスアンプ１０４は、データ線１３ａにおける値「３２＋α」とデータ線１３ｂにおける値２１＋８＝２９とを比較する。第５ステップ（５ｔｈ）では、データ線１３ａの値が、データ線１３ｂの値よりも大きくなるため、制御ロジック部１０５ａは、論理値”１”を出力データ（ＭＱ［０］）として出力する。
【0091】
第５ステップ（５ｔｈ）において、データ線１３ｂにおける値に「８」を加算したが、データ線１３ａにおける値がデータ線１３ｂにおける値よりも大きくなった。第６ステップ（６ｔｈ）では、制御ロジック部１０５ａは、推論用リファレンスセル２０の個数として「８＋４＝１２」を指定する。これにより、データ線１３ａの値は、以前と同じ「３２＋α」であるが、データ線１３ｂの値は、２１＋１２＝３３となる。センスアンプ１０４の比較により、データ線１３ｂの値が大きいと判定されるため、制御ロジック部１０５ａは、論理値”０”を出力データ（ＭＱ［０］）として出力する。
【0092】
第７ステップ（７ｔｈ）では、制御ロジック部１０５ａは、推論用リファレンスセル２０の個数として「８＋２＝１０」を指定する。これにより、データ線１３ａの値は、以前と同じ「３２＋α」であるが、データ線１３ｂの値は、２１＋１０＝３１となる。センスアンプ１０４の比較により、データ線１３ａの値が、データ線１３ｂの値よりも大きいと判定されるため、制御ロジック部１０５ａは、論理値”１”を出力データ（ＭＱ［０］）として出力する。
【0093】
第７ステップ（７ｔｈ）において、データ線１３ｂにおける値に「８＋２」を加算したが、データ線１３ａにおける値がデータ線１３ｂにおける値よりも大きくなった。第８ステップ（８ｔｈ）では、制御ロジック部１０５ａは、推論用リファレンスセル２０の個数として「８＋２＋１＝１１」を指定する。これにより、データ線１３ａの値は、以前と同じ「３２＋α」であるが、データ線１３ｂの値は、２１＋１１＝３２となる。センスアンプ１０４の比較により、データ線１３ａの値が、データ線１３ｂの値よりも大きいと判定されるため、制御ロジック部１０５ａは、論理値”１”を出力データ（ＭＱ［０］）として出力する。
【0094】
述したように、推論用リファレンスセル２０を指定する個数を変化させながら、データ線１３ａとデータ線１３ｂの電流値が比較される。比較により、データ線１３ａの値が、データ線１３ｂの値よりも大きいとき、制御ロジック部１０５ａは、論理値”１”を出力データ（ＭＱ［０］）として出力する。そして、データ線１３ｂの値が、データ線１３ａの値よりも大きいとき、制御ロジック部１０５ａは、論理値”０”を出力データ（ＭＱ［０］）として出力する。
【0095】
これにより、積和演算の結果が、シリアルな８ビットに変換される。なお、最初のビットは符号ビットであり、符号ビットに続いて、最上位ビットから最下位ビットに向けて、順次ビットが出力される。図１０に示す例では、ＡＤ変換結果である出力（Output）は０ｂ００００＿１０１１＝１１（＝３２－２１）である。
【0096】
このように、二分法を用いて、データ線１３ａとデータ線１３ｂの電流の差を探索し、結果がシリアルのデジタル信号に変換されて出力される。図１０に示した出力データ（ＭＱ［０］）のデータ長が、ユーザーの希望するデータ長になったところで、処理を終了させることが可能である。これにより、無駄なＡ／Ｄ変換に掛かる電力と時間を削減することが可能である。
【0097】
電流の少ない方のデータ線の電流にリファレンスセルの電流を加算して二分法を用いて比較する方法のため、データ線に接続される積演算メモリセルが多い場合、積演算メモリセルの電流のばらつきが重畳されてより大きなレベルで誤りが発生する。これについて、図１１を用いて説明する。図１１は誤りが発生する場合のＡ／Ｄ変換を説明するための図である。
【0098】
図１０に示す場合と同じく、積和演算により、“＋１”側の積和値が「３２」で、“－１”側の積和値が「２１」の場合を説明する。メモリセル電流のばらつきにより、右向きの矢印「→」で示すように、データ線１３ａの値がβ減少し、左向きの矢印「←」で示すように、データ線１３ｂの値がγ増加するとする。すなわち、データ線１３ａの値が「３２－β」、データ線１３ｂの値が「２１＋γ」となる。
【0099】
【0100】
第５ステップ（５ｔｈ）では、制御ロジック部１０５ａは、推論用リファレンスセル２０の個数として「８」を指定する。これにより、データ線１３ｂの値は、２１＋γ＋８＝２９＋γとなる。データ線１３ａにおける値は「３２＋α－β」である。ここで、例えば、０＜α＜１、β＝４、γ＝３であるとすると、データ線１３ａにおける値「３２＋α－β」は「２８＋α」となり、データ線１３ｂの値「２９＋γ」は「３２」となる。０＜α＜１であるので、センスアンプ１０４の比較により、データ線１３ｂの値が大きいと判定されるため、制御ロジック部１０５ａは、論理値“０”を出力データ（ＭＱ［０］）として出力する。
【0101】
第６ステップ（６ｔｈ）でも、推論用リファレンスセル２０の個数として、半分の「４」を指定する。これにより、データ線１３ｂの値は、２１＋γ＋４＝２５＋γとなる。データ線１３ａにおける値「３２＋α－β」である。β＝４、γ＝３であるので、データ線１３ａにおける値「３２＋α－β」は「２８＋α」となり、データ線１３ｂの値「２５＋γ」は「２８」となる。０＜α＜１であるので、センスアンプ１０４の比較により、データ線１３ａの値が、データ線１３ｂの値よりも大きくなるため、制御ロジック部１０５ａは、論理値”１”を出力データ（ＭＱ［０］）として出力する。
【0102】
第７ステップ（７ｔｈ）では、制御ロジック部１０５ａは、推論用リファレンスセル２０の個数として「４＋２＝６」を指定する。これにより、データ線１３ａの値は、以前と同じ「３２＋α－β」であるが、データ線１３ｂの値は、２１＋γ＋６＝２７＋γとなる。β＝４、γ＝３であるので、データ線１３ａにおける値「３２＋α－β」は「２８＋α」となり、データ線１３ｂの値「２７＋γ」は「３０」となる。０＜α＜１であるので、センスアンプ１０４の比較により、データ線１３ｂの値が大きいと判定されるため、制御ロジック部１０５ａは、論理値”０”を出力データ（ＭＱ［０］）として出力する。
【0103】
第８ステップ（８ｔｈ）では、制御ロジック部１０５ａは、推論用リファレンスセル２０の個数として「４＋１＝５」を指定する。これにより、データ線１３ａの値は、以前と同じ「３２＋α－β」であるが、データ線１３ｂの値は、２１＋γ＋５＝２６＋γとなる。β＝４、γ＝３であるので、データ線１３ａにおける値「３２＋α－β」は「２８＋α」となり、データ線１３ｂの値「２６＋γ」は「２９」となる。０＜α＜１であるので、センスアンプ１０４の比較により、データ線１３ｂの値が大きいと判定されるため、制御ロジック部１０５ａは、論理値”０”を出力データ（ＭＱ［０］）として出力する。
【0104】
図１１に示す例では、ＡＤ変換結果である出力（Output）は０ｂ００００＿０１００＝４となり、正常値「３２－２１＝１１」とは異なり、誤りが発生する。
【0105】
＜調整動作＞
調整用リファレンスセル３０および微調整セル４０を使用した、積演算メモリセル１０および推論用リファレンスセル２０の電流調整について図１２（ａ）、図１２（ｂ）、図１３～図１５を参照して説明する。
調整用リファレンスセル３０および微調整セル４０を使用した、積演算メモリセル１０および推論用リファレンスセル２０の電流調整について図１２（ａ）、図１２（ｂ）、図１３～図１５を参照して説明する。
【0106】
図１２（ａ）は積演算メモリセルおよび調整用リファレンスセルの電流比較を説明する図である。図１２（ｂ）は積演算メモリセルおよび調整用リファレンスセルに微調整セルを加えた電流比較を説明する図である。図１２（ａ）および図１２（ｂ）では積演算メモリセル（ＭＥ［Ｎ：０］）１０は（Ｎ＋１）個、推論用リファレンスセル（ＩＲＥＦ［Ｍ：０］）２０は（Ｍ＋１）個備えている例が示されている。ここで、Ｎ、Ｍは自然数である。図１３は積演算メモリセル（ＭＥ［０］）の電流パスを示す図である。図１４は調整用リファレンスセルの電流パスを示す図である。図１５は微調整セルの電流パスを示す図である。
【0107】
（ステップ０）
すべての積演算メモリセル１０および推論用リファレンスセル２０のパス選択用のメモリセル１１ｃ～１１ｆに論理値“０”を書き込んで初期化を行う。
すべての積演算メモリセル１０および推論用リファレンスセル２０のパス選択用のメモリセル１１ｃ～１１ｆに論理値“０”を書き込んで初期化を行う。
【0108】
（ステップ１）
一つの積演算メモリセル１０、または、推論用リファレンスセル２０を選択して、重み用のメモリセル１１ａ，１１ｂで接続されるデータ線１３ａまたはデータ線１３ｂを選択する。一例として、図１２（ａ）に示すように、積演算メモリセル（ＭＥ［０］）が選択される。また、図１３に示すように、重み用のメモリセル１１ａに論理値“１”がメモリセル１１ｂに論理値“０”が書き込まれてデータ線１３ａが接続される。メモリセル１１ｃ～１１ｆに論理値“０”が書き込まれているので、図１３の太い実線で示すように、電流パスが形成される。
一つの積演算メモリセル１０、または、推論用リファレンスセル２０を選択して、重み用のメモリセル１１ａ，１１ｂで接続されるデータ線１３ａまたはデータ線１３ｂを選択する。一例として、図１２（ａ）に示すように、積演算メモリセル（ＭＥ［０］）が選択される。また、図１３に示すように、重み用のメモリセル１１ａに論理値“１”がメモリセル１１ｂに論理値“０”が書き込まれてデータ線１３ａが接続される。メモリセル１１ｃ～１１ｆに論理値“０”が書き込まれているので、図１３の太い実線で示すように、電流パスが形成される。
【0109】
（ステップ２）
調整対象セルとしての積演算メモリセル１０または推論用リファレンスセル２０が接続されるデータ線とは異なるデータ線側に調整用リファレンスセル３０を接続して比較動作を行う。このときは、微調整セル４０は制御信号（ＦＴＬ）によりデータ線１３ａ，１３ｂの何れとも接続しないようにされている。データ線１３ａの電流の値とデータ線１３ｂの電流の値との大小判定はデータ線１３ａ，１３ｂに接続されたセンスアンプ１０４により行い、センスアンプ１０４の出力をレジスタに格納する。
調整対象セルとしての積演算メモリセル１０または推論用リファレンスセル２０が接続されるデータ線とは異なるデータ線側に調整用リファレンスセル３０を接続して比較動作を行う。このときは、微調整セル４０は制御信号（ＦＴＬ）によりデータ線１３ａ，１３ｂの何れとも接続しないようにされている。データ線１３ａの電流の値とデータ線１３ｂの電流の値との大小判定はデータ線１３ａ，１３ｂに接続されたセンスアンプ１０４により行い、センスアンプ１０４の出力をレジスタに格納する。
【0110】
ステップ１では積演算メモリセル１０のデータ線１３ａが選択されているので、調整用リファレンスセル３０においては、データ線１３ｂが選択される。すなわち、選択信号（ＴＮＥ）及び（ＴＰＥＢ）がハイレベル、選択信号（ＴＮＥＢ）及び（ＴＰＥ）がロウレベルにされて、データ線１３ｂが接続される。図１４に示すように、例えば、メモリセル１１ａに論理値“０”がメモリセル１１ｂに論理値“１”が書き込まれる。メモリセル１１ｃ～１１ｆに論理値“０”が書き込まれているので、図１４の太い実線で示すように、電流パスが形成される。
【0111】
（ステップ３）
ステップ２における１回目の比較結果で、流れる電流が小さい方のデータ線側に微調整セル４０を接続した状態で、再度比較動作を行う。調整用リファレンスセル３０と積演算メモリセル１０の電流値が非常に近い場合には、微調整セル４０の電流加算によって比較結果が変化するため、これを検知して調整用リファレンスセル３０と積演算メモリセル１０が一致したと判定する。
ステップ２における１回目の比較結果で、流れる電流が小さい方のデータ線側に微調整セル４０を接続した状態で、再度比較動作を行う。調整用リファレンスセル３０と積演算メモリセル１０の電流値が非常に近い場合には、微調整セル４０の電流加算によって比較結果が変化するため、これを検知して調整用リファレンスセル３０と積演算メモリセル１０が一致したと判定する。
【0112】
図１２（ｂ）では、データ線１３ｂに流れる電流が小さい場合であり、微調整セル４０においては、データ線１３ｂが選択される。すなわち、制御信号（ＦＴＬ）および選択信号（ＦＴＮＳ）がハイレベルにされて、データ線１３ｂが接続され、図１５の太い実線で示すように、電流パスが形成される。
【0113】
（ステップ４）
積演算メモリセル１０と調整用リファレンスセル３０との電流が一致すれば次のセルに進み、ステップ１以降の調整を行う。不一致の場合は、パス選択用のメモリセル１１ｃ～１１ｆに書き込む論理値を変えて該当セル内のパスを切り替えてステップ２以降の動作を繰り返す。調整用リファレンスセル３０との電流が一致する積演算メモリセル１０の電流パスを検索する。ステップ1で選択した積演算メモリセル１０、または、推論用リファレンスセル２０の全電流パスを検索しても調整用リファレンスセル３０と電流が一致しなかった場合は、調整用リファレンスセル３０のメモリセル１１ａ～１１ｆの論理値を変えて調整用リファレンスセル内の電流パスを切り替え、ステップ０以降のすべての積演算メモリセル１０および推論用リファレンスセル２０のパス選択をやり直す。
積演算メモリセル１０と調整用リファレンスセル３０との電流が一致すれば次のセルに進み、ステップ１以降の調整を行う。不一致の場合は、パス選択用のメモリセル１１ｃ～１１ｆに書き込む論理値を変えて該当セル内のパスを切り替えてステップ２以降の動作を繰り返す。調整用リファレンスセル３０との電流が一致する積演算メモリセル１０の電流パスを検索する。ステップ1で選択した積演算メモリセル１０、または、推論用リファレンスセル２０の全電流パスを検索しても調整用リファレンスセル３０と電流が一致しなかった場合は、調整用リファレンスセル３０のメモリセル１１ａ～１１ｆの論理値を変えて調整用リファレンスセル内の電流パスを切り替え、ステップ０以降のすべての積演算メモリセル１０および推論用リファレンスセル２０のパス選択をやり直す。
【0114】
このようにして、すべての積演算メモリセル（ＭＥ［Ｎ：０］）および推論用リファレンスセル（ＩＲＥＦ［Ｍ：０］）の電流は、一つの調整用リファレンスセルの電流パスを基準に調整が行われる。
【0115】
実施形態によれば、下記の一つまたは複数の効果を有する。
【0116】
（１）パス切替により積演算メモリセルおよび推論用リファレンスセルの特性値の変更が可能である。
【0117】
（２）データ保持回路としてのメモリセルによって積演算メモリセルおよび推論用リファレンスセルの特性値を維持することができる。
【0118】
（３）積演算メモリセル電流のばらつきを低減できるので、推論時の誤動作を防止することが可能である。
【0119】
（４）定期的に調整することによりトランジスタの経時劣化による誤動作を防止することが可能である。
【0120】
（５）温度等の使用環境に合った動作状態に調整することができるので、信頼性を向上させることが可能である
【0121】
＜変形例＞
以下、実施形態の代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施形態にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。また、上述の実施形態の一部、および、複数の変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
以下、実施形態の代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施形態にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。また、上述の実施形態の一部、および、複数の変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
【0122】
（第一変形例）
図１６は第一変形例における積演算メモリセル１０の構成を示す回路図である。第一変形例における積演算メモリセル１０は、容量を用いたＡＤ変換を行う（和演算を電圧（容量）で行う）ため、容量センスに対応させるセルの例である。
図１６は第一変形例における積演算メモリセル１０の構成を示す回路図である。第一変形例における積演算メモリセル１０は、容量を用いたＡＤ変換を行う（和演算を電圧（容量）で行う）ため、容量センスに対応させるセルの例である。
【0123】
第一変形例における積演算メモリセル１０は、四つのメモリセル（ＭＣ）１１ａ，１１ｂ，１１ｅ，１１ｆと、メモリセル１１ａ，１１ｂに対応したスイッチ１２ａ，１２ｉと、入力線（ＩＬ）に供給される入力データ（ＩＤ）に基づいて制御されるスイッチ１２ｃ，１２ｋと、を備える。積演算メモリセル１０は、さらに、メモリセル１１ｅ，１１ｆに対応したスイッチ１２ｇ，１２ｏと、主容量素子１８ａと、メモリセル１１ｅ，１１ｆに対応した調整用の容量素子１８ｂ，１８ｃとを備える。主容量素子１８ａの容量値をＣａ、容量素子１８ｂの容量値をＣｂ、容量素子１８ｃの容量値をＣｃとする。Ｃｂ，Ｃｃ＜＜Ｃａである。
【0124】
図４で説明したように、メモリセル１１ａは、積演算メモリセル１０に論理値“＋１”を格納するのに用いられ、メモリセル１１ｂは、積演算メモリセル１０に論理値“－１”を格納するのに用いられる。スイッチ１２ａには、メモリセル１１ａの出力が供給される。スイッチ１２ｉには、メモリセル１１ｂの出力が供給される。スイッチ１２ｇには、メモリセル１１ｅの出力が供給される。スイッチ１２ｏには、メモリセル１１ｆの出力が供給される。スイッチ１２ｃには、入力データ（ＩＤ）が供給される。スイッチ１２ｋには、入力データ（ＩＤ）が供給される。
【0125】
スイッチ１２ａとスイッチ１２ｆとの接続点であるノードｎ５には主容量素子１８ａの一方の電極に接続されている。ノードｎ５にはスイッチ１２ｇを介して容量素子１８ｂの一方の電極に接続され、ノードｎ５にはスイッチ１２ｏを介して容量素子１８ｃの一方の電極に接続されている。主容量素子１８ａ、容量素子１８ｂおよび容量素子１８ｃの他方の電極には、共通電源線（ＣＶＳＳ）が接続されている。ノードｎ５は、スイッチ１２ａ，１２ｃを介してデータ線１３ａに接続され、スイッチ１２ｉ，１２ｋを介してデータ線１３ｂに接続されている。共通電源線１４には電源電圧（Ｖｄ）が供給されるプリチャージ回路（不図示）が接続されている。また、データ線１３ａおよびデータ線１３ｂにも電源電圧（Ｖｄ）が供給されるプリチャージ回路（不図示）が接続されている。
【0126】
入力データ（ＩＤ）がロウレベルのとき、スイッチ１２ｃ，１２ｋはオフ状態となっており、主容量素子１８ａの一方の電極とデータ線１３ａおよびデータ線（ＮＢＬ）１３ｂとは電気的に分離されている。
【0127】
次に、入力データ（ＩＤ）がハイレベルとなることにより、スイッチ１２ｃ，１２ｋは、データ線１３ａおよびデータ線１３ｂと主容量素子１８ａの一方の電極とを電気的に接続可能にするようにオン状態となる。メモリセル１１ａに論理値“１”が格納されてスイッチ１２ａがオン状態になる場合、主容量素子１８ａがデータ線１３ａに接続される。これにより、データ線１３ａの寄生容量等１９ａと主容量素子１８ａとの間で電荷分散が行われ、データ線１３ａの電圧が決定される。メモリセル１１ｂに論理値“１”が格納されてスイッチ１２ｉがオン状態になる場合、主容量素子１８ａがデータ線１３ｂに接続される。これにより、データ線１３ｂの電圧は、主容量素子１８ａとデータ線１３ｂの寄生容量等１９ｂとの間で行われる電荷分散によって決定される。
【0128】
次に、積演算メモリセル１０における積演算の結果が、“０”、“＋１”および“－１”になる場合について説明する。
【0129】
積演算の結果が“０”になるのは入力データ（ＩＤ）が”０”、または、メモリセル１１ａ，１１ｂの両方の格納データが”０”のときである。このときには、スイッチ１２ｃ，１２ｋがオフ状態、または、スイッチ１２ａ，１２ｉがオフ状態にされる。これにより、主容量素子１８ａが、データ線１３ａおよびデータ線１３ｂから遮断される。
【0130】
一方、積演算の結果が“＋１”になるのは、入力データ（ＩＤ）が”１”、メモリセル１１ａの格納データが”１”およびメモリセル１１ｂの格納データが”０”のときである。このときには、スイッチ１２ｃ，１２ｋがオン状態、スイッチ１２ａがオン状態、スイッチ１２ｉがオフ状態にされる。これにより、主容量素子１８ａが、データ線１３ａに接続され、データ線１３ｂから遮断される。
【0131】
また、積演算の結果が“－１”になるのは、入力データ（ＩＤ）が”１”およびメモリセル１１ａの格納データが”０”およびメモリセル１１ｂの格納データが”１”のときである。このときには、スイッチ１２ｃ，１２ｋがオン状態、スイッチ１２ａがオフ状態、スイッチ１２ｉがオン状態にされる。これにより、主容量素子１８ａはデータ線１３ａから遮断され、データ線１３ｂに接続される。
【0132】
データ線１３ａおよびデータ線１３ｂには、複数の積演算メモリセル１０が接続されている。そのため、データ線１３ａに接続された電源電圧（Ｖｄ）にチャージされている主容量素子１８ａの個数と、データ線１３ｂに接続された電源電圧（Ｖｄ）にチャージされている主容量素子１８ａの個数の差が、積和結果となる。この場合、電流が流れないので、ハイインピーダンス（Ｈｉ－Ｚ）で判定が行われる。推論時はデータ線１３ａの寄生容量１９ａおよびデータ線１３ｂの寄生容量１９ｂと導通した積演算メモリセル１０の容量を用いて積和演算が行われる。具体的にはデータ線１３ａとデータ線１３ｂとの電圧差が、積和結果となる。
【0133】
データ線１３ａとデータ線１３ｂに接続された主容量素子１８ａの容量のばらつきを調整するため、主容量素子１８ａに対して、調整用の容量素子１８ｂ，１８ｃを接続し、パス切り替えにより適切な合成容量が構成される。この構成により、データ線１３ａおよびデータ線１３ｂに対して四通りの容量の切り替えが可能となる。以下、具体的に説明する。
【0134】
メモリセル１１ｅに論理値“０”およびメモリセル１１ｆに論理値“０”が格納されているとき、スイッチ１２ｇおよびスイッチ１２ｏはオフ状態にされる。これにより、主容量素子１８ａの一方の電極のみがノードｎ５に接続される。
【0135】
メモリセル１１ｅに論理値“１”およびメモリセル１１ｆに論理値“０”が格納されているとき、スイッチ１２ｇはオン状態にされ、スイッチ１２ｏはオフ状態にされる。これにより、主容量素子１８ａの一方の電極および容量素子１８ｂの一方の電極がノードｎ５に接続される。
【0136】
メモリセル１１ｅに論理値“０”およびメモリセル１１ｆに論理値“１”が格納されているとき、スイッチ１２ｇはオフ状態にされ、スイッチ１２ｏはオン状態にされる。これにより、主容量素子１８ａの一方の電極および容量素子１８ｃの一方の電極がノードｎ５に接続される。
【0137】
メモリセル１１ｅに論理値“１”およびメモリセル１１ｆに論理値“１”が格納されているとき、スイッチ１２ｇはオン状態にされ、スイッチ１２ｏはオン状態にされる。これにより、主容量素子１８ａの一方の電極、容量素子１８ｂの一方の電極および容量素子１８ｃの一方の電極がノードｎ５に接続される。
【0138】
本変形例では容量判定を用いるが、実施形態と同様に特性値の変更が可能で、メモリセルによってその値を維持することができる。また、調整機能により、同一データ線につながる複数の積演算メモリセルの特性を基準値に調整することで、推論時の誤動作を防止することが可能となる。
【0139】
（第二変形例）
図１７は第二変形例における積演算メモリセルの構成を示す図である。
図１７は第二変形例における積演算メモリセルの構成を示す図である。
【0140】
実施形態では、データ線１３ａ側に一つの重み用のメモリセル１１ａ、データ線１３ｂ側に一つの重み用のメモリセル１１ｂが配置される。一方、第二変形例では、データ線１３ａ側およびデータ線１３ｂ側のそれぞれに複数の重み用のメモリセルが配置される。
【0141】
データ線１３ａ側に四つの重み用のメモリセル１１ａ０～１１ａ３が配置され、それぞれの出力は四つのアンド回路ＡＮ０～ＡＮ３に供給される。アンド回路ＡＮ０～ＡＮ３には、それぞれカラム選択信号線ＷＳ０～ＷＳ３が供給される。アンド回路ＡＮ０～ＡＮ３は論理積を実行し、それらの出力はオア回路ＯＲ１に出力される。オア回路ＯＲ１は論理和を実行し、その出力はアンド回路ＡＮ４に出力される。アンド回路ＡＮ４には、入力線１５により入力データ（ＩＤ）が供給される。アンド回路ＡＮ４は論理積を実行し、その出力はスイッチ１２ａ，１２ｂに供給される。
【0142】
データ線１３ｂ側に四つの重み用のメモリセル１１ｂ０～１１ｂ３が配置され、それぞれの出力は四つのアンド回路ＡＮ５～ＡＮ８に供給される。アンド回路ＡＮ５～ＡＮ８には、それぞれカラム選択信号線ＷＳ０～ＷＳ３が供給される。アンド回路ＡＮ５～ＡＮ８は論理積を実行し、それらの出力はオア回路ＯＲ２に出力される。オア回路ＯＲ２は論理和を実行し、その出力はアンド回路ＡＮ９に出力される。アンド回路ＡＮ９には、入力線１５により入力データ（ＩＤ）が供給される。アンド回路ＡＮ９は論輪積を実行し、その出力はスイッチ１２ｉ，１２ｊに供給される。
【0143】
例えば、カラム選択信号線ＷＳ０がハイレベルにされることによってメモリセル１１ａ０，１１ｂ０が選択された場合には、メモリセル１１ａ０，１１ｂ０に格納されている論理値と入力データ（ＩＤ）の論理値との間で積演算が実行される。そして、積演算の結果と、データ線１３ａにおける電流値とデータ線１３ｂにおける電流値との間で和演算が実行されることになる。なお、このとき、カラム選択信号線ＷＳ１～ＷＳ３はロウレベルにしておくことで、メモリセル１１ａ１～１１ａ３，１１ｂ１～１１ｂ３は選択されないようにされる。
【0144】
重み用のメモリセルを複数配置し、カラム選択できるようにしているので、重み用のメモリセルのビット幅の調整が可能である。この場合、面積を大きく削減可能である。
【0145】
（第三変形例）
図１８は第三変形例における積演算メモリセルの構成を示す図である。
図１８は第三変形例における積演算メモリセルの構成を示す図である。
【0146】
第三変形例における積演算メモリセル１０では、実施形態における積演算メモリセル１０において、重み用のメモリセル１１ａ，１１ｂの代わりにメモリアレイ１０１の外に配置したＳＲＡＭマクロからの複数の重み用の配線ＰＷ，ＮＷが用いられる。データ線１３ａ側の複数の重み用の配線ＰＷの一つがスイッチ１２ａ、１２ｂを構成するＮＭＯＳトランジスタのゲートに接続される。そして、データ線１３ｂ側の複数の重み用の配線ＮＷの一つがスイッチ１２ｉ、１２ｊを構成するＮＭＯＳトランジスタのゲートに接続される。重み用の配線ＰＷ，ＮＷは、メモリアレイ１０１に含まれる積演算メモリセル１０に対応した数設けられ、複数の積演算メモリセル１０に重みデータを同時入力することで演算が実行される。例えば、重み用の配線ＰＷ、ＮＷはそれぞれ３２本設けられる。
【0147】
実施形態のように、重み用のメモリセルを積演算メモリセルの内部に有するよりも積演算メモリセルの外のＳＲＡＭマクロで重みデータを保持して、そこから直接供給する方が面積的に有利になる可能性がある。
【0148】
（第四変形例）
図１９は第四変形例における調整用リファレンスセルの構成を示す図である。
図１９は第四変形例における調整用リファレンスセルの構成を示す図である。
【0149】
実施形態における調整用リファレンスセル３０はデータ線１３ａ側の選択用のスイッチ３１ａ，３１ｂおよびデータ線１３ｂ側の選択用のスイッチ３２ａ，３２ｂをセル内に有する。このため、積演算メモリセル１０とは完全に同じ構成ではなく、一定の電流値のずれを生じる。
【0150】
第四変形例における調整用リファレンスセル３０は、積演算メモリセル１０と全く同じ構成の二つのＰ側調整用リファレンスセル３０ａおよびＮ側調整用リファレンスセル３０ｂをデータ線１３ａおよびデータ線１３ｂにそれぞれ別々に接続して構成される。これにより、調整用リファレンスセル３０の電流値をさらに積演算メモリセル１０に近づけることが可能となり、実施形態より精密な積和演算が可能になる。推論時の誤動作を防止することができる。なお、Ｐ側調整用リファレンスセル３０ａとＮ側調整用リファレンスセル３０ｂを互いに調整してから積演算メモリセル１０の調整を開始する。
【0151】
（第五変形例）
図２０は第五変形例におけるメモリセルアレイの構成を示す図である。図２１は実施形態におけるデータ線および共通電源線における電圧を示す図である。図２２は第五変形例におけるデータ線および共通電源線における電圧を示す図である。図２１および図２２のグラフの横軸は時間（TIME）、縦軸は電圧（VOLTAGE）である。
図２０は第五変形例におけるメモリセルアレイの構成を示す図である。図２１は実施形態におけるデータ線および共通電源線における電圧を示す図である。図２２は第五変形例におけるデータ線および共通電源線における電圧を示す図である。図２１および図２２のグラフの横軸は時間（TIME）、縦軸は電圧（VOLTAGE）である。
【0152】
実施形態おける共通電源スイッチ１０３は一つのスイッチで構成される。第五変形例における共通電源スイッチ１０３は並列接続される複数のスイッチ１０３ａ，１０３ｂで構成される。複数のスイッチ１０３ａ，１０３ｂは異なる駆動力のＮＭＯＳトランジスタで構成される。スイッチ１０３ａ，１０３ｂはスイッチＳＷａ，ＳＷｂを介して共通電源線１４に接続される。
【0153】
調整時は常に積演算メモリセルおよび推論用リファレンスセル等の一セルのみが導通され、データ線１３ａまたはデータ線１３ｂが放電される。実際の推論時は動作ごとに導通セル数が異なるため、共通電源線（ＣＶＳＳ）の電位が異なる。図２１に示すように、推論時の導通セルが少ない場合（ＩＳ）の共通電源線（ＣＶＳＳ）の電位と調整時（ＴＵ）の共通電源線（ＣＶＳＳ）の電位との差は小さい。推論時の導通セル数が多い場合（ＩＭ）の共通電源線（ＣＶＳＳ）の電位と調整時（ＴＵ）の共通電源線（ＣＶＳＳ）の電位との差は大きい。このため、調整時に電流を揃えたとしても、推論時にボディバイアスのかかり方によって電流値がずれる可能性がある。
【0154】
例えば、推論時にはスイッチＳＷａがオン状態にされると共にスイッチＳＷｂがオフ状態にされてスイッチ１０３ａが使用される。調整時にはスイッチＳＷａがオフ状態にされると共にスイッチＳＷｂがオン状態にされてスイッチ１０３ｂが使用される。スイッチ１０３ｂを構成するＮＭＯＳトランジスタのゲート幅はスイッチ１０３ａを構成するＮＭＯＳトランジスタのゲート幅よりも小さく設定される。
【0155】
導通セル数が多い場合に精度が落ちやすいため、図２２に示すように、推論時の導通セル数が多い場合（ＩＭ）の共通電源線（ＣＶＳＳ）の電位と調整時（ＴＵ）の共通電源線（ＣＶＳＳ）の電位との差が小さくなるようスイッチ１０３ｂが使用される。なお、推論時の導通セルが少ない場合（ＩＳ）の共通電源線（ＣＶＳＳ）の電位と調整時（ＴＵ）の共通電源線（ＣＶＳＳ）の電位との差は大きくなるが、導通セルが少ない場合の精度への影響は少ない。
【0156】
調整時に異なるサイズの共通電源スイッチを使用し、導通セル数が多い場合の推論時の状況を再現させる。これにより、推論時の誤動作を防止することができる。
【0157】
【0158】
ＳＲＡＭメモリには、動作モードとして、通常動作モード（ＮＯ＿Ｍ）と、レジューム・スタンバイ（Resume Standby：ＲＳ）モード（ＲＳ＿Ｍ）と、がある。通常動作モードは、データ読出しおよびデータ書込みを行うときの動作モードである。ＲＳモードは、データを消失しない程度に電源電圧を絞って書込まれたデータを保持した状態で消費電力を低減させる動作モードである。メモリアレイの接地配線の電位を接地電位（０Ｖ）よりも高い電位（電源電位と接地電位との間の電位）に設定することにより電源電圧が絞られる。
【0159】
実施形態では、メモリセル１１ａ～１１ｆを構成するＳＲＡＭメモリのＮＭＯＳトランジスタＮ１，Ｎ２のソースには接地電位（Ｖｓ）が供給され、通常モードで推論動作が行われる。本変形例では、ＲＳモードで推論動作（ＭＡＣ）が行われる。
【0160】
本変形例におけるメモリセル１１ａ～１１ｆを構成するＳＲＡＭメモリのＮＭＯＳトランジスタＮ１，Ｎ２のソースが接続されるノードｎ５には電流源ＣＳｍが接続される。そして、ＲＳモードでは電流源ＣＳｍの駆動力を落としてノードｎ５の電位を接地電位（Ｖｓ）よりも高くしてソースバイアスを変化させる。これにより、メモリセル１１ａ～１１ｆを構成するオフ状態のＭＯＳトランジスタのサブスレッショルドリーク電流を低減することができる。
【0161】
メモリセル１１ａ～１１ｆの相補データ（Ｔ、Ｂ）を保持するノードｎ３，ｎ４に接続されるＮＭＯＳトランジスタのゲートのうち、ハイレベル（Ｈ）側は影響なく、ロウレベル（Ｌ）側は遮断状態維持のため推論に影響なく、リーク電力の削減が可能である。これについて、以下説明する。
【0162】
例えば、メモリセル１１ｅにおいて、相補データ（Ｔ）を保持するノードｎ３がハイレベル側であり、相補データ（Ｂ）を保持するノードｎ４がロウレベル側である。ノードｎ３は通常動作モードからＲＳモードになってもハイレベル（Ｈ）の電位が維持され、スイッチ１２ｇを構成するＮＭＯＳトランジスタのゲートの電位が維持されるので、セル電流（ＩＣ）に影響しない。ノードｎ４はＲＳモードになると、ロウレベル（Ｌ）の電位は上昇するが、スイッチ１２ｈを構成するＮＭＯＳトランジスタの遮断を維持するので、リーク電流（ＩＬ）による推論の影響はない。
【0163】
以上、本開示者らによってなされた開示を実施の形態に基づき具体的に説明したが、本開示は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0164】
１０・・・積演算メモリセル（メモリセル）
１１ａ・・・メモリセル（第一のデータ保持回路）
１１ｂ・・・メモリセル（第二のデータ保持回路）
１１ｅ，１１ｃ・・・メモリセル（第三のデータ保持回路）
１１ｆ，１１ｄ・・・メモリセル（第四のデータ保持回路）
１２ａ～１２ｐ・・・スイッチ
１３ａ・・・データ線（ＰＢＬ、第一のデータ線）
１３ｂ・・・データ線（ＮＢＬ、第二のデータ線）
１５・・・入力線（ＩＬ）
１０４・・・センスアンプ（比較回路）
１３０・・・ＡＩアクセラレータ（半導体装置）
１１ａ・・・メモリセル（第一のデータ保持回路）
１１ｂ・・・メモリセル（第二のデータ保持回路）
１１ｅ，１１ｃ・・・メモリセル（第三のデータ保持回路）
１１ｆ，１１ｄ・・・メモリセル（第四のデータ保持回路）
１２ａ～１２ｐ・・・スイッチ
１３ａ・・・データ線（ＰＢＬ、第一のデータ線）
１３ｂ・・・データ線（ＮＢＬ、第二のデータ線）
１５・・・入力線（ＩＬ）
１０４・・・センスアンプ（比較回路）
１３０・・・ＡＩアクセラレータ（半導体装置）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】