特開 2023-124162 メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023124162

(43)【公開日】2023-09-06

(54)【発明の名称】メモリシステム

(51)【国際特許分類】

   G06F 12/06 20060101AFI20230830BHJP

   G06F 12/00 20060101ALI20230830BHJP

【ＦＩ】

G06F12/06 550B

G06F12/06 515A

G06F12/00 597D

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2022027768

(22)【出願日】2022-02-25

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000028

【氏名又は名称】弁理士法人明成国際特許事務所

(72)【発明者】

【氏名】滝澤 哲郎

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CA12

5B160CC01

5B160MM01

(57)【要約】

【課題】メモリシステムにおいて、データアクセス性能の低下を抑制する。
【解決手段】メモリシステム１００は、半導体メモリ装置１２０と、メモリコントローラ１１０と、からなるメモリシステムであって、メモリコントローラは、バンク数指定部と、バンクアドレス部と、ロウアドレス部と、を含むアクティブコマンドを、半導体メモリ装置に発行し、半導体メモリ装置は、アクティブコマンドにより、２つのバンクをアクティブにすることを指定された場合には、第１ロウと、第２ロウと、をアクティブにし、アクティブコマンドにより、１つのバンクをアクティブにすることを指定された場合には、第１ロウと第２ロウとのうちの第１ロウをアクティブにする。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のバンクグループを備える半導体メモリ装置（１２０）と、前記半導体メモリ装置にアクセスする演算装置（２００）から前記半導体メモリ装置へのアクセス要求に応じてコマンドを発行するメモリコントローラ（１１０）と、からなるメモリシステム（１００）であって、
前記メモリコントローラは、
１つのバンクをアクティブにすることと２つのバンクをアクティブにすることとのいずれかを指定するビット列であるバンク数指定部と、
アクセス対象のバンクアドレスを定めるビット列であるバンクアドレス部と、
前記アクセス対象のロウアドレスを定めるビット列であるロウアドレス部と、
を含むアクティブコマンドを、前記半導体メモリ装置に発行し、
前記半導体メモリ装置は、
（ｉ）前記アクティブコマンドにより、２つのバンクをアクティブにすることを指定された場合には、
前記バンクアドレス部により定められる第１バンクに属し、前記ロウアドレス部により定められるロウである第１ロウと、
前記バンクアドレス部のうち、バンクグループを定めるビット列のうちの予め定められた１ビットである反転対象ビットを反転させて得られるバンクアドレスによって定められる第２バンクに属し、前記ロウアドレス部により定められるロウである第２ロウと、
をアクティブにし、
（ｉｉ）前記アクティブコマンドにより、１つのバンクをアクティブにすることを指定された場合には、前記第１ロウと前記第２ロウとのうちの前記第１ロウをアクティブにする、
メモリシステム。

【請求項2】

請求項１に記載のメモリシステムであって、
前記メモリコントローラは、論理アドレスから物理アドレスへ変換する際に、
前記論理アドレスを、前記論理アドレスの最下位ビットから、バンクアドレスのうちの前記反転対象ビットに対応するビット、カラムアドレス、バンクアドレスのうちの前記反転対象ビットに対応するビットを除いて得られるビット列、ロウアドレス、として順に割り当てることにより、前記物理アドレスを定める、
メモリシステム。

【請求項3】

請求項１または請求項２に記載のメモリシステムであって、
前記半導体メモリ装置は、
前記アクティブコマンドにより、２つのバンクをアクティブにすることを指定された場合には、前記第１ロウをアクティブにし、その後、前記第１バンクが属するバンクグループと異なるバンクグループに属するバンクに対して続けて前記アクティブコマンドを発行することができる最短間隔の経過後、前記第２ロウをアクティブにする、
メモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、メモリシステムに関する。

【背景技術】

【0002】

半導体メモリ装置として、複数のバンクグループを備えるＤＤＲ４やＬＰＤＤＲ５が用いられることがある。このような半導体メモリ装置では、異なるバンクグループに属する２つのバンクに対して、アクティブコマンドを続けて発行する際には、２つのアクティブコマンド発行の間に設けなければならない間隔を短くできる（非特許文献１、非特許文献２）。このため、コマンドバスに空きサイクルを作ることなく、続けてアクティブコマンドおよびリード／ライトコマンドの発行を行うことができる。

【先行技術文献】

【特許文献】

【0003】

【非特許文献1】JEDEC STANDARD DDR4 SDRAM JESD79-4B,JUNE 2017

【非特許文献2】JEDEC STANDARD Low Power Double Data Rate 5(LPDDR5)JESD209-4A,JANUARY 2020

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、アクティブコマンドおよびリード／ライトコマンドの発行を続けて行う場合、リフレッシュコマンドやプリチャージコマンド等の、メモリシステムの動作に必要な他のコマンドを発行するためのコマンドバスの空きサイクルがなくなってしまう。リフレッシュコマンドやプリチャージコマンドを発行するためにアクティブコマンドおよびリード／ライトコマンドの発行を延期すると、半導体メモリ装置のデータアクセス性能が低下してしまうという問題がある。

【課題を解決するための手段】

【0005】

本開示は、以下の形態として実現することが可能である。

【0006】

本開示の一形態によれば、メモリシステム（１００）が提供される。このメモリシステムは、複数のバンクグループを備える半導体メモリ装置（１２０）と、前記半導体メモリ装置にアクセスする演算装置（２００）から前記半導体メモリ装置へのアクセス要求に応じてコマンドを発行するメモリコントローラ（１１０）と、からなるメモリシステムであって、前記メモリコントローラは、１つのバンクをアクティブにすることと２つのバンクをアクティブにすることとのいずれかを指定するビット列であるバンク数指定部と、アクセス対象のバンクアドレスを定めるビット列であるバンクアドレス部と、前記アクセス対象のロウアドレスを定めるビット列であるロウアドレス部と、を含むアクティブコマンドを、前記半導体メモリ装置に発行し、前記半導体メモリ装置は、前記アクティブコマンドにより、２つのバンクをアクティブにすることを指定された場合には、前記バンクアドレスにより定められる第１バンクに属し、前記ロウアドレスにより定められるロウである第１ロウと、前記バンクアドレス部のうち、バンクグループを定めるビット列のいずれか１ビットである反転対象ビットを反転させて得られるバンクアドレスによって定められる第２バンクに属し、前記ロウアドレス部により定められるロウである第２ロウと、をアクティブにし、前記アクティブコマンドにより、１つのバンクをアクティブにすることを指定された場合には、前記第１ロウと前記第２ロウとのうちの前記第１ロウをアクティブにする。
この形態のメモリシステムによれば、１回のアクティブコマンドで、第１バンクと第２バンクとの２つのバンクをアクティブにすることにより、アクティブコマンドの発行回数を抑制しコマンドバスに空きを作ることができる。これにより、リフレッシュコマンドやプリチャージコマンドの発行によるアクティブコマンドおよびリード／ライトコマンドの発行の延期を抑制し、半導体メモリ装置のデータアクセス性能の低下を抑制できる。

【図面の簡単な説明】

【0007】

【図1】本実施形態におけるメモリシステムの概略構成を示す説明図である。

【図2】本実施形態におけるメモリアクセス処理の手順の前半部分を示すフローチャートである。

【図3】本実施形態におけるメモリアクセス処理の手順の後半部分を示すフローチャートである。

【図4】本実施形態における論理アドレスから物理アドレスへのアドレス変換方法を示す説明図である。

【図5】本実施形態における論理アドレスから物理アドレスへのアドレス変換方法を示す説明図である。

【図6】本実施形態におけるアクティブ化処理の手順を示すフローチャートである。

【図7】本実施形態におけるメモリシステムの動作の一例を表すタイミングチャートである。

【図8】本実施形態におけるメモリシステムの動作の一例を表すタイミングチャートである。

【発明を実施するための形態】

【0008】

Ａ．実施形態：
Ａ１．システム構成：
図１に示すように、本実施形態のメモリシステム１００は、メモリコントローラ１１０と半導体メモリ装置１２０とからなる。メモリシステム１００は、演算装置２００から発行されるアクセス要求に応じて、メモリコントローラ１１０を介して、半導体メモリ装置１２０へのデータの読み書きを実行する。演算装置２００は、例えば、ＣＰＵやＧＰＵ（Graphics Processing Unit）が該当する。

【0009】

メモリコントローラ１１０は、バス１０により演算装置２００と接続し、演算装置２００から発行される半導体メモリ装置１２０へのアクセス要求を受信する。また、メモリコントローラ１１０は、バス２０により半導体メモリ装置１２０と接続し、アクセス要求に応じて、半導体メモリ装置１２０に対して、ビット列で表されたコマンドの発行を行う。メモリコントローラ１１０は、メモリシステム１００の動作の基準となるクロック信号に従って、上述したコマンドの発行を行う。加えて、メモリコントローラ１１０は、後述する、アクセス要求に含まれるアクセス対象のデータの論理アドレスから、当該データが格納された半導体メモリ装置１２０上の格納領域を示す物理アドレスへの変換を行う。

【0010】

アクセス要求が、半導体メモリ装置１２０へのデータの書き込みを要求するライトアクセス要求である場合、メモリコントローラ１１０は、半導体メモリ装置１２０に対して、アクセス要求で指定されたアドレス（以下、「アクセス対象アドレス」とも呼ぶ）へのデータの書き込みを指示するライトコマンドを発行する。また、アクセス要求が、半導体メモリ装置１２０からのデータの読み出しを要求するリードアクセス要求である場合、メモリコントローラ１１０は、半導体メモリ装置１２０に対して、アクセス対象アドレスからのデータの読み出しを指示するリードコマンドを発行する。ライトコマンドおよびリードコマンドは、アクセス対象アドレスのうち、カラムアドレスを指定するカラムアドレス部を備える。

【0011】

半導体メモリ装置１２０に対してライトコマンドまたはリードコマンドを発行する前に、メモリコントローラ１１０は、半導体メモリ装置１２０をアクセス可能状態（以下、「アクティブ」とも呼ぶ）にするために、半導体メモリ装置１２０に対して、アクティブコマンドを発行する。アクティブコマンドは、バンク数指定部と、バンクアドレス部と、ロウアドレス部とを備える。バンク数指定部は１ビットで表され、バンク数指定部の値を０と１とのいずれかの値に設定することにより、半導体メモリ装置１２０が１つのバンクをアクティブにするか、２つのバンクをアクティブにするかを指定することができる。本実施形態では、バンク数指定部が、０である場合には１つのバンクをアクティブにすることを指定し、１である場合には２つのバンクをアクティブにすることを指定する。

【0012】

バンクアドレス部は、アクセス対象アドレスのうち、バンクアドレスを指定する。本実施形態では、後述するように、半導体メモリ装置１２０が備えるバンクの数は１６であるので、バンクアドレスは４ビットで表される。なお、バンクアドレスのうち、上位２ビットはバンクグループアドレスを示す。

【0013】

ロウアドレス部は、アクセス対象アドレスのうち、ロウアドレスを示すビット列を格納する。ロウアドレスは十数ビットに及ぶため、コマンドバス幅が不足する場合には、ロウアドレスを２つに分割して、２回のアクティブコマンドに分けて発行してもよい。

【0014】

半導体メモリ装置１２０は、記憶素子であるメモリセルがマトリクス状に配置されて形成され、メモリコントローラ１１０から発行されるコマンドに応じて、各メモリセルへのデータの書き込みおよび各メモリセルからのデータの読み出しが可能である。本実施形態の半導体メモリ装置１２０はＬＰＤＤＲ５であり、半導体メモリ装置１２０は、バンクグループＢＧ０～ＢＧ３を備える。バンクグループＢＧ０～ＢＧ３はそれぞれ４つのバンクを備え、バンクグループＢＧ０はバンクＢ０～Ｂ３を備え、バンクグループＢＧ１はバンクＢ４～Ｂ７を備え、バンクグループＢＧ２はバンクＢ８～Ｂ１１を備え、バンクグループＢＧ３はバンクＢ１２～Ｂ１５を備える。

【0015】

半導体メモリ装置１２０は、アクティブコマンドを受けて、バンクアドレス部およびロウアドレス部により指定されるアクセス対象アドレスをアクティブにする（以下、「アクティブ化処理」とも呼ぶ）。バンク数指定部が０である場合、半導体メモリ装置１２０は、バンクアドレス部により指定される第１バンクに属し、ロウアドレス部により指定されるロウである第１ロウをアクティブにする。バンク数指定部が１である場合、半導体メモリ装置１２０は、第１ロウに加え、第２ロウをアクティブにする。第２ロウとは、バンクアドレス部の最上位ビット（以下、「反転対象ビット」とも呼ぶ）を反転させて得られるバンクアドレスにより定められる第２バンクに属し、ロウアドレス部により定められるロウを意味する。アクティブ化処理については、後に詳しく述べる。

【0016】

半導体メモリ装置１２０は、アクティブ時にライトコマンドを受けて、ライトコマンドにより指定されたカラムにデータを格納し保持する。また、半導体メモリ装置１２０は、アクティブ時にリードコマンドを受けて、リードコマンドにより指定されたカラムに保持していたデータを読み出す。半導体メモリ装置１２０は、予めバースト長を指定することにより、ライトコマンドまたはリードコマンドにより指定されたカラムから、バースト長分のデータを連続して出力することができる。

【0017】

Ａ２．メモリアクセス処理：
メモリシステム１００は、演算装置２００から発行されるアクセス要求に応じて、半導体メモリ装置１２０へのデータの読み書きを行うメモリアクセス処理を実行する。メモリシステム１００は、２つのメモリアクセス処理を実行する場合、それぞれのアクセス対象バンクが互いに異なれば、一方のメモリアクセス処理の実行と並行して、他方のメモリアクセス処理を実行してもよい。演算装置２００からリードアクセス要求が発行される場合を例として、図２および図３に示す、メモリアクセス処理を説明する。なお、演算装置２００からライトアクセス要求が発行される場合であっても、メモリシステム１００において、同様のメモリアクセス処理が実行される。

【0018】

図２において、演算装置２００からリードアクセス要求が発行されると、メモリコントローラ１１０は、リードアクセス要求のアクセス対象アドレスを取得する（ステップＳ１１０）。リードアクセス要求は、複数のアクセス対象アドレスを含んでもよい。

【0019】

メモリコントローラ１１０は、論理アドレスで表されたアクセス対象アドレスを、物理アドレスに変換する（ステップＳ１２０）。図４に示す、ロウアドレスおよびカラムアドレスがそれぞれ２ビットで表される物理アドレスへの変換を例に、論理アドレスから物理アドレスへの変換を説明する。メモリコントローラ１１０は、論理アドレスから物理アドレスへの変換の際に、論理アドレスの最下位ビットから順番に、バンクアドレスのうちの反転対象ビットに対応するビット（１ビット）、カラムアドレス（２ビット）、バンクアドレスのうち反転対象ビットに対応するビットを除いて得られるビット列（３ビット）、ロウアドレス（２ビット）、として順に割り当てることにより、物理アドレスを定める。アドレス変換方法は、ロウアドレスおよびカラムアドレスを表すビット数が多くなっても同様である。このアドレス変換方法によれば、例えば、連続する論理アドレス０～５を物理アドレスに変換した場合、図５に示すように、互いに異なるバンクグループに属する２つのバンクである、バンクＢ０（バンクアドレス：００００）およびバンクＢ８（バンクアドレス：１０００）に対して、データは交互に配置されることとなる。なお図５では、論理アドレス０～５を物理アドレスに変化した場合に定められる物理アドレスをハッチングにより表し、また、定められる順番を数字で表している。

【0020】

図２に示すように、メモリコントローラ１１０は、アドレス変換により得られたアクセス対象アドレスに応じて、バンク数指定部に０または１を設定し、物理アドレスで表されたアクセス対象アドレスを含むアクティブコマンドを半導体メモリ装置１２０に対して発行する（ステップＳ１３０）。アクセス対象アドレスが、上述した第１ロウと第２ロウとに対して、続けてリードコマンドを発行する必要があるアドレスである場合、メモリコントローラ１１０は、バンク数指定部に１を設定する。他方、アクセス対象アドレスが、単一ロウのみにリードコマンドを発行すればよいアドレスである場合、または、第１ロウと、第２ロウとは異なる他のロウとに対して、続けてリードコマンドを発行する必要があるアドレスである場合に、メモリコントローラ１１０は、バンク数指定部に０を設定する。

【0021】

半導体メモリ装置１２０は、アクティブコマンドを受信して、アクティブ化処理を実行する（ステップＳ１４０）。図６に示すように、アクティブ化処理において、半導体メモリ装置１２０は、受信したアクティブコマンドのバンク数指定部が１であるか否かを判定する（ステップＳ２１０）。

【0022】

バンク数指定部が１である場合（ステップＳ２１０：Ｙｅｓ）、半導体メモリ装置１２０は、上述した第１ロウをアクティブにする（ステップＳ２２０）。

【0023】

半導体メモリ装置１２０は、アクティブコマンドの発行から間隔ｔＲＲＤ＿Ｓの経過後（ステップＳ２３０：Ｙｅｓ）、半導体メモリ装置１２０は、上述した第２ロウをアクティブにし（ステップＳ２４０）、アクティブ化処理を終了する。間隔ｔＲＲＤ＿Ｓは、半導体メモリ装置１２０の規格により定められている、互いに異なるバンクグループに属する２つのバンクに対して、２つのアクティブコマンドを続けて発行することができる最短間隔を意味する。「間隔」とは、２つのコマンド間に設ける時間およびクロック信号の周期を意味する。間隔ｔＲＲＤ＿Ｓが経過していない場合（ステップＳ２３０：Ｎｏ）、半導体メモリ装置１２０は、間隔ｔＲＲＤ＿Ｓが経過するまで、ステップＳ２４０を実行せずに待機する。

【0024】

他方、バンク数指定部が１でない場合（ステップＳ２１０：Ｎｏ）、つまり、バンク数指定部が０である場合、半導体メモリ装置１２０は、上述した第１ロウと第２ロウとのうち、第１ロウのみをアクティブにし（ステップＳ２２２）、アクティブ化処理を終了する。

【0025】

アクティブ化処理の終了後、メモリコントローラ１１０は、図２に示すように、リードアクセス要求を満たすすべてのアクティブコマンドの発行が完了したか否かを判定する（ステップＳ１５０）。アクティブコマンドの発行が完了していない場合（ステップＳ１５０：Ｎｏ）、メモリコントローラ１１０は、前回のアクティブコマンドの発行から間隔ｔＲＲＤ＿Ｓの経過後（ステップＳ１５２：Ｙｅｓ）、再びステップＳ１３０を実行する。前回のアクティブコマンドの発行から間隔ｔＲＲＤ＿Ｓが経過していない場合（ステップＳ１５２：Ｎｏ）、メモリコントローラ１１０は、間隔ｔＲＲＤ＿Ｓが経過するまで、ステップＳ１３０を実行せずに待機する。

【0026】

アクティブコマンドの発行が完了した後（ステップＳ１５０：Ｙｅｓ）、図３に示すように、メモリコントローラ１１０は、アクティブコマンドの発行から間隔ｔＲＣＤ＿Ｓの経過後（ステップＳ１６０：Ｙｅｓ）、アクティブコマンドにより定められたアクセス対象アドレスに対して、リードコマンドを発行する（ステップＳ１７０）。間隔ｔＲＣＤ＿Ｓは、半導体メモリ装置１２０の規格により定められている、アクティブコマンドの発行後にリードコマンドを発行できるまでの最短間隔を意味する。最初のアクティブコマンドの発行から間隔ｔＲＣＤ＿Ｓが経過していない場合（ステップＳ１６０：Ｎｏ）、メモリコントローラ１１０は、間隔ｔＲＣＤ＿Ｓが経過するまで、ステップＳ１７０を実行せずに待機する。

【0027】

メモリコントローラ１１０は、リードアクセス要求を満たすすべてのリードコマンドの発行が完了したか否かを判定する（ステップＳ１８０）。リードコマンドの発行が完了していない場合（ステップＳ１８０：Ｎｏ）、メモリコントローラ１１０は、前回のリードコマンドの発行から間隔ｔＣＣＤ＿Ｓの経過後（ステップＳ１８２：Ｙｅｓ）、再びステップＳ１７０を実行する。間隔ｔＣＣＤ＿Ｓは、半導体メモリ装置１２０の規格により定められている、互いに異なるバンクグループに属する２つのバンクに対して、２つのリードコマンドを続けて発行できる最短間隔を意味する。前回のアクティブコマンドの発行から間隔ｔＣＣＤ＿Ｓが経過していない場合（ステップＳ１８２：Ｎｏ）、メモリコントローラ１１０は、間隔ｔＣＣＤ＿Ｓが経過するまで、ステップＳ１７０を実行せずに待機する。

【0028】

リードコマンドの発行が完了した後（ステップＳ１８０：Ｙｅｓ）、ステップＳ１９０において、半導体メモリ装置１２０は、受信したリードコマンドに応じて、データを出力する。半導体メモリ装置１２０は、リードコマンドの発行から間隔ＣＬの経過後にデータを出力する。間隔ＣＬは、半導体メモリ装置１２０の規格により定められている、半導体メモリ装置１２０がリードコマンドを受信してからデータを出力するまでの間隔を意味する。出力されたデータは、メモリコントローラ１１０を介して演算装置２００へ出力される。ステップＳ１９０の終了後、メモリシステム１００は、メモリアクセス処理を終了する。

【0029】

以上説明したメモリアクセス処理について、より具体的に説明する。図７および図８は、ともに、ロウａおよびロウｂへのリードアクセスを実行するメモリアクセス処理と、ロウｃおよびロウｄへのリードアクセスを実行するメモリアクセス処理とを並行して実行する例を表している。２つのメモリアクセス処理は、それぞれ、２周期分のデータ出力を４回実行する。図７に示すアクティブコマンドでは１つのバンクをアクティブにすることを指定し、図８に示すアクティブコマンドでは２つのバンクをアクティブにすることを指定する点で、図７と図８とは異なっている。なお、図７および図８において、ハッチングを付して表すアクティブコマンドＡに付された記号は、２つに分割された、同じ記号が付されたアクティブコマンドＡと対応するアクティブコマンドＡであることを意味している。また、データＤに付された記号および番号は、同じ記号および番号が付されたリードコマンドＲによるデータ出力であることを示している。

【0030】

図７に示す例では、１つのアクティブコマンドにつき１つのバンクのみアクティブにするので、メモリコントローラ１１０は、ロウａ、ロウｂ、ロウｃおよびロウｄに対して１回ずつアクティブコマンドを発行する必要がある。そのため、周期Ｔ２０～Ｔ２７のように、コマンドバスに空きがなくなる場合がある。

【0031】

図８に示す例では、ロウａとロウｂとの組み合わせおよびロウｃとロウｄとの組み合わせが、上述した第１ロウと第２ロウとの組み合わせに相当する場合には、第２ロウに相当するロウに対するアクティブコマンドの発行が不要となる。そのため、周期Ｔ６、周期Ｔ７、周期Ｔ２５および周期Ｔ２７において、コマンドバスを空けることができる。

【0032】

以上説明したように、図８に示す例のように、アクセスを実行する２つのロウが、第１ロウと第２ロウの組み合わせに相当する場合には、コマンドバスに空きを作ることができるので、リフレッシュコマンドやプリチャージコマンド等の、メモリシステム１００の動作に必要な他のコマンドも発行できる。

【0033】

以上説明した実施形態のメモリシステム１００によれば、１回のアクティブコマンドで、第１バンクと第２バンクとの２つのバンクをアクティブにすることにより、アクティブコマンドの発行回数を抑制しコマンドバスに空きを作ることができる。これにより、リフレッシュコマンドやプリチャージコマンドの発行によるアクティブコマンド、リードコマンドおよびライトコマンドの発行の延期を抑制し、半導体メモリ装置１２０のデータアクセス性能の低下を抑制できる。

【0034】

また、メモリコントローラ１１０は、論理アドレスから物理アドレスへ変換する際に、論理アドレスの最下位ビットから、バンクアドレスのうちの反転対象ビット、カラムアドレス、バンクアドレスのうち反転対象ビットを除いて得られるビット列、ロウアドレス、として順に割り当てることにより、物理アドレスを定めるので、データを第１バンクと第２バンクとに交互に配置できる。これにより、第１バンクと第２バンクとに対して交互にコマンドを発行する確率を高くできるので、さらに、半導体メモリ装置１２０のデータアクセス性能の低下を抑制できる。

【0035】

Ｂ．他の実施形態：
（Ｂ１）上記実施形態において、反転対象ビットは、バンクアドレス部の最上位ビットであるが、本開示はこれに限定されない。反転対象ビットは、バンクアドレス部のうち、バンクグループを定めるビット列のうちの予め定められた１ビットであってもよい。

【0036】

（Ｂ２）上記実施形態において、メモリコントローラ１１０は、論理アドレスから物理アドレスへ変換する際に、論理アドレスの最下位ビットから、バンクアドレスのうちの反転対象ビットに対応するビット、カラムアドレス、バンクアドレスのうち反転対象ビットに対応するビットを除いて得られるビット列、ロウアドレス、として順に割り当てることにより、物理アドレスを定めるが、本開示はこれに限定されない。メモリコントローラ１１０は、論理アドレスから物理アドレスへ変換する際に、ロウアドレスの後に、バンクアドレスのうち反転対象ビットに対応するビットを除いて得られるビット列を割り当ててもよい。

【0037】

（Ｂ３）上記実施形態において、２つのバンクをアクティブにする場合、半導体メモリ装置１２０は、第１ロウをアクティブにした後に第２ロウをアクティブにするが、本開示はこれに限定されない。半導体メモリ装置１２０は、第２ロウをアクティブにした後に、第１ロウをアクティブにしてもよい。

【0038】

本開示は、上述の実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した形態中の技術的特徴に対応する各実施形態中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

【0039】

本開示に記載の制御部およびその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサおよびメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部およびその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部およびその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサおよびメモリと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。

【符号の説明】

【0040】

１００…メモリシステム、１１０…メモリコントローラ、１２０…半導体メモリ装置、２００…演算装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】