特開 2023-125596 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023125596

(43)【公開日】2023-09-07

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230831BHJP

   H01L 29/41 20060101ALI20230831BHJP

   H01L 29/06 20060101ALI20230831BHJP

   H01L 21/336 20060101ALI20230831BHJP

【ＦＩ】

H01L29/78 652K

H01L29/44 Y

H01L29/06 301F

H01L29/06 301V

H01L29/78 652M

H01L29/78 653C

H01L29/78 658F

H01L29/06 301R

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022029794

(22)【出願日】2022-02-28

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】可知 剛

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104BB01

4M104BB02

4M104BB05

4M104BB08

4M104BB18

4M104DD08

4M104DD43

4M104DD64

4M104DD65

4M104FF07

4M104FF09

4M104FF10

4M104GG09

4M104GG18

4M104HH18

(57)【要約】

【課題】スイッチング特性を向上させた半導体装置を提供する。
【解決手段】半導体装置は、第１電極と、第２電極と、半導体部と、導電体と、制御電極と、を備える。前記第２電極は、第１方向において、前記第１電極と離間して設けられる。前記半導体部は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、を含み、且つ、前記第１電極と前記第２電極との間に位置する。前記導電体は、前記半導体部内に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１絶縁膜を介して、前記第１半導体層に向き合う。前記制御電極は、前記第２半導体層と前記第１電極との間に第２絶縁膜を介して設けられた第１部分と、前記第１方向と直交する第２方向において、前記第２半導体層と前記第２絶縁膜を介して向き合う第２部分と、を有し、前記第１部分と前記第２部分は繋がっており、且つ、前記導電体と離間する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電極と、
第１方向において、前記第１電極と離間して設けられた第２電極と、
第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、を含み、且つ前記第１電極と前記第２電極との間に位置する半導体部と、
前記半導体部内に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１絶縁膜を介して、前記第１半導体層に向き合う導電体と、
前記第２半導体層と前記第１電極との間に第２絶縁膜を介して設けられた第１部分と、
前記第１方向と直交する第２方向において、前記第２半導体層と前記第２絶縁膜を介して向き合う第２部分と、
を有し、前記第１部分と前記第２部分は繋がっており、且つ、前記導電体と離間する制御電極と、
を備えた半導体装置。

【請求項2】

前記半導体部は、前記第２半導体層上に部分的に設けられた前記第１導電形の第３半導体層をさらに含み、
前記第３半導体層は、前記第２絶縁膜を介して、前記制御電極の前記第１部分に向き合う領域を含む請求項１記載の半導体装置。

【請求項3】

前記第１電極は、前記第２半導体層および前記第３半導体層に電気的に接続され、
前記制御電極および前記導電体は、前記第１電極から第３絶縁膜により電気的に絶縁される請求項２記載の半導体装置。

【請求項4】

前記第１方向において、前記第２半導体層の第２絶縁膜に沿った第１幅は、前記第１半導体層と前記第２半導体層との境界から前記第２絶縁膜と前記第３半導体層との境界に至る第２距離よりも小さい請求項２または３に記載の半導体装置。

【請求項5】

前記第１半導体層は、前記第２絶縁膜に沿って、前記制御電極と第２半導体層との間に延びる延伸部分を含む請求項４記載の半導体装置。

【請求項6】

前記制御電極の前記第１部分と前記第２部分は、湾曲部を介してつながる請求項１乃至５のいずれか１つに記載の半導体装置。

【請求項7】

前記制御電極の前記湾曲部は、前記第２絶縁膜の前記第１方向の膜厚よりも大きい曲率半径を有する、前記第２絶縁膜の膜厚よりも大きい請求項６記載の半導体装置。

【請求項8】

前記制御電極の前記第１部分は、前記第２方向において、前記第１絶縁膜上、前記第２部分上および前記第２半導体層上に延在し、前記第１方向に延びる前記第２部分の上端に接続される請求項１乃至５のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力制御に用いられる半導体装置には、オン抵抗の低減およびスイッチング特性の向上が求められる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１６５１８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、スイッチング特性を向上させた半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１電極と、第２電極と、半導体部と、導電体と、制御電極と、を備える。前記第２電極は、第１方向において、前記第１電極と離間して設けられる。前記半導体部は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、を含み、且つ、前記第１電極と前記第２電極との間に位置する。前記導電体は、前記半導体部内に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１絶縁膜を介して、前記第１半導体層に向き合う。前記制御電極は、前記第２半導体層と前記第１電極との間に第２絶縁膜を介して設けられた第１部分と、前記第１方向と直交する第２方向において、前記第２半導体層と前記第２絶縁膜を介して向き合う第２部分と、を有し、前記第１部分と前記第２部分は繋がっており、且つ、前記導電体と離間する。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置を示す模式断面図である。

【図2】実施形態に係る半導体装置を模式的に示す部分断面図である。

【図3】実施形態に係る半導体装置の特性を示すグラフである。

【図4】実施形態に係る半導体装置の製造過程を示す模式断面図である。

【図5】図４に続く製造過程を示す模式断面図である。

【図6】図５に続く製造過程を示す模式断面図である。

【図7】図６に続く製造過程を示す模式断面図である。

【図8】図７に続く製造過程を示す模式断面図である。

【図9】実施形態の変形例に係る半導体装置を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、パワーＭＯＳＦＥＴである。半導体装置１は、例えば、半導体部１０と、第１電極２０と、第２電極３０と、を備える。

【0010】

半導体部１０は、例えば、シリコンである。半導体部１０は、第１電極２０と第２電極３０との間に設けられる。第１電極２０は、例えば、ソース電極である。第２電極３０は、例えば、ドレイン電極である。

【0011】

半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、第１導電形の第５半導体層１９と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明するが、これに限定される訳ではない。

【0012】

第１半導体層１１は、例えば、ｎ形ドリフト層である。第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。

【0013】

第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１半導体層１１上に設けられる。第２半導体層１３は、半導体部１０の上面１０Ｆ内に位置する表面を有する。

【0014】

第３半導体層１５は、例えば、ｎ形ソース層である。第３半導体層１５は、第２半導体層１３上に部分的に設けられる。第３半導体層１５は、第１電極２０に電気的に接続される。

【0015】

第４半導体層１７は、例えば、ｐ形コンタクト層である。第４半導体層１７は、第２半導体層１３上に部分的に設けられる。第４半導体層１７は、第２半導体層１３の第２導電形不純物よりも高濃度の第２導電形不純物を含む。第１電極２０は、第４半導体層１７に接し、電気的に接続される。第２半導体層１３は、第４半導体層１７を介して、第１電極２０に電気的に接続される。

【0016】

第５半導体層１９は、第１半導体層１１と第２電極３０との間に設けられる。第５半導体層１９は、例えば、ｎ形バッファ層である。第５半導体層１９は、第２電極３０に電気的に接続される。第５半導体層１９は、第１半導体層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。

【0017】

半導体装置１は、導電体４０と、制御電極５０と、をさらに含む。半導体部１０は、第２半導体層１３の表面から第１半導体層１１中に至る深さのトレンチＴＲを有する。
導電体４０は、例えば、フィールドプレート電極であり、トレンチＴＲの内部に設けられる。導電体４０は、半導体部１０から第１絶縁膜４３により電気的に絶縁される。導電体４０は、第１絶縁膜４３を介して、第１半導体層１１に向き合う。第１絶縁膜４３は、例えば、フィールドプレート絶縁膜である。

【0018】

制御電極５０は、例えば、第１部分５０ａと、第２部分５０ｂと、を含む。第１部分５０ａは、半導体部１０の表面１０Ｆ上に設けられる。第２部分５０ｂは、トレンチＴＲの内部に設けられる。第２部分５０ｂは、トレンチＴＲ内において、導電体４０から離間して設けられる。また、第２部分５０ｂは、トレンチＴＲの内壁上に設けられ、第１部分５０ａにつながる。第１部分５０ａおよび第２部分５０ｂは、一体に設けられる。

【0019】

制御電極５０の第２部分５０ｂは、例えば、第１絶縁膜４３の上に設けられる。制御電極５０は、第１絶縁膜４３の上端に沿って、トレンチＴＲの内壁と交差する方向、例えば、Ｘ方向に延在する端部を有する。このような制御電極５０の断面形状は例示であって、Ｘ方向に延在する端部を有さない断面形状であってもよい。

【0020】

制御電極５０は、半導体部１０から第２絶縁膜５３により電気的に絶縁される。第２絶縁膜５３は、例えば、ゲート絶縁膜である。制御電極５０の第１部分５０ａおよび第２部分５０ｂは、第２絶縁膜５３を介して、第２半導体層１３に向き合う。

【0021】

半導体部１０の上面内に位置する第２半導体層１３の表面は、制御電極５０の第１部分５０ａに向き合う。また、トレンチＴＲの内壁に含まれるされた第２半導体層１３の別の表面は、制御電極５０の第２部分５０ｂに向き合う。さらに、半導体部１０の上面１０Ｆにおいて、第３半導体層１５は、第２絶縁膜５３を介して、制御電極５０の第１部分５０ａに向き合う領域を含む。

【0022】

第１電極２０は、半導体部１０の表面１０Ｆ側において、第３半導体層１５、第４半導体層１７、導電体４０および制御電極５０を覆うように設けられる。第１電極２０と導電体４０との間、および、第１電極２０と制御電極５０との間には、第３絶縁膜５５が設けられる。導電体４０および制御電極５０は、第１電極２０から第３絶縁膜５５により電気的に絶縁される。第３絶縁膜５５は、例えば、層間絶縁膜である。

【0023】

第１電極２０は、第３絶縁膜５５に設けられるコンタクトトレンチＣＴを介して、第３半導体層１５および第４半導体層１７に電気的に接続される。コンタクトトレンチＣＴは、例えば、第３絶縁膜５５の上面から第２半導体層１３中に至る深さを有する。第４半導体層１７は、コンタクトトレンチＣＴの底面に設けられる。第１電極２０は、コンタクトトレンチＣＴの内壁に含まれる第３半導体層１５に接し、且つ、電気的に接続される。

【0024】

図２（ａ）は、実施形態に係る半導体装置１を模式的に示す部分断面図である。図２（ｂ）は、比較例に係る半導体装置２を模式的に示す部分断面図である。図２（ａ）および（ｂ）は、それぞれ、トレンチＴＲの開口部を表している。

【0025】

図２（ａ）に示すように、第２半導体層１３は、半導体部１０の上面１０Ｆ内に位置する第１表面１３ｆと、トレンチＴＲの内壁に含まれる第２表面１３ｇと、を有する。第２半導体層１３の第１表面１３ｆは、第２絶縁膜５３を介して、制御電極５０の第１部分５０ａに向き合う。第２表面１３ｇは、第２絶縁膜５３を介して、制御電極５０の第２部分５０ｂに向き合う。制御電極５０のゲート長は、第１表面１３ｆおよび第２表面１３ｇを介して第３半導体層１５から第１半導体層１１に至る沿面距離である。

【0026】

図２（ａ）中の１３ｃは、第１表面１３ｆから第２表面１３ｇに沿って第１半導体層１１と第２半導体層１３の境界に至るＺ方向の第１距離である。また、同図中の１３ｄは、トレンチＴＲから離間した領域において、半導体部１０の上面１０Ｆから、第１半導体層１１と第２半導体層１３の境界に至るＺ方向の第２距離である。すなわち、 第２距離は、第２絶縁膜５３と第３半導体層１５の境界と、第１半導体層１１と第２半導体層１３の境界との間のＺ方向における距離である。半導体装置１では、第１距離１３ｃは、第２距離１３ｄよりも短い。言い換えれば、第１半導体層１１は、トレンチＴＲの内壁に沿って、第２半導体層１３と制御電極５０の第２部分５０ｂとの間に延びる延伸部１１ｅｘを有する。

【0027】

延伸部１１ｅｘは、例えば、第１半導体層１１と第２半導体層１３との間のビルトインポテンシャルにより空乏化される。これにより、ゲートドレイン間の寄生容量Ｃｇｄを低減することができる。

【0028】

また、第３半導体層１５は、第２絶縁膜５３を介して、制御電極５０の第１部分５０ａに向き合う重複領域を有する。第３半導体層１５の制御電極５０に向き合う重複幅１５ｄは、例えば、第３半導体層１５中の第１導電形不純物の拡散距離である。すなわち、重複幅１５ｄは、第３半導体層１５の形成条件、例えば、イオン注入後の熱処理温度および第１不純物のドーズ量により制御される。

【0029】

図２（ｂ）に示すように、半導体装置２は、トレンチＴＲの内部に設けられた制御電極６０を有する。制御電極６０は、第２絶縁膜６３を介して、第２半導体層１３および第３半導体層１５のトレンチＴＲの内壁に含まれるそれぞれの表面に向き合う。

【0030】

この例では、半導体部１０の上面１０Ｆから第１半導体層１１と第２半導体層１３との境界に至る距離は均一である。すなわち、第１半導体層１１は、第２半導体層１３と制御電極６０との間に延びる延伸部１１ｅｘを有さない。このため、半導体装置２におけるゲートソース間の寄生容量Ｃｇｄは、半導体装置１の寄生容量Ｃｇｄよりも大きくなる。

【0031】

また、第２絶縁膜６３を介して制御電極６０に重なる第３半導体層１５の重複領域のＺ方向の重複幅１５ｄは、例えば、半導体部１０の上面１０Ｆに対する制御電極６０のリセス量ΔＲに依存する。制御電極６０は、例えば、ドライエッチングにより、Ｚ方向における所定の長さを有するように形成される。このため、リセス量ΔＲは、エッチングの不均一性を含む。例えば、リセス量ΔＲが大きくなり、第３半導体層１５の重複領域がなくなると、半導体装置２はターンオンしなくなる。これを避けるために、リセス量ΔＲを小さくして、重複幅１５ｄを大きくすることが好ましいが、ゲートソース間の寄生容量Ｃｇｓが大きくなる。これに対し、半導体装置１では、重複幅１５ｄの制御が容易であり、重複幅１５ｄを小さくすることが可能である。すなわち、ゲートソース間の寄生容量Ｃｇｓを小さくすることが可能である。

【0032】

このように、半導体装置１では、ゲートソース間の寄生容量Ｃｇｓおよびゲートドレイン間の寄生容量Ｃｇｄを低減することができる。これにより、スイッチング特性を向上させることが可能である。

【0033】

また、半導体装置１では、制御電極５０を薄く形成できるため、製造過程が容易になる。例えば、トレンチＴＲの内部に制御電極６０を埋め込む際に、制御電極６０に生じるボイドなどの構造欠陥をなくすことが可能である。

【0034】

図３は、実施形態に係る半導体装置１の特性を示すグラフである。横軸は、ドレイン電圧である。縦軸は、ドレイン電流である。同図中に示す「ＭＧ」は、半導体装置１の特性を示している。また、「ＴＧ」は、トレンチゲートトランジスタの特性を表し、「ＰＧ」は、プレナーゲートトランジスタの特性を表している。各トランジスタのチャネル長は同じである。

【0035】

図３に示すように、プレナーゲートトランジスタのドレイン電流は、トレンチゲートトランジスタのドレイン電流の２分の１以下である。すなわち、プレナートランジスタのオン抵抗は、トレンチゲートトランジスタのオン抵抗よりも大きくなる。

【0036】

これに対し、半導体装置１のトレイン電流は、トレンチゲートトランジスタのドレイン電流とほぼ同じである。半導体装置１では、制御電極５０がプレナーゲート部分（第１部分５０ａ）とトレンチゲート部分（第２部分５０ｂ）とを有することにより、第２絶縁膜５３を介して第３半導体層１３に向き合う重複幅１５ｄの制御性を向上させることができる。言い換えれば、ゲート電極がゲート絶縁膜を介してソース層に向き合う重複領域の幅の制御性を向上させ、寄生容量を低減することが可能となる。一方、制御電極５０がプレーナゲート部分を有するにもかかわらず、半導体装置１のオン抵抗は、トレンチゲートトランジスタのオン抵抗とほぼ同等にすることができる。

【0037】

次に、図４（ａ）～図８（ｂ）を参照して、半導体装置１の製造方法を説明する。図４（ａ）～図８（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。

【0038】

半導体装置１には、例えば、シリコンウェーハ１００を用いる。シリコンウェーハ１００は、ｎ形シリコン基板１０１と、ｎ形シリコン層１０３と、を含む。ｎ形シリコン層１０３は、ｎ形シリコン基板１０１上にエピタキシャル成長される。ｎ形シリコン層１０３のｎ形不純物濃度は、ｎ形シリコン基板１０１のｎ形不純物濃度よりも低い。

【0039】

図４（ａ）に示すように、ｎ形シリコン層１０３の上面側にトレンチＴＲを形成する。トレンチＴＲは、例えば、ＲＩＥ（Reactive Ion Etching）用いて、ｎ形シリコン層１０３を選択的にエッチングすることにより形成される。

【0040】

図４（ｂ）に示すように、トレンチＴＲの内面を覆う第１絶縁膜４３を形成する。第１絶縁膜４３は、例えば、シリコン酸化膜である。第１絶縁膜４３は、例えば、ｎ形シリコン層１０３を熱酸化したシリコン酸化膜と、ＣＶＤ（Chemical Vapor Deposition）により堆積されるシリコン酸化膜と、を含む。第１絶縁膜４３は、トレンチＴＲの内部にスペースを残すように形成される。

【0041】

続いて、第１絶縁膜４３上に導電層１０５を形成する。導電層１０５は、トレンチＴＲの内部スペースを埋め込むように形成される。導電層１０５は、例えば、導電性を有するポリシリコンである。導電層１０５、例えば、ＣＶＤにより形成される。

【0042】

図４（ｃ）に示すように、トレンチＴＲの内部に導電体４０を形成する。導電体４０は、例えば、ドライエッチングもしくはウェットエッチングにより導電層１０５を部分的に除去することにより形成される。

【0043】

図５（ａ）に示すように、第１絶縁膜４３を部分的にエッチングし、トレンチＴＲの上部に内壁を露出させる。第１絶縁膜４３は、例えば、ドライエッチングにより部分的に除去される。第１絶縁膜４３のエッチング量は、ｎ形シリコン層１０３の上面１０３Ｆに対するリセス量ΔＲ１が所定の値になるように制御される。

【0044】

図５（ｂ）に示すように、第２絶縁膜５３をｎ形シリコン層１０３の表面上に形成する。第２絶縁膜５３は、トレンチＴＲの上部の内壁を覆う。第２絶縁膜５３は、例えば、熱酸化により形成される。この際、導電体４０の上端にも絶縁膜４５が形成される。第２絶縁膜５３および絶縁膜４５は、例えば、シリコン酸化膜である。

【0045】

図５（ｃ）に示すように、第１絶縁膜４３および第２絶縁膜５３を覆うように、導電層１０７を形成する。導電層１０７は、例えば、導電性のポリシリコンである。導電層１０７は、例えば、ＣＶＤを用いて形成される。

【0046】

図６（ａ）に示すように、導電層１０７の上にエッチングマスク１０９を形成する。エッチングマスク１０９は、例えば、フォトレジストである。エッチングマスク１０９は、例えば、フォトリソグラフィを用いて、ｎ形シリコン層１０３の上面１０３Ｆの一部およびトレンチＴＲの内壁を覆うように形成される。

【0047】

図６（ｂ）に示すように、エッチングマスク１０９を用いて導電層１０７を選択的にエッチングすることにより、制御電極５０を形成する。導電層１０７は、例えば、ドライエッチングにより除去される。

【0048】

図６（ｃ）に示すように、第２半導体層１３をｎ形シリコン層１０３の上面側に形成する。第２半導体層１３とｎ形シリコン基板１０１との間に位置するｎ形シリコン層１０３は、第１半導体層１１となる。

【0049】

第２半導体層１３は、ｎ形シリコン層１０３の上面側にｐ形不純物、例えば、ボロン（Ｂ）を選択的にイオン注入することにより形成される。制御電極５０は、イオン注入マスクとして機能する。イオン注入されたｐ形不純物は、熱処理により活性化され、拡散される。

【0050】

第２半導体層１３は、トレンチＴＲの内壁おいて第２絶縁膜５３に接する表面１３ｇを有し、そのＺ方向の幅は、第１距離１３ｃ（図２（ａ）参照）である。第１絶縁膜４３のリセス量ΔＲ１（図５（ａ）参照）は、第１距離１３ｃよりも大きくなるように制御される。すなわち、制御電極５０の第２部分５０ｂ（図２（ａ）参照）の下面は、Ｚ方向において、第２半導体層１３の第２絶縁膜５３に接する表面の下端よりも下に位置する。

【0051】

図７（ａ）に示すように、、第３半導体層１５を第２半導体層１３の上に形成する。第３半導体層１５は、第２半導体層１３の上面側にｎ形不純物、例えば、砒素（Ａｓ）を選択的にイオン注入し、熱処理することにより形成される。制御電極５０は、イオン注入マスクとして機能する。

【0052】

第３半導体層１５は、Ｚ方向において、制御電極５０の第１部分５０ａと重なる重複領域を有する。第３半導体層１５の重複領域の重複幅１５ｄ（図２（ａ）参照）は、例えば、イオン注入後の熱処理温度もしくはイオン注入されるｎ形不純物のドーズ量により制御される。このため、重複領域は、ウェーハ面内において均一に形成される。また、重複幅１５ｄの制御も容易である。

【0053】

図７（ｂ）に示すように、第３絶縁膜５５を、制御電極５０および導電体４０を覆うように形成する。第３絶縁膜５５は、例えば、シリコン酸化膜である。第３絶縁膜５５は、例えば、ＣＶＤを用いて形成される。第３絶縁膜５５は、第３半導体層１５も覆うように形成される。

【0054】

図８（ａ）に示すように、第３絶縁膜５５にコンタクトトレンチＣＴを形成する。コンタクトトレンチＣＴは、第３絶縁膜５５の上面から第２半導体層１３に至る深さに形成される。さらに、コンタクトトレンチＣＴの底面に第４半導体層１７を形成する。第４半導体層１７は、コンタクトトレンチＣＴを介して、第２半導体層１３にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、熱処理することにより形成される。

【0055】

図８（ｂ）に示すように、第３絶縁膜５５上に第１電極２０を形成する。第１電極２０は、コンタクトトレンチＣＴの内部に延在し、第３半導体層１５および第４半導体層１７に接するように形成される。第１電極２０は、例えば、タングステン（Ｗ）およびアルミニウム（Ａｌ）を含む。

【0056】

続いて、ｎ形シリコン基板１０１の裏面側を研削もしくはエッチングすることにより薄層化する。これにより、第５半導体層１９（図１参照）が形成される。さらに、第５半導体層１９の裏面上に、第２電極３０を形成する。第２電極３０は、例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銀（Ａｇ）などを含む。

【0057】

図９（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置３、４を示す模式断面図である。図９（ａ）および（ｂ）は、それぞれ、トレンチＴＲの開口部を示す部分断面図である。

【0058】

図９（ａ）に示す半導体装置３では、半導体部１０の上面１０ＦとトレンチＴＲの内壁とがつながる領域において、第２半導体層１３が丸められた角を有する。第２半導体層１３の角は、例えば、第２絶縁膜５３のＺ方向の厚さ５３Ｔよりも大きい曲率半径Ｒｃを有するように形成される。

【0059】

第２半導体層１３の角は、例えば、トレンチＴＲの形成時におけるドライエッチング、または、第２絶縁膜５３の形成時における熱酸化により丸められる。言い換えれば、トレンチＴＲの内面は、第２半導体層１３の上面と曲面を介してつながるように形成される。また、制御電極５０の第１部分５０ａと第２部分５０ｂ（図２参照）は、第２半導体層１３の丸められた角を覆い、曲率半径Ｒｃを有する湾曲部を介してつながる。このように、第２半導体層１３が丸められた角を有することにより、第２絶縁膜５３は均一な膜厚を有する。これにより、制御電極５０のしきい値電圧のばらつきを抑制できる。また、第２半導体層１３の角における第２絶縁膜５３中の電界集中を抑制し、第２絶縁膜５３の信頼性を向上させることもできる。

【0060】

図９（ｂ）に示す半導体装置４では、制御電極５０の第１部分５０ａおよび第２部分５０ｂが異なる工程において形成される。第２部分５０ｂは、例えば、第１絶縁膜４３に形成されるリセス中に埋め込まれる。一方、第１部分５０ａは、第１絶縁膜４３、第２部分５０ｂおよび第２絶縁膜５３の上に形成される導電層をパターニングすることにより形成される。第１部分５０ａは、第２半導体層１３の上面を覆うように形成される。また、第２部分５０ｂの上端からトレンチＴＲ内に向けて延びる部分を含む。言い換えれば、第１部分５０ａは、例えば、Ｘ方向において、第２半導体層１３、第２部分５０ｂおよび第１絶縁膜上に延在し、第２部分５０ｂの上端に接続される。

【0061】

この例では、制御電極５０の第２部分５０ｂの断面積を広くすることにより、制御電極５０のゲート抵抗を低減することができる。また、第２部分５０ｂを形成する際に、第３半導体層１５に重複する領域の重複幅１５ｄ（図２（ｂ）参照）を制御する必要がなく、リセス量ΔＲ（図２（ａ）参照）の許容範囲が広くなる。このため、第２部分５０ｂの形成が容易になる。

【0062】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0063】

１、２、３、４…半導体装置、 １０…半導体部、 １０Ｆ、１０３Ｆ…上面、 １１…第１半導体層、 １１ｅｘ…延伸部、 １３…第２半導体層、 １３ｃ…第１距離、 １３ｄ…第２距離、 １３ｆ、１３ｇ…表面、 １５…第３半導体層、 １５Ｔ、５３Ｔ…厚さ、 １５ｄ…重複幅、 １７…第４半導体層、 １９…第５半導体層、 ２０…第１電極、 ３０…第２電極、 ４０…導電体、 ４３…第１絶縁膜、 ４５…絶縁膜、 ５０、６０…制御電極、 ５０ａ…第１部分、 ５０ｂ…第２部分、 ５３、６３…第２絶縁膜、 ５５…第３絶縁膜、ΔＲ、ΔＲ１…リセス量、 １００…シリコンウェーハ、 １０１…ｎ形シリコン基板、 １０３…ｎ形シリコン層、 １０５、１０７…導電層、 １０９…エッチングマスク、 ＣＴ…コンタクトトレンチ、 Ｒｃ…曲率半径、 ＴＲ…トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】