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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023126199
(43)【公開日】2023-09-07
(54)【発明の名称】デジタル－アナログ変換器のバックグラウンド較正
(51)【国際特許分類】
H03M 1/10 20060101AFI20230831BHJP
H03M 1/80 20060101ALI20230831BHJP
【ＦＩ】
H03M1/10 B
H03M1/80
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023030239
(22)【出願日】2023-02-28
(31)【優先権主張番号】63/314,614
(32)【優先日】2022-02-28
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/171,197
(32)【優先日】2023-02-17
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】520490417
【氏名又は名称】アナログ ディヴァイスィズ インク
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ギル・エンゲル
(72)【発明者】
【氏名】ポール・エス・ウィルキンス
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AB04
5J022AB06
5J022AB09
5J022BA01
5J022BA06
5J022CD01
5J022CG01
(57)【要約】
【課題】最小限の処理オーバーヘッドでデジタル－アナログ変換器（ＤＡＣ）のバックグラウンド較正を可能にする技術を提供する。
【解決手段】単一の周波数ビンを使用して、ビット間のエラーを較正することができる。低周波数フィードバック経路を低周波数低電力ＡＤＣに含めて、較正ビンに存在するエラー信号を判定することができる。このエラー信号が最小化されると、ビットが較正される。説明されるバックグラウンド較正技術は、静的及び動的エラー両方のＤＡＣ出力で非常に効率的で最適な較正を提供する。
【選択図】図１
【解決手段】単一の周波数ビンを使用して、ビット間のエラーを較正することができる。低周波数フィードバック経路を低周波数低電力ＡＤＣに含めて、較正ビンに存在するエラー信号を判定することができる。このエラー信号が最小化されると、ビットが較正される。説明されるバックグラウンド較正技術は、静的及び動的エラー両方のＤＡＣ出力で非常に効率的で最適な較正を提供する。
【選択図】図１
【特許請求の範囲】
【請求項1】
出力を合計してＤＡＣのアナログ出力を生成する、複数のＤＡＣセルと、複数の冗長ＤＡＣセルとを有するＤＡＣの非理想性を測定するためのバックグラウンド方法であって、
デジタルデータを前記ＤＡＣセルに提供して、前記ＤＡＣの前記アナログ出力で出力スペクトルを生成することと、
第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、
第１の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第１の重み付けされた較正刺激を前記冗長ＤＡＣセルの第１のサブセットに提供して、第１のアナログトーンを生成することと、
第２の重み係数によって前記第１のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第２の重み付けされた較正刺激を前記冗長ＤＡＣセルの第２のサブセットに提供して、第２のアナログトーンを生成することであって、前記第２の重み係数は、前記第１のアナログトーン及び前記第２のアナログトーンが反対の極性を有するように選択される、生成することと、
前記ＤＡＣの前記アナログ出力において、前記第１のアナログトーン及び前記第２のアナログトーンから生じる、前記第１の周波数ビンにおけるエラートーンを検出することと、を含む、バックグラウンド方法。
デジタルデータを前記ＤＡＣセルに提供して、前記ＤＡＣの前記アナログ出力で出力スペクトルを生成することと、
第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、
第１の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第１の重み付けされた較正刺激を前記冗長ＤＡＣセルの第１のサブセットに提供して、第１のアナログトーンを生成することと、
第２の重み係数によって前記第１のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第２の重み付けされた較正刺激を前記冗長ＤＡＣセルの第２のサブセットに提供して、第２のアナログトーンを生成することであって、前記第２の重み係数は、前記第１のアナログトーン及び前記第２のアナログトーンが反対の極性を有するように選択される、生成することと、
前記ＤＡＣの前記アナログ出力において、前記第１のアナログトーン及び前記第２のアナログトーンから生じる、前記第１の周波数ビンにおけるエラートーンを検出することと、を含む、バックグラウンド方法。
【請求項2】
前記デジタルデータ又は前記ＤＡＣセルが、前記ＤＡＣセルの非理想性を平均化するようにシャッフルされる、請求項１に記載のバックグラウンド方法。
【請求項3】
前記冗長ＤＡＣセルの前記第１のサブセットが、複数の冗長ＤＡＣセルを含み、前記冗長ＤＡＣセルの前記第２のサブセットが、複数の冗長ＤＡＣセルを含む、請求項１に記載のバックグラウンド方法。
【請求項4】
前記冗長ＤＡＣセルの前記第１のサブセットが、単一の冗長ＤＡＣセルを含み、前記冗長ＤＡＣセルの前記第２のサブセットが、複数の冗長ＤＡＣセルを含む、請求項１に記載のバックグラウンド方法。
【請求項5】
前記冗長ＤＡＣセルの前記第１のサブセットが、複数の冗長ＤＡＣセルを含み、前記冗長ＤＡＣセルの前記第２のサブセットが、単一の冗長ＤＡＣセルを含む、請求項１に記載のバックグラウンド方法。
【請求項6】
前記冗長ＤＡＣセルの前記第１のサブセットが、単一の冗長ＤＡＣセルを含み、前記冗長ＤＡＣセルの前記第２のサブセットが、単一の冗長ＤＡＣセルを含む、請求項１に記載のバックグラウンド方法。
【請求項7】
１つ以上の冗長ＤＡＣセルが、前記デジタルデータの一部分を受信し、前記ＤＡＣセルのサブセットが、重み付けされた較正刺激を受けるため１つ以上の冗長ＤＡＣセルとなる、請求項１に記載のバックグラウンド方法。
【請求項8】
前記第１のアナログトーン及び前記第２のアナログトーンを合計することが、前記エラートーンを生じさせる、請求項１に記載のバックグラウンド方法。
【請求項9】
前記エラートーンを検出することが、前記第１の周波数ビンでの前記ＤＡＣの前記アナログ出力におけるエネルギーを検出することを含む、請求項１に記載のバックグラウンド方法。
【請求項10】
前記デジタルデータを事前に歪めることによって、前記エラートーンを反復的に最小化することを更に含む、請求項１に記載のバックグラウンド方法。
【請求項11】
アナログドメインにおける、前記冗長ＤＡＣセルの前記第１のサブセット又は前記冗長ＤＡＣセルの前記第２のサブセットを調整することによって、前記エラートーンを反復的に最小化することを更に含む、請求項１に記載のバックグラウンド方法。
【請求項12】
前記第１のデジタルエンコーディングされた較正刺激が、正弦波に近似する１ビットシーケンスである、請求項１に記載のバックグラウンド方法。
【請求項13】
前記第１のデジタルエンコーディングされた較正刺激を生成することが、正弦波をエンコーディングするマルチビットシーケンスをフィルタリングして、前記正弦波に近似する１ビットシーケンスを生成することを含む、請求項１に記載のバックグラウンド方法。
【請求項14】
前記第１のデジタルエンコーディングされた較正刺激を生成することが、正弦波をエンコーディングするマルチビットシーケンスのローパスフィルタを含む、請求項１に記載のバックグラウンド方法。
【請求項15】
第２の周波数ビンで第２の基本エネルギーを有する第２のデジタルエンコーディングされた較正刺激を生成することであって、前記第２の周波数ビンが前記第１の周波数ビンとは異なる、生成することと、
第３の重み係数によって前記第２のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第３の重み付けされた較正刺激を前記冗長ＤＡＣセルの第３のサブセットに提供して、第３のアナログトーンを生成することと、
第４の重み係数によって第３のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第４の重み付けされた較正刺激を前記冗長ＤＡＣセルの第４のサブセットに提供して、第４のアナログトーンを生成することであって、前記第４の重み係数は、前記第３のアナログトーン及び前記第４のアナログトーンが反対の極性を有するように選択される、生成することと、
前記ＤＡＣの前記アナログ出力において、前記第３のアナログトーン及び前記第４のアナログトーンから生じる更なるエラートーンを検出することと、を更に含む、請求項１に記載のバックグラウンド方法。
第３の重み係数によって前記第２のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第３の重み付けされた較正刺激を前記冗長ＤＡＣセルの第３のサブセットに提供して、第３のアナログトーンを生成することと、
第４の重み係数によって第３のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第４の重み付けされた較正刺激を前記冗長ＤＡＣセルの第４のサブセットに提供して、第４のアナログトーンを生成することであって、前記第４の重み係数は、前記第３のアナログトーン及び前記第４のアナログトーンが反対の極性を有するように選択される、生成することと、
前記ＤＡＣの前記アナログ出力において、前記第３のアナログトーン及び前記第４のアナログトーンから生じる更なるエラートーンを検出することと、を更に含む、請求項１に記載のバックグラウンド方法。
【請求項16】
出力を合計してＤＡＣのアナログ出力を生成する、複数のＤＡＣセルと、複数の冗長ＤＡＣセルとを有するＤＡＣの非理想性を測定するためのバックグラウンド方法であって、
第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、
第１の重み係数によって前記第１のデジタルエンコーディングされた較正刺激をスケーリングし、第１の重み付けされた較正刺激を生成することと、
前記第１の重み付けされた較正刺激を前記冗長ＤＡＣセルに提供して第１のアナログトーンを生成することと、
前記第１の重み付けされた較正刺激が前記冗長ＤＡＣセルに提供されている間に、デジタルデータ及び前記第１の重み付けされた較正刺激の反転バージョンを前記ＤＡＣセルに提供して出力スペクトラム及び第２のアナログトーンを生成することと、
前記ＤＡＣの前記アナログ出力において、前記第１のアナログトーン及び前記第２のアナログトーンから生じるエラートーンを検出することと、を含む、バックグラウンド方法。
第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、
第１の重み係数によって前記第１のデジタルエンコーディングされた較正刺激をスケーリングし、第１の重み付けされた較正刺激を生成することと、
前記第１の重み付けされた較正刺激を前記冗長ＤＡＣセルに提供して第１のアナログトーンを生成することと、
前記第１の重み付けされた較正刺激が前記冗長ＤＡＣセルに提供されている間に、デジタルデータ及び前記第１の重み付けされた較正刺激の反転バージョンを前記ＤＡＣセルに提供して出力スペクトラム及び第２のアナログトーンを生成することと、
前記ＤＡＣの前記アナログ出力において、前記第１のアナログトーン及び前記第２のアナログトーンから生じるエラートーンを検出することと、を含む、バックグラウンド方法。
【請求項17】
第２の周波数ビンで第２の基本エネルギーを有する第２のデジタルエンコーディングされた較正刺激を生成することと、
第２の重み係数によって前記第２のデジタルエンコーディングされた較正刺激をスケーリングし、第２の重み付けされた較正刺激を生成することと、
前記第２の重み付けされた較正刺激を更に冗長なＤＡＣセルに提供して、第３のアナログトーンを生成することであって、前記第２の重み付けされた較正刺激の反転バージョンが、前記デジタルデータ及び前記第１の重み付けされた較正刺激の前記反転バージョンと共に前記ＤＡＣセルに更に提供され、出力スペクトル及び前記第２のアナログトーンと共に第４のアナログトーンを更に生成する、生成することと、
前記ＤＡＣの前記アナログ出力において、前記第３のアナログトーン及び前記第４のアナログトーンから生じる更なるエラートーンを検出することと、を更に含む、請求項１６に記載のバックグラウンド方法。
第２の重み係数によって前記第２のデジタルエンコーディングされた較正刺激をスケーリングし、第２の重み付けされた較正刺激を生成することと、
前記第２の重み付けされた較正刺激を更に冗長なＤＡＣセルに提供して、第３のアナログトーンを生成することであって、前記第２の重み付けされた較正刺激の反転バージョンが、前記デジタルデータ及び前記第１の重み付けされた較正刺激の前記反転バージョンと共に前記ＤＡＣセルに更に提供され、出力スペクトル及び前記第２のアナログトーンと共に第４のアナログトーンを更に生成する、生成することと、
前記ＤＡＣの前記アナログ出力において、前記第３のアナログトーン及び前記第４のアナログトーンから生じる更なるエラートーンを検出することと、を更に含む、請求項１６に記載のバックグラウンド方法。
【請求項18】
出力を合計してＤＡＣのアナログ出力を生成する、複数のＤＡＣセルと複数の冗長ＤＡＣセルとを有する毎秒マルチギガビットＤＡＣのＤＡＣセル間の静的エラーと、ＤＡＣセル間のタイミングエラーの一方又は両方を測定するためのバックグラウンド方法であって、
デジタルデータを前記ＤＡＣセルに提供して前記ＤＡＣの前記アナログ出力で出力スペクトルを生成することと、
第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、
第１の重み係数によって前記第１のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第１の重み付けされた較正刺激を前記冗長ＤＡＣセルの第１のサブセットに提供して、第１のアナログトーンを生成することと、
第２の重み係数によって前記第１のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第２の重み付けされた較正刺激を前記冗長ＤＡＣセルの第２のサブセットに提供して、第２のアナログトーンを生成することであって、前記第２の重み係数は、前記第１のアナログトーン及び前記第２のアナログトーンが反対の極性を有するように選択され、前記第１のアナログトーン及び前記第２のアナログトーンを合計することが、エラートーンを生じさせる、生成することと、
前記ＤＡＣの前記アナログ出力において、前記第１の周波数ビンで前記ＤＡＣの前記アナログ出力におけるエネルギーを検出することによって、前記第１のアナログトーン及び前記第２のアナログトーンから生じる前記第１の周波数ビンにおけるエラートーンを検出することと、を含む、バックグラウンド方法。
デジタルデータを前記ＤＡＣセルに提供して前記ＤＡＣの前記アナログ出力で出力スペクトルを生成することと、
第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、
第１の重み係数によって前記第１のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第１の重み付けされた較正刺激を前記冗長ＤＡＣセルの第１のサブセットに提供して、第１のアナログトーンを生成することと、
第２の重み係数によって前記第１のデジタルエンコーディングされた較正刺激をスケーリングし、前記ＤＡＣセルが前記出力スペクトルを生成する間に、第２の重み付けされた較正刺激を前記冗長ＤＡＣセルの第２のサブセットに提供して、第２のアナログトーンを生成することであって、前記第２の重み係数は、前記第１のアナログトーン及び前記第２のアナログトーンが反対の極性を有するように選択され、前記第１のアナログトーン及び前記第２のアナログトーンを合計することが、エラートーンを生じさせる、生成することと、
前記ＤＡＣの前記アナログ出力において、前記第１の周波数ビンで前記ＤＡＣの前記アナログ出力におけるエネルギーを検出することによって、前記第１のアナログトーン及び前記第２のアナログトーンから生じる前記第１の周波数ビンにおけるエラートーンを検出することと、を含む、バックグラウンド方法。
【請求項19】
前記デジタルデータを事前に歪めることによって、前記エラートーンを反復的に最小化することを更に含む、請求項１８に記載のバックグラウンド方法。
【請求項20】
アナログドメインにおける、前記冗長ＤＡＣセルの前記第１のサブセット又は前記冗長ＤＡＣセルの前記第２のサブセットを調整することによって、前記エラートーンを反復的に最小化することを更に含む、請求項１８に記載のバックグラウンド方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権主張
本出願は、２０２２年２月２８日に出願されたＧｉｌ Ｅｎｇｅｌらの「ＢＡＣＫＧＲＯＵＮＤ ＣＡＬＩＢＲＡＴＩＯＮ ＯＦ ＤＩＧＩＴＡＬ－ＴＯ－ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲＳ」なる題名の米国仮特許出願第６３／３１４，６１４号の優先権の利益を主張し、その全容は参照により本明細書に組み込まれる。
本出願は、２０２２年２月２８日に出願されたＧｉｌ Ｅｎｇｅｌらの「ＢＡＣＫＧＲＯＵＮＤ ＣＡＬＩＢＲＡＴＩＯＮ ＯＦ ＤＩＧＩＴＡＬ－ＴＯ－ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲＳ」なる題名の米国仮特許出願第６３／３１４，６１４号の優先権の利益を主張し、その全容は参照により本明細書に組み込まれる。
【0002】
最小限の処理オーバーヘッドでデジタル－アナログ変換器（ＤＡＣ）のバックグラウンド較正を可能にする技術を提供する。
【背景技術】
【0003】
集積回路は豊富な電子応用のための電気信号を処理する。データ変換器は電子機器の重要な部分であり、デジタルドメインとアナログドメインとの間で信号を変換する役割を担っている。しかしながら、データ変換器内の回路やデータ変換器を駆動する回路は完璧ではなく、その結果、変換出力が完璧ではない可能性がある。不完全性又は非理想性により、不要なノイズ又はスパーが出力に現れ、データ変換器の性能が低下する可能性を生じる。除去又は較正されない場合、ノイズ又はスパーは信号チェーンの他の部分にも影響を与え得る。
【発明の概要】
【課題を解決するための手段】
【0004】
本開示は、最小限の処理オーバーヘッドでデジタル－アナログ変換器（ＤＡＣ）のバックグラウンド較正を可能にする様々な技術を説明する。単一の周波数ビンを使用して、ビット間のエラーを較正することができる。低周波数フィードバック経路を低周波数低電力ＡＤＣに含めて、較正ビンに存在するエラー信号を判定することができる。このエラー信号が最小化されると、ビットが較正される。説明されるバックグラウンド較正技術は、静的及び動的エラー両方のＤＡＣ出力で非常に効率的かつ最適な較正を提供する。
【0005】
いくつかの態様では、本開示は、出力を合計してＤＡＣのアナログ出力を生成する、複数のＤＡＣセルと、複数の冗長ＤＡＣセルとを有するＤＡＣの非理想性を測定するためのバックグラウンド方法に係わり、方法は、デジタルデータをＤＡＣセルに提供して、ＤＡＣのアナログ出力で出力スペクトルを生成することと、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、第１の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、ＤＡＣセルが出力スペクトルを生成する間に、第１の重み付けされた較正刺激を冗長ＤＡＣセルの第１のサブセットに提供して、第１のアナログトーンを生成することと、第２の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、ＤＡＣセルが出力スペクトルを生成する間に、第２の重み付けされた較正刺激を冗長ＤＡＣセルの第２のサブセットに提供して、第２のアナログトーンを生成することであって、第２の重み係数は、第１のアナログトーン及び第２のアナログトーンが反対の極性を有するように選択される、生成することと、ＤＡＣのアナログ出力において、第１のアナログトーン及び第２のアナログトーンから生じる、第１の周波数ビンにおけるエラートーンを検出することと、を含む。
【0006】
いくつかの態様では、本開示は、出力を合計してＤＡＣのアナログ出力を生成する、複数のＤＡＣセルと、複数の冗長ＤＡＣセルとを有するＤＡＣの非理想性を測定するためのバックグラウンド方法に係わり、方法は、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、第１の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、第１の重み付けされた較正刺激を生成することと、第１の重み付けされた較正刺激を冗長ＤＡＣセルに提供して第１のアナログトーンを生成することと、第１の重み付けされた較正刺激が冗長ＤＡＣセルに提供されている間に、デジタルデータ及び第１の重み付けされた較正刺激の反転バージョンをＤＡＣセルに提供して出力スペクトラム及び第２のアナログトーンを生成することと、ＤＡＣのアナログ出力において、第１のアナログトーン及び第２のアナログトーンから生じるエラートーンを検出することと、を含む。
【0007】
いくつかの態様では、本開示は、出力を合計してＤＡＣのアナログ出力を生成する、複数のＤＡＣセルと複数の冗長ＤＡＣセルとを有する毎秒マルチギガビットＤＡＣのＤＡＣセル間の静的エラーと、ＤＡＣセル間のタイミングエラーの一方又は両方を測定するためのバックグラウンド方法に係わり、方法は、デジタルデータをＤＡＣセルに提供して、ＤＡＣのアナログ出力で出力スペクトルを生成することと、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、第１の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、ＤＡＣセルが出力スペクトルを生成する間に、第１の重み付けされた較正刺激を冗長ＤＡＣセルの第１のサブセットに提供して、第１のアナログトーンを生成することと、第２の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、ＤＡＣセルが出力スペクトルを生成する間に、第２の重み付けされた較正刺激を冗長ＤＡＣセルの第２のサブセットに提供して、第２のアナログトーンを生成することであって、第２の重み係数は、第１のアナログトーン及び第２のアナログトーンが反対の極性を有するように選択され、第１のアナログトーン及び第２のアナログトーンを合計することが、エラートーンを生じさせる、生成することと、ＤＡＣのアナログ出力において、第１の周波数ビンでＤＡＣのアナログ出力におけるエネルギーを検出することによって、第１のアナログトーン及び第２のアナログトーンから生じる第１の周波数ビンにおけるエラートーンを検出することと、を含む。
【0008】
いくつかの態様では、本開示は、バックグラウンド較正を有するデジタル－アナログ変換器（ＤＡＣ）に係わり、デジタル－アナログ変換器は、デジタルデータを受信し、出力スペクトルを生成するための複数のＤＡＣセルと、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成するための刺激発生器と、第１のデジタルエンコーディングされた較正刺激の重み付けされたバージョンを受信し、第１のアナログトーンを生成するための１つ以上の基準ＤＡＣセルと、第１のデジタルエンコーディングされた較正刺激の更なる重み付けされたバージョンを受信し、第２のアナログトーンを生成するための１つ以上の較正ＤＡＣセルであって、第２のアナログトーンが第１のアナログトーンと反対の極性を有し、ＤＡＣセル、基準ＤＡＣセル、及び較正ＤＡＣセルの出力が合計されて、ＤＡＣのアナログ出力を形成する、ＤＡＣセルと、第１のアナログトーン及び第２のアナログトーンから生じるエラートーンを感知する、ＤＡＣのアナログ出力におけるセンスＡＤＣと、を備える。
【0009】
いくつかの態様では、本開示は、バックグラウンド較正を有するデジタル－アナログ変換器（ＤＡＣ）に係わり、デジタル－アナログ変換器は、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成するための刺激発生器と、デジタルデータ及び第１のデジタルエンコーディングされた較正刺激の重み付けされたバージョンを受信し、ＤＡＣのアナログ出力で出力スペクトル及び第１のアナログトーンを生成するための複数のＤＡＣセルと、第１のデジタルエンコーディングされた較正刺激の更なる重み付けされたバージョンを受信し、第２のアナログトーンを生成するための１つ以上の較正ＤＡＣセルであって、第２のアナログトーンが第１のアナログトーンと反対の極性を有し、ＤＡＣセル及び較正ＤＡＣセルの出力が合計されて、ＤＡＣのアナログ出力を形成する、ＤＡＣセルと、第１のアナログトーン及び第２のアナログトーンから生じるエラートーンを感知する、ＤＡＣのアナログ出力におけるセンスＡＤＣと、を備える。
【0010】
本開示並びにその特徴及び利点のより完全な理解を提供するために、同様の参照番号が同様の部分を示す添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【0011】
【図1】本開示のいくつかの実施形態による、例示的なセグメント化されたデジタル－アナログ変換器（ＤＡＣ）である。
【図2】本開示のいくつかの実施形態による、基準ＤＡＣセル及び較正ＤＡＣセルを使用したバックグラウンド較正を有する例示的なＤＡＣである。
【図3】本開示のいくつかの実施形態による、主要なＤＡＣに対してバックグラウンド較正を有する例示的なＤＡＣである。
【図4】本開示のいくつかの実施形態による、主要なＤＡＣに対してバックグラウンド較正を有する別の例示的なＤＡＣである。
【図5】本開示のいくつかの実施形態による、バックグラウンド較正及び補正を有する例示的なＤＡＣである。
【発明を実施するための形態】
【0012】
概要
ＤＡＣは、デジタルワードをアナログ出力にマッピングする。ＤＡＣビットは、振幅及びタイミングエラーを有し得る。これらのエラー（又は本明細書では「非理想性」と称されることもある）は、ＤＡＣのダイナミックレンジの歪み及び劣化を結果としてもたらす。静的及び動的エラーのバックグラウンド較正、及び刺激としてテストパターンを生成するための柔軟なアプローチが説明されている。
ＤＡＣは、デジタルワードをアナログ出力にマッピングする。ＤＡＣビットは、振幅及びタイミングエラーを有し得る。これらのエラー（又は本明細書では「非理想性」と称されることもある）は、ＤＡＣのダイナミックレンジの歪み及び劣化を結果としてもたらす。静的及び動的エラーのバックグラウンド較正、及び刺激としてテストパターンを生成するための柔軟なアプローチが説明されている。
【0013】
ＤＡＣの基礎
温度、圧力、音、画像などの現実世界のアナログ信号は、現代のデジタルシステムで簡単に処理され得るデジタル表現に日常的に変換される。多くのシステムでは、このデジタル情報はいくつかの現実世界の機能を実施するためにアナログ形式に変換される必要がある。このステップを実施する回路はＤＡＣであり、それらの出力は、様々なデバイスを駆動するために使用され得る。ラウドスピーカー、ビデオディスプレイ、モーター、メカニカルサーボ、無線周波数（ＲＦ）送信器、及び温度制御は、ほんのいくつかの多様な例である。
温度、圧力、音、画像などの現実世界のアナログ信号は、現代のデジタルシステムで簡単に処理され得るデジタル表現に日常的に変換される。多くのシステムでは、このデジタル情報はいくつかの現実世界の機能を実施するためにアナログ形式に変換される必要がある。このステップを実施する回路はＤＡＣであり、それらの出力は、様々なデバイスを駆動するために使用され得る。ラウドスピーカー、ビデオディスプレイ、モーター、メカニカルサーボ、無線周波数（ＲＦ）送信器、及び温度制御は、ほんのいくつかの多様な例である。
【0014】
ＤＡＣは、デジタル入力コードに応答して量子化された（個別のステップ）アナログ出力を生成する回路、デバイス、又はシステムである。デジタル入力は、例えば、トランジスタロジック（ＴＴＬ）、エミッタ結合ロジック（ＥＣＬ）、相補型金属酸化物半導体（ＣＭＯＳ）回路、又は低電圧差動信号（ＬＶＤＳ）、デジタルロジック、プロセッサなどから、デジタルドメイン内で生成される。ＤＡＣはデジタル入力をアナログ出力に変換する。ＤＡＣのアナログ出力は、電圧又は電流のいずれかであってもよい。場合によっては、デジタル入力は、バイナリ符号化ビット、又はサーモメータ符号化ビットを含み得る。デジタル入力のビットは、アナログ出力を生成するようＤＡＣ内の回路を駆動又は制御するために提供される。
【0015】
出力を生成するために、基準量は、バイナリ分画及び／又は線形分画に分割される。これらの画分の各々に対して、１つ以上のＤＡＣセルが実装される。デジタル入力は、それらの画分に対応する適切な重さを有する個々のＤＡＣセルへの切り換えを駆動する。デジタル入力のそれぞれの部分は、それぞれのＤＡＣセルを駆動して、デジタル入力を表すＤＡＣセルの集約出力を送達する。ＤＡＣセルは、電流源、電圧源、抵抗器、コンデンサなどを含むことができる。ＤＡＣセルは、アナログ出力を生成するために、デジタル入力、すなわちデジタル入力コードによって作動させることができる。いくつかの実施形態では、ＤＡＣセルの出力は、集約出力を生成するために合計又は組み合わされる。
【0016】
場合によっては、セグメント化されたＤＡＣは、デジタル入力の異なるセグメントに対して異なる回路アーキテクチャ及び／又は符号化を使用することができる。変換器のフル解像度が２つ以上のサブＤＡＣに分散されるセグメント化されたアーキテクチャは、電流及び電圧出力ＤＡＣの両方に使用され得る。全体的なＤＡＣのサブＤＡＣは、同じ解像度を持つ必要はない。場合によっては、追加の回路又はＤＡＣセルが設計に含まれるＤＡＣに冗長回路が設けられてもよい。
【0017】
図１は、本開示のいくつかの実施形態による例示的なセグメント化されたＤＡＣ１００を示す。図１に示されるように、デジタル入力信号又はデジタル入力コードは、デジタル入力信号／コードをその最大有効ビットｄＭＳＢ、中間有効なビットｄＩＳＢ、及び最小有効なビットｄＬＳＢに分離するセグメンテーションユニットに提供され得る。最大有効ビットｄＭＳＢをデコーダブロック１０２に提供することができる。中間有効ビットｄＩＳＢをデコーダブロック１０４に提供することができる。デコーダブロック１０２及びデコーダブロック１０４は、バイナリコーディングからサーモメータコーディングに最大有効ビットｄＭＳＢ及び中間有効ビットｄＩＳＢをデコーディングすることができ、それにより、ＭＳＢセグメント及びＩＳＢセグメント用のユナリ（ｕｎａｒｙ）ＤＡＣセル（すなわち、同じビット重みを有するＤＡＣセル）は、最大有効ビットｄＭＳＢ及び中間有効ビットｄＩＳＢを、ＭＳＢ及びＩＳＢセグメントのそれぞれのアナログ出力に変換することができる。最小有効ビットｄＬＳＢは、（デコーダブロック１０２及び１０４の遅延を提供又は模倣するために）遅延ブロック１０６に提供することができる。バイナリ加重ＤＡＣセルは、最小有効ビットｄＬＳＢをＬＳＢセグメントのアナログ出力に変換することができる。セグメント化されたＤＡＣ１００のフル解像度がＢ＝ＢＭＳＢ＋ＢＩＳＢ＋ＢＬＳＢであり、最大有効ビットセグメントについてはＢＭＳＢビット数、中間有効ビットについてはＢＩＳＢビット数、最小有効ビットについてはＢＬＳＢビット数があると仮定する。最大有効ビットセグメントについてのユナリＤＡＣセル１０８は、少なくとも２ＢＭＳＢ－１のＤＡＣセルを含むことができ、これらは全て、同じ（理想的な）ビット重みｗＭＳＢ＝２（ＢＬＳＢ＋ＢＩＳＢ）を有する。中間有効ビットセグメントについてのユナリＤＡＣセル１１０は、少なくとも２ＢＩＳＢ－１のＤＡＣセルを含むことができ、これらは全て同じ（理想的な）ビット重みｗＩＳＢ＝２ＢＬＳＢを有する。バイナリＤＡＣセル１１２は、異なるバイナリビット重みｗＬＳＢ［ｋ］＝２ｋ、ｋ＝［０：ＢＬＳＢ－１］を有するＢＬＳＢＤＡＣセルを有することができる。異なるセグメントは、異なるセグメントへのそれぞれのデジタル入力に基づいて、それぞれのアナログ出力を生成する。コンバイナ１１４は、ＤＡＣセルを有するセグメント（例えば、ユナリＤＡＣセル１０８、ユナリＤＡＣセル１１０又はバイナリＤＡＣセル１１２を有するセグメント）のそれぞれの出力を組み合わせ、合計、又は加算して、全体的なＤＡＣ１００のアナログ出力を生成する。
【0018】
場合によっては、デコーダブロック１０２及び１０４（一方又は両方のいずれか）は、アナログ出力での歪みを低減するために、セル間のミスマッチを平均化するようにユナリＤＡＣセル１０８及び１１０をシャッフルするための追加のロジックを実装することができる。
【0019】
図１に示すようなセグメント化されたＤＡＣでは、変換器の精度と設計の複雑さのバランスがとれている。セグメンテーションの１つの利点は、デジタル入力コードの異なるセグメントに異なるＤＡＣアーキテクチャを使用することを可能にすることによって、所与の解像度を達成するために必要な抵抗器（又は電流源）の数を低減することであり、それによって、より小さなダイサイズを可能にしている。そのため、高解像度ＤＡＣをセグメント化することが一般的である。高速を達成するために、電流ステアリングＤＡＣセルが典型的に使用される。
【0020】
ＤＡＣにおけるエラー
セグメント化されたＤＡＣ又は一般的のＤＡＣは完璧ではなく、ユナリ又はバイナリＤＡＣセルを較正することは、設計者に問題を提起することになり得る。複雑な製造プロセスを使用して製造された他の多くのデバイスと同様に、様々な不完全性／非理想性がＤＡＣの性能に影響を与え得る。
セグメント化されたＤＡＣ又は一般的のＤＡＣは完璧ではなく、ユナリ又はバイナリＤＡＣセルを較正することは、設計者に問題を提起することになり得る。複雑な製造プロセスを使用して製造された他の多くのデバイスと同様に、様々な不完全性／非理想性がＤＡＣの性能に影響を与え得る。
【0021】
一例としては、ＤＡＣ（本明細書では「ＤＡＣセル」と称される）の個々の要素の性能に影響を及ぼす回路の不完全性が挙げられる。不完全性は、「静的ミスマッチ」又は「ＤＣエラー」と典型的に称される製造変動に起因してもよい。例えば、静的ミスマッチは、理想的なサイズとは異なるデバイス、例えば、抵抗器、電流源、トランジスタのサイズによって引き起こされ得る。その結果、ＤＡＣセルの「ビット重み」は理想値から外れ、結「振幅エラー」が生じる。
【0022】
別の例は、典型的に「ＡＣエラー」（ＡＣは交流を表す）又は「動的エラー」と称される、タイミングエラーを含み、これは、例えば、クロックジッタ、スイッチのミスマッチ、及びドライバのミスマッチによって引き起こされ得る。タイミングエラーは、グローバル（例えば、グローバルクロック信号と関連付けられた）であり得るか、又はそれらは、特定のＤＡＣセルに対してローカルであり得る。タイミングエラーは、ＤＡＣセルのアナログ出力の遷移が理想的な時間よりも早く、又は遅れて生じるとき、又は遷移が理想的な遷移から逸脱するときに、「間違った」量の「ビット重み」がアナログ出力に送達されることを引き起こし得る。場合によっては、クロックジッタは、基準ＤＡＣセルに関して特定のＤＡＣセルがオンされることに影響を及ぼし得る（すなわち、２つのＤＡＣセルが同時にオンになると予想されるときに同時にオンにされない）。これらのシナリオでは、ＤＡＣセルは理想的な時間よりも早く又は遅くオン／オフされ、結果として、アナログ出力にエラーが生じる。場合によっては、ＤＡＣセル自体は、アナログ出力の上昇と下降が異なる挙動を示す遷移非対称性を有することができる。例えば、スイッチのミスマッチ、例えば、出力の特定の１つに向かって電流をステアリングすることに関与する一対の差動スイッチにおけるミスマッチによる遷移非対称性は、特定のＤＡＣセルの性能に影響を及ぼし得、上昇及び下降遷移に異なる挙動を示させる。別の例では、ドライバのミスマッチ、例えば、出力の特定の１つに向かって電流をステアリングすることに関与する一対の差動スイッチを駆動する信号経路のタイミングミスマッチによる遷移非対称性もまた、特定のＤＡＣセルの性能に影響を及ぼし得、上昇及び下降遷移を理想から逸脱させる。これらのタイミング関連の不完全性はまた、ＤＡＣセルが「オン」である期間が理想的な期間とは異なる（例えば、基準又は理想的な期間と比較して長すぎる又は短すぎる）デューティサイクルエラーをもたらす可能性がある。
【0023】
別の例は、時間の経過と共にデバイスの特性を変化させ、デバイスを理想から逸脱させる、ドリフト、例えば、熱ドリフト、老化などを含む。
【0024】
上記の例の多くは、アナログ出力での歪みをもたらし、したがって、全体的なＤＡＣの性能に影響を与える。いくつかのエラーについては、設計者はエラーの一部を減らすために、より大きなデバイスを使用することを選択している。しかしながら、デバイスサイズを増加させ、したがって、面積及び消費電力を増加させることは、常に望ましいものではない。デバイスを増やそうとするのではなく、設計者は較正を通じて性能の問題に対処してきた。
【0025】
ある種の較正技術の欠点
ＤＡＣのエラーを測定及び較正するための様々なスキームが提案されている。例えば、特定の周波数の正方形波及びそのような正方形波の反転バージョンは、（１）基準ＤＡＣセル及び（２）較正ＤＡＣセル（及び、基準ＤＡＣセルのバランスをとるために所望の重さを達成すべき場合は、より多くの較正セル）を制御するための較正刺激として使用することができ、アナログ出力を測定してタイミングスキューを決定することができる。しかしながら、そのようなアプローチは限定される場合があり、いくつかの用途には実用的ではない場合がある。較正刺激としての正方形波が望ましくない理由の１つは、正方形波がＤＡＣの出力で均一な高調波を生成することである。そのような均一な高調波及び／又はその画像は、ＤＡＣが生成している実際の信号に影響を与える可能性があり、正方形波がバックグラウンドで適用される場合（すなわち、ＤＡＣの通常の動作中）、ＤＡＣの性能を著しく低下させ得る。
ＤＡＣのエラーを測定及び較正するための様々なスキームが提案されている。例えば、特定の周波数の正方形波及びそのような正方形波の反転バージョンは、（１）基準ＤＡＣセル及び（２）較正ＤＡＣセル（及び、基準ＤＡＣセルのバランスをとるために所望の重さを達成すべき場合は、より多くの較正セル）を制御するための較正刺激として使用することができ、アナログ出力を測定してタイミングスキューを決定することができる。しかしながら、そのようなアプローチは限定される場合があり、いくつかの用途には実用的ではない場合がある。較正刺激としての正方形波が望ましくない理由の１つは、正方形波がＤＡＣの出力で均一な高調波を生成することである。そのような均一な高調波及び／又はその画像は、ＤＡＣが生成している実際の信号に影響を与える可能性があり、正方形波がバックグラウンドで適用される場合（すなわち、ＤＡＣの通常の動作中）、ＤＡＣの性能を著しく低下させ得る。
【0026】
いくつかの技術では、非相関擬似ランダムシーケンスは、基準ＤＡＣセル及び較正ＤＡＣセルへの較正刺激として使用される。そのようなシーケンスは出力でトーンを生成しないが、ＤＡＣのアナログ出力を観察するためにはブロードバンド観察アナログデジタル変換（ＡＤＣ）が必要であり、この刺激を使用して露出したエラーを抽出するためのデジタル処理は、実用的であるには計算的に集中しすぎている。
【0027】
いくつかの技術では、デルタシグマパターンは、較正刺激として生成され得る。しかしながら、パターンを生成するために使用されるデルタシグマ変換器は、フィードバックループを有し、いくつかの用途に対して遅すぎる。また、これらの技術は、必ずしもバックグラウンド較正に適していない。
【0028】
バックグラウンドでエラーを抽出する
バックグラウンドでＤＡＣ内の静的又は動的エラーのいずれかを較正するために、１つ以上の基準ビット（例えば、１つ以上の基準ＤＡＣセル）をパターン（又は刺激）で刺激して、ＤＡＣのアナログ出力で基準トーンを生成することができる。各基準ＤＡＣセルは、同じパターンを受け取るであろう。同じパターンを１つ以上の較正ビット（例えば、１つ以上の較正ＤＡＣセル）に適用して、基準トーンとは反対の極性を有する較正トーンを生成することができる。
バックグラウンドでＤＡＣ内の静的又は動的エラーのいずれかを較正するために、１つ以上の基準ビット（例えば、１つ以上の基準ＤＡＣセル）をパターン（又は刺激）で刺激して、ＤＡＣのアナログ出力で基準トーンを生成することができる。各基準ＤＡＣセルは、同じパターンを受け取るであろう。同じパターンを１つ以上の較正ビット（例えば、１つ以上の較正ＤＡＣセル）に適用して、基準トーンとは反対の極性を有する較正トーンを生成することができる。
【0029】
目標は、基準ビットと較正ビットとの間にミスマッチがない場合に互いに相殺し合うことができる基準トーンと較正トーンを生成することである。適用されているパターンのうちの１つは、反転させることができる（例えば、負の量でスケーリングすることができる）。１つ以上のパターンを重み付けして、基準トーンと較正トーンの大きさが理想的には同じであることを確実にすることができる。各較正ＤＡＣセルは、同じパターンを受け取るであろう。
【0030】
基準トーン及び較正トーンは、基準ＤＡＣセル及び較正ＤＡＣセルが互いにマッチする場合（又は互いに対してエラーを有さない場合）、同じ大きさであるが反対の極性を有することが意図される。ミスマッチがある場合、エラートーンが発生し、エラートーンを観察してミスマッチを補償／補正することができる。基準ＤＡＣセルのビット重み及び較正ＤＡＣセルのビット重みに応じて、パターンは、相応じて重み付けされて、同様の大きさを有する基準トーン及び較正トーンを生成し得る。
【0031】
なお、並行して、通常のＤＡＣセルは、デジタルデータを所望のアナログ出力スペクトルに変換するように動作しており（通常の動作のように）、基準ＤＡＣセル及び較正ＤＡＣセルは、通常のＤＡＣセルと同時にパターンを受信するＤＡＣの冗長ＤＡＣセルである。ＤＡＣアーキテクチャに冗長ＤＡＣセル、及び／又は減衰出力を生成することができる（冗長）ＤＡＣセルのバンクを有することが一般的である。多くの用途では、較正技術はＤＡＣの通常の動作中に発生し、エラートーンはＤＡＣに大きな影響を与えない。バックグラウンドで較正技術を実行する能力は、エラートーンの信号振幅が非常に小さいことによる。
【0032】
ＤＡＣセルの出力が合計されると、ＤＡＣのアナログ出力は、合計される基準トーンと較正トーンから生じるエラートーンを有する。エラートーンは、１つ以上の基準ビットと、１つ以上の較正ビットとの間の差分エラーに対応する。基準トーン、較正トーン、及びしたがってエラートーンは全て単一の周波数ビンを占有するため、単一の周波数ビンでエネルギーを処理／検査することで、差分／ミスマッチエラーを抽出することができる。
【0033】
場合によっては、エラートーンの振幅を最小限にするために、（デジタルドメイン又はアナログドメイン内で）ＤＡＣを反復的に修正するために、最小平均２乗又はバイナリ検索アルゴリズムを使用することができる。したがって、アルゴリズムは、差分／ミスマッチエラーをより小さく、より小さくすることができる。
【0034】
静的エラーを露出させるために、パターンは、好ましくは、ＤＡＣセルに、ＤＣ（又はゼロ周波数）で又はその近くで基本エネルギーを有するトーンを生成させる。動的エラーを露出させるために、パターンは、好ましくは、ＤＡＣセルに、ナイキストで又はその近くで基本エネルギーを有するトーンを生成させる。
【0035】
パターンは、フィードバックループを有するデルタシグマ変換器を含む刺激発生器を提供することが実用的ではない場合があるため、デルタシグマ生成パターンである必要はない。むしろ、パターンは、１ビットシーケンスによって刺激されたＤＡＣセルが信号周波数ビンで基本エネルギーを有するトーンを出力するように、正弦波に近似する１ビットシーケンスであり得る。基本トーンと関連付けられていないエラートーンの成分は、基本エネルギーよりも更に低い。
【0036】
較正が進むにつれて、エラートーンがますます小さくなり、それによってＤＡＣの通常の動作に対するエラートーンの影響が減少する。
【0037】
基準ＤＡＣセル及び較正ＤＡＣセルとして冗長ＤＡＣセルを使用したバックグラウンド較正を有する例示的なＤＡＣ
図２は、本開示のいくつかの実施形態による、基準ＤＡＣセル及び較正ＤＡＣセルを使用してバックグラウンド較正を有する例示的なＤＡＣである。ＤＡＣは、（通常の又は主要な）ＤＡＣセル２０２、及び冗長ＤＡＣセルを有する。冗長ＤＡＣセルは、所望の出力スペクトルを生成するために（例えば、指定された期間）使用されない。同じセルを使用して、異なる時点で所望の出力スペクトルを生成することができ、ＤＡＣセル２０２内のいくつかのセルは、その時点で冗長ＤＡＣセルとなる（例えば、役割がスワップ又は交替される）。冗長ＤＡＣセルのサブセットは、基準ＤＡＣセル２０４としてラベル付けされ、冗長ＤＡＣセルの別のサブセットは、較正ＤＡＣセル２０６としてラベル付けされる。ＤＡＣのＤＡＣセルの出力を合計して、最終的なアナログ出力を形成する。
図２は、本開示のいくつかの実施形態による、基準ＤＡＣセル及び較正ＤＡＣセルを使用してバックグラウンド較正を有する例示的なＤＡＣである。ＤＡＣは、（通常の又は主要な）ＤＡＣセル２０２、及び冗長ＤＡＣセルを有する。冗長ＤＡＣセルは、所望の出力スペクトルを生成するために（例えば、指定された期間）使用されない。同じセルを使用して、異なる時点で所望の出力スペクトルを生成することができ、ＤＡＣセル２０２内のいくつかのセルは、その時点で冗長ＤＡＣセルとなる（例えば、役割がスワップ又は交替される）。冗長ＤＡＣセルのサブセットは、基準ＤＡＣセル２０４としてラベル付けされ、冗長ＤＡＣセルの別のサブセットは、較正ＤＡＣセル２０６としてラベル付けされる。ＤＡＣのＤＡＣセルの出力を合計して、最終的なアナログ出力を形成する。
【0038】
通常のＤＡＣセル２０２は、デジタルデータＤｄａｔａ［ｋ］を受信し、所望の出力スペクトルｆ（ｔ）を生成するために正常に動作している。デジタルデータＤｄａｔａ［ｋ］及び／又はＤｄａｔａ［ｋ］は、ＤＡＣセル２０２内のミスマッチが平均化されるように、動的要素マッチングを実装するためにシャッフルされてもよい。
【0039】
較正のために較正刺激Ｄｃａｌ［ｋ］が生成される。較正刺激は、各基準ＤＡＣセル２０４に提供される前に、第１の重み係数ｗ１によってスケーリングされ得る。較正刺激は、基準ＤＡＣセル２０４によって第１のアナログトーンｕ１（ｔ）を生成させる。較正刺激Ｄｃａ［ｋ］は、各較正ＤＡＣセルに提供される前に、第２の重み係数ｗ２によってスケーリングされ得る。較正刺激は、較正ＤＡＣセル２０６によって第２のアナログトーンｕ２（ｔ）を生成させる。
【0040】
（重み付けされた）較正刺激は、デジタルデータが通常のＤＡＣセル２０２に適用されている間、バックグラウンドで基準ＤＡＣセル２０４及び較正ＤＡＣセル２０６に適用される。
【0041】
好適な数の基準ＤＡＣセル２０４及び好適な数の較正ＤＡＣセル２０６を選択して、較正刺激を受けてもよい。第１の重み係数ｗ１及び第２の重み係数ｗ２は、第１のアナログトーンｕ１（ｔ）及び第２のアナログトーンｕ２（ｔ）が実質的に同じ大きさを有し、反対の極性を有するように選択される。第１のアナログトーンｕ１（ｔ）と第２のアナログトーンｕ２（ｔ）を合計すると、基準ＤＡＣセル２０４と較正ＤＡＣセル２０６との間の差を表すエラートーンｅ（ｔ）が結果として得られる。
【0042】
ＤＡＣセルの出力が合計されるため、アナログ出力は所望の出力スペクトルとエラートーンｆ（ｔ）＋ｅ（ｔ）を有する。
【0043】
較正ＤＡＣセルとして冗長ＤＡＣセルを使用したバックグラウンド較正を有する例示的なＤＡＣ
冗長ＤＡＣセルのサブセットを互いに比較するのではなく（図３に示すように）、１つ以上の冗長ＤＡＣセルを通常のＤＡＣセル（すなわち、主要なＤＡＣ）と比較する。このバリエーションは、ＤＡＣが動作している間に実施され得る別のバックグラウンド較正技術をもたらす。１つ以上の較正ビットを較正トーンで刺激することができ、同じ較正トーン又はその派生物を主要なＤＡＣ出力スペクトル信号経路から減算することができる。較正ビットと主要なＤＡＣセルの間にエラーがない場合、ＤＡＣのアナログ出力にエラートーンは存在しない。この技術の１つの利点は、較正技術に必要な冗長ＤＡＣセルの数を減らすことである。
冗長ＤＡＣセルのサブセットを互いに比較するのではなく（図３に示すように）、１つ以上の冗長ＤＡＣセルを通常のＤＡＣセル（すなわち、主要なＤＡＣ）と比較する。このバリエーションは、ＤＡＣが動作している間に実施され得る別のバックグラウンド較正技術をもたらす。１つ以上の較正ビットを較正トーンで刺激することができ、同じ較正トーン又はその派生物を主要なＤＡＣ出力スペクトル信号経路から減算することができる。較正ビットと主要なＤＡＣセルの間にエラーがない場合、ＤＡＣのアナログ出力にエラートーンは存在しない。この技術の１つの利点は、較正技術に必要な冗長ＤＡＣセルの数を減らすことである。
【0044】
図３は、本開示のいくつかの実施形態による、主要なＤＡＣに対してバックグラウンド較正を有する例示的なＤＡＣである。ＤＡＣは、（通常の又は主要な）ＤＡＣセル３０２、及び冗長ＤＡＣセル３０４を有する。冗長ＤＡＣセルは、所望の出力スペクトルを生成するために使用されない。冗長ＤＡＣセル３０４は、較正ＤＡＣセルとして使用される。ＤＡＣのＤＡＣセルの出力を合計して、最終的なアナログ出力を形成する。
【0045】
較正のために較正刺激Ｄｃａｌ［ｋ］が生成される。較正刺激は、各較正ＤＡＣセル３０４に提供される前に、重み係数ｗ１によってスケーリングされ得る。較正刺激は、較正ＤＡＣセル２０６によってアナログトーンｕ２（ｔ）を生成させる。
【0046】
重み付けされた較正刺激Ｄｃａｌ［ｋ］＊ｗ１は、デジタルデータＤｄａｔａ［ｋ］をデジタル的に修正するために提供される。適切な場合、較正刺激は、較正ＤＡＣセル３０４のビット重みが主要なＤＡＣセル３０２内のセルとマッチしない場合、異なる重み係数によってスケーリングされ得る。示される例では、重み付けされた較正刺激Ｄｃａｌ［ｋ］＊ｗ１は、Ｄｄａｔａ［ｋ］から減算される。通常のＤＡＣセル３０２は、修正されたデジタルデータＤｄａｔａ［ｋ］－（Ｄｃａｌ［ｋ］＊ｗ１）を受信し、所望の出力スペクトルｆ（ｔ）及び更なるアナログトーンｕ１（ｔ）、又はｆ（ｔ）＋ｕ１（ｔ）を生成するために正常に動作している。したがって、１つ以上のＤＡＣセル３０２は、１つ以上の基準ＤＡＣセルとして効果的に使用される。
【0047】
ＤＡＣセル３０２及び／又は修正されたデジタルデータＤｄａｔａ［ｋ］－（Ｄｃａｌ［ｋ］＊ｗ１）は、ＤＡＣセル３０２内のミスマッチングが平均化されるように、動的要素マッチングを実装するためにシャッフルされてもよい。
【0048】
較正刺激は、修正されたデジタルデータＤｄａｔａ［ｋ］－（Ｄｃａｌ［ｋ］＊ｗ１）が通常のＤＡＣセル３０２に適用される間、バックグラウンドで較正ＤＡＣセル３０４に適用される。
【0049】
較正刺激を受けるために、好適な数の較正ＤＡＣセル３０４を選択することができる。重み係数ｗ１及びおそらく更なる重み係数は、第１のアナログトーンｕ１（ｔ）及び第２のアナログトーンｕ２（ｔ）が実質的に同じ大きさを有し、反対の極性を有するように、選択される。第１のアナログトーンｕ１（ｔ）と第２のアナログトーンｕ２（ｔ）を合計すると、主要なＤＡＣセル３０２と較正ＤＡＣセル３０４との間の差を表すエラートーンｅ（ｔ）が結果として得られる。
【0050】
ＤＡＣセルの出力が合計されるため、アナログ出力は所望の出力スペクトルとエラートーンｆ（ｔ）＋ｅ（ｔ）を有する。
【0051】
較正ＤＡＣセルとして冗長ＤＡＣセルを使用したマルチトーンバックグラウンド較正を有する例示的なＤＡＣ
図４は、本開示のいくつかの実施形態による、主要なＤＡＣに対してバックグラウンド較正を有する別の例示的なＤＡＣである。ＤＡＣは、（通常の又は主要な）ＤＡＣセル４０２、第１の冗長ＤＡＣセル４０４、及び第２の冗長ＤＡＣセル４０６を有する。冗長ＤＡＣセルは、所望の出力スペクトルを生成するために使用されない。第１の冗長ＤＡＣセル４０４及び第２の冗長ＤＡＣセル４０６は、較正ＤＡＣセルとして使用され、異なる周波数ビン内に基本エネルギーを有する異なる較正刺激を受ける。ＤＡＣのＤＡＣセルの出力を合計して、最終的なアナログ出力を形成する。異なる較正ＤＡＣセルのエラーを同時に抽出することができる。
図４は、本開示のいくつかの実施形態による、主要なＤＡＣに対してバックグラウンド較正を有する別の例示的なＤＡＣである。ＤＡＣは、（通常の又は主要な）ＤＡＣセル４０２、第１の冗長ＤＡＣセル４０４、及び第２の冗長ＤＡＣセル４０６を有する。冗長ＤＡＣセルは、所望の出力スペクトルを生成するために使用されない。第１の冗長ＤＡＣセル４０４及び第２の冗長ＤＡＣセル４０６は、較正ＤＡＣセルとして使用され、異なる周波数ビン内に基本エネルギーを有する異なる較正刺激を受ける。ＤＡＣのＤＡＣセルの出力を合計して、最終的なアナログ出力を形成する。異なる較正ＤＡＣセルのエラーを同時に抽出することができる。
【0052】
較正のために、第１の較正刺激Ｄｃａｌ１［ｋ］が生成される。第１の較正刺激Ｄｃａｌ１［ｋ］は、各較正ＤＡＣセル４０４に提供される前に、重み係数ｗ１によってスケーリングされ得る。第１の較正刺激は、較正ＤＡＣセル４０４によってアナログトーンｕ２（ｔ）を生成させる。
【0053】
第２の較正刺激Ｄｃａｌ２［ｋ］は、基本エネルギーが第１の較正刺激Ｄｃａｌ１［ｋ］とは異なる周波数ビンにある、較正のために生成される。第２の較正刺激Ｄｃａｌ２［ｋ］は、各較正ＤＡＣセル４０６に提供される前に、更なる重み係数ｗ２によってスケーリングされ得る。第２の較正刺激は、較正ＤＡＣセル４０６によって更なるアナログトーンｕ４（ｔ）を生成させる。
【0054】
第１の重み付けされた較正刺激Ｄｃａｌ１［ｋ］＊ｗ１及び第２の重み付けされた較正刺激Ｄｃａｌ２［ｋ］＊ｗ２は、デジタルデータＤｄａｔａ［ｋ］をデジタル的に修正するために提供される。適切な場合、それぞれの較正刺激は、較正ＤＡＣセル４０４／４０６のビット重みが、主要なＤＡＣセル４０２内のセルとマッチしない場合、異なる重み係数によってスケーリングされ得る。示される例では、第１の重み付けされた較正刺激Ｄｃａｌ１［ｋ］＊ｗ１及び第２の重み付けされた較正刺激Ｄｃａｌ２［ｋ］＊ｗ２は、Ｄｄａｔａ［ｋ］から減算される。通常のＤＡＣセル４０２は、修正されたデジタルデータＤｄａｔａ［ｋ］－（Ｄｃａｌ１［ｋ］＊ｗ１）－（Ｄｃａｌ２［ｋ］＊ｗ２）を受信し、所望の出力スペクトルｆ（ｔ）、アナログトーンｕ１（ｔ）、及び更なるアナログトーンｕ３（ｔ）又はｆ（ｔ）＋ｕ１（ｔ）＋ｕ３（ｔ）を生成するために正常に動作している。したがって、１つ以上のＤＡＣセル４０２は、１つ以上の基準ＤＡＣセルとして効果的に使用される。
【0055】
ＤＡＣセル４０２及び／又は修正されたデジタルデータＤｄａｔａ［ｋ］－（Ｄｃａｌ１［ｋ］＊ｗ１）－（Ｄｃａｌ２［ｋ］＊ｗ２）は、ＤＡＣセル４０２内のミスマッチングが平均化されるように、動的要素マッチングを実装するためにシャッフルされてもよい。
【0056】
修正されたデジタルデータＤｄａｔａ［ｋ］－（Ｄｃａｌ１［ｋ］＊ｗ１）－（Ｄｃａｌ２［ｋ］＊ｗ２）が通常のＤＡＣセル４０２に適用される間、バックグラウンドにおいて第１の較正刺激は、較正ＤＡＣセル４０４に適用され、第２の較正刺激は、較正ＤＡＣセル４０６に適用される。
【0057】
較正刺激を受けるために、好適な数の較正ＤＡＣセル４０４を選択することができる。重み係数ｗ１及びおそらく更なる重み係数は、アナログトーンｕ１（ｔ）及びアナログトーンｕ２（ｔ）が実質的に同じ大きさを有し、反対の極性を有するように、選択される。アナログトーンｕ１（ｔ）とアナログトーンｕ２（ｔ）を合計すると、主要なＤＡＣセル４０２と較正ＤＡＣセル４０４との差を表すエラートーンｅ１（ｔ）が結果として得られる。
【0058】
較正刺激を受けるために、好適な数の較正ＤＡＣセル４０６を選択することができる。重み係数ｗ２及びおそらく更なる重み係数は、アナログトーンｕ３（ｔ）及びアナログトーンｕ４（ｔ）が実質的に同じ大きさを有し、反対の極性を有するように、選択される。第１のアナログトーンｕ３（ｔ）とアナログトーンｕ４（ｔ）とを合計すると、主要なＤＡＣセル４０２と較正ＤＡＣセル４０６との間の差を表すエラートーンｅ２（ｔ）が結果として得られる。
【0059】
ＤＡＣセルの出力が合計されるため、アナログ出力は所望の出力スペクトルと２つのエラートーンｆ（ｔ）＋ｅ１（ｔ）＋ｅ２（ｔ）を有する。
【0060】
バックグラウンド較正及び補正を有する例示的なＤＡＣ
図５は、本開示のいくつかの実施形態による、バックグラウンド較正及び補正を有する例示的なＤＡＣである。ＤＡＣ５０２は、図２～図４に見られるＤＡＣのいずれか１つを示す。ＤＡＣ５０２に加えて、刺激発生器５０４、センスＡＤＣ５０６、及びエラー抽出ロジック５０８が設けられる。刺激発生器５０４は、本明細書に記載するように、１つ以上のデジタルエンコーディングされた較正刺激を生成することができる。エラートーンは単一の周波数ビン内にあるため、センスＡＤＣ５０６は帯域制限され得る（広帯域ＡＤＣである必要はない）。エラー抽出ロジック５０８は、（較正ＤＡＣセル内のエラーを表す）周波数ビン内のエネルギーを観察し、観察されたエネルギーを低減するために補正を実施することができる。補正を実施する１つの方式は、歪みロジック５１０を使用してデジタルデータを歪めて、デジタルドメイン内のエラーを補償することである。補正を実施する別の方式は、エラーを補償するために、アナログドメイン内のＤＡＣ５０２内の回路を調整することである。
図５は、本開示のいくつかの実施形態による、バックグラウンド較正及び補正を有する例示的なＤＡＣである。ＤＡＣ５０２は、図２～図４に見られるＤＡＣのいずれか１つを示す。ＤＡＣ５０２に加えて、刺激発生器５０４、センスＡＤＣ５０６、及びエラー抽出ロジック５０８が設けられる。刺激発生器５０４は、本明細書に記載するように、１つ以上のデジタルエンコーディングされた較正刺激を生成することができる。エラートーンは単一の周波数ビン内にあるため、センスＡＤＣ５０６は帯域制限され得る（広帯域ＡＤＣである必要はない）。エラー抽出ロジック５０８は、（較正ＤＡＣセル内のエラーを表す）周波数ビン内のエネルギーを観察し、観察されたエネルギーを低減するために補正を実施することができる。補正を実施する１つの方式は、歪みロジック５１０を使用してデジタルデータを歪めて、デジタルドメイン内のエラーを補償することである。補正を実施する別の方式は、エラーを補償するために、アナログドメイン内のＤＡＣ５０２内の回路を調整することである。
【0061】
変更形態及び実装形態
図面を参照して上で考察されたアクティビティは、ＤＡＣのＤＡＣセルのバックグラウンド較正を伴う任意の集積回路に適用可能であることに留意されたい。本技術は、特定のＤＡＣセルを較正ＤＡＣセルとするように選択することによって繰り返すことができる。本明細書に記載される実施形態は、異なるアーキテクチャを有するＤＡＣをバックグラウンド較正するために使用され得る。好ましくは、本実施形態は、電流ステアリング又は潜在的に並列したコンデンサＤＡＣ（これは実際には信号処理ＤＡＣの大部分である）のような、入力ビット線を制御することに対応する独立した要素又はセルが出力で直接合計されるＤＡＣに適用することができる。抵抗列（精密用途）やパイプラインコンデンサＤＡＣなどの他のアーキテクチャは、出力に達する前に部分合計を実施するため、この方法に従わない。
図面を参照して上で考察されたアクティビティは、ＤＡＣのＤＡＣセルのバックグラウンド較正を伴う任意の集積回路に適用可能であることに留意されたい。本技術は、特定のＤＡＣセルを較正ＤＡＣセルとするように選択することによって繰り返すことができる。本明細書に記載される実施形態は、異なるアーキテクチャを有するＤＡＣをバックグラウンド較正するために使用され得る。好ましくは、本実施形態は、電流ステアリング又は潜在的に並列したコンデンサＤＡＣ（これは実際には信号処理ＤＡＣの大部分である）のような、入力ビット線を制御することに対応する独立した要素又はセルが出力で直接合計されるＤＡＣに適用することができる。抵抗列（精密用途）やパイプラインコンデンサＤＡＣなどの他のアーキテクチャは、出力に達する前に部分合計を実施するため、この方法に従わない。
【0062】
ＤＡＣの性能、すなわち出力での歪みの測定は、いくつかの用途にとって重要である。本開示の較正スキームは、バックグラウンド、すなわち、主要なＤＡＣがリアルタイム信号を処理している間に、エラーを測定するための柔軟かつ効果的な方式を提供する。特定の文脈において、本明細書で考察される機能は、医療システム、科学機器、無線及び有線通信、レーダ、工業プロセス制御、オーディオ及びビデオ機器、電流検出、計測（高精度であり得る）、ケーブルインフラ、軍事（例えば、レーダ）、並びにＤＡＣの出力での歪みを低減することが用途にとって重要である他のシステムに適用することができる。
【0063】
バックグラウンド較正ＤＡＣセルのための様々な装置の部品は、本明細書に記載の機能を実施するためのデジタル又は電子回路を含み得る。場合によっては、装置の１つ以上の部分が、本明細書に記載の機能を実施するために特別に構成されたプロセッサ（例えば、オンチッププロセッサ、オンチップマイクロプロセッサ、オンチップデジタル信号プロセッサ、オフチッププロセッサ、オフチップマイクロプロセッサ、及びオフチップデジタル信号プロセッサ）によって提供され得る。例えば、プロセッサは、１つ以上の特定用途向け構成要素を含み得、又は本明細書に記載の機能を実施するように構成されるプログラマブルロジックゲートを含み得る。回路は、アナログドメイン、デジタルドメイン、又はミックスド信号ドメインで動作することができる。いくつかの場合において、プロセッサは、非一時的コンピュータ媒体に記憶された１つ以上の命令を実行することにより、本明細書に記載の機能を実施するように構成されてもよい。
【0064】
１つの例示的な実施形態では、図の任意の数の電気回路を、関連する電子デバイスの基板上に実装することができる。基板は、電子デバイスの内部電子システムの様々な構成要素を保持し、更に、他の周辺機器のためのコネクタを提供することができる一般的な回路基板であり得る。より具体的には、基板は、システムの他の構成要素が電気的に通信することができる電気的接続を提供することができる。全ての好適なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、サポートチップセットなどを含む）、非一時的なコンピュータ可読メモリ素子などは、特定の構成ニーズ、処理要求、コンピュータ設計などに基づいて、基板に好適に連結され得る。外部ストレージ、追加センサー、オーディオ／ビデオディスプレイ用コントローラ、周辺機器などの他の構成要素は、プラグインカードとして、ケーブルを介して、基板に取り付けられてもよく、又は基板自体に組み込まれてもよい。様々な実施形態において、本明細書に記載される機能は、これらの機能をサポートする構造内に配置された１つ以上の構成可能（例えば、プログラマブル）要素内で動作するソフトウェア又はファームウェアとしてエミュレーション形態で実装され得る。エミュレーションを提供するソフトウェア又はファームウェアは、プロセッサがそれらの機能を実行することを可能にする命令を含む非一時的なコンピュータ可読記憶媒体上に提供されてもよい。
【0065】
別の例示的な実施形態では、図の電気回路は、スタンドアローンモジュール（例えば、特定の用途又は機能を実行するように構成された関連する構成要素及び回路を有するデバイス）として実装されてもよく、もしくは電子デバイスの特定用途向けハードウエアにプラグインモジュールとして、実装されてもよい。本開示の特定の実施形態は、部分的に、又は全体的に、システムオンチップ（ＳＯＣ）パッケージに容易に含まれてもよいことに留意されたい。ＳＯＣは、コンピュータ又は他の電子システムの構成要素を単一のチップに統合するＩＣを表す。これには、デジタル機能、アナログ機能、ミックスド信号機能、そして多くの場合ＲＦ機能が含まれることがあり、これらの機能は全て１つのチップ基板上で提供され得る。他の実施形態は、複数の別個のＩＣが単一の電子パッケージ内に位置し、電子パッケージを通じて互いに密接に相互作用するように構成されているマルチチチップモジュール（ＭＣＭ）を含み得る。様々な他の実施形態では、較正機能性は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及び他の半導体チップの１つ以上のシリコンコアに実装することができる。
【0066】
また、本明細書に概説される全ての仕様、寸法、及び関係（例えば、プロセッサ、ロジック動作などの数）は、例示及び教示のみの目的のために提供されていることにも注意が必要である。そのような情報は、本開示及び／又は実施例の趣旨から逸脱することなく大きく変動し得る。本明細書は、１つの非限定的な例にのみ適用され、したがって、それらは、そのように解釈されるべきである。前述の説明では、例示的な実施形態を、特定のプロセッサ及び／又は構成要素の配置を参照して説明した。本開示及び／又は実施例の範囲から逸脱することなく、そのような実施形態に対して様々な修正及び変更を加えることができる。したがって、説明及び図面は、限定的な意味ではなく例示的な意味と見なされるべきである。
【0067】
本明細書で提供される多数の実施例を使用して、相互作用が、２つ、３つ、４つ、又はそれ超の電気部品の観点から説明され得ることに留意されたい。しかしながら、これは明確さと実施例のためだけに行われている。システムは、任意の好適な方式で強化され得ると理解されたい。同様の設計の代替案に従って、図面の図示された構成要素、モジュール、及び素子のいずれかを様々な可能な構成に組み合わせることができ、それらの全ては明らかに本明細書の広範な範囲内にある。ある特定の場合、限定された数の電気素子のみを参照することによって、所与のフローセットの機能性のうちの１つ以上を説明することは容易であり得る。図及びその教示の電気回路は容易に拡張可能であり、多数の構成要素並びにより複雑で／洗練された配置及び構成に対応することができることを理解されるべきである。したがって、提供される例は、他の多くのアーキテクチャに適用される可能性があるよう、電気回路の範囲を限定又は広範な教示を阻害するべきではない。
【0068】
なお、本明細書では、「一実施形態」、「例示的な実施形態」、「ある実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替の実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、構成要素、ステップ、動作、特徴など）への言及は、任意のそのような特徴が本開示の１つ以上の実施形態に含まれるが、同じ実施形態において組み合わされてもよく、必ずしも組み合わされなくてもよいと意味することに留意する。
【0069】
較正に関連する機能は、図に示されるシステムによって、又はその内部で実行され得る可能な機能のうちのいくつかのみを示していることに留意することも重要である。これらの動作の一部は、必要に応じて削除もしくは除去されてもよいし、又は、本開示の範囲から逸脱することなく、これらの動作を大幅に修正又は変更してもよい。加えて、これらの動作のタイミングは、かなり変更されてもよい。前述の動作フローは、実施例と考察の目的で提供されている。実質的な柔軟性は、本開示の教示から逸脱することなく、任意の好適な配置、年表、構成、及びタイミング機構が提供され得るという点で、本明細書で説明される実施形態によって提供される。
【0070】
多数の他の変化、置換、変形、変更、及び修正が当業者に確認されてもよく、本開示の範囲内に全てのそのような変化、置換、変形、変更、及び修正が包含されることが意図される。なお、上記の装置の全ての任意選択的な特徴は、本明細書に記載する方法又はプロセスに関して実装されてもよく、実施例における具体的なものは、１つ以上の実施形態において随所で使用されてもよい。
【実施例0071】
実施例１．出力を合計してＤＡＣのアナログ出力を生成する、複数のＤＡＣセルと、複数の冗長ＤＡＣセルとを有するＤＡＣの非理想性を測定するためのバックグラウンド方法であって、デジタルデータをＤＡＣセルに提供して、ＤＡＣのアナログ出力で出力スペクトルを生成することと、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、第１の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、ＤＡＣセルが出力スペクトルを生成する間に、第１の重み付けされた較正刺激を冗長ＤＡＣセルの第１のサブセットに提供して、第１のアナログトーンを生成することと、第２の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、ＤＡＣセルが出力スペクトルを生成する間に、第２の重み付けされた較正刺激を冗長ＤＡＣセルの第２のサブセットに提供して、第２のアナログトーンを生成することであって、第２の重み係数は、第１のアナログトーン及び第２のアナログトーンが反対の極性を有するように選択される、生成することと、ＤＡＣのアナログ出力において、第１のアナログトーン及び第２のアナログトーンから生じる、第１の周波数ビンにおけるエラートーンを検出することと、を含む、バックグラウンド方法。
【0072】
実施例２．デジタルデータが、ＤＡＣセルの非理想性を平均化するようにシャッフルされる、実施例１に記載のバックグラウンド方法。
【0073】
実施例３．ＤＡＣセルが、ＤＡＣセルの非理想性を平均化するようにシャッフルされる、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0074】
実施例４．冗長ＤＡＣセルが、最小有効ビット重みを有するＤＡＣセルのバンクを含む、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0075】
実施例５．冗長ＤＡＣセルの第１のサブセットが、複数の冗長ＤＡＣセルを含み、冗長ＤＡＣセルの第２のサブセットが、複数の冗長ＤＡＣセルを含む、実施例１～４のいずれか１つに記載のバックグラウンド方法。
【0076】
実施例６．冗長ＤＡＣセルの第１のサブセットが、単一の冗長ＤＡＣセルを含み、冗長ＤＡＣセルの第２のサブセットが、複数の冗長ＤＡＣセルを含む、実施例１～４のいずれか１つに記載のバックグラウンド方法。
【0077】
実施例７．冗長ＤＡＣセルの第１のサブセットが、複数の冗長ＤＡＣセルを含み、冗長ＤＡＣセルの第２のサブセットが、単一の冗長ＤＡＣセルを含む、実施例１～４のいずれか１つに記載のバックグラウンド方法。
【0078】
実施例８．冗長ＤＡＣセルの第１のサブセットが、単一の冗長ＤＡＣセルを含み、冗長ＤＡＣセルの第２のサブセットが、単一の冗長ＤＡＣセルを含む、実施例１～４のいずれか１つに記載のバックグラウンド方法。
【0079】
実施例９．１つ以上の冗長ＤＡＣセルがデジタルデータの一部分を受信し、ＤＡＣセルのサブセットが、重み付けされた較正刺激を受けるため１つ以上の冗長ＤＡＣセルとなる、上記実施例のいずれか１つに記載のバックグラウンド方法。
【0080】
実施例１０．第１の重み係数及び第２の重み係数が、反対の極性を有する、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0081】
実施例１１．第１の重み係数及び第２の重み係数が、同じ大きさを有する、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0082】
実施例１２．第１の重み係数及び第２の重み係数が異なる大きさを有する、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0083】
実施例１４．第１の重み係数及び第２の重み係数が、＋１、－１、正の重み値、及び負の重み値から選択される、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0084】
実施例１５．第１のアナログトーン及び第２のアナログトーンを合計することが、エラートーンを生じさせる、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0085】
実施例１６．エラートーンを検出することが、第１の周波数ビンでＤＡＣのアナログ出力におけるエネルギーを検出することを含む、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0086】
実施例１５．デジタルデータを事前に歪めることによって、エラートーンを反復的に最小化することを更に含む、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0087】
実施例１６．アナログドメインにおける、冗長ＤＡＣセルの第１のサブセット又は冗長ＤＡＣセルの第２のサブセットを調整することによって、エラートーンを反復的に最小化することを更に含む、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0088】
実施例１７．第１のデジタルエンコーディングされた較正刺激が、正弦波に近似する１ビットシーケンスである、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0089】
実施例１８．第１のデジタルエンコーディングされた較正刺激を生成することが、フィードバックを伴わない、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0090】
実施例１９．第１のデジタルエンコーディングされた較正刺激を生成することが、正弦波をエンコーディングするマルチビットシーケンスをフィルタリングして、正弦波に近似する１ビットシーケンスを生成することを含む、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0091】
実施例２０．第１のデジタルエンコーディングされた較正刺激を生成することが、正弦波をエンコーディングするマルチビットシーケンスのローパスフィルタを含む、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0092】
実施例２１．第１の周波数ビンが、出力スペクトルと帯域内ではない、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0093】
実施例２２．第１の周波数ビンが、出力スペクトルと干渉しないように選択される、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0094】
実施例２３．第２の周波数ビンで第２の基本エネルギーを有する第２のデジタルエンコーディングされた較正刺激を生成することであって、第２の周波数ビンが第１の周波数ビンとは異なる、生成することと、第３の重み係数によって第２のデジタルエンコーディングされた較正刺激をスケーリングし、ＤＡＣセルが出力スペクトルを生成する間に、第３の重み付けされた較正刺激を冗長ＤＡＣセルの第３のサブセットに提供して、第３のアナログトーンを生成することと、第４の重み係数によって第３のデジタルエンコーディングされた較正刺激をスケーリングし、ＤＡＣセルが出力スペクトルを生成する間に、第４の重み付けされた較正刺激を冗長ＤＡＣセルの第４のサブセットに提供して、第４のアナログトーンを生成することであって、第４の重み係数は、第３のアナログトーン及び第４のアナログトーンが反対の極性を有するように選択される、生成することと、ＤＡＣのアナログ出力において、第３のアナログトーン及び第４のアナログトーンから生じる更なるエラートーンを検出することと、を更に含む、実施例１に記載のバックグラウンド方法。
【0095】
実施例２４．ＤＡＣが、毎秒マルチギガビットＤＡＣである、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0096】
実施例２５．非理想性が、ＤＡＣセル間の静的エラーを含む、上記実施例のいずれか１つに記載のバックグラウンド方法。
【0097】
実施例２６．非理想性が、ＤＡＣセル間のタイミングエラーを含む、上記の実施例のいずれか１つに記載のバックグラウンド方法。
【0098】
実施例１００．出力を合計してＤＡＣのアナログ出力を生成する、複数のＤＡＣセルと、複数の冗長ＤＡＣセルとを有するＤＡＣの非理想性を測定するためのバックグラウンド方法であって、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成することと、第１の重み係数によって第１のデジタルエンコーディングされた較正刺激をスケーリングし、第１の重み付けされた較正刺激を生成することと、第１の重み付けされた較正刺激を冗長ＤＡＣセルに提供して第１のアナログトーンを生成することと、第１の重み付けされた較正刺激が冗長ＤＡＣセルに提供されている間に、デジタルデータ及び第１の重み付けされた較正刺激の反転バージョンをＤＡＣセルに提供して出力スペクトラム及び第２のアナログトーンを生成することと、ＤＡＣのアナログ出力において、第１のアナログトーン及び第２のアナログトーンから生じるエラートーンを検出することと、を含むバックグラウンド方法。
【0099】
実施例１０１．第２の周波数ビンで第２の基本エネルギーを有する第２のデジタルエンコーディングされた較正刺激を生成することと、第２の重み係数によって第２のデジタルエンコーディングされた較正刺激をスケーリングし、第２の重み付けされた較正刺激を生成することと、第２の重み付けされた較正刺激を更に冗長なＤＡＣセルに提供して、第３のアナログトーンを生成することであって、第２の重み付けされた較正刺激の反転バージョンが、デジタルデータ及び第１の重み付けされた較正刺激の反転バージョンと共にＤＡＣセルに更に提供され、出力スペクトル及び第２のアナログトーンと第４のアナログトーンを更に生成する、生成することと、ＤＡＣのアナログ出力において、第３のアナログトーン及び第４のアナログトーンから生じる更なるエラートーンを検出することと、を更に含む、実施例１００に記載のバックグラウンド方法。
【0100】
実施例１０２．実施例２～２６のいずれか１つは、実施例１００又は１０１の任意選択的な特徴であり得る。
【0101】
実施例２００．バックグラウンド較正を有するデジタル－アナログ変換器（ＤＡＣ）であって、デジタルデータを受信し、出力スペクトルを生成するための複数のＤＡＣセルと、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成するための刺激発生器と、第１のデジタルエンコーディングされた較正刺激の重み付けされたバージョンを受信し、第１のアナログトーンを生成するための１つ以上の基準ＤＡＣセルと、第１のデジタルエンコーディングされた較正刺激の更なる重み付けされたバージョンを受信し、第２のアナログトーンを生成するための１つ以上の較正ＤＡＣセルであって、第２のアナログトーンが第１のアナログトーンと反対の極性を有し、ＤＡＣセル、基準ＤＡＣセル、及び較正ＤＡＣセルの出力が合計されて、ＤＡＣのアナログ出力を形成する、ＤＡＣセルと、第１のアナログトーン及び第２のアナログトーンから生じるエラートーンを感知する、ＤＡＣのアナログ出力におけるセンスＡＤＣと、を備える、デジタル－アナログ変換器。
【0102】
実施例２０１．デジタルデータがＤＡＣセルに提供される前に、デジタルデータを歪める歪みロジックを更に備える、実施例２００のバックグラウンド較正を有するＤＡＣ。
【0103】
実施例２０２．基準ＤＡＣセル及び／又は較正ＤＡＣセルが、感知されたエラートーンに応じて調整可能である、実施例２００又は２０１に記載のバックグラウンド較正を有するＤＡＣ。
【0104】
実施例２０３．刺激発生器が、マルチビット正弦波信号を受信し、正弦波に近似する単一のビットシーケンスを生成するローパスフィルタを備える、実施例２００～２０２のいずれか１つに記載のバックグラウンド較正を有するＤＡＣ。
【0105】
実施例２０４．刺激発生器が、フィードバックを有しない、実施例２００～２０３のいずれか１つに記載のバックグラウンド較正を有するＤＡＣ。
【0106】
実施例２０５．第１の周波数ビンでのエネルギーを測定するためのエラー抽出ロジックを更に備える、実施例２００～２０４のいずれか１つに記載のバックグラウンド較正を有するＤＡＣ。
【0107】
実施例２０６．実施例１～２６のいずれかの方法を実装することができる実施例２００～２０５のいずれか１つのバックグラウンド較正を有するＤＡＣ。
【0108】
実施例３００．バックグラウンド較正を有するデジタル－アナログ変換器（ＤＡＣ）であって、第１の周波数ビンで第１の基本エネルギーを有する第１のデジタルエンコーディングされた較正刺激を生成するための刺激発生器と、デジタルデータ及び第１のデジタルエンコーディングされた較正刺激の重み付けされたバージョンを受信し、ＤＡＣのアナログ出力で出力スペクトル及び第１のアナログトーンを生成するための複数のＤＡＣセルと、第１のデジタルエンコーディングされた較正刺激の更なる重み付けされたバージョンを受信し、第２のアナログトーンを生成するための１つ以上の較正ＤＡＣセルであって、第２のアナログトーンが第１のアナログトーンと反対の極性を有し、ＤＡＣセル及び較正ＤＡＣセルの出力が合計されて、ＤＡＣのアナログ出力を形成する、ＤＡＣセルと、第１のアナログトーン及び第２のアナログトーンから生じるエラートーンを感知する、ＤＡＣのアナログ出力におけるセンスＡＤＣと、を備える、デジタル－アナログ変換器。
【0109】
実施例３０１．刺激発生器は、第１の周波数ビンとは異なる第２の周波数ビンで第２の基本エネルギーを有する第２のデジタルエンコーディングされた較正刺激を更に生成し、ＤＡＣセルは、第２のデジタルエンコーディングされた較正刺激の重み付けされたバージョンを更に受信し、ＤＡＣのアナログ出力で第３のアナログトーンを更に生成し、ＤＡＣは、第２のデジタルエンコーディングされた較正刺激の更なる重み付けされたバージョンを受信し、第４のアナログトーンを更に生成する、１つ以上の更なる較正ＤＡＣセルを更に含み、センスＡＤＣは、第３のアナログトーン及び第４のアナログトーンから生じる更なるエラートーンを感知する、実施例３００に記載のバックグラウンド較正を有するＤＡＣ。
【0110】
実施例３０２．実施例３００又は実施例３０１のバックグラウンド較正を有するＤＡＣは、実施例１００～１０２のいずれかの方法を実装することができる。
【符号の説明】
【0111】
１００ ＤＡＣ
１０２ デコーダブロック
１０４ デコーダブロック
１０６ 遅延ブロック
１０８ ユナリＤＡＣセル
１１０ ユナリＤＡＣセル
１１２ バイナリＤＡＣセル
２０２ ＤＡＣセル
２０４ 基準ＤＡＣセル
２０６ 較正ＤＡＣセル
３０２ ＤＡＣセル
３０４ 冗長ＤＡＣセル
４０２ ＤＡＣセル
４０４ 第１の冗長ＤＡＣセル
４０６ 第２の冗長ＤＡＣセル
５０２ ＤＡＣ
５０４ 刺激発生器
５０６ センスＡＤＣ
５０８ エラー抽出ロジック
５１０ 歪みロジック
１０２ デコーダブロック
１０４ デコーダブロック
１０６ 遅延ブロック
１０８ ユナリＤＡＣセル
１１０ ユナリＤＡＣセル
１１２ バイナリＤＡＣセル
２０２ ＤＡＣセル
２０４ 基準ＤＡＣセル
２０６ 較正ＤＡＣセル
３０２ ＤＡＣセル
３０４ 冗長ＤＡＣセル
４０２ ＤＡＣセル
４０４ 第１の冗長ＤＡＣセル
４０６ 第２の冗長ＤＡＣセル
５０２ ＤＡＣ
５０４ 刺激発生器
５０６ センスＡＤＣ
５０８ エラー抽出ロジック
５１０ 歪みロジック
【図1】
【図2】
【図3】
【図4】
【図5】
【外国語明細書】