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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023128232
(43)【公開日】2023-09-14
(54)【発明の名称】処理方法、非同期式回路、および論理回路
(51)【国際特許分類】
G06F 30/35 20200101AFI20230907BHJP
G06F 30/337 20200101ALI20230907BHJP
H03K 19/00 20060101ALI20230907BHJP
【ＦＩ】
G06F30/35
G06F30/337
H03K19/00 230
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022032437
(22)【出願日】2022-03-03
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】加藤 俊彦
(72)【発明者】
【氏名】谷本 匡亮
【テーマコード（参考）】
5B146
5J056
【Ｆターム（参考）】
5B146AA22
5B146GA06
5B146GC04
5J056AA03
5J056CC00
5J056CC05
5J056CC14
(57)【要約】
【課題】組合せ回路の前後のフリップフロップ回路を効果的に識別することができる処理方法を得る。
【解決手段】本開示の一実施の形態に係る処理方法は、コンピュータが、同期式回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、自己帰還ループにおける帰還経路を削除し、１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、強連結成分を構成する２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うことと、コンピュータが、組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うこととを含む。
【選択図】図１５
【解決手段】本開示の一実施の形態に係る処理方法は、コンピュータが、同期式回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、自己帰還ループにおける帰還経路を削除し、１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、強連結成分を構成する２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うことと、コンピュータが、組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うこととを含む。
【選択図】図１５
【特許請求の範囲】
【請求項1】
コンピュータが、同期式回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、前記自己帰還ループにおける帰還経路を削除し、前記１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、前記強連結成分を構成する前記２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うことと、
前記コンピュータが、前記ダミーフリップフロップ回路を含む前記複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された前記１以上のフリップフロップ回路の出力側に前記組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、前記組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および前記組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うことと
を含む処理方法。
前記コンピュータが、前記ダミーフリップフロップ回路を含む前記複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された前記１以上のフリップフロップ回路の出力側に前記組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、前記組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および前記組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うことと
を含む処理方法。
【請求項2】
前記第２の処理は、
前記コンピュータが、前記ダミーフリップフロップ回路を含む前記複数のフリップフロップ回路のうちの１つを順次選択する第３の処理を行うことと、
前記コンピュータが、前記第３の処理により選択されたフリップフロップ回路の入力側および出力側の一方である第１の側に、組合せ回路を介して接続された１または複数のフリップフロップ回路を第１の集合として識別し、前記第１の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの、前記入力側および前記出力側の他方である第２の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を第２の集合として識別する第４の処理を行うことと、
前記コンピュータが、最新の前記第２の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの前記第１の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を、最新の前記第１の集合とは別の第１の集合として識別し、最新の前記第１の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの前記第２の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を、最新の前記第２の集合とは別の第２の集合として識別する第５の処理を、１または複数回繰り返し行うことと、
前記コンピュータが、前記第５の処理を行う度に、最新の２つの前記第１の集合が互いに等しく、かつ、最新の２つの前記第２の集合が互いに等しいことを示す判定条件を満たすかどうかを確認し、前記判定条件を満たす場合に、最新の２つの前記第１の集合および最新の２つの前記第２の集合に基づいて、前記第１の１以上のフリップフロップ回路および前記第２の１以上のフリップフロップ回路を特定する第６の処理を行うことと
を含む
請求項１に記載の処理方法。
前記コンピュータが、前記ダミーフリップフロップ回路を含む前記複数のフリップフロップ回路のうちの１つを順次選択する第３の処理を行うことと、
前記コンピュータが、前記第３の処理により選択されたフリップフロップ回路の入力側および出力側の一方である第１の側に、組合せ回路を介して接続された１または複数のフリップフロップ回路を第１の集合として識別し、前記第１の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの、前記入力側および前記出力側の他方である第２の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を第２の集合として識別する第４の処理を行うことと、
前記コンピュータが、最新の前記第２の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの前記第１の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を、最新の前記第１の集合とは別の第１の集合として識別し、最新の前記第１の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの前記第２の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を、最新の前記第２の集合とは別の第２の集合として識別する第５の処理を、１または複数回繰り返し行うことと、
前記コンピュータが、前記第５の処理を行う度に、最新の２つの前記第１の集合が互いに等しく、かつ、最新の２つの前記第２の集合が互いに等しいことを示す判定条件を満たすかどうかを確認し、前記判定条件を満たす場合に、最新の２つの前記第１の集合および最新の２つの前記第２の集合に基づいて、前記第１の１以上のフリップフロップ回路および前記第２の１以上のフリップフロップ回路を特定する第６の処理を行うことと
を含む
請求項１に記載の処理方法。
【請求項3】
前記第２の処理により特定された前記第２の１以上のフリップフロップ回路が、前記自己帰還ループを構成する場合に、前記コンピュータが、前記第２の１以上のフリップフロップ回路のそれぞれを４段のラッチ回路に変換し、前記組合せ回路を論理段数方向に４つに論理分割することにより前記組合せ回路を４つの組合せ回路に変換し、前記４つの組合せ回路の１つと前記４段のラッチ回路の１つとを交互に配置する第７の処理を行うことをさらに含む
請求項１に記載の処理方法。
請求項１に記載の処理方法。
【請求項4】
前記コンピュータが、前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うとともに、前記４段のラッチ回路に４つの制御信号をそれぞれ供給するハンドシェイク回路を準備する第８の処理を行うことをさらに含む
請求項３に記載の処理方法。
請求項３に記載の処理方法。
【請求項5】
前記コンピュータが、前記第７の処理により得られた前記４つの組合せ回路の１つと前記４段のラッチ回路の１つとが交互に配置された第１の回路を、前記４つの組合せ回路および２段のラッチ回路を有する第２の回路に置き換える第９の処理を行うことをさらに含み、
前記第２の回路では、
前記４段の組合せ回路のうちの１段目の組合せ回路の出力データおよび３段目の組合せ回路の出力データのうちの一方が選択的に前記２段のラッチ回路のうちの１段目のラッチ回路に供給され、
前記１段目のラッチ回路の出力データが、前記４つの組合せ回路のうちの２番目の組合せ回路および４番目の組合せ回路のうちの一方に選択的に供給され、
前記２番目の組合せ回路の出力データおよび前記４番目の組合せ回路の出力データのうちの一方が選択的に前記２段のラッチ回路のうちの２段目のラッチ回路に供給され、
前記２段目のラッチ回路の出力データが、前記１番目の組合せ回路および前記３番目の組合せ回路のうちの一方に選択的に供給される
請求項３に記載の処理方法。
前記第２の回路では、
前記４段の組合せ回路のうちの１段目の組合せ回路の出力データおよび３段目の組合せ回路の出力データのうちの一方が選択的に前記２段のラッチ回路のうちの１段目のラッチ回路に供給され、
前記１段目のラッチ回路の出力データが、前記４つの組合せ回路のうちの２番目の組合せ回路および４番目の組合せ回路のうちの一方に選択的に供給され、
前記２番目の組合せ回路の出力データおよび前記４番目の組合せ回路の出力データのうちの一方が選択的に前記２段のラッチ回路のうちの２段目のラッチ回路に供給され、
前記２段目のラッチ回路の出力データが、前記１番目の組合せ回路および前記３番目の組合せ回路のうちの一方に選択的に供給される
請求項３に記載の処理方法。
【請求項6】
前記コンピュータが、前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うとともに、前記２段のラッチ回路に２つの制御信号をそれぞれ供給するハンドシェイク回路を準備する第１０の処理を行うことをさらに含む
請求項５に記載の処理方法。
請求項５に記載の処理方法。
【請求項7】
前記第２の処理により特定された前記第２の１以上のフリップフロップ回路が、前記自己帰還ループを構成しない場合に、前記コンピュータが、前記第２の１以上のフリップフロップ回路のそれぞれを２段のラッチ回路に変換し、前記組合せ回路を論理段数方向に２つに論理分割することにより前記組合せ回路を２つの組合せ回路に変換し、前記２つの組合せ回路の１つと前記２段のラッチ回路の１つとを交互に配置する第１１の処理を行うことをさらに含む
請求項１に記載の処理方法。
請求項１に記載の処理方法。
【請求項8】
入力データおよび出力データに基づいて論理演算を行うことが可能な第１の組合せ回路と、
第１のデータに基づいて論理演算を行うことが可能な第２の組合せ回路と、
第１の選択信号に基づいて、前記第１の組合せ回路から出力されたデータ、および前記第２の組合せ回路から出力されたデータのうちの一方を選択可能な第１のマルチプレクサと、
第１の制御信号に基づいて、前記第１のマルチプレクサから出力されたデータをラッチ可能な第１のラッチ回路と、
前記第１の制御信号に基づいて、前記第１の選択信号をラッチ可能な第１の制御ラッチ回路と、
前記第１の制御ラッチから出力された信号である第２の選択信号に基づいて、前記第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力可能な第１のデマルチプレクサと、
前記第２のデータに基づいて論理演算を行うことが可能な第３の組合せ回路と、
前記第３のデータに基づいて論理演算を行うことが可能な第４の組合せ回路と、
前記第２の選択信号に基づいて、前記第３の組合せ回路から出力されたデータ、および前記第４の組合せ回路から出力されたデータのうちの一方を選択可能な第２のマルチプレクサと、
第２の制御信号に基づいて、前記第２のマルチプレクサから出力されたデータをラッチ可能な第２のラッチ回路と、
前記第２の制御信号に基づいて、前記第２の選択信号をラッチ可能な第２の制御ラッチ回路と、
前記第２の制御ラッチから出力された信号である第３の選択信号に基づいて、前記第２のラッチから出力されたデータを前記第１のデータまたは前記出力データとして出力可能な第２のデマルチプレクサと、
前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、前記第１の選択信号、前記第１の制御信号、および前記第２の制御信号を生成可能なハンドシェイク回路と
を備えた非同期式回路。
第１のデータに基づいて論理演算を行うことが可能な第２の組合せ回路と、
第１の選択信号に基づいて、前記第１の組合せ回路から出力されたデータ、および前記第２の組合せ回路から出力されたデータのうちの一方を選択可能な第１のマルチプレクサと、
第１の制御信号に基づいて、前記第１のマルチプレクサから出力されたデータをラッチ可能な第１のラッチ回路と、
前記第１の制御信号に基づいて、前記第１の選択信号をラッチ可能な第１の制御ラッチ回路と、
前記第１の制御ラッチから出力された信号である第２の選択信号に基づいて、前記第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力可能な第１のデマルチプレクサと、
前記第２のデータに基づいて論理演算を行うことが可能な第３の組合せ回路と、
前記第３のデータに基づいて論理演算を行うことが可能な第４の組合せ回路と、
前記第２の選択信号に基づいて、前記第３の組合せ回路から出力されたデータ、および前記第４の組合せ回路から出力されたデータのうちの一方を選択可能な第２のマルチプレクサと、
第２の制御信号に基づいて、前記第２のマルチプレクサから出力されたデータをラッチ可能な第２のラッチ回路と、
前記第２の制御信号に基づいて、前記第２の選択信号をラッチ可能な第２の制御ラッチ回路と、
前記第２の制御ラッチから出力された信号である第３の選択信号に基づいて、前記第２のラッチから出力されたデータを前記第１のデータまたは前記出力データとして出力可能な第２のデマルチプレクサと、
前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、前記第１の選択信号、前記第１の制御信号、および前記第２の制御信号を生成可能なハンドシェイク回路と
を備えた非同期式回路。
【請求項9】
前記ハンドシェイク回路は、
ジョイン回路と、
第１の信号を生成可能な第１の制御回路と、
第２の信号を生成可能な第２の制御回路と、
第３の信号を生成可能な第３の制御回路と、
第４の信号を生成可能な第４の制御回路と、
フォーク回路と、
前記第１の信号および前記第２の信号の反転信号の論理積を求めることにより第５の信号を生成可能な第１の論理積回路と、
前記第２の信号および前記第３の信号の反転信号の論理積を求めることにより第６の信号を生成可能な第２の論理積回路と、
前記第３の信号および前記第５の信号の反転信号の論理積を求めることにより第７の信号を生成可能な第３の論理積回路と、
前記第４の信号および前記第１の信号の反転信号の論理積を求めることにより第８の信号を生成可能な第４の論理積回路と、
前記第５の信号および前記第７の信号の論理和を求めることにより前記第１の制御信号を生成可能な第１の論理和回路と、
前記第６の信号および前記第８の信号の論理和を求めることにより前記第２の制御信号を生成可能な第２の論理和回路と、
前記第２の信号および前記第７の信号の論理和を求めることにより前記第１の選択信号を生成可能な第３の論理和回路と
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記第１の制御回路にリクエスト信号を出力可能であり、前記第１の制御回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記第１の制御回路は、前記ジョイン回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記ジョイン回路に応答信号を出力し、前記第１の信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記第３の制御回路からの応答信号に基づいて、前記第３の制御回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の信号を生成することが可能であり、
前記第３の制御回路は、前記第２の制御回路からのリクエスト信号および前記第４の制御回路からの応答信号に基づいて、前記第４の制御回路にリクエスト信号を出力し、前記第２の制御回路に応答信号を出力し、前記第３の信号を生成することが可能であり、
前記第４の制御回路は、前記第３の制御回路からのリクエスト信号および前記フォーク回路からの応答信号に基づいて、前記フォーク回路にリクエスト信号を出力し、前記第３の制御回路に応答信号を出力し、前記第４の信号を生成することが可能であり、
前記フォーク回路は、前記第４の制御回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記第４の制御回路に応答信号を出力可能である
請求項８に記載の非同期式回路。
ジョイン回路と、
第１の信号を生成可能な第１の制御回路と、
第２の信号を生成可能な第２の制御回路と、
第３の信号を生成可能な第３の制御回路と、
第４の信号を生成可能な第４の制御回路と、
フォーク回路と、
前記第１の信号および前記第２の信号の反転信号の論理積を求めることにより第５の信号を生成可能な第１の論理積回路と、
前記第２の信号および前記第３の信号の反転信号の論理積を求めることにより第６の信号を生成可能な第２の論理積回路と、
前記第３の信号および前記第５の信号の反転信号の論理積を求めることにより第７の信号を生成可能な第３の論理積回路と、
前記第４の信号および前記第１の信号の反転信号の論理積を求めることにより第８の信号を生成可能な第４の論理積回路と、
前記第５の信号および前記第７の信号の論理和を求めることにより前記第１の制御信号を生成可能な第１の論理和回路と、
前記第６の信号および前記第８の信号の論理和を求めることにより前記第２の制御信号を生成可能な第２の論理和回路と、
前記第２の信号および前記第７の信号の論理和を求めることにより前記第１の選択信号を生成可能な第３の論理和回路と
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記第１の制御回路にリクエスト信号を出力可能であり、前記第１の制御回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記第１の制御回路は、前記ジョイン回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記ジョイン回路に応答信号を出力し、前記第１の信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記第３の制御回路からの応答信号に基づいて、前記第３の制御回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の信号を生成することが可能であり、
前記第３の制御回路は、前記第２の制御回路からのリクエスト信号および前記第４の制御回路からの応答信号に基づいて、前記第４の制御回路にリクエスト信号を出力し、前記第２の制御回路に応答信号を出力し、前記第３の信号を生成することが可能であり、
前記第４の制御回路は、前記第３の制御回路からのリクエスト信号および前記フォーク回路からの応答信号に基づいて、前記フォーク回路にリクエスト信号を出力し、前記第３の制御回路に応答信号を出力し、前記第４の信号を生成することが可能であり、
前記フォーク回路は、前記第４の制御回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記第４の制御回路に応答信号を出力可能である
請求項８に記載の非同期式回路。
【請求項10】
前記ハンドシェイク回路は、
ジョイン回路と、
マージ回路と、
第１の信号を生成可能な第１の制御回路と、
前記第２の制御信号を生成可能な第２の制御回路と、
スプリット回路と、
第３の制御回路と、
フォーク回路と、
前記第１の信号および前記第２の制御信号の反転信号の論理積を求めることにより前記第１の制御信号を生成可能な第５の論理積回路と
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記マージ回路にリクエスト信号を出力可能であり、前記マージ回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記マージ回路は、前記ジョイン回路および前記第３の制御回路のうちの少なくとも一方からのリクエスト信号に基づいて、前記第１の制御回路にリクエスト信号を出力するとともに前記第１の選択信号を生成することが可能であり、前記第１の制御回路からの応答信号に基づいて、前記ジョイン回路および前記第３の制御回路のうちの一方に応答信号を出力可能であり、
前記第１の制御回路は、前記マージ回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記マージ回路に応答信号を出力し、前記第１の信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記スプリット回路からの応答信号に基づいて、前記スプリット回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の制御信号を生成することが可能であり、
前記スプリット回路は、前記第２の制御回路からのリクエスト信号に基づいて、前記フォーク回路および前記第３の制御回路のうち、前記第３の選択信号に応じた回路にリクエスト信号を供給可能であり、前記フォーク回路および前記第３の制御回路のうちの少なくとも一方からの応答信号に基づいて、前記第２の制御回路に応答信号を出力可能であり、
前記第３の制御回路は、前記スプリット回路からのリクエスト信号および前記マージ回路からの応答信号に基づいて、前記マージ回路にリクエスト信号を出力するとともに前記スプリット回廊に応答信号を出力可能であり、
前記フォーク回路は、前記スプリット回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記スプリット回路に応答信号を出力可能である
請求項８に記載の非同期式回路。
ジョイン回路と、
マージ回路と、
第１の信号を生成可能な第１の制御回路と、
前記第２の制御信号を生成可能な第２の制御回路と、
スプリット回路と、
第３の制御回路と、
フォーク回路と、
前記第１の信号および前記第２の制御信号の反転信号の論理積を求めることにより前記第１の制御信号を生成可能な第５の論理積回路と
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記マージ回路にリクエスト信号を出力可能であり、前記マージ回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記マージ回路は、前記ジョイン回路および前記第３の制御回路のうちの少なくとも一方からのリクエスト信号に基づいて、前記第１の制御回路にリクエスト信号を出力するとともに前記第１の選択信号を生成することが可能であり、前記第１の制御回路からの応答信号に基づいて、前記ジョイン回路および前記第３の制御回路のうちの一方に応答信号を出力可能であり、
前記第１の制御回路は、前記マージ回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記マージ回路に応答信号を出力し、前記第１の信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記スプリット回路からの応答信号に基づいて、前記スプリット回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の制御信号を生成することが可能であり、
前記スプリット回路は、前記第２の制御回路からのリクエスト信号に基づいて、前記フォーク回路および前記第３の制御回路のうち、前記第３の選択信号に応じた回路にリクエスト信号を供給可能であり、前記フォーク回路および前記第３の制御回路のうちの少なくとも一方からの応答信号に基づいて、前記第２の制御回路に応答信号を出力可能であり、
前記第３の制御回路は、前記スプリット回路からのリクエスト信号および前記マージ回路からの応答信号に基づいて、前記マージ回路にリクエスト信号を出力するとともに前記スプリット回廊に応答信号を出力可能であり、
前記フォーク回路は、前記スプリット回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記スプリット回路に応答信号を出力可能である
請求項８に記載の非同期式回路。
【請求項11】
前記ハンドシェイク回路は、
ジョイン回路と、
マージ回路と、
前記第１の制御信号を生成可能な第１の制御回路と、
前記第２の制御信号を生成可能な第２の制御回路と、
スプリット回路と、
フォーク回路と、
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記マージ回路にリクエスト信号を出力可能であり、前記マージ回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記マージ回路は、前記ジョイン回路および前記スプリット回路のうちの少なくとも一方からのリクエスト信号に基づいて、前記第１の制御回路にリクエスト信号を出力するとともに前記第１の選択信号を生成することが可能であり、前記第１の制御回路からの応答信号に基づいて、前記ジョイン回路および前記スプリット回路のうちの一方に応答信号を出力可能であり、
前記第１の制御回路は、前記マージ回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記マージ回路に応答信号を出力し、前記第１の制御信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記スプリット回路からの応答信号に基づいて、前記スプリット回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の制御信号を生成することが可能であり、
前記スプリット回路は、前記第２の制御回路からのリクエスト信号に基づいて、前記フォーク回路および前記マージ回路のうち、前記第３の選択信号に応じた回路にリクエスト信号を供給可能であり、前記フォーク回路および前記マージ回路のうちの少なくとも一方からの応答信号に基づいて、前記第２の制御回路に応答信号を出力可能であり、
前記フォーク回路は、前記スプリット回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記スプリット回路に応答信号を出力可能である
請求項８に記載の非同期式回路。
ジョイン回路と、
マージ回路と、
前記第１の制御信号を生成可能な第１の制御回路と、
前記第２の制御信号を生成可能な第２の制御回路と、
スプリット回路と、
フォーク回路と、
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記マージ回路にリクエスト信号を出力可能であり、前記マージ回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記マージ回路は、前記ジョイン回路および前記スプリット回路のうちの少なくとも一方からのリクエスト信号に基づいて、前記第１の制御回路にリクエスト信号を出力するとともに前記第１の選択信号を生成することが可能であり、前記第１の制御回路からの応答信号に基づいて、前記ジョイン回路および前記スプリット回路のうちの一方に応答信号を出力可能であり、
前記第１の制御回路は、前記マージ回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記マージ回路に応答信号を出力し、前記第１の制御信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記スプリット回路からの応答信号に基づいて、前記スプリット回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の制御信号を生成することが可能であり、
前記スプリット回路は、前記第２の制御回路からのリクエスト信号に基づいて、前記フォーク回路および前記マージ回路のうち、前記第３の選択信号に応じた回路にリクエスト信号を供給可能であり、前記フォーク回路および前記マージ回路のうちの少なくとも一方からの応答信号に基づいて、前記第２の制御回路に応答信号を出力可能であり、
前記フォーク回路は、前記スプリット回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記スプリット回路に応答信号を出力可能である
請求項８に記載の非同期式回路。
【請求項12】
前記第１の制御回路および前記第２の制御回路のそれぞれは、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と、
前記第１の制御信号および前記第２の制御信号のうちの対応する制御信号の出力端子である第５の端子と、
前記第１の端子の信号および前記第２の端子の信号の論理積を求めることが可能な第６の論理積回路と、
前記第１の端子の信号、前記第３の端子の信号の反転信号、および前記第４の端子の信号の反転信号の論理積を求めることが可能な第７の論理積回路と、
前記第６の論理積回路の出力信号および前記第７の論理積回路の出力信号の論理和を求めることにより前記第２の端子の信号および前記第５の端子の信号を生成することが可能な第４の論理和回路と、
前記第３の端子の信号および前記第４の端子の信号の反転信号の論理積を求めることが可能な第８の論理積回路と、
前記第５の端子の信号および前記第８の論理積回路の出力信号の論理和を求めることにより前記第４の端子の信号を生成することが可能な第５の論理和回路と
を有する
請求項１１に記載の非同期式回路。
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と、
前記第１の制御信号および前記第２の制御信号のうちの対応する制御信号の出力端子である第５の端子と、
前記第１の端子の信号および前記第２の端子の信号の論理積を求めることが可能な第６の論理積回路と、
前記第１の端子の信号、前記第３の端子の信号の反転信号、および前記第４の端子の信号の反転信号の論理積を求めることが可能な第７の論理積回路と、
前記第６の論理積回路の出力信号および前記第７の論理積回路の出力信号の論理和を求めることにより前記第２の端子の信号および前記第５の端子の信号を生成することが可能な第４の論理和回路と、
前記第３の端子の信号および前記第４の端子の信号の反転信号の論理積を求めることが可能な第８の論理積回路と、
前記第５の端子の信号および前記第８の論理積回路の出力信号の論理和を求めることにより前記第４の端子の信号を生成することが可能な第５の論理和回路と
を有する
請求項１１に記載の非同期式回路。
【請求項13】
前記前段回路と、
前記後段回路と
をさらに備え、
前記前段回路および前記後段回路のそれぞれは、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と、
制御信号の出力端子である第５の端子と、
前記第１の端子の信号および前記第４の端子の信号の反転信号に基づいて前記第２の端子、前記第３の端子、および前記第５の端子の信号を生成するＣ素子回路と
を有する
請求項１２に記載の非同期式回路。
前記後段回路と
をさらに備え、
前記前段回路および前記後段回路のそれぞれは、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と、
制御信号の出力端子である第５の端子と、
前記第１の端子の信号および前記第４の端子の信号の反転信号に基づいて前記第２の端子、前記第３の端子、および前記第５の端子の信号を生成するＣ素子回路と
を有する
請求項１２に記載の非同期式回路。
【請求項14】
第１の同期式回路と、
前記第１の同期式回路の後段に設けられた非同期式回路と、
前記非同期式回路の後段に設けられた第２の同期式回路と
を備え、
前記非同期式回路は、
前記第１の同期式回路からのデータの入力端子であるデータ入力端子と、
前記第２の同期式回路へのデータの出力端子データ出力端子と、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と
を有し、
前記第１の端子には、前記第１の同期式回路におけるクロック信号が供給され、
前記第２の端子は、開放状態にされ、
前記第３の端子および前記第４の端子は互いに接続された
論理回路。
前記第１の同期式回路の後段に設けられた非同期式回路と、
前記非同期式回路の後段に設けられた第２の同期式回路と
を備え、
前記非同期式回路は、
前記第１の同期式回路からのデータの入力端子であるデータ入力端子と、
前記第２の同期式回路へのデータの出力端子データ出力端子と、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と
を有し、
前記第１の端子には、前記第１の同期式回路におけるクロック信号が供給され、
前記第２の端子は、開放状態にされ、
前記第３の端子および前記第４の端子は互いに接続された
論理回路。
【請求項15】
前記非同期式回路は、第１の回路を有し、
前記第１の回路は、
入力データおよび出力データに基づいて処理を行うことが可能な第１の組合せ回路と、
第１のデータに基づいて処理を行うことが可能な第２の組合せ回路と、
第１の選択信号に基づいて、前記第１の組合せ回路から出力されたデータ、および前記第２の組合せ回路から出力されたデータのうちの一方を選択可能な第１のマルチプレクサと、
第１の制御信号に基づいて、前記第１のマルチプレクサから出力されたデータをラッチ可能な第１のラッチと、
前記第１の制御信号に基づいて、前記第１の選択信号をラッチ可能な第１の制御ラッチと、
前記第１の制御ラッチから出力された信号である第２の選択信号に基づいて、前記第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力する第１のデマルチプレクサと、
前記第２のデータに基づいて処理を行うことが可能な第３の組合せ回路と、
前記第３のデータに基づいて処理を行うことが可能な第４の組合せ回路と、
前記第２の選択信号に基づいて、前記第３の組合せ回路から出力されたデータ、および前記第４の組合せ回路から出力されたデータのうちの一方を選択可能な第２のマルチプレクサと、
第２の制御信号に基づいて、前記第２のマルチプレクサから出力されたデータをラッチ可能な第２のラッチと、
前記第２の制御信号に基づいて、前記第２の選択信号をラッチ可能な第２の制御ラッチと、
前記第２の制御ラッチから出力された信号である第３の選択信号に基づいて、前記第２のラッチから出力されたデータを前記第１のデータまたは前記出力データとして出力する第２のデマルチプレクサと、
前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、前記第１の選択信号、前記第１の制御信号、および前記第２の制御信号を生成可能なハンドシェイク回路と
を有する
請求項１４に記載の論理回路。
前記第１の回路は、
入力データおよび出力データに基づいて処理を行うことが可能な第１の組合せ回路と、
第１のデータに基づいて処理を行うことが可能な第２の組合せ回路と、
第１の選択信号に基づいて、前記第１の組合せ回路から出力されたデータ、および前記第２の組合せ回路から出力されたデータのうちの一方を選択可能な第１のマルチプレクサと、
第１の制御信号に基づいて、前記第１のマルチプレクサから出力されたデータをラッチ可能な第１のラッチと、
前記第１の制御信号に基づいて、前記第１の選択信号をラッチ可能な第１の制御ラッチと、
前記第１の制御ラッチから出力された信号である第２の選択信号に基づいて、前記第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力する第１のデマルチプレクサと、
前記第２のデータに基づいて処理を行うことが可能な第３の組合せ回路と、
前記第３のデータに基づいて処理を行うことが可能な第４の組合せ回路と、
前記第２の選択信号に基づいて、前記第３の組合せ回路から出力されたデータ、および前記第４の組合せ回路から出力されたデータのうちの一方を選択可能な第２のマルチプレクサと、
第２の制御信号に基づいて、前記第２のマルチプレクサから出力されたデータをラッチ可能な第２のラッチと、
前記第２の制御信号に基づいて、前記第２の選択信号をラッチ可能な第２の制御ラッチと、
前記第２の制御ラッチから出力された信号である第３の選択信号に基づいて、前記第２のラッチから出力されたデータを前記第１のデータまたは前記出力データとして出力する第２のデマルチプレクサと、
前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、前記第１の選択信号、前記第１の制御信号、および前記第２の制御信号を生成可能なハンドシェイク回路と
を有する
請求項１４に記載の論理回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、回路に対して行われる処理方法、そのような処理方法を用いて生成される非同期式回路、および論理回路に関する。
【背景技術】
【0002】
論理回路には、同期式の論理回路および非同期式の論理回路がある。例えば、特許文献１には、フロー等価性を満たしつつ、同期式回路から非同期式回路へ変換する変換方法が開示されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】I. Blunno, J. Cortadella, A. Kondratyev, L. Lavagno, K. Lwin, and C. Sotiriou, "Handshake Protocols for De-synchronization," 10th International Symposium on Asynchronous Circuits and Systems, 2004. Proceedings., 19-23 April 2004.
【発明の概要】
【発明が解決しようとする課題】
【0004】
同期式回路では、しばしば、フリップフロップ回路が自己帰還ループを構成することがある。このようなフリップフロップ回路を有する同期式回路において、組合せ回路の前段のフリップフロップ回路、およびその組合せ回路の後段のフリップフロップ回路を効果的に識別することができることが望まれる。
【0005】
組合せ回路の前後のフリップフロップ回路を効果的に識別することができる処理方法、非同期式回路、および論理回路を提供することが望ましい。
【課題を解決するための手段】
【0006】
本開示の一実施の形態における処理方法は、コンピュータが、同期式回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、自己帰還ループにおける帰還経路を削除し、１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、強連結成分を構成する２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うことと、コンピュータが、ダミーフリップフロップ回路を含む複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された１以上のフリップフロップ回路の出力側に組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うこととを含むものである。
【0007】
本開示の一実施の形態における非同期式回路は、第１の組合せ回路と、第２の組合せ回路と、第１のマルチプレクサと、第１のラッチ回路と、第１の制御ラッチ回路と、第１のデマルチプレクサと、第３の組合せ回路と、第４の組合せ回路と、第２のマルチプレクサと、第２のラッチ回路と、第２の制御ラッチ回路と、第２のデマルチプレクサと、ハンドシェイク回路とを備える。第１の組合せ回路は、入力データおよび出力データに基づいて処理を行うことが可能なものである。第２の組合せ回路は、第１のデータに基づいて処理を行うことが可能なものである。第１のマルチプレクサは、第１の選択信号に基づいて、第１の組合せ回路から出力されたデータ、および第２の組合せ回路から出力されたデータのうちの一方を選択可能なものである。第１のラッチ回路は、第１の制御信号に基づいて、第１のマルチプレクサから出力されたデータをラッチ可能なものである。第１の制御ラッチ回路は、第１の制御信号に基づいて、第１の選択信号をラッチ可能なものである。第１のデマルチプレクサは、第１の制御ラッチから出力された信号である第２の選択信号に基づいて、第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力するものである。第３の組合せ回路は、第２のデータに基づいて処理を行うことが可能なものである。第４の組合せ回路は、第３のデータに基づいて処理を行うことが可能なものである。第２のマルチプレクサは、第２の選択信号に基づいて、第３の組合せ回路から出力されたデータ、および第４の組合せ回路から出力されたデータのうちの一方を選択可能なものである。第２のラッチ回路は、第２の制御信号に基づいて、第２のマルチプレクサから出力されたデータをラッチ可能なものである。第２の制御ラッチは、第２の制御信号に基づいて、第２の選択信号をラッチ可能なものである。第２のデマルチプレクサは、第２の制御ラッチから出力された信号である第３の選択信号に基づいて、第２のラッチから出力されたデータを第１のデータまたは出力データとして出力可能なものである。ハンドシェイク回路は、前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、第１の選択信号、第１の制御信号、および第２の制御信号を生成可能なものである。
【0008】
本開示の一実施の形態における論理回路は、第１の同期式回路と、非同期式回路と、第２の同期式回路と備えている。非同期式回路は、第１の同期式回路の後段に設けられる。第２の同期式回路は、非同期式回路の後段に設けられる。非同期式回路は、データ入力端子と、データ出力端子と、第１の端子と、第２の端子と、第３の端子と、第４の端子とを有する。データ入力端子は、第１の同期式回路からのデータの入力端子である。データ出力は、第２の同期式回路へのデータの出力端子である。第１の端子は、前段からのリクエスト信号の入力端子である。第２の端子は、前段への応答信号の出力端子である。第３の端子は、後段へのリクエスト信号の出力端子である。第４の端子は、後段からの応答信号の入力端子である。第１の端子には、第１の同期式回路におけるクロック信号が供給される。第２の端子は、開放状態にされる。第３の端子および第４の端子は互いに接続される。
【0009】
本開示の一実施の形態における処理方法では、コンピュータにより、第１の処理および第２の処理が行われる。第１の処理では、まず、同期式回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路が識別され、自己帰還ループにおける帰還経路が削除される。そして、１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路が識別され、強連結成分を構成する２以上のフリップフロップ回路が１つのダミーフリップフロップ回路に置き換えられる。第２の処理では、ダミーフリップフロップ回路を含む複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された１以上のフリップフロップ回路の出力側に組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路が識別される。
【図面の簡単な説明】
【0010】
【図1】同期式論理回路の一構成例を表すブロック図である。
【図2】非同期式論理回路の一構成例を表すブロック図である。
【図7】回路の接続の一例を表す説明図である。
【図8】回路の接続の他の一例を表す説明図である。
【図13】初期トークン投入回路の一具体例を表す回路図である。
【図14】自己帰還ループに係る回路の一例を表すブロック図である。
【図15】本開示の一実施の形態に係る処理方法の一例を表すフローチャートである。
【図50】同期式論理回路と非同期式論理回路との間のインタフェースの一例を表す回路図である。
【図51】同期式論理回路と非同期式論理回路との間のインタフェースの他の一例を表す回路図である。
【図52】同期式論理回路と非同期式論理回路との間のインタフェースの他の一例を表す回路図である。
【発明を実施するための形態】
【0011】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
【0012】
＜実施の形態＞
［構成例］
図１は、実施の形態に係る処理方法が適用される同期式論理回路９の一構成例を表すものである。この図１に示した同期式論理回路９は、最も基本な構成の一例であり、実際には、この回路構成より複雑になり得る。同期式論理回路９は、データパス回路９０と、クロックツリー９９とを備えている。
［構成例］
図１は、実施の形態に係る処理方法が適用される同期式論理回路９の一構成例を表すものである。この図１に示した同期式論理回路９は、最も基本な構成の一例であり、実際には、この回路構成より複雑になり得る。同期式論理回路９は、データパス回路９０と、クロックツリー９９とを備えている。
【0013】
データパス回路９０は、データＤＴに対して処理を行うように構成される。データＤＴは、図１において、左から右に向かって供給される。データパス回路９０は、複数のフリップフロップ回路（Ｆ／Ｆ）９１と、複数の組合せ回路９２とを有する。この例では、フリップフロップ回路９１および組合せ回路９２は、交互に配置される。フリップフロップ回路９１は、例えば複数のフリップフロップ回路を含み、クロック信号ＣＫに基づいて、前段の組合せ回路９２から供給されたデータＤＴをサンプリングするように構成される。組合せ回路９２は、前段のフリップフロップ回路９１から供給されたデータＤＴに対して論理演算を行い、得られたデータＤＴを後段のフリップフロップ回路９１に供給するように構成される。
【0014】
クロックツリー９９は、クロック信号ＣＫを、データパス回路９０における複数のフリップフロップ回路９１に供給するように構成される。
【0015】
本実施の形態では、このような同期式論理回路９に対して処理を行うことにより、この同期式論理回路９を、例えば以下に示す非同期式論理回路１に変換するようになっている。
【0016】
図２は、非同期式論理回路１の一構成例を表すものである。この非同期式論理回路１は、いわゆる束データ方式の非同期式論理回路である。この図１に示した非同期式論理回路１は、最も基本的な構成の一例であり、実際には、この回路構成より複雑になり得る。非同期式論理回路１は、データパス回路１０と、ハンドシェイク回路２０とを備えている。
【0017】
データパス回路１０は、データＤＴに対して処理を行うように構成される。データＤＴは、図２において、左から右に向かって供給される。データパス回路１０は、複数のラッチ回路（ＬＡＴ）１１と、複数の組合せ回路１２とを有する。この例では、ラッチ回路１１および組合せ回路１２は、交互に配置される。ラッチ回路１１は、例えば複数のラッチ回路を含み、ローカルクロックである信号ＬＣＫに基づいて、前段の組合せ回路１２から供給されたデータＤＴをラッチするように構成される。組合せ回路１２は、前段のラッチ回路１１から供給されたデータＤＴに基づいて論理演算を行い、得られたデータＤＴを後段のラッチ回路１１に供給するように構成される。
【0018】
ハンドシェイク回路２０は、信号ＲＥＱおよび信号ＡＣＫに基づいて、複数の信号ＬＣＫを生成し、生成した複数の信号ＬＣＫをデータパス回路１０における複数のラッチ回路１１にそれぞれ供給するように構成される。信号ＲＥＱは、図２において、左から右に向かって供給され、信号ＡＣＫは、図２において、右から左に向かって供給される。ハンドシェイク回路２０は、複数の制御回路２１と、複数の遅延回路２２とを有している。
【0019】
制御回路２１は、供給された信号ＲＥＱおよび信号ＡＣＫに基づいて、ローカルクロックである信号ＬＣＫ、および信号ＲＥＱ，ＡＣＫを生成するように構成される。具体的には、制御回路２１には、前段の制御回路２１から遅延回路２２を介して信号ＲＥＱが供給されるとともに、後段の制御回路２１から信号ＡＣＫが供給され、これらの信号ＲＥＱ，ＡＣＫに基づいて信号ＬＣＫ，ＲＥＱ，ＡＣＫを生成する。そして、制御回路２１は、生成した信号ＬＣＫをラッチ回路１１に供給し、生成した信号ＲＥＱを、遅延回路２２を介して後段の制御回路２１に供給し、生成した信号ＡＣＫを、前段の制御回路２１に供給するようになっている。
【0020】
図３は、制御回路２１の一構成例を表すものである。この図３では、制御回路２１に入力される信号ＲＥＱを信号ＲＥＱ＿ＩＮと表記し、制御回路２１から出力される信号ＲＥＱを信号ＲＥＱ＿ＯＵＴと表記している。また、制御回路２１に入力される信号ＡＣＫを信号ＡＣＫ＿ＩＮと表記し、制御回路２１から出力される信号ＡＣＫを信号ＡＣＫ＿ＯＵＴと表記している。
【0021】
制御回路２１は、Ｃ素子２９を有している。Ｃ素子２９は、いわゆる待ち合わせ回路であり、２つの入力端子と、リセット端子と、出力端子とを有する。２つの入力端子には、信号ＲＥＱ＿ＩＮと、信号ＡＣＫ＿ＩＮの反転信号とが入力される。リセット端子には、リセット信号ＲＳＴが入力される。Ｃ素子２９は、信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＩＮの反転信号がともに高レベルである場合に、出力端子における信号ＬＣＫを高レベルにし、信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＩＮの反転信号がともに低レベルである場合に、出力端子における信号ＬＣＫを低レベルにし、それ以外の場合には、出力端子における信号ＬＣＫを維持する。また、Ｃ素子２９は、リセット信号ＲＳＴに基づいて、出力端子における信号ＬＣＫを低レベルにするようになっている。
【0022】
図４は、制御回路２１の一動作例を表すものであり、（Ａ）は信号ＲＥＱ＿ＩＮの波形を示し、（Ｂ）は信号ＡＣＫ＿ＩＮの波形を示し、（Ｃ）は信号ＬＣＫの波形を示し、（Ｄ）は信号ＲＥＱ＿ＯＵＴの波形を示し、（Ｅ）は信号ＡＣＫ＿ＯＵＴの波形を示す。
【0023】
タイミングｔ１において、信号ＲＥＱ＿ＩＮが低レベルから高レベルに変化する（図４（Ａ））。このとき、信号ＡＣＫ＿ＩＮは低レベルであるので（図４（Ｂ））、信号ＡＣＫ＿ＩＮの反転信号は高レベルである。よって、信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＩＮの反転信号がともに高レベルになるので、Ｃ素子２９は、信号ＬＣＫを低レベルから高レベルに変化させ（図４（Ｃ））、同様に、信号ＲＥＱ＿ＯＵＴ，ＡＣＫ＿ＯＵＴを低レベルから高レベルに変化させる（図４（Ｄ），（Ｅ））。
【0024】
次に、タイミングｔ２において、信号ＡＣＫ＿ＩＮが低レベルから高レベルに変化する（図４（Ｂ））。言い換えれば、信号ＡＣＫ＿ＩＮの反転信号は高レベルから低レベルに変化する。このとき、信号ＲＥＱ＿ＩＮは高レベルである（図４（Ａ））。よって、信号ＬＣＫ，ＲＥＱ＿ＯＵＴ，ＡＣＫ＿ＯＵＴは変化せず、高レベルに維持される（図４（Ｃ）～（Ｅ））。
【0025】
次に、タイミングｔ３において、信号ＲＥＱ＿ＩＮが高レベルから低レベルに変化する（図４（Ａ））。このとき、信号ＡＣＫ＿ＩＮは高レベルであるので（図４（Ｂ））、信号ＡＣＫ＿ＩＮの反転信号は低レベルである。よって、信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＩＮの反転信号がともに低レベルになるので、Ｃ素子２９は、信号ＬＣＫを高レベルから低レベルに変化させ（図４（Ｃ））、同様に、信号ＲＥＱ＿ＯＵＴ，ＡＣＫ＿ＯＵＴを高レベルから低レベルに変化させる（図４（Ｄ），（Ｅ））。
【0026】
次に、タイミングｔ４において、信号ＡＣＫ＿ＩＮが高レベルから低レベルに変化する（図４（Ｂ））。言い換えれば、信号ＡＣＫ＿ＩＮの反転信号は低レベルから高レベルに変化する。このとき、信号ＲＥＱ＿ＩＮは低レベルである（図４（Ａ））。よって、信号ＬＣＫ，ＲＥＱ＿ＯＵＴ，ＡＣＫ＿ＯＵＴは変化せず、低レベルに維持される（図４（Ｃ）～（Ｅ））。
【0027】
このように、制御回路２１は、４相信号である信号ＲＥＱ＿ＩＮ，ＡＣＫ＿ＩＮに基づいて動作を行うことにより、信号ＬＣＫ，ＲＥＱ＿ＯＵＴ，ＡＣＫ＿ＯＵＴを生成するようになっている。
【0028】
次に、Ｃ素子２９の具体的な回路例について、いくつか例を挙げて説明する。
【0029】
図５は、Ｃ素子２９の一構成例を表すものである。このＣ素子２９は、２つの入力端子ＩＮ１，ＩＮ２と、リセット端子ＩＮＲと、出力端子ＯＵＴと、論理積（ＡＮＤ）回路１０１と、論理和（ＯＲ）回路１０２と、否定論理積（ＮＡＮＤ）回路１０３と、ラッチ回路１０４とを有している。論理積回路１０１は、入力端子ＩＮ１における信号と入力端子ＩＮ２における信号との論理積を求めるように構成される。論理和回路１０２は、入力端子ＩＮ１における信号と入力端子ＩＮ２における信号との論理和を求めるように構成される。否定論理積回路１０３は、論理和回路１０２の出力信号とリセット端子ＩＮＲにおける信号との否定論理積を求めるように構成される。ラッチ回路１０４はＤラッチであり、端子Ｄは電源電圧ＶＤＤの電源ノードに接続され、端子Ｇには論理積回路１０１の出力信号が供給され、端子Ｒには否定論理積回路１０３の出力信号が供給される。ラッチ回路１０４の端子Ｑは出力端子ＯＵＴに接続される。
【0030】
図６は、Ｃ素子２９の他の一構成例を表すものである。この例では、いわゆるマジョリティゲートを用いてＣ素子２９を構成している。このＣ素子２９は、２つの入力端子ＩＮ１，ＩＮ２と、リセット端子ＩＮＲと、出力端子ＯＵＴと、論理積回路１１１～１１３と、否定論理和（ＮＯＲ）回路１１４と、論理積回路１１５とを有している。論理積回路１１１は、入力端子ＩＮ１における信号と論理積回路１１５の出力信号との論理積を求めるように構成される。論理積回路１１２は、入力端子ＩＮ１における信号と入力端子ＩＮ２における信号との論理積を求めるように構成される。論理積回路１１３は、入力端子ＩＮ２における信号と論理積回路１１５の出力信号との論理積を求めるように構成される。否定論理和回路１１４は、論理積回路１１１～１１３の出力信号の否定論理和を求めるように構成される。論理積回路１１５は、否定論理和回路１１４の出力信号の反転信号と、リセット端子ＩＮＲにおける信号との論理積を求めるように構成される。論理積回路１１５の出力端子は出力端子ＯＵＴに接続される。
【0031】
【0032】
遅延回路２２（図２）は、信号ＲＥＱの供給経路に設けられ、信号ＲＥＱを遅延させるように構成される。遅延回路２２の遅延量は、対応する組合せ回路１２における遅延量の最大値に設定される。
【0033】
この構成により、非同期式論理回路１では、組合せ回路１２は、ラッチ回路１１に対してデータＤＴを供給する。遅延回路２２は、信号ＲＥＱを遅延し、この遅延された信号ＲＥＱを制御回路２１に供給する。この制御回路２１は、この遅延された信号ＲＥＱに基づいて信号ＬＣＫを生成し、ラッチ回路１１は、この信号ＬＣＫに基づいて、組合せ回路１２から供給されたデータＤＴをラッチする。そして、制御回路２１は、前段の制御回路２１に対して信号ＡＣＫを供給する。この組合せ回路１２における遅延量が小さい場合には、遅延回路２２における遅延量も小さい値に設定され、この組合せ回路１２における遅延量が大きい場合には、遅延回路２２における遅延量も大きい値に設定される。
【0034】
図２の例では、制御回路２１は、前段の制御回路２１と、遅延回路２２を介して１対１で接続されるとともに、後段の制御回路２１と、遅延回路２２を介して１対１で接続される。同様に、ラッチ回路１１は、前段のラッチ回路１１と、組合せ回路１２を挟んで１対１で接続されるとともに、後段のラッチ回路１１と、組合せ回路１２を挟んで１対１で接続される。しかしながら、これに限定されるものではなく、制御回路２１は、複数の制御回路２１と１対複数で接続されることもあり得る。また、ラッチ回路１１は、複数のラッチ回路１１と１対複数で接続されることもあり得る。以下に、１対２の接続を例に挙げて詳細に説明する。
【0035】
図７は、１対２の接続の一例を模式的に表すものである。シンボルＦＦは、１つの回路からの信号を２つに分岐するフォーク（ｆｏｒｋ）接続を示し、シンボルＪＪは、２つの回路からの２つの信号を１つに合流させるジョイン（ｊｏｉｎ）接続を示す。フォーク接続では、１つの回路からの信号を２つの回路の両方に供給し、ジョイン接続では、２つの回路からの２つの信号の両方を１つの回路に供給する。
【0036】
図８は、１対２の接続の他の一例を模式的に表すものである。シンボルＳＳは、１つの回路からの信号を２つに分岐するスプリット（ｓｐｌｉｔ）接続を示し、シンボルＭＭは、２つの回路からの２つの信号を１つに合流させるマージ（ｍｅｒｇｅ）接続を示す。スプリット接続では、１つの回路からの信号を２つの回路のうちの一方に供給し、マージ接続では、２つの回路からの２つの信号のうちの一方を１つの回路に供給する。
【0037】
図９は、ハンドシェイク回路２０において、フォーク接続を行う際に用いられるフォーク回路を表すものであり、（Ａ）はフォーク回路の表記を示し、（Ｂ）はフォーク回路の一構成例を示す。
【0038】
フォーク回路は、図９（Ａ）に示したように、前段の回路からの信号ＲＥＱ＿ＩＮを受け取るとともに、その回路に信号ＡＣＫ＿ＯＵＴを供給する。フォーク回路は、後段の第１の回路に信号ＲＥＱ＿ＯＵＴ０を供給するとともに、その第１の回路からの信号ＡＣＫ＿ＩＮ０を受け取る。また、フォーク回路は、後段の第２の回路に信号ＲＥＱ＿ＯＵＴ１を供給するとともに、その第２の回路からの信号ＡＣＫ＿ＩＮ１を受け取る。
【0039】
図９（Ｂ）に示したように、このフォーク回路は、Ｃ素子２３を有する。このフォーク回路は、信号ＲＥＱ＿ＩＮを、そのまま信号ＲＥＱ＿ＯＵＴ０および信号ＲＥＱ＿ＯＵＴ１として出力する。Ｃ素子２３は、２つの信号ＡＣＫ＿ＩＮ０，ＡＣＫ＿ＩＮ１に基づいて信号ＡＣＫ＿ＯＵＴを生成するようになっている。
【0040】
図１０は、ハンドシェイク回路２０において、ジョイン接続を行う際に用いられるジョイン回路を表すものであり、（Ａ）はジョイン回路の表記を示し、（Ｂ）はジョイン回路の一構成例を示す。
【0041】
ジョイン回路は、図１０（Ａ）に示したように、前段の第１の回路からの信号ＲＥＱ＿ＩＮ０を受け取るとともに、その第１の回路に信号ＡＣＫ＿ＯＵＴ０を供給する。ジョイン回路は、前段の第２の回路からの信号ＲＥＱ＿ＩＮ１を受け取るとともに、その第２の回路に信号ＡＣＫ＿ＯＵＴ１を供給する。また、ジョイン回路は、後段の回路に信号ＲＥＱ＿ＯＵＴを供給するとともに、その回路からの信号ＡＣＫ＿ＩＮを受け取る。
【0042】
図１０（Ｂ）に示したように、このジョイン回路は、Ｃ素子２４を有する。Ｃ素子２４は、２つの信号ＲＥＱ＿ＩＮ０，ＲＥＱ＿ＩＮ１に基づいて信号ＲＥＱ＿ＯＵＴを生成する。また、このジョイン回路は、信号ＡＣＫ＿ＩＮを、そのまま信号ＡＣＫ＿ＯＵＴ０および信号ＡＣＫ＿ＯＵＴ１として出力するようになっている。
【0043】
図１１は、ハンドシェイク回路２０において、スプリット接続を行う際に用いられるスプリット回路を表すものであり、（Ａ）はスプリット回路の表記を示し、（Ｂ）はスプリット回路の一構成例を示す。
【0044】
スプリット回路は、図１１（Ａ）に示したように、前段の回路からの信号ＲＥＱ＿ＩＮを受け取るとともに、その回路に信号ＡＣＫ＿ＯＵＴを供給する。スプリット回路は、後段の第１の回路に信号ＲＥＱ＿ＯＵＴ０を供給するとともに、その第１の回路からの信号ＡＣＫ＿ＩＮ０を受け取る。スプリット回路は、後段の第２の回路に信号ＲＥＱ＿ＯＵＴ１を供給するとともに、その第２の回路からの信号ＡＣＫ＿ＩＮ１を受け取る。また、スプリット回路は、信号ＳＥＬ＿ＩＮを受け取る。この信号ＳＥＬ＿ＩＮは、信号ＲＥＱ＿ＩＮを、後段の第１の回路および第２の回路のうちのどちらに供給するかを示す信号である。
【0045】
図１１（Ｂ）に示したように、このスプリット回路は、デマルチプレクサ２５と、論理和回路２６とを有する。このスプリット回路は、信号ＲＥＱ＿ＩＮを、２つの信号ＲＥＱ＿ＯＵＴ０，ＲＥＱ＿ＯＵＴ１のうちの、信号ＳＥＬ＿ＩＮに応じた信号として出力する。また、論理和回路２６は、２つの信号ＡＣＫ＿ＩＮ０，ＡＣＫ＿ＩＮ１の論理和を求めることにより信号ＡＣＫ＿ＯＵＴを生成するようになっている。
【0046】
図１２は、ハンドシェイク回路２０において、マージ接続を行う際に用いられるマージ回路を表すものであり、（Ａ）はマージ回路の表記を示し、（Ｂ）はマージ回路の一構成例を示す。
【0047】
マージ回路は、図１２（Ａ）に示したように、前段の第１の回路からの信号ＲＥＱ＿ＩＮ０を受け取るとともに、その第１の回路に信号ＡＣＫ＿ＯＵＴ０を供給する。また、マージ回路は、前段の第２の回路からの信号ＲＥＱ＿ＩＮ１を受け取るとともに、その第２の回路に信号ＡＣＫ＿ＯＵＴ１を供給する。マージ回路は、後段の回路に信号ＲＥＱ＿ＯＵＴを供給するとともに、その回路からの信号ＡＣＫ＿ＩＮを受け取る。また、マージ回路は、信号ＳＥＬ＿ＯＵＴを出力する。この信号ＳＥＬ＿ＯＵＴは、信号ＲＥＱ＿ＩＮ０，ＲＥＱ＿ＩＮ１のどちらがアクティブになったかを示す信号である。
【0048】
図１２（Ｂ）に示したように、このマージ回路は、論理和回路３１と、Ｃ素子３２～３３４とを有する。論理和回路３１は、２つの信号ＲＥＱ＿ＩＮ０，ＲＥＱ＿ＩＮ１の論理和を求めることにより信号ＲＥＱ＿ＯＵＴを生成する。Ｃ素子３２は、信号ＲＥＱ＿ＩＮ０および信号ＡＣＫ＿ＯＵＴに基づいて信号ＡＣＫ＿ＯＵＴ０を生成する。Ｃ素子３３は、信号ＲＥＱＩＮ１および信号ＡＣＫ＿ＯＵＴに基づいて信号ＡＣＫ＿ＯＵＴ１を生成する。すなわち、信号ＲＥＱ＿ＩＮ０がアクティブである場合には、Ｃ素子３２が信号ＡＣＫ＿ＩＮを信号ＡＣＫ＿ＯＵＴ０として出力し、信号ＲＥＱ＿ＩＮ１がアクティブである場合には、Ｃ素子３３が信号ＡＣＫ＿ＩＮを信号ＣＬＫ＿ＯＵＴ１として出力する。Ｃ素子３４は、信号ＲＥＱ＿ＩＮ０および信号ＲＥＱ＿ＩＮ１の反転信号に基づいて信号ＳＥＬ＿ＯＵＴを生成する。すなわち、Ｃ素子３４は、信号ＲＥＱ＿ＩＮ０がアクティブである場合には信号ＳＥＬ＿ＯＵＴを高レベルにし、信号ＲＥＱ＿ＩＮ１がアクティブである場合には信号ＳＥＬ＿ＯＵＴを低レベルにするようになっている。
【0049】
また、非同期式論理回路１のハンドシェイク回路２０では、回路の初期状態を設定する目的で、以下のような初期トークン投入回路が設けられる。
【0050】
図１３は、ハンドシェイク回路２０において用いられる、初期トークン投入回路を表すものであり、（Ａ）は初期トークン投入回路の表記を示し、（Ｂ）は初期トークン投入回路の一構成例を示す。
【0051】
初期トークン投入回路は、初期状態において、信号ＲＥＱをアクティブにするように構成される。この初期トークン投入回路は、Ｃ素子３５と、論理和回路３６とを有する。Ｃ素子３５は、信号ＡＣＫと、高レベル（“１”）を示す信号とに基づいて動作する。論理和回路３６は、入力された信号ＲＥＱ（信号ＲＥＱ＿ＩＮ）と、Ｃ素子３５の出力信号の反転信号との論理和を求めることにより信号ＲＥＱ（信号ＲＥＱ＿ＯＵＴ）を生成する。
【0052】
一般に、初期状態では、信号ＲＥＱおよび信号ＡＣＫはともに低レベルである。よって、この初期トークン投入回路では、Ｃ素子３５に入力される２つの信号は低レベルおよび高レベルであるので、Ｃ素子３５は低レベルの信号を出力する。これにより、Ｃ素子３５の出力信号の反転信号は高レベルであるので、論理和回路３６は、信号ＲＥＱ（信号ＲＥＱ＿ＯＵＴ）を高レベルにする。この初期トークン投入回路の後段の回路は、この信号ＲＥＱに基づいて信号ＡＣＫを高レベルにする。これにより、この初期トークン投入回路のＣ素子３５に入力される２つの信号は、ともに高レベルであるので、Ｃ素子３５は高レベルの信号を出力する。その結果、論理和回路３６は、信号ＲＥＱ（信号ＲＥＱ＿ＯＵＴ）を低レベルにする。このようにして、初期トークン投入回路は、初期状態において、信号ＲＥＱをアクティブにすることができるようになっている。
【0053】
本技術では、コンピュータが、プログラムを実行することにより、図１に示したような同期式論理回路９の設計データに基づいて、この同期式論理回路９を、図２に示したような非同期式論理回路１に変換する。この変換処理において、コンピュータは、同期式論理回路９に含まれる、自己帰還ループを有するフリップフロップ回路を識別する。
【0054】
図１４は、同期式論理回路９における、自己帰還ループに係るループ回路ＬＰの一例を表すものである。この図１４では、１または複数のビットデータを有するデータを太線で示す。この自己帰還ループに係るループ回路ＬＰは、組合せ回路９２Ａと、フリップフロップ回路９１Ａとを有する。組合せ回路９２Ａは、図１に示した組合せ回路９２に対応し、フリップフロップ回路９１Ａは、図１に示したフリップフロップ回路９１に対応する。
【0055】
組合せ回路９２Ａは、前段から供給されたデータＤinおよびフリップフロップ回路９１Ａから出力されたデータＤoutに基づいて論理演算を行い、得られたデータを後段のフリップフロップ回路９１Ａに供給する。フリップフロップ回路９１Ａは、クロック信号ＣＫに基づいて、前段の組合せ回路９２Ａから供給されたデータＤＴをサンプリングすることにより、データＤＴを生成する。そして、フリップフロップ回路９１Ａは、生成したデータＤＴを、このフリップフロップ回路９１Ａの前段の組合せ回路９２Ａに供給するとともに、後段に供給する。このように、フリップフロップ回路９１Ａは、自らの出力データを、前段の組合せ回路９２Ａに供給するような、自己帰還ループを構成する。
【0056】
コンピュータは、このような自己帰還ループを有するフリップフロップ回路を識別する。そして、コンピュータは、同期式論理回路９に含まれる複数の組合せ回路９２のそれぞれについて、その組合せ回路９２の前段のフリップフロップ回路９１、およびその組合せ回路９２の後段のフリップフロップ回路９１を識別する。コンピュータは、１つのフリップフロップ回路９１Ａを有するループ回路ＬＰを、例えば、２段のラッチ回路を有するループ回路に変換する。そして、コンピュータは、これらの処理結果を利用して、同期式論理回路９を非同期式論理回路１に変換する。
【0057】
例えば、同期式論理回路９における、自己帰還ループに係るループ回路ＬＰを、非同期式回路に変換する方法について、様々な方法が提案されている。例えば、ループ回路ＬＰを、１つのフリップフロップ回路９１Ａを有する回路から、例えば、３段以上のラッチ回路を有する回路に変換する方法が知られている。この場合には、休止相が多くなるため、回路の効率性がやや低下する。また、例えば、ハンドシェイク回路において、特許文献１に記載された制御回路を用いることにより、ループ回路ＬＰを、２段のラッチ回路を有する回路に変換する方法が知られている。この場合には、複数のゲートループが生じ、これらの複数のゲートループ間の競争が生じる可能性がある。
【0058】
特に、近年、半導体製造プロセスの微細化がさらに進み、電源電圧がさらに低くなってきている。このような状況では、例えばトランジスタのＩｏｎ／Ｉｏｆｆ比が低くなり、特許文献１に記載された制御回路は、安定して動作しない可能性がある。このような場合には、例えば、帰還動作の安定性を高めるために、遅延回路を挿入するなどの対策が必要であり、回路面積や消費電力が大きくなり得る。また、半導体製造プロセスの微細化や、電源電圧の低下により、遅延ばらつきが複雑になりつつあり、遅延ばらつきの体制が悪化する可能性もある。
【0059】
よって、本技術では、例えば、自己帰還ループに係るループ回路ＬＰを、安定して動作するような回路を追加しつつ、例えば２段のラッチ回路を有する回路に変換する。これにより、休止相を低減しつつ、安定して動作する非同期式論理回路を実現することができる。
【0060】
［動作および作用］
続いて、本実施の形態に係る処理方法について説明する。この処理方法では、コンピュータが、プログラムを実行することにより、同期式論理回路９の設計データに基づいて、この同期式論理回路９を、図２に示したような非同期式論理回路１に変換する。この設計データは、ＲＴＬ（Resister Transfer Level）で記述されたデータを含んでいてもよいし、ゲートレベルのネットリストを含んでいてもよい。ＲＴＬで記述されたデータを含む場合には、このデータは、ゲートレベルのネットリストに予め変換される。この場合には、例えば、ＲＴＬ記述とゲートレベルのネットリストとの対応関係が記憶されることが望ましい。また、この設計データでは、フリップフロップ回路間の接続（フォーク接続、ジョイン接続、スプリット接続、マージ接続）についての接続情報を含んでいる。
続いて、本実施の形態に係る処理方法について説明する。この処理方法では、コンピュータが、プログラムを実行することにより、同期式論理回路９の設計データに基づいて、この同期式論理回路９を、図２に示したような非同期式論理回路１に変換する。この設計データは、ＲＴＬ（Resister Transfer Level）で記述されたデータを含んでいてもよいし、ゲートレベルのネットリストを含んでいてもよい。ＲＴＬで記述されたデータを含む場合には、このデータは、ゲートレベルのネットリストに予め変換される。この場合には、例えば、ＲＴＬ記述とゲートレベルのネットリストとの対応関係が記憶されることが望ましい。また、この設計データでは、フリップフロップ回路間の接続（フォーク接続、ジョイン接続、スプリット接続、マージ接続）についての接続情報を含んでいる。
【0061】
図１５は、コンピュータによる処理方法の一例を表すものである。コンピュータは、同期式論理回路９の設計データに基づいて、以下の処理を行う。
【0062】
まず、コンピュータは、自己帰還ループを構成するフリップフロップ回路を識別する（ステップＳ１０１）。
【0063】
図１６は、同期式論理回路９の設計データが示す回路の一例を表すものである。この設計データが示す回路は、この例では、組合せ回路Ｃ１～Ｃ４と、フリップフロップ回路Ｆ１～Ｆ８とを有する。ここで、フリップフロップ回路Ｆ１～Ｆ８は、例えば、１ビットのビットデータを記憶するフリップフロップ回路である。
【0064】
コンピュータは、まず、設計データに含まれる、フリップフロップ回路間の接続についての接続情報に基づいて、フリップフロップ回路間の接続を把握する。コンピュータは、フリップフロップ回路を頂点とし、フリップフロップ回路間の経路を辺とするグラフを作成することにより、フリップフロップ回路間の接続を把握する。このグラフでは、クロック信号の経路およびリセット信号の経路は排除される。
【0065】
図１７は、フリップフロップ回路Ｆ１～Ｆ８の間の接続を表すものである。この例では、例えば、フリップフロップ回路Ｆ１の入力端子は、組合せ回路Ｃ１を介してフリップフロップ回路Ｆ１，Ｆ２，Ｆ７，Ｆ８の出力端子に接続される。フリップフロップ回路Ｆ２の入力端子は、組合せ回路Ｃ１を介して、フリップフロップ回路Ｆ１，Ｆ２，Ｆ７，Ｆ８の出力端子に接続される。フリップフロップ回路Ｆ３の入力端子は、組合せ回路Ｃ２を介してフリップフロップ回路Ｆ１の出力端子に接続される。フリップフロップ回路Ｆ４の入力端子は、組合せ回路Ｃ２を介してフリップフロップ回路Ｆ１の出力端子に接続される。フリップフロップ回路Ｆ５の入力端子は、組合せ回路Ｃ３を介してフリップフロップ回路Ｆ２の出力端子に接続される。フリップフロップ回路Ｆ６の入力端子は、組合せ回路Ｃ３を介してフリップフロップ回路Ｆ２の出力端子に接続される。フリップフロップ回路Ｆ７の入力端子は、組合せ回路Ｃ４を介してフリップフロップ回路Ｆ３，Ｆ５，Ｆ６の出力端子に接続される。フリップフロップ回路Ｆ８の入力端子は、組合せ回路Ｃ４を介してフリップフロップ回路Ｆ４，Ｆ６の出力端子に接続される。
【0066】
コンピュータは、このようにして、フリップフロップ回路間の接続についての接続情報に基づいて、フリップフロップ回路間の接続を把握する。そして、コンピュータは、複数のフリップフロップ回路のうち、自己帰還ループを構成するフリップフロップ回路を識別する。コンピュータは、例えば、フリップフロップ回路の入力端子を起点として、フリップフロップ回路の出力端子に至るまでの経路について、深さ優先探索や幅優先探索を行うことにより、自己帰還ループを構成するフリップフロップ回路を識別することができる。
【0067】
図１７に示したように、フリップフロップ回路Ｆ１の入力端子は、組合せ回路Ｃ１を介してフリップフロップ回路Ｆ１の出力端子に接続されるので、フリップフロップ回路Ｆ１は自己帰還ループを構成する。フリップフロップ回路Ｆ２，Ｆ８についても同様である。コンピュータは、このようにして、自己帰還ループを構成する３つのフリップフロップ回路Ｆ１，Ｆ２，Ｆ８を識別する。
【0068】
次に、コンピュータは、自己帰還ループを構成するフリップフロップ回路に、自己帰還ループ属性を与え、帰還経路を削除する（ステップＳ１０２）。
【0069】
図１８は、ステップＳ１０２の処理の一例を表すものである。フリップフロップ回路Ｆ１，Ｆ２，Ｆ８は自己帰還ループを構成するので、コンピュータは、これらのフリップフロップ回路Ｆ１，Ｆ２，Ｆ８に、自己帰還ループ属性を与える。この図１８では、自己帰還ループ属性が与えられたフリップフロップ回路Ｆ１，Ｆ２，Ｆ８を、ドットの網掛けで示している。そして、コンピュータは、この図１８に示したように、フリップフロップ回路Ｆ１の出力端子からフリップフロップ回路Ｆ１の入力端子に至る帰還経路、フリップフロップ回路Ｆ２の出力端子からフリップフロップ回路Ｆ２の入力端子に至る帰還経路、フリップフロップ回路Ｆ８の出力端子からフリップフロップ回路Ｆ８の入力端子に至る帰還経路を削除する。
【0070】
次に、コンピュータは、自己帰還ループを構成するフリップフロップ回路のうち、強連結成分を識別し、強連結成分に係る複数のフリップフロップ回路を、１つのダミーフリップフロップ回路に置換する（ステップＳ１０３）。
【0071】
図１９，２０は、ステップＳ１０３の処理の一例を表すものである。この例では、回路は、自己帰還ループ属性が与えられたフリップフロップ回路Ｆ１，Ｆ２，Ｆ８を含んでいる。図１９に示したように、フリップフロップ回路Ｆ１の出力端子はフリップフロップ回路Ｆ２の入力端子に接続され、フリップフロップ回路Ｆ２の出力端子はフリップフロップ回路Ｆ１の入力端子に接続される。よって、フリップフロップ回路Ｆ１，Ｆ２は、強連結成分である。フリップフロップ回路Ｆ８の出力端子はフリップフロップ回路Ｆ１，Ｆ２の入力端子に接続されるが、フリップフロップ回路Ｆ１，Ｆ２の出力端子はフリップフロップ回路Ｆ８の入力端子に接続されない。よって、フリップフロップ回路Ｆ８は、強連結成分ではない。よって、コンピュータは、最終的に、フリップフロップ回路Ｆ１，Ｆ２が強連結成分であると判断する。そして、図２０に示したように、このフリップフロップ回路Ｆ１，Ｆ２を、１つのダミーフリップフロップ回路ＦＤに置換する。この例では、ダミーフリップフロップ回路ＦＤを、斜線の網掛けで示している。
【0072】
次に、コンピュータは、同期式論理回路９における複数のフリップフロップ回路を複数のグループにグループ分けするグルーピング処理を行う（ステップＳ１０４）。この例では、コンピュータは、図２０に示したフリップフロップ回路Ｆ３～Ｆ８およびダミーフリップフロップ回路ＦＤを、複数のグループにグループ分けする。
【0073】
図２１Ａ，２１Ｂは、グルーピング処理の一例を表すものである。このグルーピング処理では、コンピュータは、複数の組合せ回路のそれぞれについて、前段の１以上のフリップフロップ回路を識別するとともに、後段の１以上のフリップフロップ回路を識別することにより、複数のフリップフロップ回路を複数のグループにグループ分けする。以下に、この処理について詳細に説明する。
【0074】
まず、コンピュータは、集合Λtotalを全てのフリップフロップ回路の集合とし、集合Γを空集合とする（ステップＳ１２１）。
【0075】
次に、コンピュータは、集合Λを集合Λtotalとする（ステップＳ１２２）。
【0076】
次に、コンピュータは、集合Λのうちの１つのフリップフロップ回路をλとして選択する（ステップＳ１２３）。
【0077】
次に、コンピュータは、パラメータｊを０（ゼロ）に設定する（ステップＳ１２４）。
【0078】
次に、コンピュータは、フリップフロップ回路λの入力側に接続された１以上のフリップフロップ回路を識別し、識別した１以上のフリップフロップ回路を集合Ｉλ
ｊとする（ステップＳ１２５）。
【0079】
次に、コンピュータは、集合Ｉλ
ｊに属する１以上のフリップフロップ回路のそれぞれの出力側に接続された１以上のフリップフロップ回路を識別し、識別した１以上のフリップフロップ回路の和集合を集合Ｏλ
ｊとする（ステップＳ１２６）。
【0080】
次に、コンピュータは、集合Ｏλ
ｊに属する１以上のフリップフロップ回路のそれぞれの入力側に接続された１以上のフリップフロップ回路を識別し、識別した１以上のフリップフロップ回路の和集合を集合Ｉλ
ｊ＋１とする（ステップＳ１２７）。
【0081】
次に、コンピュータは、集合Ｉλ
ｊ＋１に属する１以上のフリップフロップ回路のそれぞれの出力側に接続された１以上のフリップフロップ回路を識別し、識別した１以上のフリップフロップ回路の和集合を集合Ｏλ
ｊ＋１とする（ステップＳ１２８）。
【0082】
次に、コンピュータは、集合Ｉλ
ｊおよび集合Ｉλ
ｊ＋１が互いに等しく（Ｉλ
ｊ＝＝Ｉλ
ｊ＋１）、かつ集合Ｏλ
ｊおよび集合Ｏλ
ｊ＋１が互いに等しい（Ｏλ
ｊ＝＝Ｏλ
ｊ＋１）かどうかを確認する（ステップＳ１２９）。この条件が満たされていない場合（ステップＳ１２９において“Ｎ”）には、ｊをインクリメントし（ステップＳ１３０）、処理はステップＳ１２７に戻る。コンピュータは、ステップＳ１２９の条件が満たされるまで、ステップＳ１２７～Ｓ１３０の処理を繰り返す。
【0083】
このステップＳ１２９において、条件が満たされた場合（ステップＳ１２９において“Ｙ”）には、コンピュータは、集合Γに集合｛Ｉλ，Ｏλ｝を加えるとともに、集合Λから集合Ｏλを削除することにより集合Γ，Λを更新する（ステップＳ１３１）。
【0084】
そして、コンピュータは、集合Γが集合Λtotalと等しい（Γ＝＝Λtotal）かどうかを確認する（ステップＳ１３２）。この条件が満たされていない場合（ステップＳ１３１において“Ｎ”）には、処理はステップＳ１２３に戻る。コンピュータは、ステップＳ１３１の条件が満たされるまで、ステップＳ１２７～Ｓ１３２の処理を繰り返す。
【0085】
このステップＳ１３２において、条件が満たされた場合（ステップＳ１３２において“Ｙ”）には、コンピュータは、このグルーピング処理のサブルーチンを終了する。
【0086】
以下に、このグルーピング処理について、例を挙げて詳細に説明する。
【0087】
図２２～２７は、グルーピング処理におけるステップＳ１２３～Ｓ１３１の処理の一具体例を表すものである。
【0088】
この例では、ステップＳ１２３において、コンピュータは、集合Λのうちのフリップフロップ回路Ｆ７を選択する（図２２）。そして、ステップＳ１２４において、コンピュータは、パラメータｊを０（ゼロ）に設定する。
【0089】
次に、ステップＳ１２５において、コンピュータは、フリップフロップ回路Ｆ７の入力側に接続されたフリップフロップ回路Ｆ３，Ｆ５，Ｆ６を識別し、これらのフリップフロップ回路Ｆ３，Ｆ５，Ｆ６を集合ＩＦ７
０とする（図２３）。
【0090】
次に、ステップＳ１２６において、コンピュータは、集合ＩＦ７
０に属するフリップフロップ回路Ｆ３，Ｆ５，Ｆ６のそれぞれの出力側に接続されたフリップフロップ回路を識別することにより、フリップフロップ回路Ｆ７，Ｆ８を識別し、これらのフリップフロップ回路Ｆ７，Ｆ８を集合ＯＦ７
０とする（図２４）。
【0091】
次に、ステップＳ１２７において、コンピュータは、集合ＯＦ７
０に属するフリップフロップ回路Ｆ７，Ｆ８のそれぞれの入力側に接続されたフリップフロップ回路を識別することにより、フリップフロップ回路Ｆ３～Ｆ６を識別し、これらのフリップフロップ回路Ｆ３～Ｆ６を集合ＩＦ７
１とする（図２５）。
【0092】
次に、ステップＳ１２８において、コンピュータは、集合ＩＦ７
１に属するフリップフロップ回路Ｆ３～Ｆ６のそれぞれの出力側に接続されたフリップフロップ回路を識別することにより、フリップフロップ回路Ｆ７，Ｆ８を識別し、これらのフリップフロップ回路Ｆ７，Ｆ８を集合ＯＦ７
１とする（図２６）。
【0093】
図２３に示した集合ＩＦ７
０は、図２５に示した集合ＩＦ７
１と異なる。図２４に示した集合ＯＦ７
０は、図２６に示した集合ＯＦ７
１と等しい。よって、ステップＳ１２９の条件は満たされないので、ステップＳ１３０において、コンピュータは、パラメータｊをインクリメントすることにより、パラメータｊを１にする。そして、処理はステップＳ１２７に戻る。
【0094】
次に、ステップＳ１２７において、コンピュータは、集合ＯＦ７
１に属するフリップフロップ回路Ｆ７，Ｆ８のそれぞれの入力側に接続されたフリップフロップ回路を識別することにより、フリップフロップ回路Ｆ３～Ｆ６を識別し、これらのフリップフロップ回路Ｆ３～Ｆ６を集合ＩＦ７
２とする（図２７）。
【0095】
次に、ステップＳ１２８において、コンピュータは、集合ＩＦ７
１に属するフリップフロップ回路Ｆ３～Ｆ６のそれぞれの出力側に接続されたフリップフロップ回路を識別することにより、フリップフロップ回路Ｆ７，Ｆ８を識別し、これらのフリップフロップ回路Ｆ７，Ｆ８を集合ＯＦ７
２とする（図２８）。
【0096】
図２５に示した集合ＩＦ７
１は、図２７に示した集合ＩＦ７
２と等しい。図２６に示した集合ＯＦ７
１は、図２８に示した集合ＯＦ７
２と等しい。よって、ステップＳ１２９の条件は満たされるので、ステップＳ１３１において、コンピュータは、集合Γに｛Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７，Ｆ８｝を加え、集合Λから｛Ｆ７，Ｆ８｝を削除することにより、集合Γ，Λを更新する。
【0097】
このような処理を繰り返すことように、コンピュータは、組合せ回路Ｃ１～Ｃ４のそれぞれについて、その組合せ回路の前段の１以上のフリップフロップ回路および後段の１以上のフリップフロップ回路を識別することにより、複数のフリップフロップ回路を複数のグループにグループ分けする。
【0098】
図２９は、グルーピング処理の処理結果を表すものである。この図２９では、ダミーフリップフロップ回路ＦＤを、フリップフロップ回路Ｆ１，Ｆ２に戻して描いている。このグルーピング処理により、コンピュータは、フリップフロップ回路Ｆ１，Ｆ２が同じグループ（グループＧ１）に属し、フリップフロップ回路Ｆ３～Ｆ６が同じグループ（グループＧ２）に属し、フリップフロップ回路Ｆ７，Ｆ８が同じグループ（グループＧ３）に属するように、グループ分けを行うことができる。これにより、非同期式回路のハンドシェイク回路は、例えば、グループＧ１に属するフリップフロップ回路Ｆ１，Ｆ２に対して同じ信号ＬＣＫを供給し、グループＧ２に属するフリップフロップ回路Ｆ３～Ｆ６に対して同じ信号ＬＣＫを供給し、グループＧ３に属するフリップフロップ回路Ｆ７，Ｆ８に対して同じ信号ＬＣＫを供給することができる。
【0099】
次に、図１５において、コンピュータは、自己帰還ループを構成するフリップフロップ回路を４段のラッチ回路に変換し、それ以外のフリップフロップ回路を２段のラッチ回路に変換する（ステップＳ１０５）。
【0100】
図３０は、ステップＳ１０５の処理の一例を表すものである。この例では、コンピュータは、図２９に示した、自己帰還ループ属性が与えられたフリップフロップ回路Ｆ１，Ｆ２，Ｆ８のそれぞれを、図３０に示したように４段のラッチ回路に変換する。また、コンピュータは、図２９に示した、自己帰還ループ属性が与えられていないフリップフロップ回路Ｆ３～Ｆ７のそれぞれを、図３０に示したように２段のラッチ回路に変換する。
【0101】
次に、コンピュータは、自己帰還ループを構成するフリップフロップ回路の前段の組合せ回路を論理段数方向に４つに論理分割することにより４つの組合せ回路に変換し、論理分割された４つの組合せ回路と、ステップＳ１０５により得られた４段のラッチ回路とを交互に配置する（ステップＳ１０６）。例えば、図２９の例では、コンピュータは、自己帰還ループを構成するフリップフロップ回路Ｆ１，Ｆ２に着目し、このフリップフロップ回路Ｆ１，Ｆ２の前段の組合せ回路Ｃ１を論理段数方向に４つに論理分割することにより４つの組合せ回路に変換する。そして、コンピュータは、論理分割された４つの組合せ回路と４段のラッチ回路とを交互に配置する。
【0102】
図３１は、１つの組合せ回路を論理段数方向に４つに論理分割する処理の一例を表すものである。コンピュータは、例えば、以下の文献に記載の技術などを用いて、論理関数の分割を行うことにより、１つの組合せ回路を論理段数方向に４つに論理分割することができる。
Tadeusz Luba and Henry Selvaraj, H, “A General Approach to Boolean Function Decomposition and its Application in FPGA Based Synthesis.” In Proc. of VLSI Design, 3(3-4), 289-300, 1995.
Tadeusz Luba and Henry Selvaraj, H, “A General Approach to Boolean Function Decomposition and its Application in FPGA Based Synthesis.” In Proc. of VLSI Design, 3(3-4), 289-300, 1995.
【0103】
図３１（Ａ）に示したように、論理関数Ｆの組合せ回路は、データＸに基づいてデータＹを生成する。この例では、コンピュータは、図３１（Ａ）に示した論理関数Ｆの組合せ回路を、図３１（Ｂ）に示した、論理関数Ｇの組合せ回路、および論理関数Ｈの組合せ回路からなる２段の組合せ回路に変換することができる。論理関数Ｇの組合せ回路は、データＸ１に基づいてデータＺを生成する。論理関数Ｈの組合せ回路は、データＸ２およびデータＺの和集合が示すデータに基づいてデータＹを生成する。ここで、データＸ１およびデータＸ２の和集合はデータＸである。
【0104】
そして、コンピュータは、同様に、図３１（Ｂ）に示した論理関数Ｇの組合せ回路を、図３１（Ｃ）に示した論理関数Ｇｇの組合せ回路、および論理関数Ｇｈの組合せ回路からなる、２段の組合せ回路に変換することができる。論理関数Ｇｇの組合せ回路は、データＸ３に基づいてデータＺ１を生成する。論理関数Ｇｈの組合せ回路は、データＸ４およびデータＺ１の和集合が示すデータに基づいてデータＺを生成する。ここで、データＸ３およびデータＸ４の和集合はデータＸ１である。
【0105】
また、コンピュータは、同様に、図３１（Ｂ）に示した論理関数Ｈの組合せ回路を、図３１（Ｃ）に示した論理関数Ｈｇの組合せ回路、および論理関数Ｈｈの組合せ回路からなる、２段の組合せ回路に変換することができる。論理関数Ｈｇの組合せ回路は、データＷに基づいてデータＶを生成する。論理関数Ｈｈの組合せ回路は、データＷ１およびデータＶの和集合が示すデータに基づいてデータＹを生成する。ここで、データＷおよびデータＷ１の和集合は、データＸ２およびデータＺの和集合に等しい。
【0106】
このようにして、コンピュータは、１つの組合せ回路を、論理段数方向に４つに論理分割することにより４つの組合せ回路に変換する。そして、コンピュータは、リタイミング処理を行うことにより、論理分割された４つの組合せ回路と４段のラッチ回路とを交互に配置する。このリタイミング処理は、例えば、市販の論理合成ツールが提供するリタイミング機能により実現してもよい。
【0107】
図３２，３３は、この処理の一例を表すものである。図３２に示したように、この例では、図３１（Ｃ）に示した論理関数Ｇｇの組合せ回路、論理関数Ｇｈの組合せ回路、論理関数Ｈｇの組合せ回路、および論理関数Ｈｈの組合せ回路と、ステップＳ１０５においてフリップフロップ回路から変換された４段のラッチ回路が、この順に配置されている。コンピュータは、このような回路に対してリタイミング処理を行うことにより、図３３に示した回路を得る。この例では、論理関数Ｇｇの組合せ回路、ラッチ回路、論理関数Ｇｈの組合せ回路、ラッチ回路、論理関数Ｈｇの組合せ回路、ラッチ回路、論理関数Ｈｈの組合せ回路、ラッチ回路の順に、回路が配置される。これらの４つのラッチ回路のそれぞれは、扱うデータのビット数に応じた数の複数のラッチ回路を有する。このように、コンピュータは、リタイミング処理を行うことにより、論理分割された４つの組合せ回路と４段のラッチ回路とを交互に配置する。
【0108】
なお、論理段数方向に２つに論理分割された２つの論理回路を用いて論理合成を行う場合には、このリタイミング処理の後に再度論理合成を行う必要がある。すなわち、仮に、論理段数方向に２つに論理分割された２つの論理回路を用いて論理合成を行った後にこのリタイミング処理をおこなった場合には、このリタイミング処理により、意図しないラッチ回路が挿入される可能性があるためである。また、得られた複数のラッチ回路に基づいて、ステップＳ１０４において示したグルーピング処理と同様に、複数のラッチ回路を複数のグループにグループ分けしてもよい。
【0109】
以下、説明の便宜上、図３３に示した回路を、図３４のように描く。この自己帰還ループに係る回路（ループ回路ＬＰ）は、組合せ回路１２Ａ～１２Ｄと、ラッチ回路１１Ａ～１１Ｄを有する。組合せ回路１２Ａ～１２Ｄおよびラッチ回路１１Ａ～１１Ｄは、組合せ回路１２Ａ、ラッチ回路１１Ａ、組合せ回路１２Ｂ、ラッチ回路１１Ｂ、組合せ回路１２Ｃ、ラッチ回路１１Ｃ、組合せ回路１２Ｄ、ラッチ回路１１Ｄの順に配置される。このループ回路ＬＰにはデータＤＡＴＡ＿ＩＮが入力され、ループ回路ＬＰからデータＤＡＴＡ＿ＯＵＴが出力される。組合せ回路１２Ａには、データＤＡＴＡ＿ＩＮおよびラッチ回路１１Ｄから出力されたデータが供給される。
【0110】
次に、図１５において、コンピュータは、ステップＳ１０６により生成した、自己帰還ループに係る回路に、ハンドシェイク回路を付加する（ステップＳ１０７）。回路例の詳細については、後述する。ハンドシェイク回路を付加する処理は、例えば、以下の文献に記載の方法を用いることができる。
Chammika Mannakkara, "Asynchronous Pipeline Controller Based on Early Acknowledgement Protocol," PhD Thesis, SOKENDAI, 2010.
Chammika Mannakkara, "Asynchronous Pipeline Controller Based on Early Acknowledgement Protocol," PhD Thesis, SOKENDAI, 2010.
【0111】
次に、コンピュータは、自己帰還ループを構成するフリップフロップ以外のフリップフロップ回路の前段の組合せ回路を論理段数方向に２つに論理分割することにより２つの組合せ回路に変換し、論理分割された２つの組合せ回路と、ステップＳ１０５により得られた２段のラッチ回路とを交互に配置する（ステップＳ１０８）。具体的な処理は、ステップＳ１０６と同様である。
【0112】
次に、コンピュータは、ステップＳ１０８により生成した回路にハンドシェイク回路を付加する（ステップＳ１０９）。
【0113】
そして、コンピュータは、回路全体において、設計データに含まれるフリップフロップ回路間の接続（フォーク接続、ジョイン接続、スプリット接続、マージ接続）についての接続情報に基づいて、回路を接続する（ステップＳ１１０）。
【0114】
以上で、このフローは終了する。
【0115】
（自己帰還ループに係る非同期式回路の回路例）
次に、ステップＳ１０７において変換される非同期式回路の回路例について、いくつか例を挙げて詳細に説明する。
次に、ステップＳ１０７において変換される非同期式回路の回路例について、いくつか例を挙げて詳細に説明する。
【0116】
（回路例Ｅ１）
図３５は、自己帰還ループに係る回路の回路例Ｅ１を表すものである。データパス回路１０は、図３４に示した回路を有する。ハンドシェイク回路２０は、ジョイン回路４１と、遅延回路２２Ａ～２２Ｄと、制御回路２１Ａ～２１Ｄと、フォーク回路４２と、初期トークン投入回路４３とを有する。
図３５は、自己帰還ループに係る回路の回路例Ｅ１を表すものである。データパス回路１０は、図３４に示した回路を有する。ハンドシェイク回路２０は、ジョイン回路４１と、遅延回路２２Ａ～２２Ｄと、制御回路２１Ａ～２１Ｄと、フォーク回路４２と、初期トークン投入回路４３とを有する。
【0117】
ジョイン回路４１は、図示しない前段の制御回路２１との間で、信号（信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＯＵＴ）のやり取りを行い、フォーク回路４２との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、ジョイン回路４１は、制御回路２１Ａとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。
【0118】
具体的には、ジョイン回路４１は、前段の制御回路２１から供給された信号ＲＥＱ＿ＩＮを受け取るとともに、この制御回路２１に信号ＡＣＫ＿ＯＵＴを供給し、フォーク回路４２から供給された信号ＲＥＱを受け取るとともに、このフォーク回路４２に信号ＡＣＫを供給する。また、ジョイン回路４１は、制御回路２１Ａに信号ＲＥＱを供給するとともに、この制御回路２１Ａから供給された信号ＡＣＫを受け取る。
【0119】
制御回路２１Ａは、ジョイン回路４１との間、および制御回路２１Ｂとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。具体的には、制御回路２１Ａは、ジョイン回路４１から供給された信号ＲＥＱを受け取るとともに、このジョイン回路４１に信号ＡＣＫを供給し、制御回路２１Ｂに信号ＲＥＱ（信号ＲＥＱＡ）を供給するとともに、この制御回路２１Ｂから供給された信号ＡＣＫを受け取る。また、制御回路２１Ａは、ラッチ回路１１Ａに信号ＬＣＫ（信号ＬＣＫＡ）を供給する。
【0120】
制御回路２１Ｂは、制御回路２１Ａとの間、および制御回路２１Ｃとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。具体的には、制御回路２１Ｂは、制御回路２１Ａから供給された信号ＲＥＱ（信号ＲＥＱＡ）を受け取るとともに、この制御回路２１Ａに信号ＡＣＫを供給し、制御回路２１Ｃに信号ＲＥＱ（信号ＲＥＱＢ）を供給するとともに、この制御回路２１Ｃから供給された信号ＡＣＫを受け取る。また、制御回路２１Ｂは、ラッチ回路１１Ｂに信号ＬＣＫ（信号ＬＣＫＢ）を供給する。
【0121】
制御回路２１Ｃは、制御回路２１Ｂとの間、および制御回路２１Ｄとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。具体的には、制御回路２１Ｃは、制御回路２１Ｂから供給された信号ＲＥＱ（信号ＲＥＱＢ）を受け取るとともに、この制御回路２１Ｂに信号ＡＣＫを供給し、制御回路２１Ｄに信号ＲＥＱ（信号ＲＥＱＣ）を供給するとともに、この制御回路２１Ｄから供給された信号ＡＣＫを受け取る。また、制御回路２１Ｃは、ラッチ回路１１Ｃに信号ＬＣＫ（信号ＬＣＫＣ）を供給する。
【0122】
制御回路２１Ｄは、制御回路２１Ｃとの間、およびフォーク回路４２との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。具体的には、制御回路２１Ｄは、制御回路２１Ｃから供給された信号ＲＥＱ（信号ＲＥＱＣ）を受け取るとともに、この制御回路２１Ｃに信号ＡＣＫを供給し、フォーク回路４２に信号ＲＥＱ（信号ＲＥＱＤ）を供給するとともに、このフォーク回路４２から供給された信号ＡＣＫを受け取る。また、制御回路２１Ｄは、ラッチ回路１１Ｄに信号ＬＣＫ（信号ＬＣＫＤ）を供給する。
【0123】
フォーク回路４２は、制御回路２１Ｄとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、フォーク回路４２は、図示しない後段の制御回路２１との間で、信号（信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＯＵＴ）のやり取りを行い、ジョイン回路４１との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。
【0124】
具体的には、フォーク回路４２は、制御回路２１Ｄから供給された信号ＲＥＱ（信号ＲＥＱＤ）を受け取るとともに、この制御回路２１Ｄに信号ＡＣＫを供給する。また、フォーク回路４２は、後段の制御回路２１に信号ＲＥＱ＿ＯＵＴを供給するとともに、この制御回路２１から供給された信号ＲＥＱ＿ＩＮを受け取り、ジョイン回路４１に信号ＲＥＱを供給するとともに、このジョイン回路４１から供給された信号ＡＣＫを受け取る。
【0125】
初期トークン投入回路４３は、ジョイン回路４１およびフォーク回路４２の間の信号経路に設けられる。初期トークン投入回路４３は、初期状態において、フォーク回路４２からジョイン回路４１への信号ＲＥＱをアクティブにする。
【0126】
このように、回路例Ｅ１では、図３６に示すように、ラッチ回路１１Ａに、制御回路２１Ａから出力された信号ＬＣＫＡを直接供給している。ラッチ回路１１Ｂ～１１Ｄについても同様である。
【0127】
図３７は、この回路例Ｅ１に係る回路の一動作例を表すものであり、（Ａ）は信号ＲＥＱ＿ＩＮの波形を示し、（Ｂ）は信号ＲＥＱＡ，ＬＣＫＡの波形を示し、（Ｃ）は信号ＲＥＱＢ，ＬＣＫＢの波形を示し、（Ｄ）は信号ＲＥＱＣ，ＬＣＫＣの波形を示し、（Ｅ）は信号ＲＥＱＤ，ＬＣＫＤの波形を示し、（Ｆ）は信号ＲＥＱ＿ＯＵＴの波形を示す。
【0128】
タイミングｔ１１において、前段の制御回路２１から供給された信号ＲＥＱ＿ＩＮは低レベルから高レベルに変化する（図３７（Ａ））。図示していないが、この例では、このタイミングｔ１１において、フォーク回路４２からジョイン回路４１への信号ＲＥＱは高レベルである。これにより、ジョイン回路４１は、この信号ＲＥＱ＿ＩＮに基づいて、制御回路２１Ａへの信号ＲＥＱを低レベルから高レベルに変化させる。よって、このタイミングｔ１１から、遅延回路２２Ａの遅延量ｔｄＡだけ遅延したタイミングｔ１２において、制御回路２１Ａは、信号ＲＥＱＡ，ＬＣＫＡを低レベルから高レベルに変化させる（図３７（Ｂ））。制御回路２１Ａは、ジョイン回路４１を介して、前段の制御回路２１に信号ＡＣＫ（信号ＡＣＫ＿ＯＵＴ）を供給する。これにより、タイミングｔ１３において、信号ＲＥＱ＿ＩＮは高レベルから低レベルに変化する（図３７（Ａ））。図示していないが、フォーク回路４２からジョイン回路４１への信号ＲＥＱは高レベルから低レベルに変化する。これにより、ジョイン回路４１は、待ち合わせ状態になる。
【0129】
信号ＲＥＱＡ，ＬＣＫＡが変化したタイミングｔ１２から、遅延回路２２Ｂの遅延量ｔｄＢだけ遅延したタイミングｔ１４において、制御回路２１Ｂは、信号ＲＥＱＢ，ＬＣＫＢを低レベルから高レベルに変化させる（図３７（Ｃ））。制御回路２１Ｂは、制御回路２１Ａに信号ＡＣＫを供給する。これにより、タイミングｔ１５において、制御回路２１Ａは信号ＲＥＱＡ，ＬＣＫＡを高レベルから低レベルに変化させる（図３７（Ｂ））。
【0130】
信号ＲＥＱＢ，ＬＣＫＢが変化したタイミングｔ１４から、遅延回路２２Ｃの遅延量ｔｄＣだけ遅延したタイミングｔ１６において、制御回路２１Ｃは、信号ＲＥＱＣ，ＬＣＫＣを低レベルから高レベルに変化させる（図３７（Ｄ））。制御回路２１Ｃは制御回路２１Ｂに信号ＡＣＫを供給する。これにより、タイミングｔ１８において、制御回路２１Ｂは信号ＲＥＱＢ，ＬＣＫＢを高レベルから低レベルに変化させる（図３７（Ｃ））。
【0131】
この例では、タイミングｔ１７において、前段の制御回路２１から供給された信号ＲＥＱ＿ＩＮは低レベルから高レベルに変化する（図３７（Ａ））。しかしながら、フォーク回路４２からジョイン回路４１への信号ＲＥＱは低レベルであるので、ジョイン回路４１は、待ち合わせ状態であり、制御回路２１Ａへの信号ＲＥＱを低レベルに維持する。
【0132】
信号ＲＥＱＣ，ＬＣＫＣが変化したタイミングｔ１６から、遅延回路２２Ｄの遅延量ｔｄＤだけ遅延したタイミングｔ１９において、制御回路２１Ｄは、信号ＲＥＱＤ，ＬＣＫＤを低レベルから高レベルに変化させる（図３７（Ｅ））。制御回路２１Ｄは、制御回路２１Ｃに信号ＡＣＫを供給する。これにより、タイミングｔ２０において、制御回路２１Ｃは信号ＲＥＱＣ，ＬＣＫＣを高レベルから低レベルに変化させる（図３７（Ｄ））。
【0133】
フォーク回路４２は、制御回路２１Ｄからの信号ＲＥＱＤの変化に基づいて、タイミングｔ２１において、信号ＲＥＱ＿ＯＵＴを低レベルから高レベルに変化させる（図３７（Ｆ））。
【0134】
また、フォーク回路４２は、この信号ＲＥＱＤの変化に基づいて、ジョイン回路４１への信号ＲＥＱを低レベルから高レベルに変化させる。信号ＲＥＱ＿ＩＮは高レベルであるので（図３７（Ａ））、ジョイン回路４１における待ち合わせが成立する。よって、ジョイン回路４１は、フォーク回路４２からの信号ＲＥＱの変化に基づいて、制御回路２１Ａへの信号ＲＥＱを低レベルから高レベルに変化させる。よって、信号ＲＥＱＤ，ＬＣＫＤが変化したタイミングｔ１９から、遅延回路２２Ａの遅延量ｔｄＡだけ遅延したタイミングｔ２２において、制御回路２１Ａは、信号ＲＥＱＡ，ＬＣＫＡを低レベルから高レベルに変化させる（図３７（Ｂ））。制御回路２１Ａは、ジョイン回路４１を介して、前段の制御回路２１に信号ＡＣＫ（信号ＡＣＫ＿ＯＵＴ）を供給する。これにより、タイミングｔ２３において、信号ＲＥＱ＿ＩＮは高レベルから低レベルに変化する（図３７（Ａ））。同様に、制御回路２１Ａは、ジョイン回路４１およびフォーク回路４２を介して、制御回路２１Ｄに信号ＡＣＫを供給する。これにより、タイミングｔ２４において、制御回路２１Ｄは、信号ＲＥＱＤ，ＬＣＫＤを高レベルから低レベルに変化させる（図３７（Ｅ））。
【0135】
フォーク回路４２は、制御回路２１Ｄからの信号ＲＥＱＤの変化に基づいて、タイミングｔ２５において、信号ＲＥＱ＿ＯＵＴを高レベルから低レベルに変化させる（図３７（Ｆ））。
【0136】
信号ＲＥＱＡ，ＬＣＫＡが変化したタイミングｔ２１から、遅延回路２２Ｂの遅延量ｔｄＢだけ遅延したタイミングｔ２６において、制御回路２１Ｂは、信号ＲＥＱＢ，ＬＣＫＢを低レベルから高レベルに変化させる（図３７（Ｃ））。制御回路２１Ｂは、制御回路２１Ａに信号ＡＣＫを供給する。これにより、タイミングｔ２７において、制御回路２１Ａは信号ＲＥＱＡ，ＬＣＫＡを高レベルから低レベルに変化させる（図３７（Ｂ））。
【0137】
これ以降についても同様である。
【0138】
この例では、信号ＬＣＫＡはタイミングｔ１２～ｔ１５の期間において高レベルになる。これにより、ラッチ回路１１Ａは、このタイミングｔ１２～ｔ１５の期間において、入力されたデータをそのまま出力する。また、信号ＬＣＫＢは、タイミングｔ１４～ｔ１８の期間において高レベルになる。これにより、ラッチ回路１１Ｂは、このタイミングｔ１４～ｔ１８の期間において、入力されたデータをそのまま出力する。信号ＬＣＫＡが高レベルになる期間と、信号ＬＣＫＢが高レベルになる期間は、タイミングｔ１４～ｔ１５の期間においてオーバーラップする。このタイミングｔ１４～ｔ１５の期間では、ラッチ回路１１Ａ，１１Ｂの両方が、入力されたデータをそのまま出力する。言い換えれば、３つの組合せ回路１２Ａ，１２Ｂ，１２Ｃが接続される。
【0139】
同様に、タイミングｔ１６～ｔ１８の期間では、信号ＬＣＫＢ，ＬＣＫＣがともに高レベルになり、３つの組合せ回路１２Ｂ，１２Ｃ，１２Ｄが接続される。タイミングｔ１９～ｔ２０の期間では、信号ＬＣＫＣ，ＬＣＫＤがともに高レベルになり、３つの組合せ回路１２Ｃ，１２Ｄ，１２Ａが接続される。タイミングｔ２２～ｔ２４の期間では、信号ＬＣＫＤ，ＬＣＫＡがともに高レベルになり、３つの組合せ回路１２Ｄ，１２Ａ，１２Ｂが接続される。
【0140】
回路例Ｅ１に係る回路は、このように３つの組合せ回路が接続しても問題が生じない場合に用いることができる。
【0141】
（回路例Ｅ２）
回路例Ｅ２は、上述したオーバーラップを解消し、３つの組合せ回路が接続しないように構成した例である。
回路例Ｅ２は、上述したオーバーラップを解消し、３つの組合せ回路が接続しないように構成した例である。
【0142】
図３８は、自己帰還ループに係る回路の回路例Ｅ２を表すものである。データパス回路１０は、回路例Ｅ１（図３５）と同様に、組合せ回路１２Ａ～１２Ｄと、ラッチ回路１１Ａ～１１Ｄとを有する。ハンドシェイク回路２０は、ジョイン回路４１と、遅延回路２２Ａ～２２Ｄと、制御回路２１Ａ～２１Ｄと、フォーク回路４２と、初期トークン投入回路４３と、論理積回路４４Ａ～４４Ｄとを有する。
【0143】
論理積回路４４Ａは、制御回路２１Ａから供給された信号ＬＣＫと、制御回路２１Ｂから供給された信号ＬＣＫの反転信号との論理積を求め、得られた結果を信号ＬＣＫＡとして出力する。よって、制御回路２１Ｂから供給された信号ＬＣＫは、制御回路２１Ｂから制御回路２１Ａへの信号ＡＣＫと同じである。論理積回路４４Ｂは、制御回路２１Ｂから供給された信号ＬＣＫと、制御回路２１Ｃから供給された信号ＬＣＫの反転信号との論理積を求め、得られた結果を信号ＬＣＫＢとして出力する。論理積回路４４Ｃは、制御回路２１Ｃから供給された信号ＬＣＫと、制御回路２１Ｄから供給された信号ＬＣＫの反転信号との論理積を求め、得られた結果を信号ＬＣＫＣとして出力する。論理積回路４４Ｄは、制御回路２１Ｄから供給された信号ＬＣＫと、制御回路２１Ａから供給された信号ＬＣＫの反転信号との論理積を求め、得られた結果を信号ＬＣＫＤとして出力する。
【0144】
このように、回路例Ｅ２では、図３９に示すように、ラッチ回路１１Ａに、論理積回路４４Ａから供給された信号ＬＣＫＡを供給している。ラッチ回路１１Ｂ～１１Ｄについても同様である。なお、図３８では、例えば論理積回路４４Ａは、制御回路２１Ａから供給された信号ＬＣＫと、制御回路２１Ｂから供給された信号ＬＣＫの反転信号との論理積を求めるようにしたが、この図３９では、論理積回路４４Ａは、制御回路２１Ａから供給された信号ＬＣＫと、制御回路２１Ｂから制御回路２１Ａへの信号ＡＣＫの反転信号との論理積を求めるようにしている。図３に示したように、制御回路２１Ｂが生成する信号ＬＣＫ，ＲＥＱ，ＡＣＫは、互いに同じ信号であるので、これらは実質的に同じである。
【0145】
図４０は、この回路例Ｅ２に係る回路の一動作例を表すものであり、（Ａ）は信号ＲＥＱ＿ＩＮの波形を示し、（Ｂ）は信号ＲＥＱＡの波形を示し、（Ｃ）は信号ＲＥＱＢの波形を示し、（Ｄ）は信号ＲＥＱＣの波形を示し、（Ｅ）は信号ＲＥＱＤの波形を示し、（Ｆ）は論理積回路４４Ａが生成する信号ＬＣＫＡの波形を示し、（Ｇ）は論理積回路４４Ｂが生成する信号ＬＣＫＢの波形を示し、（Ｈ）は論理積回路４４Ｃが生成する信号ＬＣＫＣの波形を示し、（Ｉ）は論理積回路４４Ｄが生成する信号ＬＣＫＤの波形を示し、（Ｊ）は信号ＲＥＱ＿ＯＵＴの波形を示す。信号ＲＥＱ＿ＩＮ，ＲＥＱＡ～ＲＥＱＤ、ＲＥＱ＿ＯＵＴの波形は、回路例Ｅ１の場合（図３７）と同様である。
【0146】
論理積回路４４Ａは、制御回路２１Ａが生成した信号ＬＣＫと、制御回路２１Ｂが生成した信号ＬＣＫの反転信号との論理積を求めることにより、信号ＬＣＫＡを生成する。制御回路２１Ａが生成した信号ＬＣＫは、図４０（Ｂ）に示した信号ＲＥＱＡと同じ波形を有し、制御回路２１Ｂが生成した信号ＬＣＫは、図４０（Ｃ）に示した信号ＲＥＱＢと同じ波形を有する。この例では、論理積回路４４Ａは、例えば、タイミングｔ１２～ｔ１４の期間において信号ＬＣＫＡを高レベルにする（図４０（Ｆ））。
【0147】
同様に、論理積回路４４Ｂは、制御回路２１Ｂから供給された信号ＬＣＫ（信号ＲＥＱＢ）と、制御回路２１Ｃから供給された信号ＬＣＫ（信号ＲＥＱＣ）の反転信号との論理積を求めることにより、信号ＬＣＫＢを生成する。この例では、論理積回路４４Ｂは、例えば、タイミングｔ１４～ｔ１６の期間において信号ＬＣＫＢを高レベルにする（図４０（Ｇ））。
【0148】
同様に、論理積回路４４Ｃは、制御回路２１Ｃから供給された信号ＬＣＫ（信号ＲＥＱＣ）と、制御回路２１Ｄから供給された信号ＬＣＫ（信号ＲＥＱＤ）の反転信号との論理積を求めることにより、信号ＬＣＫＣを生成する。この例では、論理積回路４４Ｃは、例えば、タイミングｔ１６～ｔ１９の期間において信号ＬＣＫＣを高レベルにする（図４０（Ｈ））。
【0149】
同様に、論理積回路４４Ｄは、制御回路２１Ｄから供給された信号ＬＣＫ（信号ＲＥＱＤ）と、制御回路２１Ａから供給された信号ＬＣＫ（信号ＲＥＱＡ）の反転信号との論理積を求めることにより、信号ＬＣＫＤを生成する。この例では、論理積回路４４Ｄは、例えば、タイミングｔ１９～ｔ２２の期間において信号ＬＣＫＤを高レベルにする（図４０（Ｉ））。
【0150】
この例では、信号ＬＣＫＡはタイミングｔ１２～ｔ１４の期間において高レベルになる。これにより、ラッチ回路１１Ａは、このタイミングｔ１２～ｔ１４の期間において、入力されたデータをそのまま出力する。また、信号ＬＣＫＢは、タイミングｔ１４～ｔ１６の期間において高レベルになる。これにより、ラッチ回路１１Ｂは、このタイミングｔ１４～ｔ１６の期間において、入力されたデータをそのまま出力する。この例では、信号ＬＣＫＡが高レベルになる期間と、信号ＬＣＫＢが高レベルになる期間は、ほとんどオーバーラップしない。よって、回路例Ｅ１の場合とは異なり、３つの組合せ回路１２Ｄ，１２Ａ，１２Ｂは接続されない。
【0151】
同様に、信号ＬＣＫＢが高レベルになる期間と、信号ＬＣＫＣが高レベルになる期間は、ほとんどオーバーラップしない。信号ＬＣＫＣが高レベルになる期間と、信号ＬＣＫＤが高レベルになる期間は、ほとんどオーバーラップしない。信号ＬＣＫＤが高レベルになる期間と、信号ＬＣＫＡが高レベルになる期間は、ほとんどオーバーラップしない。
【0152】
これにより、例えば、回路例Ｅ２に係る回路は、回路例Ｅ１に係る回路に比べて、安定に動作することができる。
【0153】
（回路例Ｅ３）
回路例Ｅ３は、回路例Ｅ２において、データパス回路１０におけるラッチ回路の段数を２段に削減した例である。
回路例Ｅ３は、回路例Ｅ２において、データパス回路１０におけるラッチ回路の段数を２段に削減した例である。
【0154】
図４１は、回路例Ｅ３に係るループ回路ＬＰの一構成例を表すものである。このループ回路ＬＰは、組合せ回路１２Ａ～１２Ｄと、ラッチ回路１１ＡＣ，１１ＢＤと、マルチプレクサ（ＭＵＸ）１３，１６と、デマルチプレクサ（ＤＭＸ）１５，１８とを有する。マルチプレクサ１３は、組合せ回路１２Ａから供給されたデータ、および組合せ回路１２Ｃから供給されたデータのうちの一方を選択し、選択されたデータを出力する。ラッチ回路１１ＡＣは、マルチプレクサ１３から供給されたデータをラッチする。デマルチプレクサ１５は、ラッチ回路１１ＡＣから供給されたデータを、組合せ回路１２Ｂおよび組合せ回路１２Ｄのうちの一方に供給する。マルチプレクサ１６は、組合せ回路１２Ｂから供給されたデータ、および組合せ回路１２Ｄから供給されたデータのうちの一方を選択し、選択されたデータを出力する。ラッチ回路１１ＢＤは、マルチプレクサ１６から供給されたデータをラッチする。デマルチプレクサ１８は、ラッチ回路１１ＢＤから供給されたデータを、データＤＡＴＡ＿ＯＵＴとして出力し、あるいは組合せ回路１２Ｃに供給する。
【0155】
図４２は、図４１に示したループ回路ＬＰの一動作例を表すものであり、（Ａ）はある動作状態を示し、（Ｂ）は他の動作状態を示す。このループ回路ＬＰは、図４２（Ａ）に示した動作状態と、図４２（Ｂ）に示した動作状態とを交互に繰り返す。
【0156】
図４２（Ａ）では、デマルチプレクサ１８は、ラッチ回路１１ＢＤから供給されたデータをデータＤＡＴＡ＿ＯＵＴとして出力する。組合せ回路１２Ａは、データＤＡＴＡ＿ＩＮおよびデータＤＡＴＡ＿ＯＵＴに基づいて論理演算を行う。マルチプレクサ１３は、組合せ回路１２Ａから供給されたデータをラッチ回路１１ＡＣに供給する。ラッチ回路１１ＡＣは、マルチプレクサ１３から供給されたデータをラッチする。デマルチプレクサ１５は、ラッチ回路１１ＡＣから供給されたデータを組合せ回路１２Ｂに供給する。組合せ回路１２Ｂは、デマルチプレクサ１５から供給されたデータに基づいて論理演算を行う。マルチプレクサ１６は、組合せ回路１２Ｂから供給されたデータをラッチ回路１１ＢＤに供給する。
【0157】
図４２（Ｂ）では、デマルチプレクサ１８は、ラッチ回路１１ＢＤから供給されたデータを組合せ回路１２Ｃに供給する。組合せ回路１２Ｃは、デマルチプレクサ１８から供給されたデータに基づいて論理演算を行う。マルチプレクサ１３は、組合せ回路１２Ｃから供給されたデータをラッチ回路１１ＡＣに供給する。ラッチ回路１１ＡＣは、マルチプレクサ１３から供給されたデータをラッチする。デマルチプレクサ１５は、ラッチ回路１１ＡＣから供給されたデータを組合せ回路１２Ｄに供給する。組合せ回路１２Ｄは、デマルチプレクサ１５から供給されたデータに基づいて論理演算を行う。マルチプレクサ１６は、組合せ回路１２Ｄから供給されたデータをラッチ回路１１ＢＤに供給する。
【0158】
【0159】
【0160】
図４３は、自己帰還ループに係る回路の回路例Ｅ３を表すものである。データパス回路１０は、図４１に示した回路に、ラッチ回路１４，１７を加えたものである。ラッチ回路１４は、信号ＳＥＬＡＣをラッチすることにより信号ＳＥＬＢＤを生成する。ラッチ回路１７は、信号ＳＥＬＢＤをラッチすることにより信号ＳＥＬＡＣ２を生成する。ハンドシェイク回路２０は、ジョイン回路４１と、遅延回路２２Ａ～２２Ｄと、制御回路２１Ａ～２１Ｄと、フォーク回路４２と、初期トークン投入回路４３と、論理積回路４４Ａ～４４Ｄと、論理和回路４５，４６ＡＣ，４６ＢＤとを有する。
【0161】
論理和回路４５は、制御回路２１Ｂから供給された信号ＬＣＫと論理積回路４４Ｃの出力信号（信号ＬＣＫＣ）との論理和を求め、得られた結果を信号ＳＥＬＡＣとして出力する。論理和回路４６ＡＣは、論理積回路４４Ａの出力信号（信号ＬＣＫＡ）と論理積回路４４Ｃの出力信号（信号ＬＣＫＣ）との論理和を求め、得られた結果を信号ＬＣＫＡＣとしてラッチ回路１１ＡＣ，１４に供給する。論理和回路４６ＢＤは、論理積回路４４Ｂの出力信号（信号ＬＣＫＢ）と論理積回路４４Ｄの出力信号（信号ＬＣＫＤ）との論理和を求め、得られた結果を信号ＬＣＫＢＤとしてラッチ回路１１ＢＤ，１７に供給する。
【0162】
ここで、組合せ回路１２Ａは、本開示における「第１の組合せ回路」の一具体例に対応する。組合せ回路１２Ｃは、本開示における「第２の組合せ回路」の一具体例に対応する。マルチプレクサ１３は、本開示における「第１のマルチプレクサ」の一具体例に対応する。ラッチ回路１１ＡＣは、本開示における「第１のラッチ回路」の一具体例に対応する。ラッチ回路１４は、本開示における「第１の制御ラッチ回路」の一具体例に対応する。デマルチプレクサ１５は、本開示における「第１のデマルチプレクサ」の一具体例に対応する。組合せ回路１２Ｂは、本開示における「第３の組合せ回路」の一具体例に対応する。組合せ回路１２Ｄは、本開示における「第４の組合せ回路」の一具体例に対応する。マルチプレクサ１６は、本開示における「第２のマルチプレクサ」の一具体例に対応する。ラッチ回路１１ＢＤは、本開示における「第２のラッチ回路」の一具体例に対応する。ラッチ回路１７は、本開示における「第２の制御ラッチ回路」の一具体例に対応する。デマルチプレクサ１８は、本開示における「第２のデマルチプレクサ」の一具体例に対応する。
【0163】
ジョイン回路４１は、本開示における「ジョイン回路」の一具体例に対応する。制御回路２１Ａは、本開示における「第１の制御回路」の一具体例に対応する。制御回路２１Ｂは、本開示における「第２の制御回路」の一具体例に対応する。制御回路２１Ｃは、本開示における「第３の制御回路」の一具体例に対応する。制御回路２１Ｄは、本開示における「第４の制御回路」の一具体例に対応する。フォーク回路４２は、本開示における「フォーク回路」の一具体例に対応する。論理積回路４４Ａは、本開示における「第１の論理積回路」の一具体例に対応する。論理積回路４４Ｂは、本開示における「第２の論理積回路」の一具体例に対応する。論理積回路４４Ｃは、本開示における「第３の論理積回路」の一具体例に対応する。論理積回路４４Ｄは、本開示における「第４の論理積回路」の一具体例に対応する。論理和回路４６ＡＣは、本開示における「第１の論理和回路」の一具体例に対応する。論理和回路４６ＢＤは、本開示における「第２の論理和回路」の一具体例に対応する。論理和回路４５は、本開示における「第３の論理和回路」の一具体例に対応する。信号ＲＥＱ，ＲＥＱ＿ＩＮ，ＲＥＱ＿ＯＵＴは、本開示における「リクエスト信号」の一具体例に対応する。信号ＡＣＫ，ＡＣＫ＿ＩＮ，ＡＣＫ＿ＯＵＴは、本開示における「応答信号」の一具体例に対応する。
【0164】
図４４は、この回路例Ｅ３に係る回路の一動作例を表すものであり、（Ａ）は信号ＲＥＱ＿ＩＮの波形を示し、（Ｂ）は信号ＲＥＱＡの波形を示し、（Ｃ）は信号ＲＥＱＢの波形を示し、（Ｄ）は信号ＲＥＱＣの波形を示し、（Ｅ）は信号ＲＥＱＤの波形を示し、（Ｆ）は論理積回路４４Ａが生成する信号ＬＣＫＡの波形を示し、（Ｇ）は論理積回路４４Ｂが生成する信号ＬＣＫＢの波形を示し、（Ｈ）は論理積回路４４Ｃが生成する信号ＬＣＫＣの波形を示し、（Ｉ）は論理積回路４４Ｄが生成する信号ＬＣＫＤの波形を示し、（Ｊ）は論理和回路４６ＡＣが生成する信号ＬＣＫＡＣの波形を示し、（Ｋ）は論理和回路４６ＢＤが生成する信号ＬＣＫＢＤの波形を示し、（Ｌ）は信号ＳＥＬＡＣの波形を示し、（Ｍ）は信号ＳＥＬＢＤの波形を示し、（Ｎ）は信号ＳＥＬＡＣ２の波形を示し、（Ｏ）は信号ＲＥＱ＿ＯＵＴの波形を示す。信号ＲＥＱ＿ＩＮ，ＲＥＱＡ～ＲＥＱＤ、ＬＣＫＡ～ＬＣＫＤ，ＲＥＱ＿ＯＵＴの波形は、回路例Ｅ２の場合（図４０）と同様である。
【0165】
論理和回路４６ＡＣは、論理積回路４４Ａが生成した信号ＬＣＫＡと論理積回路４４Ｃが生成した信号ＬＣＫＣとの論理和を求めることにより、信号ＬＣＫＡＣを生成する。この例では、論理和回路４６ＡＣは、例えば、タイミングｔ１２～ｔ１４の期間、およびタイミングｔ１６～ｔ１９の期間において信号ＬＣＫＡＣを高レベルにする（図４４（Ｊ））。
【0166】
論理和回路４６ＢＤは、論理積回路４４Ｂが生成した信号ＬＣＫＢと論理積回路４４Ｄが生成した信号ＬＣＫＤとの論理和を求めることにより、信号ＬＣＫＢＤを生成する。この例では、論理和回路４６ＢＤは、例えば、タイミングｔ１４～ｔ１６の期間、およびタイミングｔ１９～ｔ２１の期間において信号ＬＣＫＡＣを高レベルにする（図４４（Ｋ））。
【0167】
論理和回路４５は、制御回路２１Ｂが生成した信号ＬＣＫと論理積回路４４Ｃが生成した信号ＬＣＫＣとの論理和を求めることにより信号ＳＥＬＡＣを生成する。制御回路２１Ｂが生成した信号ＬＣＫは、図４４（Ｃ）に示した信号ＲＥＱＣと同じ波形を有する。よって、この例では、論理和回路４５は、例えば、タイミングｔ１４において信号ＳＥＬＡＣを低レベルから高レベルに変化させ、タイミングｔ１９において信号ＳＥＬＡＣを高レベルから低レベルに変化させる（図４４（Ｌ））。
【0168】
データパス回路１０のラッチ回路１４は、信号ＬＣＫＡＣに基づいて、この信号ＳＥＬＡＣをラッチすることにより信号ＳＥＬＢＤを生成する。よって、この例では、ラッチ回路１４は、タイミングｔ１６において信号ＳＥＬＢＤを低レベルから高レベルに変化させ、タイミングｔ２１において信号ＳＥＬＢＤを高レベルから低レベルに変化させる（図４４（Ｍ））。
【0169】
データパス回路１０のラッチ回路１７は、信号ＬＣＫＢＤに基づいて、この信号ＳＥＬＢＤをラッチすることにより信号ＳＥＬＡＣ２を生成する。よって、この例では、ラッチ回路１７は、タイミングｔ１４において信号ＳＥＬＡＣ２を高レベルから低レベルに変化させ、タイミングｔ１９において信号ＳＥＬＡＣ２を低レベルから高レベルに変化させる（図４４（Ｎ））。
【0170】
例えば、タイミングｔ１２～ｔ１４の期間では、信号ＳＥＬＡＣが低レベルであるので（図４４（Ｌ））、マルチプレクサ１３は、組合せ回路１２Ａから供給されたデータをラッチ回路１１ＡＣに供給する。
【0171】
タイミングｔ１４～ｔ１６の期間では、信号ＳＥＬＢＤが低レベルであるので（図４４（Ｍ）、デマルチプレクサ１５は、ラッチ回路１１ＡＣから供給されたデータを組合せ回路１２Ｂに供給し、マルチプレクサ１６は、組合せ回路１２Ｂから供給されたデータをラッチ回路１１ＢＤに供給する。
【0172】
タイミングｔ１６～ｔ１９の期間では、信号ＳＥＬＡＣ２が低レベルであり、信号ＳＥＬＡＣが高レベルであるので（図４４（Ｌ），（Ｎ）、デマルチプレクサ１８は、ラッチ回路１１ＢＤから供給されたデータを組合せ回路１２Ｃに供給し、マルチプレクサ１３は、組合せ回路１２Ｃから供給されたデータをラッチ回路１１ＡＣに供給する。
【0173】
タイミングｔ１９～ｔ２２の期間では、信号ＳＥＬＢＤが高レベルであるので（図４４（Ｋ）、デマルチプレクサ１５は、ラッチ回路１１ＡＣから供給されたデータを組合せ回路１２Ｄに供給し、マルチプレクサ１６は、組合せ回路１２Ｄから供給されたデータをラッチ回路１１ＢＤに供給する。
【0174】
そして、タイミングｔ２２～ｔ２６の期間では、信号ＳＥＬＡＣ２が高レベルであるので（図４４（Ｎ））、デマルチプレクサ１８は、ラッチ回路１１ＢＤから供給されたデータをデータＤＡＴＡ＿ＯＵＴとして出力する。
【0175】
回路例Ｅ３では、データパス回路１０におけるラッチ回路の段数を２段に削減することができるので、回路規模を削減することができる。その結果、回路面積および消費電力を削減することができる。
【0176】
また、この回路例Ｅ３では、図４３に示したように、自己帰還ループを構成するフリップフロップ回路は、最終的に２段のラッチ回路１１ＡＣ，１１ＢＤを用いて構成される。一方、図１５のステップＳ１０５に示したように、自己帰還ループを構成するフリップフロップ回路以外のフリップフロップ回路もまた、２段のラッチ回路を用いて構成される。これにより、静的タイミング解析が容易になる。よって、テストを容易にするための設計において、テスト回路をシンプルにすることができるので、テスト回路の回路規模を抑えることができる。
【0177】
（回路例Ｅ４）
回路例Ｅ４は、回路例Ｅ３において、ハンドシェイク回路２０における、フォワードパスでのラッチ回路の段数を２段に削減した例である。
回路例Ｅ４は、回路例Ｅ３において、ハンドシェイク回路２０における、フォワードパスでのラッチ回路の段数を２段に削減した例である。
【0178】
図４５は、自己帰還ループに係る回路の回路例Ｅ４を表すものである。データパス回路１０は、回路例Ｅ３（図４３）と同様に、組合せ回路１２Ａ～１２Ｄと、ラッチ回路１１ＡＣ，１１ＢＤ，１４，１７と、マルチプレクサ１３，１６と、デマルチプレクサ１５，１８とを有する。ハンドシェイク回路２０は、ジョイン回路４１と、マージ回路５１と、遅延回路２２ＡＣ，２２ＢＤと、制御回路２１ＡＣ，２１ＢＤ，４７と、スプリット回路５２と、フォーク回路４２と、初期トークン投入回路４３と、論理積回路４８とを有する。
【0179】
ジョイン回路４１は、図示しない前段の制御回路２１との間で、信号（信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＯＵＴ）のやり取りを行い、フォーク回路４２との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、ジョイン回路４１は、マージ回路５１との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。
【0180】
具体的には、ジョイン回路４１は、前段の制御回路２１から供給された信号ＲＥＱ＿ＩＮを受け取るとともに、この制御回路２１に信号ＡＣＫ＿ＯＵＴを供給し、フォーク回路４２から供給された信号ＲＥＱを受け取るとともに、このフォーク回路４２に信号ＡＣＫを供給する。また、ジョイン回路４１は、マージ回路５１に信号ＲＥＱを供給するとともに、このマージ回路５１から供給された信号ＡＣＫを受け取る。
【0181】
マージ回路５１は、ジョイン回路４１との間、および制御回路４７との間で、信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、マージ回路５１は、制御回路２１ＡＣとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、マージ回路５１は、信号ＳＥＬＡＣを生成する。
【0182】
具体的には、マージ回路５１は、ジョイン回路４１から供給された信号ＲＥＱを受け取るとともに、このマージ回路５１に信号ＡＣＫを供給し、制御回路４７から供給された信号ＲＥＱを受け取るとともに、この制御回路４７に信号ＡＣＫを供給する。また、マージ回路５１は、制御回路２１ＡＣに信号ＲＥＱを供給するとともに、この制御回路２１ＡＣから供給された信号ＡＣＫを受け取る。
【0183】
制御回路２１ＡＣは、マージ回路５１との間、および制御回路２１ＢＤとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。具体的には、制御回路２１ＡＣは、マージ回路５１から供給された信号ＲＥＱを受け取るとともに、このマージ回路５１に信号ＡＣＫを供給し、制御回路２１ＢＤに信号ＲＥＱ（信号ＲＥＱＡＣ）を供給するとともに、この制御回路２１ＢＤから供給された信号ＡＣＫを受け取る。また、制御回路２１ＡＣは、論理積回路４８に信号ＬＣＫを供給する。
【0184】
制御回路２１ＢＤは、制御回路２１ＡＣとの間、およびスプリット回路５２との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。具体的には、制御回路２１ＢＤは、制御回路２１ＡＣから供給された信号ＲＥＱＡＣを受け取るとともに、この制御回路２１ＡＣに信号ＡＣＫを供給し、スプリット回路５２に信号ＲＥＱ（信号ＲＥＱＢＤ）を供給するとともに、このスプリット回路５２から供給された信号ＡＣＫを受け取る。また、制御回路２１ＢＤは、ラッチ回路１１ＢＤ，１７に信号ＬＣＫ（信号ＬＣＫＢＤ）を供給する。
【0185】
制御回路４７は、スプリット回路５２との間で、信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、制御回路４７は、マージ回路５１との間で、信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。具体的には、制御回路４７は、スプリット回路５２から供給された信号ＲＥＱを受け取るとともに、このスプリット回路５２に信号ＡＣＫを供給し、マージ回路５１に信号ＲＥＱ（信号ＲＥＱＤＭ）を供給するとともに、このマージ回路５１から供給された信号ＡＣＫを受け取る。
【0186】
スプリット回路５２は、制御回路２１ＢＤとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、スプリット回路５２は、フォーク回路４２との間、および制御回路４７との間で、信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。スプリット回路５２には、信号ＳＥＬＡＣ２が入力される。
【0187】
具体的には、スプリット回路５２は、制御回路２１ＢＤから供給された信号ＲＥＱＢＤを受け取るとともに、この制御回路２１ＢＤに信号ＡＣＫを供給する。また、スプリット回路５２は、フォーク回路４２に信号ＲＥＱを供給するとともに、このフォーク回路４２から供給された信号ＲＥＱを受け取り、制御回路４７に信号ＲＥＱを供給するとともに、この制御回路４７から供給された信号ＡＣＫを受け取る。
【0188】
フォーク回路４２は、スプリット回路５２との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、フォーク回路４２は、図示しない後段の制御回路２１との間で、信号（信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＯＵＴ）のやり取りを行い、ジョイン回路４１との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。
【0189】
具体的には、フォーク回路４２は、スプリット回路５２から供給された信号ＲＥＱを受け取るとともに、このスプリット回路５２に信号ＡＣＫを供給する。また、フォーク回路４２は、後段の制御回路２１に信号ＲＥＱ＿ＯＵＴを供給するとともに、この制御回路２１から供給された信号ＲＥＱ＿ＩＮを受け取り、ジョイン回路４１に信号ＲＥＱを供給するとともに、このジョイン回路４１から供給された信号ＡＣＫを受け取る。
【0190】
論理積回路４８は、制御回路２１ＡＣから供給された信号ＬＣＫと、制御回路２１ＢＤから供給された信号ＬＣＫ（信号ＬＣＫＢＤ）の反転信号との論理積を求め、得られた結果を信号ＬＣＫＡＣとして出力する。
【0191】
ここで、マージ回路５１は、本開示における「マージ回路」の一具体例に対応する。制御回路２１ＡＣは、本開示における「第１の制御回路」の一具体例に対応する。制御回路２１ＢＤは、本開示における「第２の制御回路」の一具体例に対応する。スプリット回路５２は、本開示における「スプリット回路」の一具体例に対応する。制御回路４７は、本開示における「第３の制御回路」の一具体例に対応する。論理積回路４８は、本開示における「第５の論理積回路」の一具体例に対応する。
【0192】
図４６は、この回路例Ｅ４に係る回路の一動作例を表すものであり、（Ａ）は信号ＲＥＱ＿ＩＮの波形を示し、（Ｂ）は信号ＲＥＱＡＣの波形を示し、（Ｃ）は信号ＲＥＱＢＤの波形を示し、（Ｄ）は信号ＲＥＱＤＭの波形を示し、（Ｅ）は論理積回路４８が生成する信号ＬＣＫＡＣの波形を示し、（Ｆ）は制御回路２１ＢＤが生成する信号ＬＣＫＢＤの波形を示し、（Ｇ）は信号ＳＥＬＡＣの波形を示し、（Ｈ）は信号ＳＥＬＢＣの波形を示し、（Ｉ）は信号ＳＥＬＡＣ２の波形を示し、（Ｊ）は信号ＲＥＱ＿ＯＵＴの波形を示す。
【0193】
タイミングｔ３１において、前段の制御回路２１から供給された信号ＲＥＱ＿ＩＮは低レベルから高レベルに変化する（図４６（Ａ））。図示していないが、この例では、このタイミングｔ３１において、フォーク回路４２からジョイン回路４１への信号ＲＥＱは高レベルである。これにより、ジョイン回路４１は、この信号ＲＥＱ＿ＩＮに基づいて、マージ回路５１への信号ＲＥＱを低レベルから高レベルに変化させる。マージ回路５１は、この信号ＲＥＱを制御回路２１ＡＣに供給する。よって、このタイミングｔ３１から、遅延回路２２ＡＣの遅延量ｔｄＡＣだけ遅延したタイミングｔ３２において、制御回路２１ＡＣは、信号ＲＥＱＡＣを低レベルから高レベルに変化させる（図４６（Ｂ））。制御回路２１ＡＣは、マージ回路５１およびジョイン回路４１を介して、前段の制御回路２１に信号ＡＣＫ（信号ＡＣＫ＿ＯＵＴ）を供給する。これにより、タイミングｔ３３において、信号ＲＥＱ＿ＩＮは高レベルから低レベルに変化する（図４６（Ａ））。図示していないが、フォーク回路４２からジョイン回路４１への信号ＲＥＱは高レベルから低レベルに変化する。これにより、ジョイン回路４１は、待ち合わせ状態になる。
【0194】
信号ＲＥＱＡＣが変化したタイミングｔ３２から、遅延回路２２ＢＤの遅延量ｔｄＢＤだけ遅延したタイミングｔ３４において、制御回路２１ＢＤは、信号ＲＥＱＢＤ，ＬＣＫＢＤを低レベルから高レベルに変化させる（図４６（Ｃ），（Ｆ））。制御回路２１ＢＤは、制御回路２１ＡＣに信号ＡＣＫを供給する。これにより、タイミングｔ３５において、制御回路２１ＡＣは信号ＲＥＱＡＣ，ＬＣＫを高レベルから低レベルに変化させる（図４６（Ｂ））。
【0195】
スプリット回路５２は、信号ＳＥＬＡＣ２に基づいて、信号ＲＥＱＢＤを制御回路４７に供給する。タイミングｔ３５において、制御回路４７は、信号ＲＥＱＤＭを低レベルから高レベルに変化させる（図４６（Ｄ））。制御回路４７は、スプリット回路５２を介して、制御回路２１ＢＤに信号ＡＣＫを供給する。これにより、タイミングｔ３７において、制御回路２１ＢＤは信号ＲＥＱＢＤ，ＬＣＫＢＤを高レベルから低レベルに変化させる（図４６（Ｃ），（Ｆ））。
【0196】
マージ回路５１は、この信号ＲＥＱＤＭの変化に基づいて、タイミングｔ３６において、信号ＳＥＬＡＣを低レベルから高レベルに変化させる（図４６（Ｇ））。
【0197】
また、マージ回路５１は、この信号ＲＥＱＤＭの変化に基づいて、制御回路２１ＡＣへの信号ＲＥＱを低レベルから高レベルに変化させる。信号ＲＥＱＤＭが変化したタイミングｔ３５から、遅延回路２２ＡＣの遅延量ｔｄＡＣだけ遅延したタイミングｔ３８において、制御回路２１ＡＣは、信号ＲＥＱＡＣを低レベルから高レベルに変化させる（図４６（Ｂ））。制御回路２１ＡＣは、マージ回路５１を介して、制御回路４７に信号ＡＣＫを供給する。これにより、タイミングｔ３９において、制御回路４７は信号ＲＥＱＤＭを高レベルから低レベルに変化させる（図４６（Ｄ））。
【0198】
この例では、タイミングｔ４０において、前段の制御回路２１から供給された信号ＲＥＱ＿ＩＮは低レベルから高レベルに変化する（図４６（Ａ））。しかしながら、フォーク回路４２からジョイン回路４１への信号ＲＥＱは低レベルであるので、ジョイン回路４１は、待ち合わせ状態であり、マージ回路５１への信号ＲＥＱを低レベルに維持する。
【0199】
信号ＲＥＱＡＣが変化したタイミングｔ３８から、遅延回路２２ＢＤの遅延量ｔｄＢＤだけ遅延したタイミングｔ４１において、制御回路２１ＢＤは、信号ＲＥＱＢＤ，ＬＣＫＢＤを低レベルから高レベルに変化させる（図４６（Ｃ），（Ｆ））。制御回路２１ＢＤは、制御回路２１ＡＣに信号ＡＣＫを供給する。これにより、タイミングｔ４２において、制御回路２１ＡＣは信号ＲＥＱＡＣを高レベルから低レベルに変化させる（図４６（Ｂ））。
【0200】
スプリット回路５２は、信号ＳＥＬＡＣ２に基づいて、この信号ＲＥＱＢＤをフォーク回路４２に供給する。フォーク回路４２は、スプリット回路５２から供給された信号ＲＥＱ（信号ＲＥＱＢＤ）の変化に基づいて、タイミングｔ４２において、信号ＲＥＱ＿ＯＵＴを低レベルから高レベルに変化させる（図４６（Ｊ））。
【0201】
また、フォーク回路４２は、スプリット回路５２から供給された信号ＲＥＱ（信号ＲＥＱＢＤ）の変化に基づいて、ジョイン回路４１への信号ＲＥＱを低レベルから高レベルに変化させる。信号ＲＥＱ＿ＩＮは高レベルであるので（図４６（Ａ））、ジョイン回路４１は、フォーク回路４２からの信号ＲＥＱに基づいて、マージ回路５１への信号ＲＥＱを低レベルから高レベルに変化させる。マージ回路５１は、この信号ＲＥＱの変化に基づいて、タイミングｔ４３において、信号ＳＥＬＡＢを高レベルから低レベルに変化させる（図４６（Ｇ））。
【0202】
そして、制御回路２１ＢＤは、タイミングｔ４４において、信号ＲＥＱＢＤ，ＬＣＫＢＤを高レベルから低レベルに変化させる（図４６（Ｃ），（Ｆ））。スプリット回路５２は、信号ＳＥＬＡＣ２に基づいて、この信号ＲＥＱＢＤをフォーク回路４２に供給する。フォーク回路４２は、スプリット回路５２から供給された信号ＲＥＱ（信号ＲＥＱＢＤ）の変化に基づいて、タイミングｔ４５において、信号ＲＥＱ＿ＯＵＴを高レベルから低レベルに変化させる（図４６（Ｊ））。
【0203】
これ以降についても同様である。
【0204】
回路例Ｅ４では、ハンドシェイク回路２０におけるラッチ回路の段数を削減することができる。また、例えば回路例Ｅ３（図４３）の回路と比べて、論理積回路４４Ａ～４４Ｄおよび論理和回路４５，４６ＡＣ，４６ＢＤを省くことができる。このように、論理積回路４４Ａ～４４Ｄを省いても、図４６に示したように、信号ＬＣＫＡＣが高レベルになる期間と、信号ＬＣＫＢＤが高レベルになる期間が、ほとんどオーバーラップしないようにすることができる。制御回路４７を設けることにより、このような動作の順序は保証される。これにより、回路例Ｅ４では、回路規模を小さくしつつ、安定に動作することができる。
【0205】
（回路例Ｅ５）
回路例Ｅ５に係る回路は、自己ループに係る回路における制御回路を、自己ループに係る回路以外の回路における制御回路２１と異なる回路により構成したものである。
回路例Ｅ５に係る回路は、自己ループに係る回路における制御回路を、自己ループに係る回路以外の回路における制御回路２１と異なる回路により構成したものである。
【0206】
図４７は、自己帰還ループに係る回路の回路例Ｅ５の一例を表すものである。データパス回路１０は、回路例Ｅ４（図４５）と同じ回路構成を有する。ハンドシェイク回路２０は、ジョイン回路４１と、マージ回路５１と、遅延回路２２ＡＣ，２２ＢＤと、制御回路６１ＡＣ，６１ＢＤと、スプリット回路５２と、フォーク回路４２と、初期トークン投入回路４３とを有する。すなわち、回路例Ｅ５に係るハンドシェイク回路２０は、回路例Ｅ４に係るハンドシェイク回路２０（図４５）における制御回路２１ＡＣ，２１ＢＤを制御回路６１ＡＣ，６１ＢＤに変更するとともに、制御回路４７および論理積回路４８を省いたものである。
【0207】
制御回路６１ＡＣは、制御回路２１ＡＣ（図４５）と同様に、マージ回路５１との間、および制御回路６１ＢＤとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。また、制御回路６１ＡＣは、ラッチ回路１１ＡＣ，１４に信号ＬＣＫ（信号ＬＣＫＡＣ）を供給する。
【0208】
制御回路６１ＢＤは、制御回路２１ＢＤ（図４５）と同様に、制御回路６１ＡＣとの間、およびスプリット回路５２との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。また、制御回路６１ＢＤは、ラッチ回路１１ＢＤ，１７に信号ＬＣＫ（信号ＬＣＫＢＤ）を供給する。
【0209】
図４８は、制御回路６１の一構成例を表すものである。制御回路６１ＡＣ，６１ＢＤのそれぞれは、この制御回路６１を用いることができる。この制御回路６１は、論理積回路１２１，１２２と、論理和回路１２３と、論理積回路１２４と、論理和回路１２５とを有する。信号ＬＣＫおよび信号ＡＣＫ＿ＯＵＴは、互いに同じ信号である。論理積回路１２１は、信号ＬＣＫおよび信号ＲＥＱ＿ＩＮの論理積を求めるように構成される。論理積回路１２２は、信号ＲＥＱ＿ＩＮ、信号ＡＣＫ＿ＩＮの反転信号、および信号ＲＥＱ＿ＯＵＴの反転信号の論理積を求めるように構成される。論理和回路１２３は、論理積回路１２１の出力信号および論理積回路１２２の出力信号の論理和を求めることにより、信号ＬＣＫおよび信号ＡＣＫ＿ＯＵＴを生成するように構成される。論理積回路１２４は、信号ＡＣＫ＿ＩＮの反転信号および信号ＲＥＱ＿ＯＵＴの論理積を求めるように構成される。論理和回路１２５は、信号ＬＣＫおよび論理積回路１２４の出力信号の論理和を求めることにより、信号ＲＥＱ＿ＯＵＴを生成するように構成される。
【0210】
この自己ループに係る回路の前段の制御回路２１は、例えば図３に示した回路を用いて構成される。同様に、この自己ループに係る回路の後段の制御回路２１は、例えば図３に示した回路を用いて構成される。このように、回路例Ｅ５では、自己ループに係る回路における制御回路６１を、図４８に示した回路を用いて構成し、自己ループに係る回路以外の回路における制御回路２１を、図３に示した回路を用いて構成している。
【0211】
制御回路６１を用いることにより、信号ＬＣＫＡＣが高レベルになる期間と、信号ＬＣＫＢＤが高レベルになる期間とのオーバーラップを解消することができる。この回路例Ｅ５に係る回路は、例えば、いわゆるサブミクロンプロセスにより製造された回路を、低電源電圧ではなく、通常電源電圧で動作させる場合に使用することができる。
【0212】
なお、図４７では、回路例Ｅ４に係る回路（図４５）において、自己ループに係る回路の制御回路２１を、制御回路６１に置き換えたが、これに限定されるものではない。例えば、回路例Ｅ１に係る回路（図３５）、回路例Ｅ２に係る回路（図３８）、回路例Ｅ３に係る回路（図４３）において、自己ループに係る回路の制御回路２１を、制御回路６１に置き換えてもよい。
【0213】
ここで、制御回路６１ＡＣは、本開示における「第１の制御回路」の一具体例に対応する。制御回路６１ＢＤは、本開示における「第２の制御回路」の一具体例に対応する。論理積回路１２１は、本開示における「第６の論理積回路」の一具体例に対応する。論理積回路１２２は、本開示における「第７の論理積回路」の一具体例に対応する。論理和回路１２３は、本開示における「第４の論理和回路」の一具体例に対応する。論理積回路１２４は、本開示における「第８の論理積回路」の一具体例に対応する。論理和回路１２５は、本開示における「第５の論理和回路」の一具体例に対応する。
【0214】
図４９は、回路例Ｅ６の他の一例を表すものである。データパス回路１０は、組合せ回路１２ＡＢ，１２ＣＤと、ラッチ回路１１ＡＢ，１１ＣＤとを有する。組合せ回路１２ＡＢは、データＤＡＴＡ＿ＩＮ、およびラッチ回路１１ＣＤから供給されたデータＤＡＴＡ＿ＯＵＴに基づいて論理演算を行うように構成される。ラッチ回路１１ＡＢは、信号ＬＣＫＡＢに基づいて、組合せ回路１２ＡＤから供給されたデータをラッチするように構成される。組合せ回路１２ＣＤは、ラッチ回路１１ＡＢから供給されたデータに基づいて論理演算を行うように構成される。ラッチ回路１１ＣＤは、組合せ回路１２ＣＤから供給されたデータをラッチすることにより、データＤＡＴＡ＿ＯＵＴを生成するように構成される。組合せ回路１２ＡＢ，１２ＣＤは、例えば、図１５に示したステップＳ１０６の処理において、コンピュータが、例えば、図３１（Ａ），（Ｂ）に示したように、１つの組合せ回路を２段の組合せ回路に変換することにより生成される。
【0215】
ハンドシェイク回路２０は、ジョイン回路４１と、遅延回路２２ＡＢ，２２ＣＤと、制御回路６１ＡＢ，６１ＣＤと、フォーク回路４２と、初期トークン投入回路４３とを有する。
【0216】
ジョイン回路４１は、前段の制御回路２１との間で、信号（信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＯＵＴ）のやり取りを行い、フォーク回路４２との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、ジョイン回路４１は、制御回路６１ＡＢとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。
【0217】
制御回路６１ＡＢは、ジョイン回路４１との間、および制御回路２１Ｂとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。制御回路６１ＣＤは、制御回路６１ＡＢとの間、およびフォーク回路４２との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りをそれぞれ行う。制御回路６１ＡＢ，６１ＣＤのそれぞれは、図４８に示した制御回路６１を用いることができる。
【0218】
フォーク回路４２は、制御回路６１ＣＤとの間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。また、フォーク回路４２は、後段の制御回路２１との間で、信号（信号ＲＥＱ＿ＩＮおよび信号ＡＣＫ＿ＯＵＴ）のやり取りを行い、ジョイン回路４１との間で信号（信号ＲＥＱ，ＡＣＫ）のやり取りを行う。
【0219】
このように、自己帰還ループに係る回路において、データパス回路１０におけるラッチ回路１１の段数を２段にするとともに、ハンドシェイク回路２０における制御回路６１の段数を２段にしてもよい。
【0220】
（フロー等価性について）
本技術における処理方法では、図１５に示したように、同期式論理回路における自己帰還ループに係る回路（図１４）を、回路例Ｅ１～Ｅ５に示したような非同期式論理回路（例えば図３５，３８，４３，４５，４７，４９）に変換する。この変換においては、フロー等価性が満たされる必要がある。ここで、フロー等価性とは、変換前の回路および変換後の回路のそれぞれに、同じ信号変化系列の信号を入力した場合に、変換前の回路から出力される信号の信号変化系列と、変換後の回路から出力される信号の信号変化系列とが、互いに同じであることをいう。以下に、図１５に示した方法で回路を変換する場合におけるフロー等価性について示す。
本技術における処理方法では、図１５に示したように、同期式論理回路における自己帰還ループに係る回路（図１４）を、回路例Ｅ１～Ｅ５に示したような非同期式論理回路（例えば図３５，３８，４３，４５，４７，４９）に変換する。この変換においては、フロー等価性が満たされる必要がある。ここで、フロー等価性とは、変換前の回路および変換後の回路のそれぞれに、同じ信号変化系列の信号を入力した場合に、変換前の回路から出力される信号の信号変化系列と、変換後の回路から出力される信号の信号変化系列とが、互いに同じであることをいう。以下に、図１５に示した方法で回路を変換する場合におけるフロー等価性について示す。
【0221】
フロー等価性を証明する方法としては、例えば、対応するラッチ回路ごとに、信号変化系列を比較する方法があり得る。例えば、同期式論理回路における自己帰還ループに係る回路（図１４）におけるフリップフロップ回路は、回路例Ｅ１～Ｅ５に示したような非同期式論理回路における複数のラッチ回路に対応する。回路構成および動作原理の観点から、これらにおける信号変化系列は、互いに一致する。
【0222】
例えば、自己帰還ループを構成するフリップフロップ回路と、その前段または後段に配置された他のフリップフロップ回路との間に、フォーク接続、ジョイン接続、スプリット接続、マージ接続などの関係がない場合には、変換前の回路から出力される信号の変化系列と、変換後の回路から出力される信号の信号変化系列は、互いに一致する。
【0223】
例えば、自己帰還ループを構成するフリップフロップ回路と、その前段または後段に配置された他のフリップフロップ回路とが、フォーク接続やジョイン接続により接続されている場合には、例えば、ジョイン回路において待ち合わせが生じ得るので、遅延は生じ得るが、信号変化系列自体は変化しない。よって、変換前の回路から出力される信号の変化系列と、変換後の回路から出力される信号の信号変化系列は、互いに一致する。フォーク接続では、ハンドシェイクにより同期するので、これらの信号変化系列は、互いに一致する。
【0224】
例えば、自己帰還ループを構成するフリップフロップ回路と、その前段または後段に配置された他のフリップフロップ回路とが、スプリット接続やマージ接続により接続されている場合には、マージ回路において待ち合わせが生じ得るので、遅延は生じ得るが、信号変化系列自体は変化しない。よって、変換前の回路から出力される信号の変化系列と、変換後の回路から出力される信号の信号変化系列は、互いに一致する。スプリット接続では、ハンドシェイクにより同期するので、これらの信号変化系列は、互いに一致する。
【0225】
よって、変換前の回路および変換後の回路のそれぞれに、同じ信号変化系列の信号を入力した場合に、変換前の回路から出力される信号の信号変化系列と、変換後の回路から出力される信号の信号変化系列とが、互いに同じである。その結果、図１５に示した処理方法による回路の変換は、フロー等価性を満たす。
【0226】
このように、この処理方法では、例えばステップＳ１０１～Ｓ１０３に示したように、コンピュータが、同期式論理回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、自己帰還ループにおける期間経路を削除し、１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、強連結成分を構成する２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うようにした。そして、例えば、ステップＳ１０４のグルーピング処理に示したように、 コンピュータが、ダミーフリップフロップを含む複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された１以上のフリップフロップ回路の出力側に組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うようにした。これにより、自己帰還ループを構成するフリップフロップ回路を有する同期式回路において、組合せ回路の前後のフリップフロップ回路を効果的に識別することができる。
【0227】
［効果］
以上のように本実施の形態では、コンピュータが、同期式論理回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、自己帰還ループにおける期間経路を削除し、１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、強連結成分を構成する２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うようにした。そして、コンピュータが、ダミーフリップフロップを含む複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された１以上のフリップフロップ回路の出力側に組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うようにした。これにより、自己帰還ループを構成するフリップフロップ回路を有する同期式回路において、組合せ回路の前後のフリップフロップ回路を効果的に識別することができる。
以上のように本実施の形態では、コンピュータが、同期式論理回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、自己帰還ループにおける期間経路を削除し、１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、強連結成分を構成する２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うようにした。そして、コンピュータが、ダミーフリップフロップを含む複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された１以上のフリップフロップ回路の出力側に組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うようにした。これにより、自己帰還ループを構成するフリップフロップ回路を有する同期式回路において、組合せ回路の前後のフリップフロップ回路を効果的に識別することができる。
【0228】
［変形例］
上記実施の形態では、同期式論理回路を非同期式論理回路に変換した。例えば、このようにして変換された非同期式論理回路を、同期式論理回路と接続する場合があり得る。具体的には、例えば、同期式論理回路から非同期式論理回路にデータを供給する場合や、非同期式論理回路から同期式論理回路にデータを供給する場合があり得る。以下に、この場合における、同期式論理回路と非同期式論理回路との間のインタフェースについて説明する。
上記実施の形態では、同期式論理回路を非同期式論理回路に変換した。例えば、このようにして変換された非同期式論理回路を、同期式論理回路と接続する場合があり得る。具体的には、例えば、同期式論理回路から非同期式論理回路にデータを供給する場合や、非同期式論理回路から同期式論理回路にデータを供給する場合があり得る。以下に、この場合における、同期式論理回路と非同期式論理回路との間のインタフェースについて説明する。
【0229】
図５０は、同期式論理回路２００から非同期式論理回路２１０にデータを供給する場合におけるインタフェースの一例を表すものである。
【0230】
同期式論理回路２００は、フリップフロップ回路２０１と、組合せ回路２０２とを有している。フリップフロップ回路２０１は、クロック信号ＣＬＫに基づいて動作する。組合せ回路２０２は、フリップフロップ回路２０１から供給されたデータに基づいて論理演算を行う。
【0231】
非同期式論理回路２１０は、非同期式論理回路２１１と、組合せ回路２１２とを有している。非同期式論理回路２１１は、例えば上記実施の形態に係る処理方法により生成される。非同期式論理回路２１１は、回路例Ｅ１～Ｅ５に示した回路を含み得る。この非同期式論理回路２１１には、組合せ回路２０２から供給されたデータが入力され、クロック信号ＣＬＫが信号ＲＥＱとして入力される。非同期式論理回路２１１の信号ＡＣＫを出力する端子は、開放状態にされる。
【0232】
コンピュータは、同期式論理回路２００から非同期式論理回路２１０にデータを供給する場合において、このようなインタフェースを準備する。
【0233】
図５１は、非同期式論理回路２２０から同期式論理回路２３０にデータを供給する場合におけるインタフェースの一例を表すものである。
【0234】
非同期式論理回路２２０は、組合せ回路２２１と、Ｃ素子２２２，２２３と、非同期式論理回路２２４とを有している。組合せ回路２２１は、前段から供給されたデータに基づいて論理演算を行う。Ｃ素子２２２は、前段から供給された信号ＲＥＱ、および同期式論理回路２３０において使用されるクロック信号ＣＬＫの反転信号に基づいて動作する。Ｃ素子２２３は、Ｃ素子２２２の出力信号、およびクロック信号ＣＬＫに基づいて動作する。非同期式論理回路２２４は、例えば上記実施の形態に係る処理方法により生成される。非同期式論理回路２２４は、回路例Ｅ１～Ｅ５に示した回路を含み得る。非同期式論理回路２２４には、組合せ回路２２１から供給されたデータが入力され、Ｃ素子２２３の出力信号が信号ＲＥＱとして入力される。非同期式論理回路２２４から出力された信号ＡＣＫは、前段の回路に供給される。非同期式論理回路２２４から出力された信号ＲＥＱは、この非同期式論理回路２２４に、信号ＡＣＫとして入力される。
【0235】
同期式論理回路２３０は、組合せ回路２３１と、フリップフロップ回路２３２とを有する。非同期式論理回路２２４から出力されたデータは、組合せ回路２３１に供給される。
【0236】
コンピュータは、非同期式論理回路２２０から同期式論理回路２３０にデータを供給する場合において、このようなインタフェースを準備する。
【0237】
図５２は、同期式論理回路２４０から非同期式論理回路２５０にデータを供給する場合におけるインタフェース、および非同期式論理回路２５０から同期式論理回路２６０にデータを供給する場合のインタフェースの一例を表すものである。
【0238】
同期式論理回路２４０は、フリップフロップ回路２４１と、組合せ回路２４２とを有している。フリップフロップ回路２４１は、クロック信号ＣＬＫに基づいて動作する。組合せ回路２４２は、フリップフロップ回路２４１から供給されたデータに基づいて論理演算を行う。
【0239】
非同期式論理回路２５０は、非同期式論理回路２５１を有している。非同期式論理回路２５１は、例えば上記実施の形態に係る処理方法により生成される。非同期式論理回路２５１は、回路例Ｅ１～Ｅ５に示した回路を含み得る。この非同期式論理回路２５１には、組合せ回路２４２から供給されたデータが入力され、クロック信号ＣＬＫが信号ＲＥＱとして入力される。非同期式論理回路２５１の信号ＡＣＫを出力する端子は、開放状態にされる。非同期式論理回路２５１から出力された信号ＲＥＱは、この非同期式論理回路２５１に、信号ＡＣＫとして入力される。
【0240】
同期式論理回路２６０は、組合せ回路２６１と、フリップフロップ回路２６２とを有する。非同期式論理回路２５１から出力されたデータは、組合せ回路２６１に供給される。
【0241】
ここで、同期式論理回路２４０は、本開示における「第１の同期式回路」の一具体例に対応する。非同期式論理回路２５０は、本開示における「非同期式回路」の一具体例に対応する。同期式論理回路２６０は、本開示における「第２の同期式回路」の一具体例に対応する。
【0242】
コンピュータは、同期式論理回路２４０から非同期式論理回路２５０にデータを供給する場合、および非同期式論理回路２５０から同期式論理回路２６０にデータを供給する場合において、このようなインタフェースを準備する。
【0243】
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【0244】
例えば、上記の各実施の形態では、同期式論理回路を、束データ方式の非同期式論理回路に変換したが、これに限定されるものではなく、他の方式の非同期式論理回路に変換してもよい。
【0245】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0246】
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、自己帰還ループを構成するフリップフロップ回路を有する同期式回路において、組合せ回路の前後のフリップフロップ回路を効果的に識別することができる。
【0247】
（１）
コンピュータが、同期式回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、前記自己帰還ループにおける帰還経路を削除し、前記１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、前記強連結成分を構成する前記２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うことと、
前記コンピュータが、前記ダミーフリップフロップ回路を含む前記複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された前記１以上のフリップフロップ回路の出力側に前記組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、前記組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および前記組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うことと
を含む処理方法。
（２）
前記第２の処理は、
前記コンピュータが、前記ダミーフリップフロップ回路を含む前記複数のフリップフロップ回路のうちの１つを順次選択する第３の処理を行うことと、
前記コンピュータが、前記第３の処理により選択されたフリップフロップ回路の入力側および出力側の一方である第１の側に、組合せ回路を介して接続された１または複数のフリップフロップ回路を第１の集合として識別し、前記第１の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの、前記入力側および前記出力側の他方である第２の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を第２の集合として識別する第４の処理を行うことと、
前記コンピュータが、最新の前記第２の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの前記第１の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を、最新の前記第１の集合とは別の第１の集合として識別し、最新の前記第１の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの前記第２の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を、最新の前記第２の集合とは別の第２の集合として識別する第５の処理を、１または複数回繰り返し行うことと、
前記コンピュータが、前記第５の処理を行う度に、最新の２つの前記第１の集合が互いに等しく、かつ、最新の２つの前記第２の集合が互いに等しいことを示す判定条件を満たすかどうかを確認し、前記判定条件を満たす場合に、最新の２つの前記第１の集合および最新の２つの前記第２の集合に基づいて、前記第１の１以上のフリップフロップ回路および前記第２の１以上のフリップフロップ回路を特定する第６の処理を行うことと
を含む
前記（１）に記載の処理方法。
（３）
前記第２の処理により特定された前記第２の１以上のフリップフロップ回路が、前記自己帰還ループを構成する場合に、前記コンピュータが、前記第２の１以上のフリップフロップ回路のそれぞれを４段のラッチ回路に変換し、前記組合せ回路を論理段数方向に４つに論理分割することにより前記組合せ回路を４つの組合せ回路に変換し、前記４つの組合せ回路の１つと前記４段のラッチ回路の１つとを交互に配置する第７の処理を行うことをさらに含む
前記（１）または（２）に記載の処理方法。
（４）
前記コンピュータが、前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うとともに、前記４段のラッチ回路に４つの制御信号をそれぞれ供給するハンドシェイク回路を準備する第８の処理を行うことをさらに含む
前記（３）に記載の処理方法。
（５）
前記コンピュータが、前記第７の処理により得られた前記４つの組合せ回路の１つと前記４段のラッチ回路の１つとが交互に配置された第１の回路を、前記４つの組合せ回路および２段のラッチ回路を有する第２の回路に置き換える第９の処理を行うことをさらに含み、
前記第２の回路では、
前記４段の組合せ回路のうちの１段目の組合せ回路の出力データおよび３段目の組合せ回路の出力データのうちの一方が選択的に前記２段のラッチ回路のうちの１段目のラッチ回路に供給され、
前記１段目のラッチ回路の出力データが、前記４つの組合せ回路のうちの２番目の組合せ回路および４番目の組合せ回路のうちの一方に選択的に供給され、
前記２番目の組合せ回路の出力データおよび前記４番目の組合せ回路の出力データのうちの一方が選択的に前記２段のラッチ回路のうちの２段目のラッチ回路に供給され、
前記２段目のラッチ回路の出力データが、前記１番目の組合せ回路および前記３番目の組合せ回路のうちの一方に選択的に供給される
前記（３）に記載の処理方法。
（６）
前記コンピュータが、前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うとともに、前記２段のラッチ回路に２つの制御信号をそれぞれ供給するハンドシェイク回路を準備する第１０の処理を行うことをさらに含む
前記（５）に記載の処理方法。
（７）
前記第２の処理により特定された前記第２の１以上のフリップフロップ回路が、前記自己帰還ループを構成しない場合に、前記コンピュータが、前記第２の１以上のフリップフロップ回路のそれぞれを２段のラッチ回路に変換し、前記組合せ回路を論理段数方向に２つに論理分割することにより前記組合せ回路を２つの組合せ回路に変換し、前記２つの組合せ回路の１つと前記２段のラッチ回路の１つとを交互に配置する第１１の処理を行うことをさらに含む
前記（１）から（６）のいずれかに記載の処理方法。
（８）
入力データおよび出力データに基づいて論理演算を行うことが可能な第１の組合せ回路と、
第１のデータに基づいて論理演算を行うことが可能な第２の組合せ回路と、
第１の選択信号に基づいて、前記第１の組合せ回路から出力されたデータ、および前記第２の組合せ回路から出力されたデータのうちの一方を選択可能な第１のマルチプレクサと、
第１の制御信号に基づいて、前記第１のマルチプレクサから出力されたデータをラッチ可能な第１のラッチ回路と、
前記第１の制御信号に基づいて、前記第１の選択信号をラッチ可能な第１の制御ラッチ回路と、
前記第１の制御ラッチから出力された信号である第２の選択信号に基づいて、前記第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力可能な第１のデマルチプレクサと、
前記第２のデータに基づいて論理演算を行うことが可能な第３の組合せ回路と、
前記第３のデータに基づいて論理演算を行うことが可能な第４の組合せ回路と、
前記第２の選択信号に基づいて、前記第３の組合せ回路から出力されたデータ、および前記第４の組合せ回路から出力されたデータのうちの一方を選択可能な第２のマルチプレクサと、
第２の制御信号に基づいて、前記第２のマルチプレクサから出力されたデータをラッチ可能な第２のラッチ回路と、
前記第２の制御信号に基づいて、前記第２の選択信号をラッチ可能な第２の制御ラッチ回路と、
前記第２の制御ラッチから出力された信号である第３の選択信号に基づいて、前記第２のラッチから出力されたデータを前記第１のデータまたは前記出力データとして出力可能な第２のデマルチプレクサと、
前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、前記第１の選択信号、前記第１の制御信号、および前記第２の制御信号を生成可能なハンドシェイク回路と
を備えた非同期式回路。
（９）
前記ハンドシェイク回路は、
ジョイン回路と、
第１の信号を生成可能な第１の制御回路と、
第２の信号を生成可能な第２の制御回路と、
第３の信号を生成可能な第３の制御回路と、
第４の信号を生成可能な第４の制御回路と、
フォーク回路と、
前記第１の信号および前記第２の信号の反転信号の論理積を求めることにより第５の信号を生成可能な第１の論理積回路と、
前記第２の信号および前記第３の信号の反転信号の論理積を求めることにより第６の信号を生成可能な第２の論理積回路と、
前記第３の信号および前記第５の信号の反転信号の論理積を求めることにより第７の信号を生成可能な第３の論理積回路と、
前記第４の信号および前記第１の信号の反転信号の論理積を求めることにより第８の信号を生成可能な第４の論理積回路と、
前記第５の信号および前記第７の信号の論理和を求めることにより前記第１の制御信号を生成可能な第１の論理和回路と、
前記第６の信号および前記第８の信号の論理和を求めることにより前記第２の制御信号を生成可能な第２の論理和回路と、
前記第２の信号および前記第７の信号の論理和を求めることにより前記第１の選択信号を生成可能な第３の論理和回路と
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記第１の制御回路にリクエスト信号を出力可能であり、前記第１の制御回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記第１の制御回路は、前記ジョイン回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記ジョイン回路に応答信号を出力し、前記第１の信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記第３の制御回路からの応答信号に基づいて、前記第３の制御回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の信号を生成することが可能であり、
前記第３の制御回路は、前記第２の制御回路からのリクエスト信号および前記第４の制御回路からの応答信号に基づいて、前記第４の制御回路にリクエスト信号を出力し、前記第２の制御回路に応答信号を出力し、前記第３の信号を生成することが可能であり、
前記第４の制御回路は、前記第３の制御回路からのリクエスト信号および前記フォーク回路からの応答信号に基づいて、前記フォーク回路にリクエスト信号を出力し、前記第３の制御回路に応答信号を出力し、前記第４の信号を生成することが可能であり、
前記フォーク回路は、前記第４の制御回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記第４の制御回路に応答信号を出力可能である
前記（８）に記載の非同期式回路。
（１０）
前記ハンドシェイク回路は、
ジョイン回路と、
マージ回路と、
第１の信号を生成可能な第１の制御回路と、
前記第２の制御信号を生成可能な第２の制御回路と、
スプリット回路と、
第３の制御回路と、
フォーク回路と、
前記第１の信号および前記第２の制御信号の反転信号の論理積を求めることにより前記第１の制御信号を生成可能な第５の論理積回路と
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記マージ回路にリクエスト信号を出力可能であり、前記マージ回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記マージ回路は、前記ジョイン回路および前記第３の制御回路のうちの少なくとも一方からのリクエスト信号に基づいて、前記第１の制御回路にリクエスト信号を出力するとともに前記第１の選択信号を生成することが可能であり、前記第１の制御回路からの応答信号に基づいて、前記ジョイン回路および前記第３の制御回路のうちの一方に応答信号を出力可能であり、
前記第１の制御回路は、前記マージ回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記マージ回路に応答信号を出力し、前記第１の信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記スプリット回路からの応答信号に基づいて、前記スプリット回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の制御信号を生成することが可能であり、
前記スプリット回路は、前記第２の制御回路からのリクエスト信号に基づいて、前記フォーク回路および前記第３の制御回路のうち、前記第３の選択信号に応じた回路にリクエスト信号を供給可能であり、前記フォーク回路および前記第３の制御回路のうちの少なくとも一方からの応答信号に基づいて、前記第２の制御回路に応答信号を出力可能であり、
前記第３の制御回路は、前記スプリット回路からのリクエスト信号および前記マージ回路からの応答信号に基づいて、前記マージ回路にリクエスト信号を出力するとともに前記スプリット回廊に応答信号を出力可能であり、
前記フォーク回路は、前記スプリット回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記スプリット回路に応答信号を出力可能である
前記（８）に記載の非同期式回路。
（１１）
前記ハンドシェイク回路は、
ジョイン回路と、
マージ回路と、
前記第１の制御信号を生成可能な第１の制御回路と、
前記第２の制御信号を生成可能な第２の制御回路と、
スプリット回路と、
フォーク回路と、
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記マージ回路にリクエスト信号を出力可能であり、前記マージ回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記マージ回路は、前記ジョイン回路および前記スプリット回路のうちの少なくとも一方からのリクエスト信号に基づいて、前記第１の制御回路にリクエスト信号を出力するとともに前記第１の選択信号を生成することが可能であり、前記第１の制御回路からの応答信号に基づいて、前記ジョイン回路および前記スプリット回路のうちの一方に応答信号を出力可能であり、
前記第１の制御回路は、前記マージ回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記マージ回路に応答信号を出力し、前記第１の制御信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記スプリット回路からの応答信号に基づいて、前記スプリット回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の制御信号を生成することが可能であり、
前記スプリット回路は、前記第２の制御回路からのリクエスト信号に基づいて、前記フォーク回路および前記マージ回路のうち、前記第３の選択信号に応じた回路にリクエスト信号を供給可能であり、前記フォーク回路および前記マージ回路のうちの少なくとも一方からの応答信号に基づいて、前記第２の制御回路に応答信号を出力可能であり、
前記フォーク回路は、前記スプリット回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記スプリット回路に応答信号を出力可能である
前記（８）に記載の非同期式回路。
（１２）
前記第１の制御回路および前記第２の制御回路のそれぞれは、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と、
前記第１の制御信号および前記第２の制御信号のうちの対応する制御信号の出力端子である第５の端子と、
前記第１の端子の信号および前記第２の端子の信号の論理積を求めることが可能な第６の論理積回路と、
前記第１の端子の信号、前記第３の端子の信号の反転信号、および前記第４の端子の信号の反転信号の論理積を求めることが可能な第７の論理積回路と、
前記第６の論理積回路の出力信号および前記第７の論理積回路の出力信号の論理和を求めることにより前記第２の端子の信号および前記第５の端子の信号を生成することが可能な第４の論理和回路と、
前記第３の端子の信号および前記第４の端子の信号の反転信号の論理積を求めることが可能な第８の論理積回路と、
前記第５の端子の信号および前記第８の論理積回路の出力信号の論理和を求めることにより前記第４の端子の信号を生成することが可能な第５の論理和回路と
を有する
前記（１１）に記載の非同期式回路。
（１３）
前記前段回路と、
前記後段回路と
をさらに備え、
前記前段回路および前記後段回路のそれぞれは、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と、
制御信号の出力端子である第５の端子と、
前記第１の端子の信号および前記第４の端子の信号の反転信号に基づいて前記第２の端子、前記第３の端子、および前記第５の端子の信号を生成するＣ素子回路と
を有する
前記（１２）に記載の非同期式回路。
（１４）
第１の同期式回路と、
前記第１の同期式回路の後段に設けられた非同期式回路と、
前記非同期式回路の後段に設けられた第２の同期式回路と
を備え、
前記非同期式回路は、
前記第１の同期式回路からのデータの入力端子であるデータ入力端子と、
前記第２の同期式回路へのデータの出力端子データ出力端子と、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と
を有し、
前記第１の端子には、前記第１の同期式回路におけるクロック信号が供給され、
前記第２の端子は、開放状態にされ、
前記第３の端子および前記第４の端子は互いに接続された
論理回路。
（１５）
前記非同期式回路は、第１の回路を有し、
前記第１の回路は、
入力データおよび出力データに基づいて処理を行うことが可能な第１の組合せ回路と、
第１のデータに基づいて処理を行うことが可能な第２の組合せ回路と、
第１の選択信号に基づいて、前記第１の組合せ回路から出力されたデータ、および前記第２の組合せ回路から出力されたデータのうちの一方を選択可能な第１のマルチプレクサと、
第１の制御信号に基づいて、前記第１のマルチプレクサから出力されたデータをラッチ可能な第１のラッチと、
前記第１の制御信号に基づいて、前記第１の選択信号をラッチ可能な第１の制御ラッチと、
前記第１の制御ラッチから出力された信号である第２の選択信号に基づいて、前記第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力する第１のデマルチプレクサと、
前記第２のデータに基づいて処理を行うことが可能な第３の組合せ回路と、
前記第３のデータに基づいて処理を行うことが可能な第４の組合せ回路と、
前記第２の選択信号に基づいて、前記第３の組合せ回路から出力されたデータ、および前記第４の組合せ回路から出力されたデータのうちの一方を選択可能な第２のマルチプレクサと、
第２の制御信号に基づいて、前記第２のマルチプレクサから出力されたデータをラッチ可能な第２のラッチと、
前記第２の制御信号に基づいて、前記第２の選択信号をラッチ可能な第２の制御ラッチと、
前記第２の制御ラッチから出力された信号である第３の選択信号に基づいて、前記第２のラッチから出力されたデータを前記第１のデータまたは前記出力データとして出力する第２のデマルチプレクサと、
前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、前記第１の選択信号、前記第１の制御信号、および前記第２の制御信号を生成可能なハンドシェイク回路と
を有する
前記（１４）に記載の論理回路。
コンピュータが、同期式回路における複数のフリップフロップ回路のうちの、それぞれが自己帰還ループを構成する１または複数のフリップフロップ回路を識別し、前記自己帰還ループにおける帰還経路を削除し、前記１または複数のフリップフロップ回路のうちの強連結成分を構成する２以上のフリップフロップ回路を識別し、前記強連結成分を構成する前記２以上のフリップフロップ回路を１つのダミーフリップフロップ回路に置き換える第１の処理を行うことと、
前記コンピュータが、前記ダミーフリップフロップ回路を含む前記複数のフリップフロップ回路のうちの１以上のフリップフロップ回路の入力側に組合せ回路を介して接続された１以上のフリップフロップ回路を探索する処理と、探索された前記１以上のフリップフロップ回路の出力側に前記組合せ回路を介して接続された１以上のフリップフロップ回路を検索する処理とを交互に複数回行うことにより、前記組合せ回路の入力側に接続された第１の１以上のフリップフロップ回路および前記組合せ回路の出力側に接続された第２の１以上のフリップフロップ回路を識別する第２の処理を行うことと
を含む処理方法。
（２）
前記第２の処理は、
前記コンピュータが、前記ダミーフリップフロップ回路を含む前記複数のフリップフロップ回路のうちの１つを順次選択する第３の処理を行うことと、
前記コンピュータが、前記第３の処理により選択されたフリップフロップ回路の入力側および出力側の一方である第１の側に、組合せ回路を介して接続された１または複数のフリップフロップ回路を第１の集合として識別し、前記第１の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの、前記入力側および前記出力側の他方である第２の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を第２の集合として識別する第４の処理を行うことと、
前記コンピュータが、最新の前記第２の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの前記第１の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を、最新の前記第１の集合とは別の第１の集合として識別し、最新の前記第１の集合に含まれる前記１または複数のフリップフロップ回路のそれぞれの前記第２の側に、前記組合せ回路を介して接続された１または複数のフリップフロップ回路を、最新の前記第２の集合とは別の第２の集合として識別する第５の処理を、１または複数回繰り返し行うことと、
前記コンピュータが、前記第５の処理を行う度に、最新の２つの前記第１の集合が互いに等しく、かつ、最新の２つの前記第２の集合が互いに等しいことを示す判定条件を満たすかどうかを確認し、前記判定条件を満たす場合に、最新の２つの前記第１の集合および最新の２つの前記第２の集合に基づいて、前記第１の１以上のフリップフロップ回路および前記第２の１以上のフリップフロップ回路を特定する第６の処理を行うことと
を含む
前記（１）に記載の処理方法。
（３）
前記第２の処理により特定された前記第２の１以上のフリップフロップ回路が、前記自己帰還ループを構成する場合に、前記コンピュータが、前記第２の１以上のフリップフロップ回路のそれぞれを４段のラッチ回路に変換し、前記組合せ回路を論理段数方向に４つに論理分割することにより前記組合せ回路を４つの組合せ回路に変換し、前記４つの組合せ回路の１つと前記４段のラッチ回路の１つとを交互に配置する第７の処理を行うことをさらに含む
前記（１）または（２）に記載の処理方法。
（４）
前記コンピュータが、前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うとともに、前記４段のラッチ回路に４つの制御信号をそれぞれ供給するハンドシェイク回路を準備する第８の処理を行うことをさらに含む
前記（３）に記載の処理方法。
（５）
前記コンピュータが、前記第７の処理により得られた前記４つの組合せ回路の１つと前記４段のラッチ回路の１つとが交互に配置された第１の回路を、前記４つの組合せ回路および２段のラッチ回路を有する第２の回路に置き換える第９の処理を行うことをさらに含み、
前記第２の回路では、
前記４段の組合せ回路のうちの１段目の組合せ回路の出力データおよび３段目の組合せ回路の出力データのうちの一方が選択的に前記２段のラッチ回路のうちの１段目のラッチ回路に供給され、
前記１段目のラッチ回路の出力データが、前記４つの組合せ回路のうちの２番目の組合せ回路および４番目の組合せ回路のうちの一方に選択的に供給され、
前記２番目の組合せ回路の出力データおよび前記４番目の組合せ回路の出力データのうちの一方が選択的に前記２段のラッチ回路のうちの２段目のラッチ回路に供給され、
前記２段目のラッチ回路の出力データが、前記１番目の組合せ回路および前記３番目の組合せ回路のうちの一方に選択的に供給される
前記（３）に記載の処理方法。
（６）
前記コンピュータが、前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うとともに、前記２段のラッチ回路に２つの制御信号をそれぞれ供給するハンドシェイク回路を準備する第１０の処理を行うことをさらに含む
前記（５）に記載の処理方法。
（７）
前記第２の処理により特定された前記第２の１以上のフリップフロップ回路が、前記自己帰還ループを構成しない場合に、前記コンピュータが、前記第２の１以上のフリップフロップ回路のそれぞれを２段のラッチ回路に変換し、前記組合せ回路を論理段数方向に２つに論理分割することにより前記組合せ回路を２つの組合せ回路に変換し、前記２つの組合せ回路の１つと前記２段のラッチ回路の１つとを交互に配置する第１１の処理を行うことをさらに含む
前記（１）から（６）のいずれかに記載の処理方法。
（８）
入力データおよび出力データに基づいて論理演算を行うことが可能な第１の組合せ回路と、
第１のデータに基づいて論理演算を行うことが可能な第２の組合せ回路と、
第１の選択信号に基づいて、前記第１の組合せ回路から出力されたデータ、および前記第２の組合せ回路から出力されたデータのうちの一方を選択可能な第１のマルチプレクサと、
第１の制御信号に基づいて、前記第１のマルチプレクサから出力されたデータをラッチ可能な第１のラッチ回路と、
前記第１の制御信号に基づいて、前記第１の選択信号をラッチ可能な第１の制御ラッチ回路と、
前記第１の制御ラッチから出力された信号である第２の選択信号に基づいて、前記第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力可能な第１のデマルチプレクサと、
前記第２のデータに基づいて論理演算を行うことが可能な第３の組合せ回路と、
前記第３のデータに基づいて論理演算を行うことが可能な第４の組合せ回路と、
前記第２の選択信号に基づいて、前記第３の組合せ回路から出力されたデータ、および前記第４の組合せ回路から出力されたデータのうちの一方を選択可能な第２のマルチプレクサと、
第２の制御信号に基づいて、前記第２のマルチプレクサから出力されたデータをラッチ可能な第２のラッチ回路と、
前記第２の制御信号に基づいて、前記第２の選択信号をラッチ可能な第２の制御ラッチ回路と、
前記第２の制御ラッチから出力された信号である第３の選択信号に基づいて、前記第２のラッチから出力されたデータを前記第１のデータまたは前記出力データとして出力可能な第２のデマルチプレクサと、
前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、前記第１の選択信号、前記第１の制御信号、および前記第２の制御信号を生成可能なハンドシェイク回路と
を備えた非同期式回路。
（９）
前記ハンドシェイク回路は、
ジョイン回路と、
第１の信号を生成可能な第１の制御回路と、
第２の信号を生成可能な第２の制御回路と、
第３の信号を生成可能な第３の制御回路と、
第４の信号を生成可能な第４の制御回路と、
フォーク回路と、
前記第１の信号および前記第２の信号の反転信号の論理積を求めることにより第５の信号を生成可能な第１の論理積回路と、
前記第２の信号および前記第３の信号の反転信号の論理積を求めることにより第６の信号を生成可能な第２の論理積回路と、
前記第３の信号および前記第５の信号の反転信号の論理積を求めることにより第７の信号を生成可能な第３の論理積回路と、
前記第４の信号および前記第１の信号の反転信号の論理積を求めることにより第８の信号を生成可能な第４の論理積回路と、
前記第５の信号および前記第７の信号の論理和を求めることにより前記第１の制御信号を生成可能な第１の論理和回路と、
前記第６の信号および前記第８の信号の論理和を求めることにより前記第２の制御信号を生成可能な第２の論理和回路と、
前記第２の信号および前記第７の信号の論理和を求めることにより前記第１の選択信号を生成可能な第３の論理和回路と
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記第１の制御回路にリクエスト信号を出力可能であり、前記第１の制御回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記第１の制御回路は、前記ジョイン回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記ジョイン回路に応答信号を出力し、前記第１の信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記第３の制御回路からの応答信号に基づいて、前記第３の制御回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の信号を生成することが可能であり、
前記第３の制御回路は、前記第２の制御回路からのリクエスト信号および前記第４の制御回路からの応答信号に基づいて、前記第４の制御回路にリクエスト信号を出力し、前記第２の制御回路に応答信号を出力し、前記第３の信号を生成することが可能であり、
前記第４の制御回路は、前記第３の制御回路からのリクエスト信号および前記フォーク回路からの応答信号に基づいて、前記フォーク回路にリクエスト信号を出力し、前記第３の制御回路に応答信号を出力し、前記第４の信号を生成することが可能であり、
前記フォーク回路は、前記第４の制御回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記第４の制御回路に応答信号を出力可能である
前記（８）に記載の非同期式回路。
（１０）
前記ハンドシェイク回路は、
ジョイン回路と、
マージ回路と、
第１の信号を生成可能な第１の制御回路と、
前記第２の制御信号を生成可能な第２の制御回路と、
スプリット回路と、
第３の制御回路と、
フォーク回路と、
前記第１の信号および前記第２の制御信号の反転信号の論理積を求めることにより前記第１の制御信号を生成可能な第５の論理積回路と
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記マージ回路にリクエスト信号を出力可能であり、前記マージ回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記マージ回路は、前記ジョイン回路および前記第３の制御回路のうちの少なくとも一方からのリクエスト信号に基づいて、前記第１の制御回路にリクエスト信号を出力するとともに前記第１の選択信号を生成することが可能であり、前記第１の制御回路からの応答信号に基づいて、前記ジョイン回路および前記第３の制御回路のうちの一方に応答信号を出力可能であり、
前記第１の制御回路は、前記マージ回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記マージ回路に応答信号を出力し、前記第１の信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記スプリット回路からの応答信号に基づいて、前記スプリット回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の制御信号を生成することが可能であり、
前記スプリット回路は、前記第２の制御回路からのリクエスト信号に基づいて、前記フォーク回路および前記第３の制御回路のうち、前記第３の選択信号に応じた回路にリクエスト信号を供給可能であり、前記フォーク回路および前記第３の制御回路のうちの少なくとも一方からの応答信号に基づいて、前記第２の制御回路に応答信号を出力可能であり、
前記第３の制御回路は、前記スプリット回路からのリクエスト信号および前記マージ回路からの応答信号に基づいて、前記マージ回路にリクエスト信号を出力するとともに前記スプリット回廊に応答信号を出力可能であり、
前記フォーク回路は、前記スプリット回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記スプリット回路に応答信号を出力可能である
前記（８）に記載の非同期式回路。
（１１）
前記ハンドシェイク回路は、
ジョイン回路と、
マージ回路と、
前記第１の制御信号を生成可能な第１の制御回路と、
前記第２の制御信号を生成可能な第２の制御回路と、
スプリット回路と、
フォーク回路と、
を有し、
前記ジョイン回路は、前記前段回路および前記フォーク回路の両方からのリクエスト信号に基づいて前記マージ回路にリクエスト信号を出力可能であり、前記マージ回路からの応答信号に基づいて、前記前段回路および前記フォーク回路に応答信号を出力可能であり、
前記マージ回路は、前記ジョイン回路および前記スプリット回路のうちの少なくとも一方からのリクエスト信号に基づいて、前記第１の制御回路にリクエスト信号を出力するとともに前記第１の選択信号を生成することが可能であり、前記第１の制御回路からの応答信号に基づいて、前記ジョイン回路および前記スプリット回路のうちの一方に応答信号を出力可能であり、
前記第１の制御回路は、前記マージ回路からのリクエスト信号および前記第２の制御回路からの応答信号に基づいて、前記第２の制御回路にリクエスト信号を出力し、前記マージ回路に応答信号を出力し、前記第１の制御信号を生成することが可能であり、
前記第２の制御回路は、前記第１の制御回路からのリクエスト信号および前記スプリット回路からの応答信号に基づいて、前記スプリット回路にリクエスト信号を出力し、前記第１の制御回路に応答信号を出力し、前記第２の制御信号を生成することが可能であり、
前記スプリット回路は、前記第２の制御回路からのリクエスト信号に基づいて、前記フォーク回路および前記マージ回路のうち、前記第３の選択信号に応じた回路にリクエスト信号を供給可能であり、前記フォーク回路および前記マージ回路のうちの少なくとも一方からの応答信号に基づいて、前記第２の制御回路に応答信号を出力可能であり、
前記フォーク回路は、前記スプリット回路からのリクエスト信号に基づいて、前記後段回路および前記ジョイン回路の両方にリクエスト信号を出力可能であり、前記後段回路および前記ジョイン回路の両方からの応答信号に基づいて、前記スプリット回路に応答信号を出力可能である
前記（８）に記載の非同期式回路。
（１２）
前記第１の制御回路および前記第２の制御回路のそれぞれは、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と、
前記第１の制御信号および前記第２の制御信号のうちの対応する制御信号の出力端子である第５の端子と、
前記第１の端子の信号および前記第２の端子の信号の論理積を求めることが可能な第６の論理積回路と、
前記第１の端子の信号、前記第３の端子の信号の反転信号、および前記第４の端子の信号の反転信号の論理積を求めることが可能な第７の論理積回路と、
前記第６の論理積回路の出力信号および前記第７の論理積回路の出力信号の論理和を求めることにより前記第２の端子の信号および前記第５の端子の信号を生成することが可能な第４の論理和回路と、
前記第３の端子の信号および前記第４の端子の信号の反転信号の論理積を求めることが可能な第８の論理積回路と、
前記第５の端子の信号および前記第８の論理積回路の出力信号の論理和を求めることにより前記第４の端子の信号を生成することが可能な第５の論理和回路と
を有する
前記（１１）に記載の非同期式回路。
（１３）
前記前段回路と、
前記後段回路と
をさらに備え、
前記前段回路および前記後段回路のそれぞれは、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と、
制御信号の出力端子である第５の端子と、
前記第１の端子の信号および前記第４の端子の信号の反転信号に基づいて前記第２の端子、前記第３の端子、および前記第５の端子の信号を生成するＣ素子回路と
を有する
前記（１２）に記載の非同期式回路。
（１４）
第１の同期式回路と、
前記第１の同期式回路の後段に設けられた非同期式回路と、
前記非同期式回路の後段に設けられた第２の同期式回路と
を備え、
前記非同期式回路は、
前記第１の同期式回路からのデータの入力端子であるデータ入力端子と、
前記第２の同期式回路へのデータの出力端子データ出力端子と、
前段からのリクエスト信号の入力端子である第１の端子と、
前記前段への応答信号の出力端子である第２の端子と、
後段へのリクエスト信号の出力端子である第３の端子と、
前記後段からの応答信号の入力端子である第４の端子と
を有し、
前記第１の端子には、前記第１の同期式回路におけるクロック信号が供給され、
前記第２の端子は、開放状態にされ、
前記第３の端子および前記第４の端子は互いに接続された
論理回路。
（１５）
前記非同期式回路は、第１の回路を有し、
前記第１の回路は、
入力データおよび出力データに基づいて処理を行うことが可能な第１の組合せ回路と、
第１のデータに基づいて処理を行うことが可能な第２の組合せ回路と、
第１の選択信号に基づいて、前記第１の組合せ回路から出力されたデータ、および前記第２の組合せ回路から出力されたデータのうちの一方を選択可能な第１のマルチプレクサと、
第１の制御信号に基づいて、前記第１のマルチプレクサから出力されたデータをラッチ可能な第１のラッチと、
前記第１の制御信号に基づいて、前記第１の選択信号をラッチ可能な第１の制御ラッチと、
前記第１の制御ラッチから出力された信号である第２の選択信号に基づいて、前記第１のラッチから出力されたデータを第２のデータまたは第３のデータとして出力する第１のデマルチプレクサと、
前記第２のデータに基づいて処理を行うことが可能な第３の組合せ回路と、
前記第３のデータに基づいて処理を行うことが可能な第４の組合せ回路と、
前記第２の選択信号に基づいて、前記第３の組合せ回路から出力されたデータ、および前記第４の組合せ回路から出力されたデータのうちの一方を選択可能な第２のマルチプレクサと、
第２の制御信号に基づいて、前記第２のマルチプレクサから出力されたデータをラッチ可能な第２のラッチと、
前記第２の制御信号に基づいて、前記第２の選択信号をラッチ可能な第２の制御ラッチと、
前記第２の制御ラッチから出力された信号である第３の選択信号に基づいて、前記第２のラッチから出力されたデータを前記第１のデータまたは前記出力データとして出力する第２のデマルチプレクサと、
前段回路および後段回路のうちの一方または双方との間でハンドシェイク処理を行うことが可能であり、前記第１の選択信号、前記第１の制御信号、および前記第２の制御信号を生成可能なハンドシェイク回路と
を有する
前記（１４）に記載の論理回路。
【符号の説明】
【0248】
１…非同期式論理回路、９…同期式論理回路、１０…データパス回路、１１，１１Ａ～１１Ｄ，１１ＡＣ，１１ＢＤ，１１ＡＢ，１１ＣＤ…ラッチ回路、１２，１２Ａ～１２Ｄ，１２ＡＢ，１２ＣＤ…組合せ回路、１３，１６…マルチプレクサ、１４，１７…ラッチ回路、１５，１８…デマルチプレクサ、２０…ハンドシェイク回路、２１，２１Ａ～２１Ｄ，６１ＡＣ，６１ＢＤ，６１ＡＢ，６１ＣＤ…制御回路、２２，２２Ａ～２２Ｄ…遅延回路、２３…Ｃ素子、２４…Ｃ素子、２５…デマルチプレクサ、２９…Ｃ素子、３１…論理和回路、３２～３５…Ｃ素子、３６…論理和回路、４１…ジョイン回路、４２…フォーク回路、４３…初期トークン投入回路、４４Ａ～４４Ｄ…論理積回路、４５…論理和回路、４６ＡＣ，４６ＢＤ…論理和回路、４７…制御回路、４８…論理積回路、５１…マージ回路、５２…スプリット回路、９０…データパス回路、９１…フリップフロップ回路、９２…組合せ回路、９９…クロックツリー、１０１，１１１～１１３，１１５，１２１，１２２，１２４…論理積回路、１０２，１２３，１２５…論理和回路、１０３…否定論理積回路、１０４…ラッチ回路、１１４…否定論理和回路、２００，２３０，２４０，２６０…同期式論理回路、２０１，２３２，２４１，２６２…フリップフロップ回路、２０２，２１２，２２１，２３１，２４２，２６１…組合せ回路、２１０，２２０，２５０…非同期式論理回路、２２２，２２３…Ｃ素子、ＡＣＫ，ＬＣＫ，ＲＥＱ…信号、ＲＳＴ…リセット信号。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21A】
【図21B】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
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【図29】
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【図44】
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【図46】
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【図48】
【図49】
【図50】
【図51】
【図52】