特開 2023-128984 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023128984

(43)【公開日】2023-09-14

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06G 7/16 20060101AFI20230907BHJP

   G06G 7/14 20060101ALI20230907BHJP

【ＦＩ】

G06G7/16 510

G06G7/14

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022033699

(22)【出願日】2022-03-04

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】田中 信二

(72)【発明者】

【氏名】北形 大樹

(57)【要約】

【課題】従来の半導体装置では、消費電力の削減が十分ではない問題があった。
【解決手段】一実施の形態にかかる半導体装置では、メモリセルに格納されている値によって情報処理を行うことなく出力値を確定させることができる部分については、データ線への電荷の充放電が停止させるように演算処理を停止しつつ、情報処理により出力値を確定させる必要がある部分が含まれる部分についてはデータ線への電荷の充放電を伴う情報処理が適切に行われるようにメモリセルを制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力値と３値で表現される保持値との積を出力する複数のメモリセルと、
前記複数のメモリセルのうち第１の値を出力するメモリセルが電気的に接続される第１のデータ線と、
前記複数のメモリセルのうち第２の値を出力するメモリセルが電気的に接続される第２のデータ線と、
前記第１のデータ線と前記第２のデータ線の何れか一方に情報処理サイクル毎に値が変化するリファレンス値を与える情報処理リファレンスセルと、
前記複数のメモリセルと前記情報処理リファレンスセルが前記第１のデータ線及び前記第２のデータ線を駆動する駆動電流を生成する定電流源と、
前記第１のデータ線に接続された前記メモリセルの数と前記第２のデータ線に接続された前記メモリセルの数の大小関係に応じて異なる値を示す二値信号を前記情報処理サイクル毎に出力する第１の判定回路と、
第３のデータ線と、
指定された設定値に応じて前記第１のデータ線と前記第２のデータ線との少なくとも一方に接続された前記メモリセルの数を示す比較値を前記第３のデータ線に出力するレプリカセルと、
前記第１のデータ線に接続された前記メモリセルの数と前記第２のデータ線に接続された前記メモリセルの数との少なくとも一方が前記比較値よりも小さい場合にストップ指示信号を有効化する第２の判定回路と、
前記設定値を出力し、前記ストップ指示信号が有効状態を示したことに応じて前記情報処理サイクルが前記設定値に対応した回数経過するまで前記定電流源からの電流出力を停止させる制御回路と、
を有する半導体装置。

【請求項2】

前記複数のメモリセルは、それぞれ
前記第１の値が保持されている場合に前記第１のデータ線を前記定電流源に電気的に接続する第１のメモリセルと、
前記第２の値が保持されている場合に前記第２のデータ線を前記定電流源に電気的に接続する第２のメモリセルと、を有し
第３の値は、前記第１のメモリセルが前記第１のデータ線と前記定電流源とを電気的に遮断し、かつ、前記第２のメモリセルが前記第２のデータ線と前記定電流源とを電気的に遮断することで表わされる請求項１に記載の半導体装置。

【請求項3】

前記制御回路は、前記第１の判定回路の出力値により予め設定されたビット数の１つの情報処理結果を確定させる期間を１情報処理期間とした場合、前記１情報処理期間の最初の情報処理サイクルにおいて選択的に前記第２の判定回路を有効化する請求項１に記載の半導体装置。

【請求項4】

前記レプリカセルは、前記定電流源と前記第３のデータ線との間に設けられるレプリカトランジスタを有し、前記レプリカトランジスタは、前記設定値の大きさに応じて論理的なトランジスタサイズと、前記定電流源と前記第３のデータ線とを接続する時間と、のいずれか一方を変化させる請求項１に記載の半導体装置。

【請求項5】

前記第３のデータ線に接続され、前記メモリセルが前記第１のデータ線又は前記第２のデータ線に与える寄生容量を模擬的に再現するダミーセルを有する請求項１に記載の半導体装置。

【請求項6】

前記第２の判定回路は、前記第１のデータ線に接続された前記メモリセルの数と前記第２のデータ線に接続された前記メモリセルの数との合計値が前記比較値よりも小さい場合に前記ストップ指示信号を有効化する請求項１に記載の半導体装置。

【請求項7】

前記第２の判定回路は、前記第１のデータ線に接続された前記メモリセルの数と前記第２のデータ線に接続された前記メモリセルの数との差が前記比較値よりも小さい場合に前記ストップ指示信号を有効化する請求項１に記載の半導体装置。

【請求項8】

前記第２の判定回路は、
前記第１のデータ線に接続された前記メモリセルの数が前記比較値と前記第２のデータ線に接続されたメモリセルの和よりも小さい場合に第１の部分判定信号を有効化する第１の部分判定回路と、
前記第２のデータ線に接続された前記メモリセルの数が前記比較値と前記第１のデータ線に接続されたメモリセルの数との和よりも小さい場合に第２の部分判定信号を有効化する第２の部分判定回路と、
前記第１の部分判定信号と前記第２の部分判定信号のうち前記第１の判定回路がデータ線に接続された前記メモリセルの数が多いと判定した側の部分判定信号を選択して前記ストップ指示信号として出力する選択回路と、
を有する請求項１に記載の半導体装置。

【請求項9】

前記制御回路は、前記ストップ指示信号の有効化率が予め設定した第１の閾値を上回った場合には前記設定値を小さくし、前記ストップ指示信号の有効化率が前記第１の閾値よりも小さな第２の閾値を下回った場合には前記設定値を大きくする請求項１に記載の半導体装置。

【請求項10】

前記第１のデータ線、前記第２のデータ線及び前記第３のデータ線を１つのデータ線群とし、前記データ線群を複数有する請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、例えば、積和演算機能を有するメモリを含む半導体装置に関する。

【背景技術】

【0002】

近年、人工知能が多方面で利用されている。この人工知能では、積和演算を大量に実行する必要がある。そこでＧＰＵ（Graphics Processing Unit）等によって、積和演算の処理をアクセラレーションすることが行われる。また、積和演算の処理だけでなく、処理を行うのに付随して、大量のデータ転送処理も発生する。これらの処理を行うために、消費電力が非常に大きくなると言う課題が生じている。そこで、積和演算を大量にかつ低消費電力で処理する半導体装置に関する技術が特許文献１に開示されている。

【0003】

特許文献１では、２本のデータ線に接続され、３値のデータを格納し、格納されたデータと入力された入力データとデータ線におけるデータとの間で積和演算を行う積演算メモリセルが開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１２９５８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に記載の半導体装置では、演算の種類によらず全ての情報処理サイクルでデータ線への電荷の充放電が繰り返される。そのため、特許文献１に記載の半導体装置では、消費電力の削減効果が限定的である問題がある。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態にかかる半導体装置では、メモリセルに格納されている値によって情報処理を行うことなく出力値を確定させることができる部分については、データ線への電荷の充放電が停止されるように演算処理を停止しつつ、情報処理により出力値を確定させる必要がある部分が含まれる部分についてはデータ線への電荷の充放電を伴う情報処理が適切に行われるようにメモリセルを制御する。

【発明の効果】

【0008】

一実施の形態にかかる半導体装置では、消費電力をさらに削減することができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１にかかる半導体装置のブロック図である。

【図2】実施の形態１にかかる半導体装置のメモリセル周辺の詳細なブロック図である。

【図3】実施の形態１にかかる情報処理リファレンスセルの回路図である。

【図4】実施の形態１にかかるメモリセルの回路図である。

【図5】実施の形態１にかかるレプリカセル及びダミーセルの回路図である。

【図6】実施の形態１にかかる第１の判定回路の回路図である。

【図7】実施の形態１にかかる第２の判定回路の回路図である。

【図8】実施の形態１にかかる半導体装置に設定値と停止する情報処理サイクル数の関係を説明する表である。

【図9】実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。

【図10】実施の形態２にかかる半導体装置における設定値の変更条件を説明する表である。

【図11】実施の形態３にかかる半導体装置のメモリセル周辺の詳細なブロック図である。

【図12】実施の形態３にかかる第２の判定回路の回路図である。

【図13】実施の形態４にかかる半導体装置のメモリセル周辺の詳細なブロック図である。

【図14】実施の形態４にかかる第１の部分判定回路の回路図である。

【図15】実施の形態４にかかる第２の部分判定回路の回路図である。

【発明を実施するための形態】

【0010】

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

【0011】

以下で説明する半導体装置は、３値の値を保持することが可能な複数のメモリセルが、複数のメモリセルに共通して設けられるデータ線に接続される構成を有する。そして、メモリセルへの入力値とメモリセルに格納されている値の積をデータ線上で加算することで積和演算を行う。また、積和演算結果は、情報処理リファレンスセルが出力するリファレンス値と逐次比較することで最終的にマルチビットの出力値として出力される。以下では、このような半導体装置について詳細に説明する。

【0012】

実施の形態１
まず、図１に実施の形態１にかかる半導体装置のブロック図を示す。図１に示すように、実施の形態１にかかる半導体装置１は、メモリコントローラ１０、入力バッファ１１、電流源１２、セルアレイ１３、定電流源１４、判定回路１５、インタフェースコントローラ１６を有する。

【0013】

メモリコントローラ１０は、半導体装置１との外部インタフェースであり、外部に設けられる半導体装置から入力値を受け付けるとともに、半導体装置１ないで生成された出力値を外部装置に出力する。また、メモリコントローラ１０は、電流源１２等の半導体装置１内の電源を制御する機能を有していても良い。入力バッファ１１は、メモリコントローラ１０を介して入力された入力値からセルアレイ１３内に設けられるメモリセルを制御する信号に変換してメモリセルを駆動する。

【0014】

電流源１２は、セルアレイ１３の第１のデータ線（以下、データ線ＰＢＬと称す）、第２のデータ線（以下、データ線ＮＢＬと称す）及び第３のデータ線（以下、データ線ＤＢＬと称す）に与える電流を生成する。セルアレイ１３は、メモリセルが格子状に配置される。定電流源１４は、セルアレイ１３内のメモリセルを駆動する定電流を生成する。判定回路１５は、セルアレイ１３内のメモリセルからの積和演算結果の大小を判定して最終的な出力値を構成するビットを１ビットずつ順次出力する。インタフェースコントローラ１６は、例えば、判定回路１５の出力値からマルチビットの最終的な出力値を生成してメモリコントローラ１０に送信する。また、インタフェースコントローラ１６は、定電流源１４及び判定回路１５を、判定回路１５が出力する判定信号に基づき制御する制御回路としても機能する。

【0015】

以下では、電流源１２、セルアレイ１３、定電流源１４、判定回路１５の構成に着目して説明する。そこで、図２に実施の形態１にかかる半導体装置のメモリセル周辺の詳細なブロック図を示す。図２では、データ線ＰＢＬ、データ線ＮＢＬ及びデータ線ＤＢＬを１つのデータ線群とし、１つのデータ線群に関連する回路を示した。実施の形態１にかかる半導体装置１では、セルアレイ１３にこのデータ線群とデータ線群に付随する電流源１２、定電流源１４、判定回路１５等が複数設けられる。

【0016】

図２に示すように、実施の形態１にかかる半導体装置１では、データ線ＰＢＬ、ＮＢＬに接続されるように複数のメモリセル（例えば、ＭＣ０～ＭＣ１２７）が設けられる。メモリセルに与えられる入力値はマルチビットで構成されるが、各メモリセルには入力値のうち対応する１ビットが入力される。そして、メモリセルは、１ビットの入力値と３値で表現される保持値との積を出力する。また、詳しくは後述するが、メモリセルは、第１の値が保持されている場合にデータ線ＰＢＬを定電流源１４に電気的に接続する第１のメモリセルと、第２の値が保持されている場合にデータ線ＮＢＬを定電流源１４に電気的に接続する第２のメモリセルと、を有する。つまり、データ線ＰＢＬは、複数のメモリセルのうち第１の値を出力するメモリセルが電気的に接続される。データ線ＮＢＬは、複数のメモリセルのうち第２の値を出力するメモリセルが電気的に接続される。

【0017】

また、データ線ＰＢＬ、ＮＢＬに接続されるように、情報処理リファレンスセル（例えば、ＡＤ変換ＲＥＦセル２１）が設けられる。ＡＤ変換ＲＥＦセル２１は、データ線ＰＢＬとデータ線ＮＢＬの何れか一方に情報処理サイクル毎に値が変化するリファレンス値を与える。ＡＤ変換ＲＥＦセル２１は、リファレンス制御信号ＲＥＦによりリファレンス値を変化させる。また、リファレンス制御信号ＲＥＦは、インタフェースコントローラ１６が出力するものとする。

【0018】

データ線ＤＢＬには、レプリカセル２３及び複数のダミーセル（例えば、ダミーセルＤＣ０～ＤＣ１２７）が接続される。セルアレイ１３は、指定された設定値（例えば、設定値ＲＥＰ）に応じてデータ線ＰＢＬとデータ線ＮＢＬとの少なくとも一方に接続されたメモリセルの数を示す比較値をデータ線ＤＢＬに出力する。ダミーセルは、メモリセルがデータ線ＰＢＬ又はデータ線ＮＢＬに与える寄生容量を模擬的に再現する。

【0019】

電流源１２は、ＰＭＯＳトランジスタＰ１～Ｐ５を有する。ＰＭＯＳトランジスタＰ１は、ソースが電源配線Ｖｄに接続され、ゲートとドレインが共通接続され、ドレインがデータ線ＰＢＬに接続される。ＰＭＯＳトランジスタＰ２は、ゲートがＰＭＯＳトランジスタＰ１のゲートと共通接続され、ソースが電源配線Ｖｄに接続され、ドレインがデータ線ＮＢＬに接続される。ＰＭＯＳトランジスタＰ３は、ゲートがＰＭＯＳトランジスタＰ４のゲートと共通接続され、ソースが電源配線Ｖｄに接続され、ドレインがデータ線ＰＢＬに接続される。ＰＭＯＳトランジスタＰ４は、ソースが電源配線Ｖｄに接続され、ゲートとドレインが共通接続され、ドレインがデータ線ＮＢＬに接続される。ＰＭＯＳトランジスタＰ５は、ドレインがデータ線ＰＢＬに接続される。

【0020】

つまり、半導体装置１では、データ線ＰＢＬ、ＮＢＬにおいて、一方のデータ線に電流を供給するダイオード接続されたＰＭＯＳトランジスタで生成された電流と、他方のデータ線に電流を供給するダイオード接続されたＰＭＯＳトランジスタで生成された電流と、を合計した電流を流す。これにより、半導体装置１では、電流源１２用いることで、データ線ＰＢＬ、ＮＢＬに供給される電流ばらつきを低減する。なお、図２に示す例では、データ線ＤＢＬについてはＰＭＯＳトランジスタＰ５からのみの電流を供給する。

【0021】

定電流源１４は、ＮＭＯＳトランジスタＮ１を有する。ＮＭＯＳトランジスタＮ１は、ソースが接地され、ゲートに積和演算モードイネーブル信号ＭＡＣＥ信号が与えられ、ドレインにセル接地配線ＣＶＳＳが接続される。セル接地配線ＣＶＳＳは、複数のメモリセル、ＡＤ変換ＲＥＦセル２１、複数のダミーセル、レプリカセル２３に接続される。そして、定電流源１４は、セル接地配線ＣＶＳＳを介して、複数のメモリセルとＡＤ変換ＲＥＦセル２１がデータ線ＰＢＬ及びデータ線ＮＢＬを駆動する駆動電流を生成する。また、定電流源１４は、レプリカセル２３がデータ線ＤＢＬを駆動する駆動電流を生成する。なお、定電流源１４は、複数のダミーセルに対しては接地電圧を供給する。また、定電流源１４に与えられる積和演算モードイネーブル信号ＭＡＣＥは、インタフェースコントローラ１６が出力するものとする。

【0022】

判定回路１５は、第１の判定回路２２、第２の判定回路２４ＡＮＤゲート２５、反転入力付きＡＮＤゲート２６を有する。第１の判定回路２２は、データ線ＰＢＬに接続されたメモリセルの数とデータ線ＮＢＬに接続されたメモリセルの数の大小関係に応じて異なる値を示す二値信号を情報処理サイクル毎に出力する。第２の判定回路２４は、データ線ＰＢＬに接続されたメモリセルの数とデータ線ＮＢＬに接続されたメモリセルの数との少なくとも一方が比較値（データ線ＤＢＬの生じる電圧に基づき決定される値）よりも小さい場合にストップ指示信号ＭＱＳを有効化する。

【0023】

ＡＮＤゲート２５は、一方の入力に積和演算モードイネーブル信号ＭＡＣＥが入力され、他方の入力にトリガ信号ＴＲＩＧが入力される。ＡＮＤゲート２５は、積和演算モードイネーブル信号ＭＡＣＥとトリガ信号ＴＲＩＧとの論理積演算結果をセンスアンプイネーブル信号ＳＡＥとして第１の判定回路２２に与える。反転入力付きＡＮＤゲート２６は、反転入力端子にリファレンス制御信号ＲＥＦの最下位ビットが入力され、正転入力端子にトリガ信号ＴＲＩＧが入力される。そして、反転入力付きＡＮＤゲート２６は、リファレンス制御信号ＲＥＦの最下位ビットが０である期間に入力されるトリガ信号ＴＲＩＧを第２センスイネーブル信号ＳＳＥとして第２の判定回路２４に与える。

【0024】

第１の判定回路２２には、制御信号として、電源制御イネーブル信号ＰＣＥＮとセンスアンプイネーブル信号ＳＡＥが入力される。第１の判定回路２２は、電源制御イネーブル信号ＰＣＥＮとセンスアンプイネーブル信号ＳＡＥとがともにイネーブル状態（例えば、ハイレベル）である期間に動作する。第２の判定回路２４には、制御信号として、電源制御イネーブル信号ＰＣＥＮと第２センスイネーブル信号ＳＳＥが入力される。第２の判定回路２４は、電源制御イネーブル信号ＰＣＥＮと第２センスイネーブル信号ＳＳＥとがイネーブル状態である期間に動作する。

【0025】

続いて、図２で示した回路ブロックについて具体的な回路の一例を説明する。なお、各回路ブロックは以下に示す回路以外にであっても実現可能である。

【0026】

図３に実施の形態１にかかるＡＤ変換ＲＥＦセル２１の回路図を示す。図３に示すように、ＡＤ変換ＲＥＦセル２１は、データ線ＰＢＬとデータ線ＮＢＬとの間に直列に接続される２つのトランジスタの組を複数有する。また、ＡＤ変換ＲＥＦセル２１は、データ線ＰＢＬとデータ線ＮＢＬとの間に接続されたトランジスタを制御する制御ロジック３１を有する。

【0027】

データ線ＰＢＬとデータ線ＮＢＬとの間に直列に接続される２つのトランジスタの組は、組毎にトランジスタサイズが異なる。図３では、ＡＤ変換ＲＥＦセル２１は、トランジスタサイズが６４、３２、１６、８、４、２、１、０．５となるように設定される例を示した。また、各トランジスタ組を構成するトランジスタは、トランジスタ同士が接続されるノードにセル接地配線ＣＶＳＳが接続される。制御ロジック３１は、トランジスタ組毎に反転入力付きＡＮＤゲートとＡＮＤゲートを有する。そして、反転入力付きＡＮＤゲートの反転入力端子及びＡＮＤゲートの一方の端子に極性制御信号ＰＮＳが入力される。また、反転入力付きＡＮＤゲートの正転入力端子及びＡＮＤゲートの他方の端子にリファレンス制御信号ＲＥＦのうち対応するトランジスタ組に対応するビットの信号が入力される。例えば、図３に示す例では、トランジスタサイズが６４となるトランジスタ組に対応する制御ロジック３１には、リファレンス制御信号ＲＥＦの最上位ビットが入力され、トランジスタサイズが小さくなるほどリファレンス制御信号ＲＥＦの下位側のビットが入力される。そして、ＡＤ変換ＲＥＦセル２１では、反転入力付きＡＮＤゲートの出力によりデータ線ＰＢＬ側のトランジスタを制御し、ＡＮＤゲートの出力によりデータ線ＮＢＬ側のトランジスタを制御する。なお、トランジスタサイズが０．５となるトランジスタ組に対応する制御ロジック３１については、反転入力付きＡＮＤゲートの出力によりデータ線ＮＢＬ側のトランジスタを制御し、ＡＮＤゲートの出力によりデータ線ＰＢＬ側のトランジスタを制御する。

【0028】

これにより、ＡＤ変換ＲＥＦセル２１は、極性制御信号ＰＮＳがデータ線ＰＢＬ側を選択している場合（例えば、ロウレベルである場合）、データ線ＰＢＬをリファレンス制御信号ＲＥＦで指定されるトランジスタによりデータ線ＰＢＬからセル接地配線ＣＶＳＳに電流を引き抜く。一方、極性制御信号ＰＮＳがデータ線ＮＢＬ側を選択している場合（例えば、ハイレベルである場合）、データ線ＮＢＬをリファレンス制御信号ＲＥＦで指定されるトランジスタによりデータ線ＮＢＬからセル接地配線ＣＶＳＳに電流を引き抜く。なお、トランジスタサイズが０．５に設定されるトランジスタ（例えば、Ｎ３０８、Ｎ３１８）については、他のトランジスタとは逆側のデータ線から電流をセル接地配線ＣＶＳＳに引き抜く。

【0029】

図４に実施の形態１にかかるメモリセルの回路図を示す。図４では、図２で示した複数のメモリセルの１つのみを示した。図４に示すように、メモリセルは、第１のメモリセル４１、第２のメモリセル４２を有する。また、メモリセルは、ＮＭＯＳトランジスタＮ４８、Ｎ４９Ｐ、Ｎ４９Ｎを有する。ＮＭＯＳトランジスタＮ４８は、セル接地配線ＣＶＳＳが一端に接続され、他端がＮＭＯＳトランジスタＮ４９Ｐ及びＮＭＯＳトランジスタＮ４９Ｎの一端が接続される。また、ＮＭＯＳトランジスタＮ４８のゲートには、入力値ＩＮＰの０ビット目が与えられる。ＮＭＯＳトランジスタＮ４９Ｐの他端は、データ線ＰＢＬが接続される。ＮＭＯＳトランジスタＮ４９Ｐのゲートは、第１のメモリセル４１に接続される。ＮＭＯＳトランジスタＮ４９Ｎの他端は、データ線ＮＢＬが接続される。ＮＭＯＳトランジスタＮ４９Ｎのゲートは、第２のメモリセル４２に接続される。

【0030】

第１のメモリセル４１及び第２のメモリセル４２は、ＳＲＡＭ（Static Random Memory）として機能する構成を有する。具体的には、第１のメモリセル４１は、ＰＭＯＳトランジスタＰ４０、Ｐ４１、ＮＭＯＳトランジスタＮ４０～Ｎ４３を有する。ＰＭＯＳトランジスタＰ４０とＮＭＯＳトランジスタＮ４０は、電源配線と接地配線との間に直列に接続され、ゲートが共通接続される。ＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１は、電源配線と接地配線との間に直列に接続され、ゲートが共通接続される。そして、ＰＭＯＳトランジスタＰ４０とＮＭＯＳトランジスタＮ４０のゲートは、ＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１とが接続されるノード及びＮＭＯＳトランジスタＮ４３の一端に接続される。また、ＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１のゲートは、ＰＭＯＳトランジスタＰ４０とＮＭＯＳトランジスタＮ４０とが接続されるノード及びＮＭＯＳトランジスタＮ４２の一端に接続される。ＮＭＯＳトランジスタＮ４２の他端は、相補ビット線ＢＬに接続される。ＮＭＯＳトランジスタＮ４３の他端は、相補ビット線ＢＬＢに接続される。また、ＮＭＯＳトランジスタＮ４２、Ｎ４３のゲートにはワード線ＷＬ［０］が接続される。

【0031】

また、第２のメモリセル４２は、ＰＭＯＳトランジスタＰ４２、Ｐ４３、ＮＭＯＳトランジスタＮ４４～Ｎ４７を有する。ＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４４は、電源配線と接地配線との間に直列に接続され、ゲートが共通接続される。ＰＭＯＳトランジスタＰ４３とＮＭＯＳトランジスタＮ４５は、電源配線と接地配線との間に直列に接続され、ゲートが共通接続される。そして、ＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４４のゲートは、ＰＭＯＳトランジスタＰ４３とＮＭＯＳトランジスタＮ４５とが接続されるノード及びＮＭＯＳトランジスタＮ４７の一端に接続される。また、ＰＭＯＳトランジスタＰ４３とＮＭＯＳトランジスタＮ４５のゲートは、ＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４５とが接続されるノード及びＮＭＯＳトランジスタＮ４６の一端に接続される。ＮＭＯＳトランジスタＮ４６の他端は、相補ビット線ＢＬに接続される。ＮＭＯＳトランジスタＮ４７の他端は、相補ビット線ＢＬＢに接続される。また、ＮＭＯＳトランジスタＮ４６、Ｎ４７のゲートにはワード線ＷＬ［１］が接続される。

【0032】

メモリセルでは、ワード線ＷＬ［０］をハイレベルにした状態で相補ビット線ＢＬ、ＢＬＢにより第１のメモリセル４１内のインバータの状態を確定させることで値が書き込まれる。また、メモリセルでは、ワード線ＷＬ［１］をハイレベルにした状態で相補ビット線ＢＬ、ＢＬＢにより第２のメモリセル４２内のインバータの状態を確定させることで値が書き込まれる。

【0033】

そして、メモリセルは、ＰＭＯＳトランジスタＰ４０及びＮＭＯＳトランジスタＮ４０により構成されるインバータで保持される値によりＮＭＯＳトランジスタＮ４９Ｐの開閉状態を制御する。また、メモリセルでは、ＰＭＯＳトランジスタＰ４２及びＮＭＯＳトランジスタＮ４４により構成されるインバータで保持される値によりＮＭＯＳトランジスタＮ４９Ｎの開閉状態を制御する。

【0034】

図４に示すメモリセルでは、第１のメモリセル４１及び第２のメモリセル４２の両方が論理値“０“を格納しているとき、論理値“０“を格納しているものとする。また、第１のメモリセル４１が論理値“１“を格納し、第２のメモリセル４２が論理値“０“を格納しているとき、メモリセルは、論理値“＋１“を格納しているものとする。さらに、第１のメモリセル４１が論理値“０“を格納し、第２のメモリセル４２が論理値“１“を格納しているとき、メモリセルは、論理値“－１“を格納しているものとする。

【0035】

これにより、メモリセルに論理値“０“が格納されているとき、ＮＭＯＳトランジスタＮ４９Ｐ及びＮＭＯＳトランジスタＮ４９Ｎは、ともにオフ状態となり、入力値ＩＮＰが例え論理値“１“であっても、データ線ＰＢＬ、ＮＢＬから定電流源１４に電流は流れない。

【0036】

これに対して、メモリセルに論理値“＋１“が格納されているとき、ＮＭＯＳトランジスタＮ４９Ｐはオン状態となり、ＮＭＯＳトランジスタＮ４９Ｎはオフ状態となる。このとき、入力値ＩＮＰが論理値“１“であれば、オン状態のＮＭＯＳトランジスタＮ４９ＰおよびＮＭＯＳトランジスタＮ４８を介して、データ線ＰＢＬから定電流源１４に電流が流れ、データ線ＰＢＬの電圧は低下する。このとき、データ線ＮＢＬの電圧は低下しない。一方、このとき、入力値ＩＮＰが論理値“０“であれば、ＮＭＯＳトランジスタＮ４８がオフ状態となるため、データ線ＰＢＬ、ＮＢＬから定電流源１４に電流は流れず、データ線ＰＢＬ、ＮＢＬの電圧は低下しない。

【0037】

さらに、メモリセルに論理値“－１“が格納されているときには、ＮＭＯＳトランジスタＮ４９Ｎはオン状態となり、ＮＭＯＳトランジスタＮ４９Ｐはオフ状態となる。このとき、入力値ＩＮＰが論理値“１“であれば、オン状態のＮＭＯＳトランジスタＮ４９ＮおよびＮＭＯＳトランジスタＮ４８を介して、データ線ＮＢＬから定電流源１４に電流が流れ、データ線ＮＢＬの電圧は低下し、データ線ＰＢＬの電圧は低下しない。一方、このとき、入力値ＩＮＰが論理値“０“であれば、ＮＭＯＳトランジスタＮ４８がオフ状態となるため、データ線ＰＢＬ、ＮＢＬから定電流源１４に電流は流れず、データ線ＰＢＬ、ＮＢＬの電圧は低下しない。

【0038】

すなわち、メモリセルでは、第１のメモリセル４１が、メモリセルに論理値“＋１“を格納するのに用いられ、第２のメモリセル４２が、メモリセルに論理値“－１“を格納するのに用いられていると見なすことができる。

【0039】

これにより、メモリセルに格納されている３値と入力値ＩＮＰの値との間で積演算が実行される。すなわち、入力値の論理値と、メモリセルの論理値に従って、０×０、０×（＋１）、０×（－１）、１×０、１×（＋１）、１×（－１）の６つの状態が形成される。この場合、入力値の論理値とメモリセルに格納されている論理値との間で積演算が実行され、積演算の結果が論理値“１“のとき、データ線ＰＢＬと定電流源１４との間を電流が流れ、データ線ＰＢＬの電圧が低下する。これに対して、積演算の結果が論理値“－１“のとき、データ線ＮＢＬと定電流源１４との間を電流が流れ、データ線ＮＢＬの電圧が低下する。

【0040】

そして、半導体装置１のメモリセルでは、データ線ＰＢＬ、ＮＢＬのそれぞれにおいて、データ線に接続される複数のメモリセルの積演算結果に従った電流が、重畳されて、データ線ＰＢＬ、ＮＢＬのそれぞれにおいて電流・電圧が定まる。すなわち、複数のメモリセルにおいて得られた積が、データ線ＰＢＬ、ＮＢＬによって、和を求めるように和演算が実行される。和演算の結果である積和演算の結果は、データ線ＰＢＬ、ＮＢＬを介して出力される。

【0041】

続いて、レプリカセル２３及びダミーセルについて説明する。図５に実施の形態１にかかるレプリカセル及びダミーセルの回路図を示す。まず、レプリカセル２３は、定電流源１４とデータ線ＤＢＬとの間に設けられるレプリカトランジスタを有し、レプリカトランジスタは、設定値ＲＥＰの大きさに応じて論理的なトランジスタサイズと、定電流源１４とデータ線ＤＢＬとを接続する時間と、のいずれか一方を変化させる。図５に示す例では、設定値の大きさに応じて論理的なトランジスタサイズを変更するレプリカセル２３を示した。図５に示すように、レプリカセル２３は、レプリカトランジスタとして、トランジスタサイズが異なるＮＭＯＳトランジスタＮ５１～Ｎ５５を有する。図５に示す例では、ＮＭＯＳトランジスタＮ５１はトランジスタサイズが１６、ＮＭＯＳトランジスタＮ５２はトランジスタサイズが８、ＮＭＯＳトランジスタＮ５２はトランジスタサイズが４、ＮＭＯＳトランジスタＮ５４はトランジスタサイズが２、ＮＭＯＳトランジスタＮ５５はトランジスタサイズが１、に設定される。そして、ＮＭＯＳトランジスタＮ５１～Ｎ５５は、一端がデータ線ＤＢＬに接続され、他端がセル接地配線ＣＶＳＳに接続される。また、図５に示す例では、設定値ＲＥＰは５ビットで構成される。そして、ＮＭＯＳトランジスタＮ５１のゲートには、設定値ＲＥＰの最上位ビットが入力され、ＮＭＯＳトランジスタＮ５２のゲートには、設定値ＲＥＰの４ビット目が入力され、ＮＭＯＳトランジスタＮ５３のゲートには、設定値ＲＥＰの３ビット目が入力され、ＮＭＯＳトランジスタＮ５４のゲートには、設定値ＲＥＰの２ビット目が入力され、ＮＭＯＳトランジスタＮ５５のゲートには、設定値ＲＥＰの最下位ビットが入力される。

【0042】

つまり、レプリカセル２３は、論理値が１となる設定値ＲＥＰの値によりＮＭＯＳトランジスタＮ５１～Ｎ５２のうち少なくとも１つをオンさせることでトランジスタサイズに応じた電流値でデータ線ＤＢＬからセル接地配線ＣＶＳＳに電流を引き抜きデータ線ＤＢＬの電圧を低下させる。

【0043】

ダミーセルは、それぞれＮＭＯＳトランジスタＮ５６を有する。ＮＭＯＳトランジスタＮ５６は、一端がデータ線ＤＢＬに接続され、他端がオープンにされる。ＮＭＯＳトランジスタＮ５６のゲートは、セル接地配線ＣＶＳＳに接続される。これにより、ダミーセルは、データ線ＤＢＬにメモリセルのＮＭＯＳトランジスタＮ４９Ｎがデータ線ＮＢＬに与える寄生容量又はＮＭＯＳトランジスタＮ４９Ｐがデータ線ＰＢＬに与える寄生容量を擬似的に再現する。

【0044】

続いて、第１の判定回路２２について詳細に説明する。図６に実施の形態１にかかる第１の判定回路２２の回路図を示す。図６に示すように、第１の判定回路２２は、ＰＭＯＳトランジスタＰ６１～Ｐ６５、ＮＭＯＳトランジスタＮ６１～Ｎ６３、ＯＲゲート６１、インバータ６２、６３、ＡＮＤゲート６４、ラッチ６５、バッファ６６、トランスファゲート６７、６８を有する。

【0045】

ＰＭＯＳトランジスタＰ６１、Ｐ６２は、ソースが電源配線に接続され、ドレインがＰＭＯＳトランジスタＰ６３により連結される。また、ＰＭＯＳトランジスタＰ６１のドレインは、ＰＭＯＳトランジスタＰ６４とＮＭＯＳトランジスタＮ６１とが接続されるノードに接続される。ＰＭＯＳトランジスタＰ６２のドレインは、ＰＭＯＳトランジスタＰ６５とＮＭＯＳトランジスタＮ６２とが接続されるノードに接続される。ＰＭＯＳトランジスタＰ６１～Ｐ６３のゲートには、ＯＲゲート６１から制御信号が与えられる。ＯＲゲート６１は、電源制御イネーブル信号ＰＣＥＮとセンスアンプイネーブル信号ＳＡＥとの論理和を出力する。つまり、電源制御イネーブル信号ＰＣＥＮとセンスアンプイネーブル信号ＳＡＥの少なくとも何れか一方がハイレベルである場合、ＰＭＯＳトランジスタＰ６１～Ｐ６３はオフ状態となる。一方、電源制御イネーブル信号ＰＣＥＮとセンスアンプイネーブル信号ＳＡＥがいずれもロウレベルであれば、ＰＭＯＳトランジスタＰ６１～Ｐ６３はオン状態となる。

【0046】

ＰＭＯＳトランジスタＰ６４とＮＭＯＳトランジスタＮ６１は、電源配線とＮＭＯＳトランジスタＮ６３のドレインとの間に直列に接続され、ゲートが共通接続される。ＰＭＯＳトランジスタＰ６５とＮＭＯＳトランジスタＮ６２は、電源配線とＮＭＯＳトランジスタＮ６３のドレインとの間に直列に接続され、ゲートが共通接続される。そして、ＰＭＯＳトランジスタＰ６４とＮＭＯＳトランジスタＮ６１のゲートは、ＰＭＯＳトランジスタＰ６５とＮＭＯＳトランジスタＮ６２とが接続されるノードに接続されるとともに、トランスファゲート６８を介してデータ線ＮＢＬに接続される。また、ＰＭＯＳトランジスタＰ６５とＮＭＯＳトランジスタＮ６２のゲートは、ＰＭＯＳトランジスタＰ６４とＮＭＯＳトランジスタＮ６１とが接続されるノードに接続されるとともに、トランスファゲート６７を介してデータ線ＰＢＬに接続される。つまり、ＰＭＯＳトランジスタＰ６４、Ｐ６５及びＮＭＯＳトランジスタＮ６１～Ｎ６３は、ＮＭＯＳトランジスタＮ６３を電流源とするラッチ型センスアンプ構造となる。

【0047】

トランスファゲート６７、６８は、センスアンプイネーブル信号ＳＡＥがロウレベルとなるとオン状態となり、センスアンプイネーブル信号ＳＡＥがハイレベルとなるとオフ状態になる。

【0048】

ＡＮＤゲート６４は、センスアンプイネーブル信号ＳＡＥと積和演算モードイネーブル信号ＭＡＣＥの論理積を出力する。第１の判定回路２２では、センスアンプイネーブル信号ＳＡＥと、積和演算モードイネーブル信号ＭＡＣＥと、の両方がハイレベルであればＮＭＯＳトランジスタＮ６３によりＰＭＯＳトランジスタＰ６４、Ｐ６５及びＮＭＯＳトランジスタＮ６１、Ｎ６２により構成される判定セルを動作させる。また、ラッチ６５は、ＡＮＤゲート６４の出力の立ち上がりエッジで入力通過状態となりＰＭＯＳトランジスタＰ６５とＮＭＯＳトランジスタＮ６２との接続ノードの論理値をバッファ６６に伝え、立ち下がりエッジで論理値を取り込む。

【0049】

つまり、第１の判定回路２２は、電源制御イネーブル信号ＰＣＥＮとセンスアンプイネーブル信号ＳＡＥがいずか一方がロウレベルの期間に判定セルをリセットする。そして、第１の判定回路２２は、電源制御イネーブル信号ＰＣＥＮとセンスアンプイネーブル信号ＳＡＥが両方をハイレベルとした状態で、センスアンプイネーブル信号ＳＡＥ及び積和演算モードイネーブル信号ＭＡＣＥをハイレベルとすることで判定セルがデータ線ＰＢＬとデータ線ＮＢＬの電位の大小比較を行う。そして、第１の判定回路２２は、比較結果を入力通過状態となっているラッチ６５を介してバッファ６６によりＭＱ出力としてインタフェースコントローラ１６に出力される。

【0050】

続いて、第２の判定回路２４について詳細に説明する。図７に実施の形態１にかかる第２の判定回路２４の回路図を示す。図７に示すように、第２の判定回路２４は、ＰＭＯＳトランジスタＰ７１～Ｐ７７、ＮＭＯＳトランジスタＮ７１～Ｎ７７、ＯＲゲート７１、ラッチ７２、バッファ７３を有する。

【0051】

ＰＭＯＳトランジスタＰ７１、Ｐ７２は、ソースが電源配線に接続され、ドレインがＰＭＯＳトランジスタＰ７３により連結される。また、ＰＭＯＳトランジスタＰ７１のドレインは、ＰＭＯＳトランジスタＰ７４とＮＭＯＳトランジスタＮ７１とが接続されるノードに接続される。ＰＭＯＳトランジスタＰ７２のドレインは、ＰＭＯＳトランジスタＰ７５とＮＭＯＳトランジスタＮ７２とが接続されるノードに接続される。ＰＭＯＳトランジスタＰ７６、Ｐ７７は、ソースが電源配線に接続される。ＰＭＯＳトランジスタＰ７６のドレインは、ＮＭＯＳトランジスタＮ７１とＮＭＯＳトランジスタＮ７３とが接続されるノードに接続される。ＰＭＯＳトランジスタＰ７７のドレインは、ＮＭＯＳトランジスタＮ７２とＮＭＯＳトランジスタＮ７５とが接続されるノードに接続される。

【0052】

ＰＭＯＳトランジスタＰ７１～Ｐ７３、Ｐ７６、Ｐ７７のゲートには、ＯＲゲート７１から制御信号が与えられる。ＯＲゲート７１は、電源制御イネーブル信号ＰＣＥＮと第２センスイネーブル信号ＳＳＥとの論理和を出力する。つまり、電源制御イネーブル信号ＰＣＥＮと第２センスイネーブル信号ＳＳＥの少なくとも何れか一方がハイレベルである場合、ＰＭＯＳトランジスタＰ７１～Ｐ７３、Ｐ７６、Ｐ７７はオフ状態となる。一方、電源制御イネーブル信号ＰＣＥＮと第２センスイネーブル信号ＳＳＥがいずれもロウレベルであれば、ＰＭＯＳトランジスタＰ７１～Ｐ７３、Ｐ７６、Ｐ７７はオン状態となる。

【0053】

電源配線とＮＭＯＳトランジスタＮ７７のドレインとの間には、ＰＭＯＳトランジスタＰ７４、ＮＭＯＳトランジスタＮ７１、ＮＭＯＳトランジスタＮ７３、ＮＭＯＳトランジスタＮ７４の順でこれらトランジスタが直列に接続される。また、ＰＭＯＳトランジスタＰ７４のゲートとＮＭＯＳトランジスタＮ７１のゲートは共通接続される。また、電源配線とＮＭＯＳトランジスタＮ７７のドレインとの間には、ＰＭＯＳトランジスタＰ７５、ＮＭＯＳトランジスタＮ７２、ＮＭＯＳトランジスタＮ７５、ＮＭＯＳトランジスタＮ７６の順でこれらトランジスタが直列に接続される。また、ＰＭＯＳトランジスタＰ７５のゲートとＮＭＯＳトランジスタＮ７２のゲートは共通接続される。

【0054】

そして、ＰＭＯＳトランジスタＰ７４とＮＭＯＳトランジスタＮ７１のゲートは、ＰＭＯＳトランジスタＰ７５とＮＭＯＳトランジスタＮ７２とが接続されるノードに接続されるともに、ＰＭＯＳトランジスタＰ７２のドレインに接続される。また、ＰＭＯＳトランジスタＰ７５とＮＭＯＳトランジスタＮ７２のゲートは、ＰＭＯＳトランジスタＰ７４とＮＭＯＳトランジスタＮ７１とが接続されるノードに接続されるとともに、ＰＭＯＳトランジスタＰ７１のドレインに接続される。また、ＮＭＯＳトランジスタＮ７１とＮＭＯＳトランジスタＮ７３とを接続するノードにはＰＭＯＳトランジスタＰ７６のドレインが接続される。ＮＭＯＳトランジスタＮ７２とＮＭＯＳトランジスタＮ７５とを接続するノードにはＰＭＯＳトランジスタＰ７７のドレインが接続される。

【0055】

また、ＮＭＯＳトランジスタＮ７７のゲートには、第２センスイネーブル信号ＳＳＥが入力される。ＰＭＯＳトランジスタＰ７４、Ｐ７５及びＮＭＯＳトランジスタＮ７１～Ｎ７６は、ＮＭＯＳトランジスタＮ７７を電流源として動作する。また、ラッチ７２は、第２センスイネーブル信号ＳＳＥの立ち上がりエッジでＰＭＯＳトランジスタＰ７４とＮＭＯＳトランジスタＮ７１との接続ノードの論理値を通過させる。

【0056】

つまり、第２の判定回路２４は、電源制御イネーブル信号ＰＣＥＮと第２センスイネーブル信号ＳＳＥがいずれもロウレベルの期間に判定セルをリセットする。そして、第２の判定回路２４は、電源制御イネーブル信号ＰＣＥＮをハイレベルとした状態で、第２センスイネーブル信号ＳＳＥをハイレベルとすることで判定セルがデータ線ＰＢＬに接続されるメモリセルとデータ線ＮＢＬに接続されるメモリセルの総和が設定値ＲＥＰ指定されるセル数との電位の大小比較を行う。そして、第２の判定回路２４は、第２センスイネーブル信号ＳＳＥを立ち上げることで入力を通過状態としたラッチ７２を介して比較結果は、バッファ７３によりＭＱＳ出力としてインタフェースコントローラ１６に出力される。また、半導体装置１では、このＭＱＳ出力に基づきインタフェースコントローラ１６が積和演算モードイネーブル信号ＭＡＣＥを有効状態とするか、無効状態とするかを決定する。

【0057】

ここで、図８に実施の形態１にかかる半導体装置１に設定値ＲＥＰと停止する情報処理サイクル数の関係を説明する表を示す。図８に示すように、実施の形態１にかかる半導体装置１では、積和演算を行うセル数に応じたＡＤ変換に必要な情報処理サイクル数は、本来、１２８入力のため符号判定サイクルを含めて８回が必要となるが、インタフェースコントローラ１６が出力する設定値ＲＥＰで指定されたセル数よりもデータ線ＰＢＬおよびＮＢＬに接続されたセル数が少ないと第２の判定回路２４で判断された場合は、設定値ＲＥＰと関連付けられた情報処理サイクル数で示される値により、実行する情報処理サイクル数が決定されている。図８に示す例では、設定値ＲＥＰにより、トランジスタサイズが１６となるレプリカセル２３のＮＭＯＳトランジスタＮ５１を指定した場合、５回の情報処理サイクルに変更することができる。この場合、ＡＤ変換ＲＥＦセル２１においてトランジスタサイズが６４～１６となるトランジスタを用いて行われる情報処理サイクルが停止され（停止する情報サイクルは３回）、５回の情報処理サイクルが実行される。実行される情報処理回数は、設定値ＲＥＰが小さくなるほど少なくなる。

【0058】

設定値ＲＥＰによりデータ線ＤＢＬに接続されるレプリカセル２３内のトランジスタをトランジスタサイズが１６となるＮＭＯＳトランジスタＮ５１とすると、データ線ＤＢＬからは１６個のセルがデータ線ＰＢＬ或いはデータ線ＮＢＬに接続された時と同じ電位となる。このとき、データ線ＰＢＬに接続されるメモリセルの個数とデータ線ＮＢＬに接続されるメモリセルの個数との総和が１６よりも少なければ、ＡＤ変換ＲＥＦセル２１を構成するトランジスタのトランジスタサイズが１６より大きい６４、３２、１６の場合の情報処理サイクルの判定値は０で確定していることが明らかであり、値が確定している部分の計算を行うことなく、正しい値を導き出すことができる。そこで、実施の形態１にかかる半導体装置１では、値が確定している部分の大きさをデータ線ＤＢＬ、レプリカセル２３及び第２の判定回路２４を用いて判定し、問題ない部分に対する情報処理を行う期間にメモリセル及びＡＤ変換ＲＥＦセル２１に供給する定電流源１４からの電流を遮断することで消費電力を低減する。

【0059】

そこで、実施の形態１にかかる半導体装置１の動作について説明する。図９に実施の形態１にかかる半導体装置１の動作を説明するタイミングチャートを示す。図９に示す例は、設定値ＲＥＰとして８を指定した例である。

【0060】

図９に示すように、半導体装置１では、インタフェースコントローラ１６が第１の判定回路２２の出力値により予め設定されたビット数の１つの情報処理結果を確定させる期間を１情報処理期間（図８において情報処理結果が切り替わる期間）とした場合、１情報処理期間の最初の情報処理サイクルにおいて選択的に第２の判定回路２４を有効化する。具体的には、タイミングＴ０で１情報処理期間が開始される。そこで、インタフェースコントローラ１６は、タイミングＴ０において、積和演算モードイネーブル信号ＭＡＣＥをハイレベルにする。また、タイミングＴ０では、リファレンス制御信号ＲＥＦの最下位ビットが０となっている。そのため、センスアンプイネーブル信号ＳＡＥ及び第２センスイネーブル信号ＳＳＥがハイレベルとなる。これによって、第１の判定回路２２及び第２の判定回路２４が動作を行い、図９に示す例では、第１の判定回路２２がＭＱ出力をハイレベル、第２の判定回路２４がＭＱＳ出力としてロウレベルを出力する。これは、タイミングＴ０から始まる情報処理期間で処理する入力値では、データ線ＰＢＬとデータ線ＮＢＬに接続されるメモリセルの数の総和が８よりも小さかったことを意味する。

【0061】

その後、タイミングＴ１では、ＭＱＳ出力がロウレベルであったことに基づきセンスアンプイネーブル信号ＳＡＥが４情報処理サイクルにわたってロウレベルが維持されるようにインタフェースコントローラ１６が積和演算モードイネーブル信号ＭＡＣＥをロウレベルとする。積和演算モードイネーブル信号ＭＡＣＥがロウレベルである期間は、ＡＤ変換ＲＥＦセル２１、メモリセルＭＣ０～ＭＣ１２７及び第１の判定回路２２への電流の供給が停止される。一方、セルアレイ１３内の他のデータ線群では変換が行われている可能性もあるため、ＡＤ変換ＲＥＦセル２１、メモリセルＭＣ０～ＭＣ１２７及び第１の判定回路２２への電流の供給が停止されても、変換処理サイクル自体はスキップしない。

【0062】

そして、インタフェースコントローラ１６は、タイミングＴ５で積和演算モードイネーブル信号ＭＡＣＥをハイレベルに切り替える。これにより、第１の判定回路２２は、情報処理により積和演算結果に基づいたＭＱ出力をインタフェースコントローラ１６に伝達する。その後、Ｔ７までの情報処理により、一連の情報処理結果は確定する。

【0063】

その後、新たな情報処理サイクルが開始され、タイミングＴ８では、タイミングＴ０と同様にインタフェースコントローラ１６は、積和演算モードイネーブル信号ＭＡＣＥをハイレベルとし、リファレンス制御信号ＲＥＦの最下位ビットが０となるため第２センスイネーブル信号ＳＳＥとセンスアンプイネーブル信号ＳＡＥがハイレベルになる。このときは、第２の判定回路２４はハイレベルのＭＱＳ出力をインタフェースコントローラ１６に伝達したため、インタフェースコントローラ１６は、積和演算モードイネーブル信号ＭＡＣＥをハイレベルのまま維持し、タイミングＴ８～Ｔ１５（不図示）まで１情報処理期間にわたって情報処理が行われる。

【0064】

上記説明より、実施の形態１にかかる半導体装置１では、データ線ＰＢＬ及びデータ線ＮＢＬに接続されるメモリセル数と、情報処理するまでもなく値が確定しているビットと、の関係に着目し、情報処理するまでもなく値が確定しているビットについてはＡＤ変換ＲＥＦセル２１及びメモリセルへの電流供給を停止することで消費電力を削減する。

【0065】

また、実施の形態１にかかる半導体装置１では、設定値ＲＥＰにより指定したメモリセル数よりも多くのメモリセルがデータ線ＰＢＬ、ＮＢＬに接続された場合は、通常通り情報処理を行うことで情報処理が欠けることを防止する。

【0066】

さらに、近年では、ディープラーニング等で用いられる重み係数のうち０となる値の重み係数の比率が低下し、中間的な値の重みとなることが多く、半導体装置１のように状況に合わせて情報処理を停止する範囲を設定することがもとめられている。このようなとこから、近年、半導体装置１のような柔軟な設定による電力削減の効果が大きい。また、ディープラーニングでは、学習が進むほど重み係数が小さくなる傾向があり、学習が進んだ人工知能ほど半導体装置１を適用することで高い電力削減効果を得ることができる。

【0067】

なお、上記実施の形態では、設定値ＲＥＰはインタフェースコントローラ１６が出力するものとしたが、設定値ＲＥＰは、外部から入力しても良い。また設定値ＲＥＰは、データ線に接続されるトランジスタ個数ではなく、停止する情報処理サイクル数、或いは、実行する情報処理サイクル数で指定し、インタフェースコントローラ１６等の内部回路でトランジスタ個数に変換する等の変換処理により生成しても良い。

【0068】

実施の形態２
実施の形態２では、設定値ＲＥＰを動的に変更する例について説明する。設定値ＲＥＰの変更は、例えばインタフェースコントローラ１６で行うことができる。なお、設定値ＲＥＰの変更は、半導体装置１の外部で行っても良い。

【0069】

そこで、実施の形態２では、インタフェースコントローラ１６が、ストップ指示信号（例えば、ＭＱＳ出力）の有効化率が予め設定した第１の閾値を上回った場合にはストップ設定値を小さくし、ＭＱＳ出力の有効化率が第１の閾値よりも小さな第２の閾値を下回った場合には設定値を大きくする。

【0070】

ここで、図１０に実施の形態２にかかる半導体装置における設定値の変更条件を説明する表を示す。なお、図１０に示した表は一例を示すものであり、条件の設定方法は、半導体装置の仕様によって任意に設定できる。

【0071】

図１０に示す例では、入力値の最大データ数（ビット数）毎に３つの条件を示した。図１０では、入力値ＩＮＰが１２８ビットのデータ数を持っている場合のＵＰ条件として、現在の設定値ＲＥＰにより決められたトランジスタ数を８回連続してクリアした場合（つまり、ＭＱＳ出力がハイレベルとなる判定が８回連続した場合）、設定値ＲＥＰの大きさを１つ小さくする条件を規定する。一方、入力値ＩＮＰが１２８ビットのデータ数を持っている場合のＤＯＷＮ条件として、現在の設定値ＲＥＰにより決められたトランジスタ数に対して８回の判定を行った場合に２回のオーバーが観測された場合（つまり、ＭＱＳ出力が８回中２回ロウレベルとなった場合）、設定値ＲＥＰの大きさを1つ大きくする条件を規定する。

【0072】

また、図１０に示す例では、入力値ＩＮＰが６４ビットのデータ数を持っている場合のＵＰ条件として、現在の設定値ＲＥＰにより決められたトランジスタ数を７回連続してクリアした場合（つまり、ＭＱＳ出力がハイレベルとなる判定が７回連続した場合）、設定値ＲＥＰの大きさを１つ小さくする条件を規定する。一方、入力値ＩＮＰが１２８ビットのデータ数を持っている場合のＤＯＷＮ条件として、現在の設定値ＲＥＰにより決められたトランジスタ数に対して７回の判定を行った場合に２回のオーバーが観測された場合（つまり、ＭＱＳ出力が７回中２回ロウレベルとなった場合）、設定値ＲＥＰの大きさを1つ大きくする条件を規定する。

【0073】

また、図１０に示す例では、入力値ＩＮＰが３２ビットのデータ数を持っている場合のＵＰ条件として、現在の設定値ＲＥＰにより決められたトランジスタ数を６回連続してクリアした場合（つまり、ＭＱＳ出力がハイレベルとなる判定が６回連続した場合）、設定値ＲＥＰの大きさを１つ小さくする条件を規定する。一方、入力値ＩＮＰが１２８ビットのデータ数を持っている場合のＤＯＷＮ条件として、現在の設定値ＲＥＰにより決められたトランジスタ数に対して６回の判定を行った場合に２回のオーバーが観測された場合（つまり、ＭＱＳ出力が６回中２回ロウレベルとなった場合）、設定値ＲＥＰの大きさを1つ大きくする条件を規定する。

【0074】

このように、設定値ＲＥＰを動的に変更することで、ディープラーニング等において積和演算結果が増減した場合にも適切な情報処理サイクルスキップ回数を設定し、実施の形態１にかかる半導体装置１よりも消費電力を削減することができる。

【0075】

実施の形態３
実施の形態３では、実施の形態１にかかる半導体装置１の別の形態となる半導体装置２について説明する。そこで、図１１に実施の形態３にかかる半導体装置のメモリセル周辺の詳細なブロック図を示す。

【0076】

図１１に示すように、半導体装置２は、判定回路１５に代えて判定回路１５ａを有する。判定回路１５ａは、判定回路１５に遅延回路８１、８２を追加し、第２の判定回路２４を第２の判定回路８４に置き換えたものである。

【0077】

遅延回路８１は、第２の判定回路８４に電源制御イネーブル信号ＰＣＥＮが到達する時間を第１の判定回路２２よりも遅らせる。遅延回路８２は、第２の判定回路８４にトリガ信号ＴＲＩＧが到達する時間を第１の判定回路２２よりも遅らせる。つまり、半導体装置２では、第２の判定回路８４は、第１の判定回路２２よりも時間的に遅れて動作する。

【0078】

第２の判定回路８４は、データ線ＰＢＬに接続されたメモリセルの数とデータ線ＮＢＬに接続されたメモリセルの数との差が設定値ＲＥＰにより導き出される比較値よりも小さい場合にＭＱＳ出力を有効化する。そこで、図１２に実施の形態３にかかる第２の判定回路８４の回路図を示す。

【0079】

図１２に示すように、第２の判定回路８４は、第２の判定回路２４にＮＭＯＳトランジスタＮ７８、Ｎ７９、インバータ８３、ＥＸＯＲゲート８５を追加したものである。また、第２の判定回路８４は、配線が第２の判定回路２４から変更される。

【0080】

具体的には、ＮＭＯＳトランジスタＮ７８は、ＮＭＯＳトランジスタＮ７３と並列に接続され、ＮＭＯＳトランジスタＮ７９は、ＮＭＯＳトランジスタＮ７５と並列に接続される。また、ラッチ７２の出力は、ＥＸＯＲゲート８５により、ＭＱ出力との排他的論理和として出力される。

【0081】

第２の判定回路８４では、ＮＭＯＳトランジスタＮ７３のゲートにＭＱ出力が与えられる。ＮＭＯＳトランジスタＮ７５のゲートにはＭＱ出力の反転値が与えられる。ＮＭＯＳトランジスタＮ７８、Ｎ７９のゲートにはデータ線ＤＢＬが接続される。ＮＭＯＳトランジスタＮ７４のゲートにはデータ線ＰＢＬが接続される。ＮＭＯＳトランジスタＮ７６のゲートにはデータ線ＮＢＬが接続される。

【0082】

第２の判定回路８４は、第１の判定回路２２に対して遅延して動作を開始するが、これはＭＱ出力の確定を待つためである。そして、第２の判定回路８４は、ＭＱ出力がハイレベル、つまりデータ線ＰＢＬに接続されるメモリセル数がデータ線ＮＢＬに接続されるメモリセル数よりも多いときは、ＮＭＯＳトランジスタＮ７３のゲートにハイレベルの信号が入力され、ＮＭＯＳトランジスタＮ７５のゲートにロウレベルの信号が入力される。これにより、ＮＭＯＳトランジスタＮ７８は無効化される一方、ＮＭＯＳトランジスタＮ７９はデータ線ＤＢＬの電圧に応じた電流を流す状態となる。

【0083】

このような動作により、データ線のうち接続されるメモリセル数が少ない側のメモリセル個数と設定値ＲＥＰで指定されるメモリセルの個数との和と、データ線のうち接続されるメモリセル数が多い側のメモリセル個数と、の比較が行われる。つまり、第２の判定回路８４は、データ線ＰＢＬに接続されたメモリセルの数とデータ線ＮＢＬに接続されたメモリセルの数との差が設定値ＲＥＰにより導き出される比較値よりも小さい場合にＭＱＳ出力を有効化する。

【0084】

実施の形態１にかかる半導体装置１では、例えばデータ線ＰＢＬに接続されたメモリセルの個数とデータ線ＮＢＬに接続されたメモリセルの個数との和と、設定値ＲＥＰで示したメモリセルの個数と、の比較だった。そのため、データ線ＰＢＬに接続されたメモリセルの個数が５、データ線ＮＢＬに接続されたメモリセルの個数が４であった場合、合計値が９となるため情報処理サイクルは６サイクル必要であった。

【0085】

一方、実施の形態３にかかる第２の判定回路８４では、データ線ＰＢＬに接続されたメモリセルの個数が５、データ線ＮＢＬに接続されたメモリセルの個数が４であった場合、その差は１となる。そのため、実施の形態３では、情報処理サイクルを２回で終らせることができる。

【0086】

つまり、実施の形態３にかかる第２の判定回路８４を用いることで実行しなければあらない情報処理サイクル数を削減して、より消費電力を抑制することが可能になる。

【0087】

実施の形態４
実施の形態４では、実施の形態１にかかる半導体装置１の別の形態となる半導体装置３について説明する。そこで、図１３に実施の形態４にかかる半導体装置のメモリセル周辺の詳細なブロック図を示す。

【0088】

図１３に示すように、半導体装置３は、判定回路１５に代えて判定回路１５ｂを有する。判定回路１５ａは、判定回路１５の第２の判定回路２４を第２の判定回路９４に置き換えたものである。第２の判定回路９４は、第１の部分判定回路（例えば、第１の部分判定回路９４ｐ）、第２の部分判定回路（例えば、第２の部分判定回路９４ｎ）、選択回路９１を有する。

【0089】

第１の部分判定回路９４ｐは、データ線ＰＢＬに接続されたメモリセルの数が比較値とデータ線ＮＢＬに接続されたメモリセルの数との和よりも小さい場合に第１の部分判定信号を有効化する。第２の部分判定回路９４ｎは、データ線ＮＢＬに接続されたメモリセルの数が比較値とデータ線ＰＢＬに接続されたメモリセルの数との和よりも小さい場合に第２の部分判定信号を有効化する。選択回路９１は、第１の部分判定信号と第２の部分判定信号のうち第１の判定回路がデータ線に接続されたメモリセルの数が多いと判定した側の部分判定信号を選択してＭＱＳ出力として出力する。

【0090】

そこで、図１４に実施の形態４にかかる第１の部分判定回路９４ｐの回路図を示す。図１４に示すように、第１の部分判定回路９４ｐは、第２の判定回路２４の配線の接続を変更したものである。第１の部分判定回路９４ｐでは、ＮＭＯＳトランジスタＮ７３のゲートには電源配線が接続される。ＮＭＯＳトランジスタＮ７４のゲートにはデータ線ＰＢＬが接続される。ＮＭＯＳトランジスタＮ７５のゲートにはデータ線ＤＢＬが接続される。ＮＭＯＳトランジスタＮ７６のゲートにはデータ線ＮＢＬが接続される。このような接続により、第１の部分判定回路９４ｐでは、データ線ＰＢＬに接続されたメモリセルの数が比較値とデータ線ＮＢＬに接続されたメモリセルの数との和よりも小さい場合に第１の部分判定信号を有効化する。

【0091】

図１５に実施の形態４にかかる半導体装置のメモリセル周辺の詳細なブロック図を示す。図１５に示すように、第２の部分判定回路９４ｎは、第２の判定回路２４の配線の接続を変更したものである。第２の部分判定回路９４ｎでは、ＮＭＯＳトランジスタＮ７３のゲートにはデータ線ＤＢＬが接続される。ＮＭＯＳトランジスタＮ７４のゲートにはデータ線ＰＢＬが接続される。ＮＭＯＳトランジスタＮ７５のゲートには電源配線が接続される。ＮＭＯＳトランジスタＮ７６のゲートにはデータ線ＮＢＬが接続される。このような接続により、第２の部分判定回路９４ｎでは、データ線ＮＢＬに接続されたメモリセルの数が比較値とデータ線ＰＢＬに接続されたメモリセルの数との和よりも小さい場合に第２の部分判定信号を有効化する。

【0092】

実施の形態３では、第１の判定回路２２のＭＱ出力を待たなければならなかったが、実施の形態４にかかる第２の判定回路９４では、第１の部分判定回路９４ｐと第２の部分判定回路９４ｎでそれぞれデータ線ＰＢＬ、ＮＢＬに接続されるメモリセル数の差が設定値ＲＥＰで指定する値に対して大きいか小さいかを判定し、判定後の結果をＭＱ出力に応じて選択する。これにより、実施の形態４では実施の形態３のような遅延を設けるひつようがない。

【0093】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0094】

１～３ 半導体装置
１０ メモリコントローラ
１１ 入力バッファ
１２ 電流源
１３ セルアレイ
１４ 定電流源
１５ 判定回路
１６ インタフェースコントローラ
２１ ＡＤ変換ＲＥＦセル
２２ 第１の判定回路
２３ レプリカセル
２４、８４、９４ 第２の判定回路
３１ 制御ロジック
４１ 第１のメモリセル
４２ 第２のメモリセル
８１ 遅延回路
８２ 遅延回路
９１ 選択回路
９４ｐ 第１の部分判定回路
９４ｎ 第２の部分判定回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】