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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023129201
(43)【公開日】2023-09-14
(54)【発明の名称】シリコンブレイン
(51)【国際特許分類】
H10B 43/27 20230101AFI20230907BHJP
H10B 41/27 20230101ALI20230907BHJP
H10B 43/40 20230101ALI20230907BHJP
H10B 41/40 20230101ALI20230907BHJP
H01L 21/336 20060101ALI20230907BHJP
H10B 43/50 20230101ALI20230907BHJP
H10B 41/50 20230101ALI20230907BHJP
G11C 11/54 20060101ALI20230907BHJP
G06N 3/063 20230101ALI20230907BHJP
G06G 7/60 20060101ALI20230907BHJP
G11C 16/04 20060101ALI20230907BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L27/11573
H01L27/11526
H01L29/78 371
H01L27/11575
H01L27/11548
G11C11/54
G06N3/063
G06G7/60
G11C16/04 170
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2022117619
(22)【出願日】2022-07-23
(31)【優先権主張番号】P 2022032187
(32)【優先日】2022-03-02
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】715002353
【氏名又は名称】渡辺 浩志
(72)【発明者】
【氏名】渡辺 浩志
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA02
5B225BA08
5B225EA05
5B225FA05
5B225FA07
5F083EP02
5F083EP17
5F083EP33
5F083EP34
5F083EP75
5F083EP76
5F083ER03
5F083ER11
5F083GA10
5F083JA35
5F083KA01
5F083KA05
5F083KA18
5F083LA03
5F083LA04
5F083LA05
5F083LA10
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083PR06
5F083ZA13
5F083ZA21
5F101BA01
5F101BA41
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD33
5F101BD34
5F101BE02
5F101BF05
5F101BG10
(57)【要約】 （修正有）
【課題】３次元シリコン回路網を用い、ビットによらない、3次元ニューラルネットを備える半導体装置及びその製造方法を提供する。
【解決手段】３次元アレイに分配した不揮発性メモリセルの電気的接続を切り替えることにより、人間脳の情報処理メカニズムを再現するZ軸方向に３ユニットを含む１モジュールであって、最上部に、Ｙ方向ビット線ＢＬＹ（ｉ, ｋ＋１）を有し、最下部に、Ｘ方向ビット線ＢＬＸ（ｊ, ｋ－２）を有し、その間にセルゲートＣＧ（ｉ, ｊ, ｋ＋１）、ＣＧ（ｉ,ｊ,ｋ）、ＣＧ（ｉ, ｊ, ｋ－１）が挟まれている。また、ＣＧ（ｉ, ｊ, ｋ＋１）とＣＧ（ｉ, ｊ, ｋ）の間に、Ｘ方向ビット線ＢＬＸ（ｊ, ｋ）を有し、ＣＧ（ｉ, ｊ, ｋ）とＣＧ（ｉ, ｊ, ｋ－１）の間にＹ方向ビット線ＢＬＹ（ｉ, ｋ－１）を有する。
【選択図】図９
【解決手段】３次元アレイに分配した不揮発性メモリセルの電気的接続を切り替えることにより、人間脳の情報処理メカニズムを再現するZ軸方向に３ユニットを含む１モジュールであって、最上部に、Ｙ方向ビット線ＢＬＹ（ｉ, ｋ＋１）を有し、最下部に、Ｘ方向ビット線ＢＬＸ（ｊ, ｋ－２）を有し、その間にセルゲートＣＧ（ｉ, ｊ, ｋ＋１）、ＣＧ（ｉ,ｊ,ｋ）、ＣＧ（ｉ, ｊ, ｋ－１）が挟まれている。また、ＣＧ（ｉ, ｊ, ｋ＋１）とＣＧ（ｉ, ｊ, ｋ）の間に、Ｘ方向ビット線ＢＬＸ（ｊ, ｋ）を有し、ＣＧ（ｉ, ｊ, ｋ）とＣＧ（ｉ, ｊ, ｋ－１）の間にＹ方向ビット線ＢＬＹ（ｉ, ｋ－１）を有する。
【選択図】図９
【特許請求の範囲】
【請求項1】
第１の軸方向に直列に接続される、第１のユニット、および、第２のユニットと、
第２の軸方向に伸びる、第２、第３、第４、および、第５のワード線と、
第３の軸方向に伸びる、第１、および、第６のワード線と、
第２の軸方向に伸びる、第１、および、第３のビット線と、
第３の軸方向に伸びる、第２のビット線と、
からなるモジュールであり、
前記第２のビット線は、前記第1および第２のユニットの両方に接続し、
前記第１のユニットは、第１、第２、および、第３の素子からなり、
前記第１、第２、および、第３の素子は、前記第１の軸方向に直列に接続され、
前記第１、第２、および、第３の素子は、それぞれ、制御ゲートを持ち、
前記第１の素子は、ソースを持ち、
前記第３の素子は、ドレインを持ち、
前記第１の素子の制御ゲートが、前記第１のワード線に接続し、
前記第２の素子の制御ゲートが、前記第２のワード線に接続し、
前記第３の素子の制御ゲートが、前記第３のワード線に接続し、
前記第１の素子のソースが、前記第１のビット線と接続し、
前記第３の素子のドレインが、前記第２のビット線と接続し、
前記第２のユニットは、第４、第５、および、第６の素子からなり、
前記第４、第５、および、第６の素子は、前記第１の軸方向に直列に接続され、
前記第４、第５、および、第６の素子は、それぞれ、制御ゲートを持ち、
前記第４の素子は、ソースを持ち、
前記第６の素子は、ドレインを持ち、
前記第４の素子の制御ゲートが、前記第４のワード線に接続し、
前記第５の素子の制御ゲートが、前記第５のワード線に接続し、
前記第６の素子の制御ゲートが、前記第６のワード線に接続し、
前記第４の素子のソースが、前記第２のビット線と接続し、
前記第６の素子のドレインが、前記第３のビット線と接続する、
ことを特徴とする半導体装置。
第２の軸方向に伸びる、第２、第３、第４、および、第５のワード線と、
第３の軸方向に伸びる、第１、および、第６のワード線と、
第２の軸方向に伸びる、第１、および、第３のビット線と、
第３の軸方向に伸びる、第２のビット線と、
からなるモジュールであり、
前記第２のビット線は、前記第1および第２のユニットの両方に接続し、
前記第１のユニットは、第１、第２、および、第３の素子からなり、
前記第１、第２、および、第３の素子は、前記第１の軸方向に直列に接続され、
前記第１、第２、および、第３の素子は、それぞれ、制御ゲートを持ち、
前記第１の素子は、ソースを持ち、
前記第３の素子は、ドレインを持ち、
前記第１の素子の制御ゲートが、前記第１のワード線に接続し、
前記第２の素子の制御ゲートが、前記第２のワード線に接続し、
前記第３の素子の制御ゲートが、前記第３のワード線に接続し、
前記第１の素子のソースが、前記第１のビット線と接続し、
前記第３の素子のドレインが、前記第２のビット線と接続し、
前記第２のユニットは、第４、第５、および、第６の素子からなり、
前記第４、第５、および、第６の素子は、前記第１の軸方向に直列に接続され、
前記第４、第５、および、第６の素子は、それぞれ、制御ゲートを持ち、
前記第４の素子は、ソースを持ち、
前記第６の素子は、ドレインを持ち、
前記第４の素子の制御ゲートが、前記第４のワード線に接続し、
前記第５の素子の制御ゲートが、前記第５のワード線に接続し、
前記第６の素子の制御ゲートが、前記第６のワード線に接続し、
前記第４の素子のソースが、前記第２のビット線と接続し、
前記第６の素子のドレインが、前記第３のビット線と接続する、
ことを特徴とする半導体装置。
【請求項2】
前記第１から第６の素子は、それぞれ、トンネル酸化膜、電荷蓄積層、ブロック膜、導電性薄膜、を含む、円筒状のチャンネルビアからなり、
前記第１から第３の素子は、第１のコアを有し、
前記第４から第６の素子は、第２のコアを有し、
前記第１のコアは、前記第１の軸方向に伸びる円筒状の部材からなり、前記第１から第３の素子のチャネル部を構成し、
前記第２のコアは、前記第１の軸方向に伸びる円筒状の部材からなり、前記第４から第６の素子のチャネル部を構成し、
前記トンネル酸化膜は、前記第１のコアを前記第１から第３の素子ごとにそれぞれ包み、前記第２のコアを前記第４から第６の素子ごとにそれぞれ包み、
前記電荷蓄積層は、前記トンネル酸化膜を、前記第１から第６の素子ごとにそれぞれ包み、
前記ブロック膜は、前記電荷蓄積層を、前記第１から第６の素子ごとにそれぞれ包み、
前記導電性薄膜は、前記ブロック膜を、前記第１から第６の素子ごとにそれぞれ包み、
前記第１から第６の素子の制御ゲートが、前記導電性薄膜である、
ことを特徴とする請求項１記載の半導体装置。
前記第１から第３の素子は、第１のコアを有し、
前記第４から第６の素子は、第２のコアを有し、
前記第１のコアは、前記第１の軸方向に伸びる円筒状の部材からなり、前記第１から第３の素子のチャネル部を構成し、
前記第２のコアは、前記第１の軸方向に伸びる円筒状の部材からなり、前記第４から第６の素子のチャネル部を構成し、
前記トンネル酸化膜は、前記第１のコアを前記第１から第３の素子ごとにそれぞれ包み、前記第２のコアを前記第４から第６の素子ごとにそれぞれ包み、
前記電荷蓄積層は、前記トンネル酸化膜を、前記第１から第６の素子ごとにそれぞれ包み、
前記ブロック膜は、前記電荷蓄積層を、前記第１から第６の素子ごとにそれぞれ包み、
前記導電性薄膜は、前記ブロック膜を、前記第１から第６の素子ごとにそれぞれ包み、
前記第１から第６の素子の制御ゲートが、前記導電性薄膜である、
ことを特徴とする請求項１記載の半導体装置。
【請求項3】
前記第１から第６のワード線の幅が、前記円筒状のチャネルビアの直径より大きく、
前記第１から第３のビット線の幅が、前記円筒状のチャネルビアの直径より大きい、
ことを特徴とする請求項１記載の半導体装置。
前記第１から第３のビット線の幅が、前記円筒状のチャネルビアの直径より大きい、
ことを特徴とする請求項１記載の半導体装置。
【請求項4】
第７、第８、および、第９の素子と、
第２の軸方向に伸びる、第７、および、第８のワード線と、
第３の軸方向に伸びる、第９のワード線と、
第３の軸方向に伸びる、第４のビット線と、からなり、
前記第７、第８、および、第９の素子は、前記第１の軸方向に直列に接続され、
前記第７、第８、および、第９の素子は、それぞれ、制御ゲートを持ち、
前記第７の素子は、ソースを持ち、
前記第８の素子は、ドレインを持ち、
前記第７の素子の制御ゲートが、前記第７のワード線に接続し、
前記第８の素子の制御ゲートが、前記第８のワード線に接続し、
前記第９の素子の制御ゲートが、前記第９のワード線に接続し、
前記第７の素子のソースが、前記第４のビット線と接続し、
前記第９の素子のドレインが、前記第１のビット線と接続する、
ことを特徴とする請求項１記載の半導体装置。
第２の軸方向に伸びる、第７、および、第８のワード線と、
第３の軸方向に伸びる、第９のワード線と、
第３の軸方向に伸びる、第４のビット線と、からなり、
前記第７、第８、および、第９の素子は、前記第１の軸方向に直列に接続され、
前記第７、第８、および、第９の素子は、それぞれ、制御ゲートを持ち、
前記第７の素子は、ソースを持ち、
前記第８の素子は、ドレインを持ち、
前記第７の素子の制御ゲートが、前記第７のワード線に接続し、
前記第８の素子の制御ゲートが、前記第８のワード線に接続し、
前記第９の素子の制御ゲートが、前記第９のワード線に接続し、
前記第７の素子のソースが、前記第４のビット線と接続し、
前記第９の素子のドレインが、前記第１のビット線と接続する、
ことを特徴とする請求項１記載の半導体装置。
【請求項5】
第１０、第１１、および、第１２の素子と、
第２の軸方向に伸びる、第１１，および、第１２のワード線と、
第３の軸方向に伸びる、第１０のワード線と、
第３の軸方向に伸びる、第５のビット線と、からなり、
前記第１０、第１１、および、第１２の素子は、前記第１の軸方向に直列に接続され、
前記第１０、第１１、および、第１２の素子は、それぞれ、制御ゲートを持ち、
前記第１０の素子は、ソースを持ち、
前記第１２の素子は、ドレインを持ち、
前記第１０の素子の制御ゲートが、前記第１０のワード線に接続し、
前記第１１の素子の制御ゲートが、前記第１１のワード線に接続し、
前記第１２の素子の制御ゲートが、前記第１２のワード線に接続し、
前記第１０の素子のソースが、前記第３のビット線と接続し、
前記第１２の素子のドレインが、前記第５のビット線と接続する、
ことを特徴とする請求項１記載の半導体装置。
第２の軸方向に伸びる、第１１，および、第１２のワード線と、
第３の軸方向に伸びる、第１０のワード線と、
第３の軸方向に伸びる、第５のビット線と、からなり、
前記第１０、第１１、および、第１２の素子は、前記第１の軸方向に直列に接続され、
前記第１０、第１１、および、第１２の素子は、それぞれ、制御ゲートを持ち、
前記第１０の素子は、ソースを持ち、
前記第１２の素子は、ドレインを持ち、
前記第１０の素子の制御ゲートが、前記第１０のワード線に接続し、
前記第１１の素子の制御ゲートが、前記第１１のワード線に接続し、
前記第１２の素子の制御ゲートが、前記第１２のワード線に接続し、
前記第１０の素子のソースが、前記第３のビット線と接続し、
前記第１２の素子のドレインが、前記第５のビット線と接続する、
ことを特徴とする請求項１記載の半導体装置。
【請求項6】
第２１、第２２、および、第２３の素子と、
前記第３の方向に伸びる、第２１のワード線と、第２２のビット線、からなり、
前記第２１、第２２、及び、第２３の素子は、前記第１の軸方向に直列に接続し、
前記第２１、第２２、および、第２３の素子は、それぞれ、制御ゲートを持ち、
前記第２１の素子は、ソースを持ち、
前記第２３の素子は、ドレインを持ち、
前記第２１の素子の制御ゲートが、前記第２１のワード線に接続し、
前記第２２の素子の制御ゲートが、前記第２のワード線に接続し、
前記第２３の素子の制御ゲートが、前記第３のワード線に接続し、
前記第２１の素子のソースが、前記第１のビット線と接続し、
前記第２３の素子のドレインが、前記第２２のビット線と接続する、
ことを特徴とする請求項１記載の半導体装置。
前記第３の方向に伸びる、第２１のワード線と、第２２のビット線、からなり、
前記第２１、第２２、及び、第２３の素子は、前記第１の軸方向に直列に接続し、
前記第２１、第２２、および、第２３の素子は、それぞれ、制御ゲートを持ち、
前記第２１の素子は、ソースを持ち、
前記第２３の素子は、ドレインを持ち、
前記第２１の素子の制御ゲートが、前記第２１のワード線に接続し、
前記第２２の素子の制御ゲートが、前記第２のワード線に接続し、
前記第２３の素子の制御ゲートが、前記第３のワード線に接続し、
前記第２１の素子のソースが、前記第１のビット線と接続し、
前記第２３の素子のドレインが、前記第２２のビット線と接続する、
ことを特徴とする請求項１記載の半導体装置。
【請求項7】
第２４、第２５、および、第２６の素子と、
前記第３の方向に伸びる、第２６のワード線と、からなり、
前記第２４、第２５、及び、第２６の素子は、前記第１の軸方向に直列に接続し、
前記第２４、第２５、および、第２６の素子は、それぞれ、制御ゲートを持ち、
前記第２４の素子は、ソースを持ち、
前記第２６の素子は、ドレインを持ち、
前記第２４の素子の制御ゲートが、前記第４のワード線に接続し、
前記第２５の素子の制御ゲートが、前記第５のワード線に接続し、
前記第２６の素子の制御ゲートが、前記第２６のワード線に接続し、
前記第２４の素子のソースが、前記第２２のビット線と接続する、
ことを特徴とする請求項６記載の半導体装置。
前記第３の方向に伸びる、第２６のワード線と、からなり、
前記第２４、第２５、及び、第２６の素子は、前記第１の軸方向に直列に接続し、
前記第２４、第２５、および、第２６の素子は、それぞれ、制御ゲートを持ち、
前記第２４の素子は、ソースを持ち、
前記第２６の素子は、ドレインを持ち、
前記第２４の素子の制御ゲートが、前記第４のワード線に接続し、
前記第２５の素子の制御ゲートが、前記第５のワード線に接続し、
前記第２６の素子の制御ゲートが、前記第２６のワード線に接続し、
前記第２４の素子のソースが、前記第２２のビット線と接続する、
ことを特徴とする請求項６記載の半導体装置。
【請求項8】
第３１、第３２、および、第３３の素子と、
前記第２の方向に伸びる、第３２、および、第３３のワード線と、第３１、からなり、
前記第３１、第３２、及び、第３３の素子は、前記第１の軸方向に直列に接続し、
前記第３１、第３２、および、第３３の素子は、それぞれ、制御ゲートを持ち、
前記第３１の素子は、ソースを持ち、
前記第３３の素子は、ドレインを持ち、
前記第３１の素子の制御ゲートが、前記第１のワード線に接続し、
前記第３２の素子の制御ゲートが、前記第３２のワード線に接続し、
前記第３３の素子の制御ゲートが、前記第３３のワード線に接続し、
前記第３１の素子のソースが、前記第３１のビット線と接続し、
前記第３３の素子のドレインが、前記第２のビット線と接続する、
ことを特徴とする請求項１記載の半導体装置。
前記第２の方向に伸びる、第３２、および、第３３のワード線と、第３１、からなり、
前記第３１、第３２、及び、第３３の素子は、前記第１の軸方向に直列に接続し、
前記第３１、第３２、および、第３３の素子は、それぞれ、制御ゲートを持ち、
前記第３１の素子は、ソースを持ち、
前記第３３の素子は、ドレインを持ち、
前記第３１の素子の制御ゲートが、前記第１のワード線に接続し、
前記第３２の素子の制御ゲートが、前記第３２のワード線に接続し、
前記第３３の素子の制御ゲートが、前記第３３のワード線に接続し、
前記第３１の素子のソースが、前記第３１のビット線と接続し、
前記第３３の素子のドレインが、前記第２のビット線と接続する、
ことを特徴とする請求項１記載の半導体装置。
【請求項9】
第３４、第３５、および、第３６の素子と、
前記第２の方向に伸びる、第３４、および、第３５のワード線と、第３６のビット線からなり、
前記第３４、第３５、および、第３６の素子は、前記第１の軸方向に直列に接続し、
前記第３４、第３５、および、第３６の素子は、それぞれ、制御ゲートを持ち、
前記第３４の素子は、ソースを持ち、
前記第３６の素子は、ドレインを持ち、
前記第３４の素子の制御ゲートが、前記第３４のワード線に接続し、
前記第３５の素子の制御ゲートが、前記第３５のワード線に接続し、
前記第３６の素子の制御ゲートが、前記第６のワード線に接続し、
前記第３４の素子のソースが、前記第２のビット線と接続し、
前記第３６の素子のドレインが、前記第３６のビット線と接続する、
ことを特徴とする請求項８記載の半導体装置。
前記第２の方向に伸びる、第３４、および、第３５のワード線と、第３６のビット線からなり、
前記第３４、第３５、および、第３６の素子は、前記第１の軸方向に直列に接続し、
前記第３４、第３５、および、第３６の素子は、それぞれ、制御ゲートを持ち、
前記第３４の素子は、ソースを持ち、
前記第３６の素子は、ドレインを持ち、
前記第３４の素子の制御ゲートが、前記第３４のワード線に接続し、
前記第３５の素子の制御ゲートが、前記第３５のワード線に接続し、
前記第３６の素子の制御ゲートが、前記第６のワード線に接続し、
前記第３４の素子のソースが、前記第２のビット線と接続し、
前記第３６の素子のドレインが、前記第３６のビット線と接続する、
ことを特徴とする請求項８記載の半導体装置。
【請求項10】
前記第１、第３、第７、および、第９のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第２，第３、第７，第８，および、第９の素子のソースとドレインの間に電流を流すために必要な、前記第１、第２，第３、第７，第８，および、第９の素子のゲートにそれぞれ印加する電圧の閾値であり、
前記第１、および、第９のワード線の電圧を、前記第１の電圧から透過電圧まで変化させ、
前記透過電圧は、前記第１、第２，第３、第７，第８，および、第９の素子のうちの任意のどの素子の閾値よりも高く、
前記第２、および、第８の、ワード線に読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする請求項４記載の半導体装置の動作方法。
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第２，第３、第７，第８，および、第９の素子のソースとドレインの間に電流を流すために必要な、前記第１、第２，第３、第７，第８，および、第９の素子のゲートにそれぞれ印加する電圧の閾値であり、
前記第１、および、第９のワード線の電圧を、前記第１の電圧から透過電圧まで変化させ、
前記透過電圧は、前記第１、第２，第３、第７，第８，および、第９の素子のうちの任意のどの素子の閾値よりも高く、
前記第２、および、第８の、ワード線に読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする請求項４記載の半導体装置の動作方法。
【請求項11】
前記第１、第３、第４、および、第６のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１から第６の素子のソースとドレインの間に電流を流すために必要な、前記第１から第６の素子のゲートにそれぞれ印加する電圧の閾値であり、
前記第３、および、第４のワード線の電圧を、前記第１の電圧から透過電圧まで変化させ、
前記透過電圧は、前記第１から第６の素子のうち任意のどの素子の閾値よりも高く、
前記第２、および、第５のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする請求項１記載の半導体装置の動作方法。
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１から第６の素子のソースとドレインの間に電流を流すために必要な、前記第１から第６の素子のゲートにそれぞれ印加する電圧の閾値であり、
前記第３、および、第４のワード線の電圧を、前記第１の電圧から透過電圧まで変化させ、
前記透過電圧は、前記第１から第６の素子のうち任意のどの素子の閾値よりも高く、
前記第２、および、第５のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする請求項１記載の半導体装置の動作方法。
【請求項12】
前記第１、第３，および、第２１のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第３、および、第２１の素子のソースとドレインの間に電流を流すために必要な、前記第１、第３、および、第２１の素子のゲートに印加する電圧の閾値であり、
前記第1、および、第２１のワード線に印加する電圧を、前記第一の電圧から透過電圧に変化させ、
前記透過電圧は、前記第１、第３、および、第２１の素子のうち任意のどの素子の閾値よりも高く、
前記第２のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする請求項６記載の半導体装置の動作方法。
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第３、および、第２１の素子のソースとドレインの間に電流を流すために必要な、前記第１、第３、および、第２１の素子のゲートに印加する電圧の閾値であり、
前記第1、および、第２１のワード線に印加する電圧を、前記第一の電圧から透過電圧に変化させ、
前記透過電圧は、前記第１、第３、および、第２１の素子のうち任意のどの素子の閾値よりも高く、
前記第２のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする請求項６記載の半導体装置の動作方法。
【請求項13】
前記第１、第３，および、第３３のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第３、および、第３３の素子のソースとドレインの間に電流を流すために必要な、前記第１、第３、および、第３３の素子のゲートに印加する電圧の閾値であり、
前記第３、および、第３３のワード線に印加する電圧を、前記第一の電圧から透過電圧に変化させ、
前記透過電圧は、前記第１、第３、および、第３３の素子のうち任意のどの素子の閾値よりも高く、
前記第２、および、第３２のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする請求項８記載の半導体装置の動作方法。
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第３、および、第３３の素子のソースとドレインの間に電流を流すために必要な、前記第１、第３、および、第３３の素子のゲートに印加する電圧の閾値であり、
前記第３、および、第３３のワード線に印加する電圧を、前記第一の電圧から透過電圧に変化させ、
前記透過電圧は、前記第１、第３、および、第３３の素子のうち任意のどの素子の閾値よりも高く、
前記第２、および、第３２のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする請求項８記載の半導体装置の動作方法。
【請求項14】
前記第２および第３のどちらか一方の方向を第1の選択軸とし、他方を第２の選択軸とし、
前記第１の選択軸に沿って伸びるようパターニングされた第１の導電層の上に、
第1から第５の膜を積層し、
前記第1、第３、および、第5の膜が、第1種の絶縁膜であり、
前記第２および第４の膜が、第2種の絶縁膜であり、
前記第１から第５の膜を、前記第２の選択軸に沿ってエッチングし、第1のスリットを設け、
前記第１のスリットは、前記第２の選択軸の方向に伸び、
前記第２、および、第４の膜を剥ぎ取り、
所定の処置を施した後、前記第１のスリットに第3種の絶縁膜を埋め、
所定の処置を施した後、前記第5の膜の上に、第6、第７，および、第８の膜を積層し、
前記第６、および、第８の膜が、前記第1種の絶縁膜であり、
前記第７の膜が前記第２種の絶縁膜であり、
前記第６から第８の膜を前記第１の選択軸の方向にエッチングし、第２のスリットを開け、
前記第２のスリットは、前記第１の選択軸の方向に伸び、
前記第７の膜を剥ぎ取り、
所定の処置を施した後、前記第２のスリットに前記第3種の絶縁膜を埋め、
前記第１の導電層は、前記第１の選択軸方向に伸びるビット線である、
ことを特徴とする請求項１記載の半導体装置の製造方法。
前記第１の選択軸に沿って伸びるようパターニングされた第１の導電層の上に、
第1から第５の膜を積層し、
前記第1、第３、および、第5の膜が、第1種の絶縁膜であり、
前記第２および第４の膜が、第2種の絶縁膜であり、
前記第１から第５の膜を、前記第２の選択軸に沿ってエッチングし、第1のスリットを設け、
前記第１のスリットは、前記第２の選択軸の方向に伸び、
前記第２、および、第４の膜を剥ぎ取り、
所定の処置を施した後、前記第１のスリットに第3種の絶縁膜を埋め、
所定の処置を施した後、前記第5の膜の上に、第6、第７，および、第８の膜を積層し、
前記第６、および、第８の膜が、前記第1種の絶縁膜であり、
前記第７の膜が前記第２種の絶縁膜であり、
前記第６から第８の膜を前記第１の選択軸の方向にエッチングし、第２のスリットを開け、
前記第２のスリットは、前記第１の選択軸の方向に伸び、
前記第７の膜を剥ぎ取り、
所定の処置を施した後、前記第２のスリットに前記第3種の絶縁膜を埋め、
前記第１の導電層は、前記第１の選択軸方向に伸びるビット線である、
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項15】
前記第８の膜の上に所定の処置を施した後、
前記第２の選択軸に沿って伸びるよう、第２の導電層をパターニングし、
前記第２の導電層は、前記第２の選択軸方向に伸びるビット線であり、
前記第２の導電層の上に、第９から第１３の膜を積層し、
前記第９、第１１、および、第１３の膜が、前記第1種の絶縁膜であり、
前記第１０および第１２の膜が、前記第２種の絶縁膜であり、
前記第２の導電層は、前記第２の選択軸方向に伸びるビット線であり、
前記第１および第２の導電層が、前記第1選択軸および第２選択軸がなす平面内で互いに交差する、
ことを特徴とする請求項１４記載の半導体装置の製造方法。
前記第２の選択軸に沿って伸びるよう、第２の導電層をパターニングし、
前記第２の導電層は、前記第２の選択軸方向に伸びるビット線であり、
前記第２の導電層の上に、第９から第１３の膜を積層し、
前記第９、第１１、および、第１３の膜が、前記第1種の絶縁膜であり、
前記第１０および第１２の膜が、前記第２種の絶縁膜であり、
前記第２の導電層は、前記第２の選択軸方向に伸びるビット線であり、
前記第１および第２の導電層が、前記第1選択軸および第２選択軸がなす平面内で互いに交差する、
ことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項16】
前記第１種の絶縁膜は、酸化膜からなり、
前記第２種の絶縁膜は、窒化膜からなり、
前記第３種の絶縁膜は、低誘電体膜からなり、
前記第１および第２の導電層は、金属、あるいは、シリサイド、からなる、
ことを特徴とする請求項１５記載の半導体装置の製造方法。
前記第２種の絶縁膜は、窒化膜からなり、
前記第３種の絶縁膜は、低誘電体膜からなり、
前記第１および第２の導電層は、金属、あるいは、シリサイド、からなる、
ことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項17】
前記第２および第３のどちらか一方の方向を第２１の選択軸とし、他方を第２２の選択軸とし、
前記第２１の選択軸に沿って伸びるようパターニングされた第２１の導電層の上に、
第２１から第２３の膜を積層し、
前記第２１、および、第２３の膜が、第２1種の絶縁膜であり、
前記第２２の膜が、第2２種の絶縁膜であり、
前記第２１から第２３の膜を、前記第２２の選択軸に沿ってエッチングし、第２１のスリットを開け、
前記第２１のスリットは、前記第２２の選択軸の方向に伸び、
前記第２２の膜を剥ぎ取り、
所定の処置を施した後、前記第２１のスリットに第２３種の絶縁膜を埋め、
所定の処置を施した後、前記第２３の膜の上に、第２４から第２８の膜を積層し、
前記第２４、第２６、および、第２８の膜が、前記第２1種の絶縁膜であり、
前記第２５、および、第２７の膜が、前記第2２種の絶縁膜であり、
前記第２４から第２８の膜を前記第２１の選択軸の方向にエッチングし、第２２のスリットを開け、
前記第２２のスリットは、前記第２１の選択軸の方向に伸び、
前記第２５，および、第２７の膜を剥ぎ取り、
所定の処置を施した後、前記第２２のスリットに前記第２３種の絶縁膜を埋め、
前記第２１の導電層は、前記第２１の選択軸方向に伸びるビット線である、
ことを特徴とする請求項１記載の半導体装置の製造方法。
前記第２１の選択軸に沿って伸びるようパターニングされた第２１の導電層の上に、
第２１から第２３の膜を積層し、
前記第２１、および、第２３の膜が、第２1種の絶縁膜であり、
前記第２２の膜が、第2２種の絶縁膜であり、
前記第２１から第２３の膜を、前記第２２の選択軸に沿ってエッチングし、第２１のスリットを開け、
前記第２１のスリットは、前記第２２の選択軸の方向に伸び、
前記第２２の膜を剥ぎ取り、
所定の処置を施した後、前記第２１のスリットに第２３種の絶縁膜を埋め、
所定の処置を施した後、前記第２３の膜の上に、第２４から第２８の膜を積層し、
前記第２４、第２６、および、第２８の膜が、前記第２1種の絶縁膜であり、
前記第２５、および、第２７の膜が、前記第2２種の絶縁膜であり、
前記第２４から第２８の膜を前記第２１の選択軸の方向にエッチングし、第２２のスリットを開け、
前記第２２のスリットは、前記第２１の選択軸の方向に伸び、
前記第２５，および、第２７の膜を剥ぎ取り、
所定の処置を施した後、前記第２２のスリットに前記第２３種の絶縁膜を埋め、
前記第２１の導電層は、前記第２１の選択軸方向に伸びるビット線である、
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項18】
前記第２８の膜の上に所定の処置を施した後、
前記第２２の選択軸に沿って伸びるよう、第２２の導電層をパターニングし、
前記第２２の導電層は、前記第２２の選択軸方向に伸びるビット線であり、
前記第２２の導電層の上に、
第２９から第３１の膜を積層し、
前記第２９、第３１の膜が、第２1種の絶縁膜であり、
前記第３０の膜が前記第２２種の絶縁膜であり、
前記第２２の導電層は、前記第２２の選択軸方向に伸びるビット線であり、
前記第２１および第２２の導電層が、前記第２1選択軸および第２２選択軸がなす平面内で互いに交差する、
ことを特徴とする請求項１７記載の半導体装置の製造方法。
前記第２２の選択軸に沿って伸びるよう、第２２の導電層をパターニングし、
前記第２２の導電層は、前記第２２の選択軸方向に伸びるビット線であり、
前記第２２の導電層の上に、
第２９から第３１の膜を積層し、
前記第２９、第３１の膜が、第２1種の絶縁膜であり、
前記第３０の膜が前記第２２種の絶縁膜であり、
前記第２２の導電層は、前記第２２の選択軸方向に伸びるビット線であり、
前記第２１および第２２の導電層が、前記第２1選択軸および第２２選択軸がなす平面内で互いに交差する、
ことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項19】
前記第２１種の絶縁膜は、酸化膜からなり、
前記第２２種の絶縁膜は、窒化膜からなり、
前記第２３の絶縁膜は、低誘電体膜からなり、
前記第２１および第２２の導電層は、金属、あるいは、シリサイド、からなる、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
前記第２２種の絶縁膜は、窒化膜からなり、
前記第２３の絶縁膜は、低誘電体膜からなり、
前記第２１および第２２の導電層は、金属、あるいは、シリサイド、からなる、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項20】
第1、および、第２の配線メタル層を有し、
前記第１のビット線が、前記第１の配線メタル層と接続し、
前記第２のワード線が、前記第２の配線メタル層と接続し、
前記第３のワード線が、前記第１の配線メタル層と接続し、
前記第４のワード線が、前記第２の配線メタル層と接続し、
前記第５のワード線が、前記第１の配線メタル層と接続し、
前記第３のビット線が、前記第２の配線メタル層と接続する、
ことを特徴とする請求項１記載の半導体装置。
前記第１のビット線が、前記第１の配線メタル層と接続し、
前記第２のワード線が、前記第２の配線メタル層と接続し、
前記第３のワード線が、前記第１の配線メタル層と接続し、
前記第４のワード線が、前記第２の配線メタル層と接続し、
前記第５のワード線が、前記第１の配線メタル層と接続し、
前記第３のビット線が、前記第２の配線メタル層と接続する、
ことを特徴とする請求項１記載の半導体装置。
【請求項21】
前記第１および第６のワード線が、前記第１および第２の配線メタル層の一方と接続し、
前記第２のビット線が、前記第１および第２の配線メタル層の他方と接続する、
ことを特徴とする請求項２０記載の半導体装置。
前記第２のビット線が、前記第１および第２の配線メタル層の他方と接続する、
ことを特徴とする請求項２０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、シリコンチップによる3次元ニューラルネットを備えるための技術に関する。
【背景技術】
【0002】
従来の半導体を用いた計算処理方法は、記憶装置（メモリ）と演算処理装置（CPU等）が連携して動作する。記憶装置（半導体メモリ）は、メモリセル（メモリ素子、ビットセル、あるいは単にセル）と呼ばれる記憶素子の集合（アレイ、セルアレイ、メモリセルアレイ、あるいは記憶素子アレイ）からなる。各素子は、すくなくとも、ソース、ドレイン、ゲート（もしくは制御ゲート）からなる。ソース、および、ドレインは、それぞれビット線と接続することが可能である。ゲートは、それぞれワード線に接続する。
この接続は、一般に、コンタクト（端子）を通じて行われる。たとえば、ワード線コンタクト（端子）、あるいは、ビット線コンタクト（端子）である。
このような素子の集合が２次元平面上に分配されている場合各記憶素子へのアクセスは、2次元平面の、互いに垂直なX方向とY方向に配置されたワード線（WL）とビット線（BL）によって行う。たとえば、A番目のワード線とB番目のビット線の交差したところに配置された記憶素子の番地は（A,B）となる。これを記憶素子のアドレスという。ただし、Aを特にX軸上の番地（X番地）という。Bを特にY軸上の番地（Y番地）という。
この接続は、一般に、コンタクト（端子）を通じて行われる。たとえば、ワード線コンタクト（端子）、あるいは、ビット線コンタクト（端子）である。
このような素子の集合が２次元平面上に分配されている場合各記憶素子へのアクセスは、2次元平面の、互いに垂直なX方向とY方向に配置されたワード線（WL）とビット線（BL）によって行う。たとえば、A番目のワード線とB番目のビット線の交差したところに配置された記憶素子の番地は（A,B）となる。これを記憶素子のアドレスという。ただし、Aを特にX軸上の番地（X番地）という。Bを特にY軸上の番地（Y番地）という。
【0003】
ムーアの法則（非特許文献１参照）にしたがい半導体製造プロセスを利用してシリコンウェーハ表面上により多くの記憶素子を集積することが長らく半導体メモリ技術開発の主流であった。しかしながら近年（２０１５年以降）２次元平面内への記憶素子の集積度を上げることが難しくなり、量産品レベルでも３次元空間に記憶素子を配置する方法が主流になってきている。このとき、番地は（A、B、C）で表すことができる。ただし、CはXY平面に垂直なZ軸上の番地（Z番地）である。
【0004】
しかしながら、２次元であろうが３次元であろうが、現在の半導体記憶装置の情報の記録方法は記憶素子を単位としており、各記憶素子（セル）が０と１、２つの値を持つ場合、１セル辺り１ビットの記憶容量（記憶できる情報量）があるという。こような記憶素子が２セルあれば、記憶容量は２ビットであるという。このとき０と１の組み合わせ（００）、（０１）、（１０）、（１１）の４通りである。この場合の数は２の２乗によって計算できる。セルアレイがNセルの記憶素子で構成されていれば、そのセルアレイの記憶容量はNビットである。この場合の数は２のN乗で計算できる。
【0005】
したがって、従来の半導体装置の情報量（ビット数）は、低を２とする対数で場合の数をあらわしたものとなる。
【0006】
これに対し、人間の脳は記憶素子で構成されていない。あえて記憶素子に対応するものがあるとすれば神経細胞の一部を構成する細胞体をあげられることが可能だが、この細胞体に０あるいは１の情報を記憶するようなことはしない。
【0007】
図１に簡単に示すように、一般に、神経細胞（ニューロン）は一つの細胞体、複数の（たとえば数十の）樹状突起、一つの軸索という３つの部分からなる。細胞体は、これら複数の樹状突起から外部入力を受領することができる。軸索は、一般に樹状突起より長く伸び、その先端は更に数十から数百に分岐している。これら分岐した軸索の先端を軸索末端（あるいは軸索終端）という。
【0008】
図２に簡単に示すように、軸索端末は他の細胞体の樹状突起の一つに近づき接合を作る。この接合をシナプシスと呼ぶ。
【0009】
今細胞体Aと細胞体Bがある。細胞体Aには複数の樹状突起（n）を通して外部から複数の入力x(n)がある。ただし、nは1からNまでの整数とする。細胞体Aは入力x(n)にそれぞれ重みW(n)を割り当てる。この重みに従って足し合わされた信号をSUMとする。SUMは軸索を通して軸索末端の一つに転送される。SUMがある閾値（threshold of exitation）を超えると神経細胞は活動電位を発生し、シナプシスを駆動して細胞体Ａから細胞体Ｂに神経伝達物質が伝わる。
【0010】
この閾値は、信号が繰り返し伝わることによって変化する。つまり経験を繰り返し学習することによってシナプシスのつながりが強くなったり、切れたり、シナプシスの付け替えが発生したりする。シナプシスのつながりが強くなるのは閾値が下がるということで説明できる。シナプシスが切れるのは閾値が上がることで説明できる。シナプシスの付け替えが発生するのは他のシナプシスの閾値が下がることで説明できる。
【0011】
これをモデル化したものが図３である。神経伝達物質が伝わるとき出力yを１（y=1）とし、そうでないときy=0とする。このモデルをパーセプトロンという。ディープラーニングやマシーンラーニングなどで広く用いられている。
【0012】
コンピュータ上でパーセプトロンを実現する方法は主に二つある。
【0013】
伝統的な方法は、入力x(n)、重みw(n)、SUM、閾値、出力yをすべてビット情報で表す。すなわちコンピュータプログラムである。
【0014】
この方法ではコンピュータに大きな負荷をかけることが問題となっている。計算処理速度の向上と消費電力の低減がこれまで以上に求められている。ディープラーニングやマシーンラーニングは膨大なデータを瞬時に処理することが求められ、多大な負荷をかける計算が世界中にあふれるとデータセンターの消費電力が爆発的に増大しデータセンターを現実的に運営することが難しくなる。その上地球温暖化を加速する危険性まで懸念されはじめている。（非特許文献２参照）
【0015】
計算速度限界の主な原因は演算装置と主記憶装置の間のデータ通信が過剰になることである。演算処理装置はまだ高速化が可能であるが、演算処理装置と主記憶装置の間のデータバスの通信速度は頭打ちである。これをノイマンボトルネック（あるいはメモリバス問題）という。
【0016】
消費電力増大の主な原因は、現在主流の主記憶装置がダイナミックランダムアクセスメモリ（DRAM）という揮発性メモリであることである。そのため記録したデータのリフレッシュによる消費電力が無視できなくなってきている。
【0017】
最近の新しい流れは、ノイマンボトルネックを避け、同時に消費電力を抑えるため半導体チップの中に直接このパーセプトロンを再現しようという流れである。しかしながら、人間の脳のニューラルネットワークは、一般に、定められていない２つの神経細胞同士の間でシナプシスを生成するようにできている。すなわち、現在の半導体技術で2次元平面上あるいは３次元空間上にきっちりと定められた番地にパーセプトロンを配置することは可能であるが、任意の神経細胞同士の間でのシナプシスを再現したり、学習に応じて自由に付け替えたりすることは容易ではない。
【0018】
また、上述したように、既存のメモリアーキテクチャーでは情報はビット単位で記録されるのに対して、人間の脳では神経細胞の接続（ニューラルネットワーク）、すなわち、シナプシスで方法を表わす。つまり、ビット情報で書かれたプログラム上でディープラーニングやマシーンラーニングを再現することは、ニューラルネットワークの１単位（パーセプトロン）をモデル化するのにすでに一つのプログラムを書いていることになる。この点で大きな情報処理のロスが発生している。
【0019】
例えば、パーセプトロンのプログラムが１０００行程度で書けるとする。１行辺りの情報量を８０バイト（１バイトは８ビット）とすれば、パーセプトロンをコンピュータプログラムで再現するには８０キロバイトの情報量が必要になる。プログラムをコンパイルして１０分の１に圧縮できたとしても８キロバイトである。もしこれを半導体チップ内の１００ビットで再現できるようになれば、コンピュータプログラムでは１パーセプトロン辺り６４０倍の情報量を浪費していることになる。
【0020】
神経細胞の数は、人間の脳全体（大脳と小脳）では、およそ８６０億個と言われている。神経細胞の数とパーセプトロンの数がほぼ同数数であると仮定すると、人間並みの能力を持つ人工知能を実現するためには膨大な無駄な情報量をコンピュータに処理させる必要がある。
【0021】
ディープラーニングやマシーンラーニングはまだ人間の脳と比肩できるような人工知能ではない。人工知能が発達するにつれコンピュータに無駄に処理させる情報量は更に増大すると考えられる。
【0022】
次に、ネットワークの情報量とビットによる情報量の比較をする。
【0023】
ネットワークの学問は、数学ではグラフ理論という。ネットワークは、一般に、点を線で結んだものである。これに対しビット単位の情報処理は線がなく点のみで情報を処理することになる。
【0024】
上述の点をバーテックス（頂点）とかノードと呼ぶ。上述の線をエッジとかリンクという。
ノードやリンクというのはむしろ物理学の方で好まれる用語であるが、それぞれバーテックスやエッジと同じものを指している。
ノードやリンクというのはむしろ物理学の方で好まれる用語であるが、それぞれバーテックスやエッジと同じものを指している。
【0025】
そもそもネットワークは複雑であり、ネットワークの情報量を正確に見積もるにはかなりの限定条件を課さねばならない。図４はその一例を示すものである。
【0026】
任意の２点（１と２）を結ぶとき、１から２への方向と２から１への方向が異なるリンクとみなされる場合、それを有向ネットワークという。そうでない場合、それを無向ネットワークという。有向ネットワークでは、図４のように、リンクは矢印で表される。始点と終点を〇であらわしている。図４のr=２の場合参照。二つの〇と一本の矢印で二通りの組み合わせが存在する。ただし、ｒは、リンクするノードの数とする。
【0027】
ｒ＝３のとき２本の矢印が短絡され、始点と終点を接続されている。その場合の数は６である。ｒ＝４のとき３本の矢印が短絡され、始点と終点が接続されている。その場合の数は８である。全ノード数をＮとし、そのうちリンクされるノード数がｒであるような場合の数は、Ｎとｒの順列Ｐ（Ｎ，ｒ）とｒの積で表される。この積をｒが３からＮまで足し合わせたものに更にＰ（Ｎ，２）を足したものがこの制約の上でのネットワークの場合の数である。これは、Nの階乗（N！）より大きいことが自明である。
【0028】
これはすべてのネットワークの可能性を網羅している訳ではないが、このような制約を受けたネットワークの情報量がビットによる情報量より大きいことを示すことが可能である。
【0029】
N個のノードがメモリセルアレイ上に分配されている場合を考えよう。ビットによる情報量は簡単にNビットである。これに対し、図４で例示したネットワークの情報量はlog (2, N!) より大きい。ここで、log（２，ｘ）は、２を底とするｘの対数である。
【0030】
スターリングの公式を用いれば、Nが十分大きい場合（実質的には少なくとも２０より大きい場合）、log (2, N!) は（Nlog（e，N）―N）/log（e、２）である。ただし、log （e、ｘ）は、eを底とするｘの対数である。この値をNで割ると（log（e，N）―１）/log（e、２）となる。この値は、Nが十分大きいとき１より大きくなる。
【0031】
１２８GビットDRAMで換算するとノード数（Ｎ）は概算で１０の１１乗となる。log(2、e) はおよそ１．９なので、図５を見ると、図4のネットワークの情報量がビットによる情報量よりはるかに大きくなることが自明である。
【0032】
続いて、ネットワークでは始点と終点が同一でもパスが異なる情報を記録できる。
【0033】
図６は、始点（１）から終点（２）へのパスの例を複数示したものである。左からリンクが２本の場合、3本の場合、４本の場合、５本の場合等である。
【0034】
リンクが２本の場合始点（１）と終点（２）以外に中間のノードを一つ挟むことになる。この中間ノードがどの番地のノードであるかによって終点（２）に流れ込む信号が異なる場合がある。
【0035】
リンクが３本の場合始点（１）と終点（２）の間に中間ノードが２つある。この２つの中間ノードのそれぞれ番地の順列に応じて終点（２）に流れ込む信号が異なる場合がある。
【0036】
リンクが４本の場合始点（１）と終点（２）の間に中間ノードが３つある。この３つの中間ノードのそれぞれの番地の順列に応じて終点（２）に流れ込む信号が異なる場合がある。
【0037】
リンクが５本の場合始点（１）と終点（２）の間に中間ノードが４つある。この４つの中間ノードのそれぞれの番地の順列に応じて終点（２）に流れ込む信号が異なる場合がある。
【0038】
こうして、ネットワークが記憶できる情報量は、ノード数が同じビットによる情報量よりはるかに大きくなることが判る。
【0039】
２次元ネットワークと３次元ネットワークの情報量の比較を行う。
【0040】
XY平面上の２次元ネットワークの広がりは、X番地の要素数とY番地の要素数によって決まる。簡単のため、どちらもLとすと、ノード数NはLの２乗である。したがって、スターリングの公式を用いて２次元ネットワークの情報量は、２log（e，L）―１にLの２乗をかけたものである。
【0041】
XYZ空間内の３次元ネットワークの広がりは、X番地、Y番地、およびZ番地の要素数によって決まる。簡単のため、どれもLとすと、ノード数NはLの３乗である。したがって、スターリングの公式を用いて３次元ネットワークの情報量は、３log（e，L）―１にLの３乗をかけたものである。
【0042】
図７に、３次元ネットワークの情報量と２次元ネットワークの比をプロットした。このように、Lが増大するに従い3次元ネットワークの情報量が2次元ネットワークの情報量を圧倒することが判る。
【0043】
上述のように、従来のメモリシステムではビットセル数（ノード数）Nに対して２のN乗、つまりNビットしか情報を記録できない。ネットワークの情報量と比べると同じノード数では本質的に劣っている。人間の脳の記憶メカニズムが神経細胞の３次元ネットワークであるとすると、従来型のコンピュータを前提とした人工知能が人間の脳と同等の能力を有するようになる前には消費電力の爆発が発生するだろう。そもそもノイマンボトルネックが人工知能の発達を妨げるだろう。
【0044】
メモリアーキテクチャーに関する相当の記述革新がなければ人口知能が人間の脳と同等の能力を有することは現実的に難しいと考えられる。
【発明の開示】
【発明が解決しようとする課題】
【0045】
本発明は上記事情を鑑みて成されたものであり、シリコンチップ内に３次元ネットワークを生成し、情報を記録する方法を提供することを目的とする。
【課題を解決するための手段】
【0046】
本発明は、上記課題を解決するため、以下の手段を採用する。
【0047】
本発明が提案する解決手段は、
第１の軸方向に直列に接続される、第１のユニット、および、第２のユニットと、
第２の軸方向に伸びる、第２、第３、第４、および、第５のワード線と、
第３の軸方向に伸びる、第１、および、第６のワード線と、
第２の軸方向に伸びる、第１、および、第３のビット線と、
第３の軸方向に伸びる、第２のビット線と、
からなるモジュールであり、
前記第２のビット線は、前記第1および第２のユニットの両方に接続し、
前記第１のユニットは、第１、第２、および、第３の素子からなり、
前記第１、第２、および、第３の素子は、前記第１の軸方向に直列に接続され、
前記第１、第２、および、第３の素子は、それぞれ、制御ゲートを持ち、
前記第１の素子は、ソースを持ち、
前記第３の素子は、ドレインを持ち、
前記第１の素子の制御ゲートが、前記第１のワード線に接続し、
前記第２の素子の制御ゲートが、前記第２のワード線に接続し、
前記第３の素子の制御ゲートが、前記第３のワード線に接続し、
前記第１の素子のソースが、前記第１のビット線と接続し、
前記第３の素子のドレインが、前記第２のビット線と接続し、
前記第２のユニットは、第４、第５、および、第６の素子からなり、
前記第４、第５、および、第６の素子は、前記第１の軸方向に直列に接続され、
前記第４、第５、および、第６の素子は、それぞれ、制御ゲートを持ち、
前記第４の素子は、ソースを持ち、
前記第６の素子は、ドレインを持ち、
前記第４の素子の制御ゲートが、前記第４のワード線に接続し、
前記第５の素子の制御ゲートが、前記第５のワード線に接続し、
前記第６の素子の制御ゲートが、前記第６のワード線に接続し、
前記第４の素子のソースが、前記第２のビット線と接続し、
前記第６の素子のドレインが、前記第３のビット線と接続する、
ことを特徴とし、
第１の軸方向に直列に接続される、第１のユニット、および、第２のユニットと、
第２の軸方向に伸びる、第２、第３、第４、および、第５のワード線と、
第３の軸方向に伸びる、第１、および、第６のワード線と、
第２の軸方向に伸びる、第１、および、第３のビット線と、
第３の軸方向に伸びる、第２のビット線と、
からなるモジュールであり、
前記第２のビット線は、前記第1および第２のユニットの両方に接続し、
前記第１のユニットは、第１、第２、および、第３の素子からなり、
前記第１、第２、および、第３の素子は、前記第１の軸方向に直列に接続され、
前記第１、第２、および、第３の素子は、それぞれ、制御ゲートを持ち、
前記第１の素子は、ソースを持ち、
前記第３の素子は、ドレインを持ち、
前記第１の素子の制御ゲートが、前記第１のワード線に接続し、
前記第２の素子の制御ゲートが、前記第２のワード線に接続し、
前記第３の素子の制御ゲートが、前記第３のワード線に接続し、
前記第１の素子のソースが、前記第１のビット線と接続し、
前記第３の素子のドレインが、前記第２のビット線と接続し、
前記第２のユニットは、第４、第５、および、第６の素子からなり、
前記第４、第５、および、第６の素子は、前記第１の軸方向に直列に接続され、
前記第４、第５、および、第６の素子は、それぞれ、制御ゲートを持ち、
前記第４の素子は、ソースを持ち、
前記第６の素子は、ドレインを持ち、
前記第４の素子の制御ゲートが、前記第４のワード線に接続し、
前記第５の素子の制御ゲートが、前記第５のワード線に接続し、
前記第６の素子の制御ゲートが、前記第６のワード線に接続し、
前記第４の素子のソースが、前記第２のビット線と接続し、
前記第６の素子のドレインが、前記第３のビット線と接続する、
ことを特徴とし、
【0048】
更に、
第７、第８、および、第９の素子と、
第２の軸方向に伸びる、第７、および、第８のワード線と、
第３の軸方向に伸びる、第９のワード線と、
第３の軸方向に伸びる、第４のビット線と、からなり、
前記第７、第８、および、第９の素子は、前記第１の軸方向に直列に接続され、
前記第７、第８、および、第９の素子は、それぞれ、制御ゲートを持ち、
前記第７の素子は、ソースを持ち、
前記第８の素子は、ドレインを持ち、
前記第７の素子の制御ゲートが、前記第７のワード線に接続し、
前記第８の素子の制御ゲートが、前記第８のワード線に接続し、
前記第９の素子の制御ゲートが、前記第９のワード線に接続し、
前記第７の素子のソースが、前記第４のビット線と接続し、
前記第９の素子のドレインが、前記第１のビット線と接続する、
ことを特徴とし、
第７、第８、および、第９の素子と、
第２の軸方向に伸びる、第７、および、第８のワード線と、
第３の軸方向に伸びる、第９のワード線と、
第３の軸方向に伸びる、第４のビット線と、からなり、
前記第７、第８、および、第９の素子は、前記第１の軸方向に直列に接続され、
前記第７、第８、および、第９の素子は、それぞれ、制御ゲートを持ち、
前記第７の素子は、ソースを持ち、
前記第８の素子は、ドレインを持ち、
前記第７の素子の制御ゲートが、前記第７のワード線に接続し、
前記第８の素子の制御ゲートが、前記第８のワード線に接続し、
前記第９の素子の制御ゲートが、前記第９のワード線に接続し、
前記第７の素子のソースが、前記第４のビット線と接続し、
前記第９の素子のドレインが、前記第１のビット線と接続する、
ことを特徴とし、
【0049】
更に、
第１０、第１１、および、第１２の素子と、
第２の軸方向に伸びる、第１１，および、第１２のワード線と、
第３の軸方向に伸びる、第１０のワード線と、
第３の軸方向に伸びる、第５のビット線と、からなり、
前記第１０、第１１、および、第１２の素子は、前記第１の軸方向に直列に接続され、
前記第１０、第１１、および、第１２の素子は、それぞれ、制御ゲートを持ち、
前記第１０の素子は、ソースを持ち、
前記第１２の素子は、ドレインを持ち、
前記第１０の素子の制御ゲートが、前記第１０のワード線に接続し、
前記第１１の素子の制御ゲートが、前記第１１のワード線に接続し、
前記第１２の素子の制御ゲートが、前記第１２のワード線に接続し、
前記第１０の素子のソースが、前記第３のビット線と接続し、
前記第１２の素子のドレインが、前記第５のビット線と接続する、
ことを特徴とする。
第１０、第１１、および、第１２の素子と、
第２の軸方向に伸びる、第１１，および、第１２のワード線と、
第３の軸方向に伸びる、第１０のワード線と、
第３の軸方向に伸びる、第５のビット線と、からなり、
前記第１０、第１１、および、第１２の素子は、前記第１の軸方向に直列に接続され、
前記第１０、第１１、および、第１２の素子は、それぞれ、制御ゲートを持ち、
前記第１０の素子は、ソースを持ち、
前記第１２の素子は、ドレインを持ち、
前記第１０の素子の制御ゲートが、前記第１０のワード線に接続し、
前記第１１の素子の制御ゲートが、前記第１１のワード線に接続し、
前記第１２の素子の制御ゲートが、前記第１２のワード線に接続し、
前記第１０の素子のソースが、前記第３のビット線と接続し、
前記第１２の素子のドレインが、前記第５のビット線と接続する、
ことを特徴とする。
【0050】
本発明が提案する解決手段は、更に次の特徴を有する。
第1、および、第２の配線メタル層を有し、
前記第１のビット線が、前記第１の配線メタル層と接続し、
前記第２のワード線が、前記第２の配線メタル層と接続し、
前記第３のワード線が、前記第１の配線メタル層と接続し、
前記第４のワード線が、前記第２の配線メタル層と接続し、
前記第５のワード線が、前記第１の配線メタル層と接続し、
前記第３のビット線が、前記第２の配線メタル層と接続し、
更に、
前記第１および第６のワード線が、前記第１および第２の配線メタル層の一方と接続し、
前記第２のビット線が、前記第１および第２の配線メタル層の他方と接続する、
ことを特徴とする。
第1、および、第２の配線メタル層を有し、
前記第１のビット線が、前記第１の配線メタル層と接続し、
前記第２のワード線が、前記第２の配線メタル層と接続し、
前記第３のワード線が、前記第１の配線メタル層と接続し、
前記第４のワード線が、前記第２の配線メタル層と接続し、
前記第５のワード線が、前記第１の配線メタル層と接続し、
前記第３のビット線が、前記第２の配線メタル層と接続し、
更に、
前記第１および第６のワード線が、前記第１および第２の配線メタル層の一方と接続し、
前記第２のビット線が、前記第１および第２の配線メタル層の他方と接続する、
ことを特徴とする。
【0051】
本発明が提案する解決手段は、更に次の特徴を有する。
前記第１、第３、第７、および、第９のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第２，第３、第７，第８，および、第９の素子のソースとドレインの間に電流を流すために必要な、前記第１、第２，第３、第７，第８，および、第９の素子のゲートにそれぞれ印加する電圧の閾値であり、
前記第１、および、第９のワード線の電圧を、前記第１の電圧から透過電圧まで変化させ、
前記透過電圧は、前記第１、第２，第３、第７，第８，および、第９の素子のうちの任意のどの素子の閾値よりも高く、
前記第２、および、第８の、ワード線に読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低く、
更に、
前記第１、第３、第４、および、第６のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１から第６の素子のソースとドレインの間に電流を流すために必要な、前記第１から第６の素子のゲートにそれぞれ印加する電圧の閾値であり、
前記第３、および、第４のワード線の電圧を、前記第１の電圧から透過電圧まで変化させ、
前記透過電圧は、前記第１から第６の素子のうち任意のどの素子の閾値よりも高く、
前記第２、および、第５のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低く、
更に、
前記第１、第３，および、第２１のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第３、および、第２１の素子のソースとドレインの間に電流を流すために必要な、前記第１、第３、および、第２１の素子のゲートに印加する電圧の閾値であり、
前記第1、および、第２１のワード線に印加する電圧を、前記第一の電圧から透過電圧に変化させ、
前記透過電圧は、前記第１、第３、および、第２１の素子のうち任意のどの素子の閾値よりも高く、
前記第２のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低く、
更に、
前記第１、第３，および、第３３のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第３、および、第３３の素子のソースとドレインの間に電流を流すために必要な、前記第１、第３、および、第３３の素子のゲートに印加する電圧の閾値であり、
前記第３、および、第３３のワード線に印加する電圧を、前記第一の電圧から透過電圧に変化させ、
前記透過電圧は、前記第１、第３、および、第３３の素子のうち任意のどの素子の閾値よりも高く、
前記第２、および、第３２のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする。
前記第１、第３、第７、および、第９のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第２，第３、第７，第８，および、第９の素子のソースとドレインの間に電流を流すために必要な、前記第１、第２，第３、第７，第８，および、第９の素子のゲートにそれぞれ印加する電圧の閾値であり、
前記第１、および、第９のワード線の電圧を、前記第１の電圧から透過電圧まで変化させ、
前記透過電圧は、前記第１、第２，第３、第７，第８，および、第９の素子のうちの任意のどの素子の閾値よりも高く、
前記第２、および、第８の、ワード線に読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低く、
更に、
前記第１、第３、第４、および、第６のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１から第６の素子のソースとドレインの間に電流を流すために必要な、前記第１から第６の素子のゲートにそれぞれ印加する電圧の閾値であり、
前記第３、および、第４のワード線の電圧を、前記第１の電圧から透過電圧まで変化させ、
前記透過電圧は、前記第１から第６の素子のうち任意のどの素子の閾値よりも高く、
前記第２、および、第５のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低く、
更に、
前記第１、第３，および、第２１のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第３、および、第２１の素子のソースとドレインの間に電流を流すために必要な、前記第１、第３、および、第２１の素子のゲートに印加する電圧の閾値であり、
前記第1、および、第２１のワード線に印加する電圧を、前記第一の電圧から透過電圧に変化させ、
前記透過電圧は、前記第１、第３、および、第２１の素子のうち任意のどの素子の閾値よりも高く、
前記第２のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低く、
更に、
前記第１、第３，および、第３３のワード線に、第１の電圧を印加し、
前記第１の電圧は、閾電圧より低く、
前記閾電圧は、前記第１、第３、および、第３３の素子のソースとドレインの間に電流を流すために必要な、前記第１、第３、および、第３３の素子のゲートに印加する電圧の閾値であり、
前記第３、および、第３３のワード線に印加する電圧を、前記第一の電圧から透過電圧に変化させ、
前記透過電圧は、前記第１、第３、および、第３３の素子のうち任意のどの素子の閾値よりも高く、
前記第２、および、第３２のワード線に、読み出し電圧を印加し、
前記読み出し電圧は、前記第１の電圧より高く、前記透過電圧より低い、
ことを特徴とする。
【発明の効果】
【0052】
本発明によれば、ビットデータに変換せず人間の脳の情報処理方法をシリコンチップ内に再現することが可能となる。
【0053】
以下、発明を実施するための最良の形態について、具体的に説明する。
【発明を実施するための最良の形態】
【0054】
上述してきたように、本発明では、ビット情報に変換せず（コンピュータプログラムに依拠せず）人間の脳の情報処理方法を半導体チップ（シリコンチップ）で再現する方法を提案する。以下図面を用いて具体的に説明してゆく。
（第１の実施形態）
（第１の実施形態）
【0055】
図８は、３次元空間上の番地（アドレス）を定義するための座標を示している。Ｘ軸方向の番地（Ｘ番地）を、１からLｘまでの整数iで表す。Y軸方向の番地（Y番地）を、１からLｙまでの整数ｊで表す。Z軸方向の番地（Z番地）を、１からLｚまでの整数ｋで表す。
【0056】
図９は、Z軸方向（Z方向）に伸びた、本願の実施形態の一部を示す回路図である。XY番地は（i, j）である。上方からセルゲートCG（i, j, k+1）、CG（i, j, k）、CG（i, j, k-1）が配置している。セルゲートはそれぞれ上選択ゲートSGUと下選択ゲートSGDに挟まれるように直列している。つまり、１セル２選択ゲート（SG）構造が一つのユニット｛SGU（i, j, k）、CG（i, j, k）、SGD（i, j, k）｝となる。
【0057】
つまり、上方からZ方向に３つのユニットが直列に連なっている。それを１モジュールとし、｛SGU（i, j, k+1）、CG（i, j, k+1）、SGD（i, j, k+1）/ SGU（i, j, k）、CG（i, j, k）、SGD（i, j, k）/ SGU（i, j, k-1）、CG（i, j, k-1）、SGD（i, j, k-1）｝で表す。このとき、kを２からL-1まで変更することにより、Z方向の構造をすべて説明することができる。ただし、上のユニットでｋ＋１をｋ－１に変換すると下のユニットと同一になる。これはＺ番地（ｋ）に対して2階周期性を持つことを意味している。つまり、本実施形態では、Z方向に２ユニットを基準とした2階周期性がある。
【0058】
本実施形態では、セルゲートCGのワード線WCX（j, k+1）、WCX(j, k)、WCX(j, k-1)は、すべてX軸方向（X方向）に伸びている（配線されている）。
【0059】
上選択ゲートSGUのワード線は、X方向に伸びているものとY軸方向（Y方向）に伸びているものがある。たとえば、SGU（i, j, k+1）のワード線WUX（j, k+1）はX方向に伸びている。SGU（i, j, k）のワード線WUY（i, k）はY方向に伸びている。SGU（i, j, k-1）のワード線WUX（j, k-1）はX方向に伸びている。このように、本実施形態では、SGUのワード線は層毎に（Z方向に）X方向とY方向を交互に繰り返す。
【0060】
下選択ゲートSGDのワード線は、X方向に伸びているものとY方向に伸びているものがある。たとえば、SGD（i, j, k+1）のワード線WDY（i, k+1）はY方向に伸びている。SGD（i, j, k）のワード線WDX（j, k）はX方向に伸びている。SGD（i, j, k-1）のワード線WDY（i, k-1）はY方向に伸びている。このように、本実施形態では、SGDのワード線は層毎に（Z方向に）Y方向とX方向を交互に繰り返す。（SGUのワード線と逆である。）
【0061】
つまり、層毎に｛WUX(j, k+1), WDY(i, k+1)｝,｛WUY(i, k)、WDX(j, k)｝,｛WUX(j, k-1), WDY(i, k-1)｝を繰り返している。分解すると、本実施形態では、選択ゲート（SG）のワード線は、X方向とY方向を交互に繰り返している。セルゲートのワード線がX方向のみに伸びているのと対称的である。
【0062】
これらのワード線には、それぞれワード線選択ゲートが設置されている。各ワード線選択ゲートはデコーダの制御下にある。デコーダは、Ｘ方向に配線されたワード線の選択ゲートを制御するＸデコーダと、Ｙ方向に配線されたワード線の選択ゲートを制御するＹデコーダとからなる。
【0063】
たとえば、WUX(j, k+1)にはX方向ワード線選択ゲートWSGUX(j, k+1)が設置されている。WCX (j, k+1) にはX方向ワード線選択ゲートWSGCX (j, k+1) が設置されている。WCX (j, k) にはX方向ワード線選択ゲートWSGCX (j, k) が設置されている。WDX (j, k) にはX方向ワード線選択ゲートWSGDX (j, k) が設置されている。WUX(j、k-1) にはX方向ワード線選択ゲートWSGUX (j, k-1) が設置されている。WCX (j, k-1) にはX方向ワード線選択ゲートWSGCX (j, k-1) が設置されている。
【0064】
たとえば、WDY（i, k+1）にはY方向ワード線選択ゲートWSGY(i, k+1)が設置されている。WUY（i, k）にはY方向ワード線選択ゲートWSGY (i, k) が設置されている。WDY（i, k-1）にはY方向ワード線選択ゲートWSGY (i, k-1) が設置されている。
【0065】
このように、本実施形態では、選択ゲートにつながるワード線の選択ゲートが層毎に（ｋ毎に）X方向とＹ方向に交互に分配されている。ただし、セルゲートにつながるワード線の選択ゲートはＸ方向に分配されている。
【0066】
X方向に伸びたワード線およびビット線の制御はXデコーダで行う。Y方向に伸びたワード線およびビット線の制御はYデコーダで行う。
【0067】
つまり、本実施形態では、上および下選択ゲートにつながるワード線の選択ゲートの制御が層毎に（k毎に）XデコーダとYデコーダで交互に行われる。ただし、セルゲートにつながるワード線の選択ゲートはXデコーダによって制御される。
【0068】
本実施形態では、各ユニットの間には、X方向に伸びたビット線BLXか、X方向に伸びたビット線BLYが配線されている。
【0069】
よって、SGD（i, j, k+1）とSGU（i, j, k）の間には、X方向にビット線BLX（j, k）が配線されている。SGD（i, j, k-1）の下には、X方向にビット線BLX（j, k-2）が伸びている（配線されている）。
【0070】
同じく、SGU（i, j, k+1）の上には、Y方向にビット線BLY（i, k+1）が配線されている。SGD（i, j, k）とSGU（i, j, k-1）の間には、Y方向にビット線BLY（i, k-1）が配線されている。
【0071】
このように、本実施形態では、層毎に（ｋ毎に）、ビット線がＸ方向とＹ方向に交互に配線されている（伸びている）。
【0072】
これらのビット線には、それぞれビット線選択ゲートが設置されている。各ビット線選択ゲートは、デコーダの制御下にある。デコーダは、Ｘ方向に配線されたビット線の選択ゲートを制御するＸデコーダと、Ｙ方向に配線されたビット線の選択ゲートを制御するＹデコーダとからなる。
【0073】
たとえば、BLY（i, k+1）にはY方向ビット線選択ゲートBSGY(i, k+1)が設置されている。BLX（j, k）にはＸ方向ビット線選択ゲートBSGX (j, k) が設置されている。BLY（i, k-1）にはY方向ビット線選択ゲートBSGY (i, k-1) が設置されている。BLX（j, k-2）にはＸ方向ビット線選択ゲートBSGX (j, k-2) が設置されている。
【0074】
つまり、本実施形態では、ビット線の選択ゲートの制御が層毎に（k毎に）XデコーダとYデコーダで交互に行われる。
【0075】
図１０は、この回路をX軸方向に広げたものである。一例として、上述のモジュールがX方向に３つ連なっている。
【0076】
つまり、３つのモジュール、
｛SGU（i-1, j, k+1）、CG（i-1, j, k+1）、SGD（i-1, j, k+1）/ SGU（i-1, j, k）、CG（i-1, j, k）、SGD（i-1, j, k）/ SGU（i-1, j, k-1）、CG（i-1, j, k-1）、SGD（i-1, j, k-1）｝と、
｛SGU（i, j, k+1）、CG（i, j, k+1）、SGD（i, j, k+1）/ SGU（i, j, k）、CG（i, j, k）、SGD（i, j, k）/ SGU（i, j, k-1）、CG（i, j, k-1）、SGD（i, j, k-1）｝と、
｛SGU（i+1, j, k+1）、CG（i+1, j, k+1）、SGD（i+1, j, k+1）/ SGU（i+1, j, k）、CG（i+1, j, k）、SGD（i+1, j, k）/ SGU（i+1, j, k-1）、CG（i+1, j, k-1）、SGD（i+1, j, k-1）｝と、
がX方向に配列している。
｛SGU（i-1, j, k+1）、CG（i-1, j, k+1）、SGD（i-1, j, k+1）/ SGU（i-1, j, k）、CG（i-1, j, k）、SGD（i-1, j, k）/ SGU（i-1, j, k-1）、CG（i-1, j, k-1）、SGD（i-1, j, k-1）｝と、
｛SGU（i, j, k+1）、CG（i, j, k+1）、SGD（i, j, k+1）/ SGU（i, j, k）、CG（i, j, k）、SGD（i, j, k）/ SGU（i, j, k-1）、CG（i, j, k-1）、SGD（i, j, k-1）｝と、
｛SGU（i+1, j, k+1）、CG（i+1, j, k+1）、SGD（i+1, j, k+1）/ SGU（i+1, j, k）、CG（i+1, j, k）、SGD（i+1, j, k）/ SGU（i+1, j, k-1）、CG（i+1, j, k-1）、SGD（i+1, j, k-1）｝と、
がX方向に配列している。
【0077】
図１１は、この回路図をY軸方向に広げたものである。一例として、上述のモジュールがX方向に３つ連なっている。
【0078】
つまり、３つのモジュール、
｛SGU（i, j-1, k+1）、CG（i, j-1, k+1）、SGD（i, j-1, k+1）/ SGU（i, j-1, k）、CG（i, j-1, k）、SGD（i, j-1, k）/ SGU（i, j-1, k-1）、CG（i, j-1, k-1）、SGD（i, j-1, k-1）｝と、
｛SGU（i, j, k+1）、CG（i, j, k+1）、SGD（i, j, k+1）/ SGU（i, j, k）、CG（i, j, k）、SGD（i, j, k）/ SGU（i, j, k-1）、CG（i, j, k-1）、SGD（i, j, k-1）｝と、
｛SGU（i, j+1, k+1）、CG（i, j+1, k+1）、SGD（i, j+1, k+1）/ SGU（i, j+1, k）、CG（i, j+1, k）、SGD（i, j+1, k）/ SGU（i, j+1, k-1）、CG（i, j+1, k-1）、SGD（i, j+1, k-1）｝と、
がY方向に配列している。
｛SGU（i, j-1, k+1）、CG（i, j-1, k+1）、SGD（i, j-1, k+1）/ SGU（i, j-1, k）、CG（i, j-1, k）、SGD（i, j-1, k）/ SGU（i, j-1, k-1）、CG（i, j-1, k-1）、SGD（i, j-1, k-1）｝と、
｛SGU（i, j, k+1）、CG（i, j, k+1）、SGD（i, j, k+1）/ SGU（i, j, k）、CG（i, j, k）、SGD（i, j, k）/ SGU（i, j, k-1）、CG（i, j, k-1）、SGD（i, j, k-1）｝と、
｛SGU（i, j+1, k+1）、CG（i, j+1, k+1）、SGD（i, j+1, k+1）/ SGU（i, j+1, k）、CG（i, j+1, k）、SGD（i, j+1, k）/ SGU（i, j+1, k-1）、CG（i, j+1, k-1）、SGD（i, j+1, k-1）｝と、
がY方向に配列している。
【0079】
選択ゲートおよびセルゲートは、任意の３端子素子である。３端子素子とは、少なくともゲート端子を含む３端子を有する電子装置である。ゲート端子はワード線に接続し、ワード線から制御電圧を入力することが可能である。ゲート端子でない２端子はいずれかのビット線に接続することによって、出力電流をいずれかのビット線に流すことが可能である。ただし、前記選択ゲートおよびセルゲートは、この３端子以外の端子を含んでいても構わない。
【0080】
たとえば、本願に活用可能な選択ゲートおよびセルゲートは、トランジスタ、不揮発性メモリセル、揮発性メモリセル、相変化メモリセル、磁気抵抗メモリセル、抵抗変化メモリセル、強誘電体メモリセル等の中のどれか一つである。いずれの場合も本願の概念および技術的本質を逸脱しない。
【0081】
あるいは、本願に活用可能な選択ゲートおよびセルゲートは、トランジスタ、不揮発性メモリセル、揮発性メモリセル、相変化メモリセル、磁気抵抗メモリセル、抵抗変化メモリセル、強誘電体メモリセル等の中の、少なくともどれか一つを構成要素として含む。いずれの場合も本願の概念および技術的本質を逸脱しない。
【0082】
図９－１１の回路図では、一例として、ユニットを構成する選択ゲート及びセルゲート（SGU、CG、SGD）には電荷蓄積領域を有する不揮発性メモリセルを採用した。ワード線およびビット線選択ゲート（BSGX、BSGY、WSGC、WSGUX、WSGDX、WSGUY、WSGDY）には、一例として、トランジスタを採用した。ただし、ユニットを構成する選択ゲート（SGU、SGD）には、ワード線及びビット線選択ゲートと同様、トランジスタを採用することも可能である。
【0083】
電荷蓄積領域は、主に二つのタイプが市場に出ている。一つは、NORフラッシュや２次元のNANDフラッシュで広く採用されている浮遊ゲートである。もう一つは、３次元NANDフラッシュ等で広く採用されているチャージ・トラッピング層である。いずれの場合も本願の概念および技術的本質を逸脱しない。
【0084】
図１２は、本願に関するセルゲート（CG）のトランジスタ特性（電気特性）の概念の一例を示したものである。
【0085】
横軸は、ワード線端子から印加する制御電圧である。縦軸は、ワード線端子以外の２端子の間を流れる出力電流である。制御電圧は、電荷蓄積領域の状態に応じて、この出力電流を制御するものである。一般に、この出力電流をいずれかのビット線に流すことが可能である。ビット線にセンスアンプを接続して置けば、この電荷蓄積領域の状態を読み取ることが可能となる。一般に、このようなセンスアンプは、前記デコーダに含まれる。
【0086】
制御電圧が十分高いとき、すなわち、ワード線端子に透過電圧（Vpass）が印加されているとき、セルゲート（ＣＧ）は、電荷蓄積領域（層）の状態にかかわらず、一定の出力電流を出力する。このとき、セルゲートトランジスタはスイッチオンの状態であるという。ただし、電荷蓄積層の状態とは、電荷蓄積層に保持される電荷量のことである。電荷蓄積層の状態にかかわらず、とは、電荷蓄積層に保持される電荷量が一定の範囲にある限りその電荷量に関わらず、という意味である。また、電荷蓄積層に保持される電荷量は、素子の書き込み・消去によって意図的に変えることができる。透過電圧は、電荷蓄積層に保持される電荷量が一定の範囲内にある任意のどの素子の閾電圧よりも高いことが望ましい。
【0087】
制御電圧が十分低いとき、すなわち、ワード線端子に定電圧（Voff）が印加されているとき、セルゲート（ＣＧ）は、電荷蓄積領域の状態にかかわらず、電流をほとんど出力しない。このとき、セルゲートトランジスタはスイッチオフの状態であるという。すなわち、Voffは閾電圧（Vt）より低い電圧である。セルゲートトランジスタのゲートに十分高い電圧印を加するとセルゲートトランジスタのソースとドレイン間に電流を流すことができる。セルゲートトランジスタの閾電圧とは、この電流を流すために必要な電圧の閾値である。
【0088】
一般に、この閾電圧は、シナプシスを駆動して細胞体Ａから細胞体Ｂに神経伝達物質を移動させる、SUMの閾値（threshold of excitation）に対応するものではない。
【0089】
図１２では、3本の点線が縦方向にひかれている。たとえば、Vreadは、両端の点線の間で調節することができる。電流（１）、（２）、（３）は、一例として、Vreadが中央の点線に位置している場合の出力に相当する。
【0090】
制御電圧が、読み出し電圧（Vread）であるとき、出力電流は、電荷蓄積領域の状態に応じて、例えば、図１２の（１）、（２）、（３）のように可変である。これは、出力電流が流れ始める電圧（閾電圧、Vt）が可変であると言い換えることができる。ただし、VreadはVoffとVpassの間の電圧であり、Vreadも必要に応じて調節することが可能である。
【0091】
電荷蓄積領域に電子を注入させる（書き込む）ことによってVreaを印加した時の出力電流を下げることができる。例えばそれが図１２の（３）である。これはVtが上がったことに対応し書き込みという。反対に電荷蓄積領域（層）から電子を引き抜く（消去する）ことによってVreadを印加した時の出力電流を上げることができる。例えば、それが図１２の（１）である。これはVtが下がったことに対応し消去という。
【0092】
書き込みも消去も所定の範囲内で行うことになるので、Vtには便宜上の上限と下限が存在する。すなわち、Vpassは、少なくともこのVtの便宜上の上限より高い電圧である。したがって、Vpassは、読み出し電圧（Vread）より高い。Voffは、このVtの便宜上の下限より低い電圧である。
【0093】
制御電圧にVtを印加したとき、出力電流はまだ流れ始めたところであり、制御電圧をVtから更に上昇させるに従い出力電流は増大する。さらに制御電圧を上昇させ十分に高くなったところで出力電流は飽和する。この電流を飽和電流（saturation current）という。Vpassは、Vtが便宜上の上限まで書き込まれた状態でも出力電流が飽和するほど高い電圧である。つまり、Vpassは、Vtが便宜上の上限まで書き込まれた状態でも、便宜上の下限まで書き込まれた状態と同程度の出力電流が流れるほど高い。
【0094】
VpassとVtの便宜上の上限との差は、S因子（Vt付近で電流を一桁上昇させるために必要な電圧）が小さいほど低く抑えられる。図１２のトランジスタ特性としては、S因子が低いほど良いトタンジスタ特性と言える。
【0095】
図１３は、本願に関するワード線およびビット線選択ゲート（BSGX、BSGY、WSGC、WSGUX、WSGDX、WSGUY,WSGDY）のトランジスタ特性（電気特性）の概念の一例を示したものである。
これらのワード線およびビット線選択ゲートは、電荷蓄積領域を必要としていない。したがって、図１２と異なり、閾電圧（Vt）が可変とは限らない。
これらのワード線およびビット線選択ゲートは、電荷蓄積領域を必要としていない。したがって、図１２と異なり、閾電圧（Vt）が可変とは限らない。
【0096】
一般に、この閾電圧は、シナプシスを駆動して細胞体Ａから細胞体Ｂに神経伝達物質を移動させる、SUMの閾値（threshold of exitation）に対応するものではない。
【0097】
ワード線及びビット線選択ゲートには、デコーダから制御電圧が入力される。図１３の横軸はその制御電圧であり、縦軸は、制御電圧に応じてワード線およびビット線に流れる出力電流である。制御電圧がVtより高い場合、たとえば、図中点線の位置に相当する高電圧（Von）を制御電圧として印加する場合、出力電流は流れてトランジスタはスイッチオンの状態となる。つまり、VonはVtより高い電圧である。
【0098】
制御電圧がVtより低い場合、たとえば、Voffを制御電圧として印加する場合、出力電流はほとんど流れずトランジスタはスイッチオフの状態となる。つまり、VoffはVtより低い電圧である。図１３のVｔが図１２のVtの便宜上の下限より高い場合、図１３のVoffと図１２のVoffは通常同一にすることが可能である。
【0099】
SGDとSGUのトランジスタ特性（電気特性）は、図１２と図１３のどちらでもよい。すなわち、SGDとSGUは電荷蓄積領域を有しても有さなくても良い。しかしながら、SGDとSGUがセルゲートCGと同様の素子構造をしている方が半導体製造コストは低くできる。したがって、本実施形態では、一例として、SGDとSGUも電荷蓄積領域を有する不揮発性メモリセルとする。このとき、素子構造はセルゲートCGと同じであり、CGを製造するのと同じ製造方法で製造することが可能となる。したがって、この場合、SGDとSGUのトランジスタ特性（電気特性）も図１２のようになる。ただし、SGDおよびSGUの電荷蓄積領域の状態を同じユニット内のセルゲートCGと連携させて調節する必要はない。
【0100】
ただし、SGDとSGUを図１３の特性を有するトランジスタとしても本願の範囲を超えるものではない。また、ワード線及びビット線の選択ゲート（BSGX、BSGY、WSGC、WSGUX、WSGDX、WSGUY、WSGDY）のどれかを図１２の特性を有するトランジスタとしても本願の範囲を超えるものではない。
（第２の実施形態）
（第２の実施形態）
【0101】
半導体チップ内に人間の脳のような自由な３次元ネットワークを生成するには、３次元セルアレイ上に配置された任意の二つのセルゲートＣＧを連結（リンク）させる方法が少なくとも必要である。
【0102】
破線で囲った二つのセル、CG（i, j, k+1）およびCG（i, j, k）、のリンクの一例を示したのが図１４である。図１５には、これら破線で囲った二つのセルを接続（リンク）させるための電圧セットの一例を示している。
【0103】
破線で囲った二つのセル、CG（i, j, k+1）およびCG（i, j, k）、の間にビット線BLX（j, k）が存在する。まずこれを破線で囲った二つのセル以外のセルから独立させるため、BSGX（j, k）にVoffを印加し、WDY（i’, k+1）にVoffを印加し、WUY（i’, k）にVoffを印加する。ただし、i’はiと異なる１からLｘまでの整数とする。
【0104】
更に、WUX（j, k+1）にVoff、WCX（j, k+1）にVread、WDY(i, k+1)にVoff、WUY（i, k）にVoff、WCX（j, k）にVread、WDX（j, k）にVoffを印加する。こうしてBLX（j, k）はフローティング状態となる。
【0105】
WSGUX（j, k+1）、WSGCX（j, k+1）、WSGDY（i, k+1）、WSGUY（i, k）、WSGCX(j、ｋ) 、WSGDX（j, k）にはVonを印加しておく。続いて、WDY（i, k+1）とWUY（i, k）の電圧をVoffからVpassまで上昇させると、破線で囲った二つのセル、CG（i, j, k+1）とCG（i, j, k）が接続（リンク）される。
【0106】
さらにセルゲートCG（i, j, k）をCG（i, j, k-1）に接続（リンク）させるには、WDX（j, k）の電圧をVoffからVpassまで上昇させることが必要である。更にセルゲートCG（i, j, k+1）をCG（i, j, k+2）に接続（リンク）させるには、WUX（j, k+1）の電圧をVoffからVpassまで上昇させることが必要となる。
【0107】
Ｚ方向には2階周期性があるので、CG（i, j, k）およびCG（i, j, k-1）は、図１４とは別の方法でリンクしなければならない。その一例を図１６および図１７で説明する。図１６では、CG（i, j, k）およびCG（i, j, k-1）を破線で囲ってある。
【0108】
破線で囲った二つのセル、CG（i, j, k）およびCG（i, j, k-1）、の間にビット線BLY（i, k-1）が存在する。まずこれをCG（i, j, k）およびCG（i, j, k-1）以外のセルから独立させるため、BSGY（i, k-1）にVoffを印加し、WDX（j’, k-1）にVoffを印加し、WUX（j’, k-1）にVoffを印加する。ただし、j’はjと異なる１からLｙまでの整数とする。
【0109】
更に、WUY（i, k）にVoff、WCX（j, k）にVread、WDX(j, k)にVoff、WUX（j, k-1）にVoff、WCX（j, k-1）にVread、WDY（j, k-1）にVoffを印加する。こうしてBLY（i, k-1）はフローティング状態となる。
【0110】
WSGUY（i, k）、WSGCX（j, k）、WSGDX（j, k）、WSGUX（j, k-1）、WSGCX(j、ｋ-1) 、WSGDY（i, k-1）にはVonを印加しておく。
【0111】
続いて、WDX（j, k）とWUX（j, k-1）の電圧をVoffからVpassまで上昇させると、破線で囲った二つのセル、CG（i, j, k）とCG（i, j, k-1）、が接続（リンク）される。
【0112】
セルゲートCG（i, j, k）をCG（i, j, k+1）にさらに接続させるには、WUY（i, k）の電圧をVoffからVpassまで上昇させることが必要となる。セルゲートCG（i, j, k-1）をCG（i, j, k-2）にさらに接続させるには、WDY（i, k-1）の電圧をVoffからVpassまで上昇させることが必要である。
【0113】
【0114】
図１８では、ビット線BLX（j, k）を利用してX方向のリンクを実現する。まずこれを破線で囲った二つのセル、CG（i, j, k）およびCG（i＋１, j, k）、以外のセルから独立させるため、BSGX（j, k）にVoffを印加し、WUY（i’, k）にVoffを印加し、WDY（*, k+1）にVoffを印加する。ただし、i’はiと異なる１からLｘまでの整数とし、*を１からLｘまでの任意の整数とする。更にWUY(i、k)およびWUY（i+1, k）にVoffを印加することで、BLX（j, k）をフローティング状態にすることができる。WDX（j, k）にVoffを印加することによってY方向へのビット線BLY(＊、k-1) と断線させておく。ただし、＊は１からLｘまでの任意の整数とする。WCX（j, k）にVreadを印加して破線で囲った二つのセル、CG（i, j, k）およびCG（i＋１, j, k）、のリンク（接続）が可能となる。
【0115】
破線で囲った二つのセル、CG（i, j, k）およびCG（i＋１, j, k）、をさらにY方向の別のセルに接続させるためには、WDX（j, k）に印加した電圧をVoffからVpassまで上昇させることが必要である。
【0116】
【0117】
図２０では、ビット線BLY（i, k-1）を利用してY方向のリンクを実現する。まずこれを破線で囲った二つのセル、CG（i, j, k）およびCG（i, j+1, k）、以外のセルから独立させるため、BSGY（i, k-1）にVoffを印加し、WDX（j’, k）にVoffを印加し、WUX（*, k-1）にVoffを印加する。ただし、j’はjと異なる１からLｙまでの整数とし、*を１からLｙまでの任意の整数とする。更にWDX(j、k)およびWDX（j+1, k）にVoffを印加することすることで、BLY（i, k-1）をフローティング状態にすることができる。WUY（i, k）にVoffを印加することによってX方向へのビット線BLX(＊、k) と断線させておく。ただし、＊は１からLｙまでの任意の整数とする。WCX（j, k）およびWCX（j+1, k）にVreadを印加して破線で囲った二つのセル、CG（i, j, k）およびCG（i, j+1, k）、のリンク（接続）が可能となる。
【0118】
破線で囲った二つのセル、CG（i, j, k）およびCG（i, j+1, k）、をさらにX方向の別のセルに接続させるためには、WUY（i, k）に印加した電圧をVoffからVpassまで上昇させることが必要である。
（第３の実施形態）
（第３の実施形態）
【0119】
第２の実施形態では、3次元空間に分配した任意の二つのセルゲートを接続する方法を説明した。本実施形態を説明する、図２２から図２８では、第２の実施形態で接続した二つのセルゲート（あるいはメモリセルに対応して単にセルと呼ぶ）を単純化して実線で囲って表す。
【0120】
しかしながら、図３のパーセプトロンを再現するには、複数の入力を足し合わせる仕組みがさらに必要である。図２２は、Y方向に配列するセルCG（i, *, k）の出力電流を、ビット線BLY（i, k-1）で足し合わせる方法を説明するものである。ただし、＊は１からLｙの任意の整数とする。まず、BLY（i, k-1）をフローティングにするため、BSGY（i, k-1）にVoffを印加し、WDX（*, k）にVoffを印加し、WUX（j, k-1）にVoffを印加する。
【0121】
もちろん、必ずしもY方向に配列するすべてのセルからの出力を足し合わせる必要はない。適当の種々選択したセルからの出力を足し合わせる機能があれば十分である。そのため選択ゲートWCX（j1, k）にVreadを印加する。ただし、j1は、BLY（i, k-1）で出力を足し合わせるために選択されたセルのY番地（第１選択Y番地）である。第１選択番地（ｊ１）の数は複数でも単数でも構わない。
【0122】
第１選択Y番地に配位されたセルは、電荷蓄積領域の状態（Vt）に応じて電流を出力することができる。一例として、図１２では（１）、（２）、（３）の３状態を用いて説明しているが、状態数は必ずしも３に限らない。状態数は、２であることも可能であり、４であることも可能であり、それ以上であることも可能である。すなわち、M状態が可能であり、Mは、一般に、１より大きい整数とする。これをM Level Per Cell（MLC）と呼ぶが、フラッシュメモリの技術分野では、MLCを慣用的に４状態としている。その上の８状態はＴＬＣと呼ばれ、１６状態はＱＬＣと呼ばれている。このように、セル辺りの状態数は、製品レベルで既に１６まで可能であることが判っている。（非特許文献３参照）技術革新により今後されに増える可能性もあり、また２の倍数に限る必要もない。したがって、前記Ｍ（セル辺りの状態数）は、１より大きな任意の整数であるということが可能である。
【0123】
BLY（i, k-1）を下の層と分離するため、WUX（*, k-1）にはVoffを印加する。ただし、＊は１からLｙの任意の整数。第１選択Y番地（j１）のWDX（j１, k）に印加する電圧をVoffからVpassに上昇させる。あるいは、非選択のWCX（非選択j, k）にVoffを印加しておけばすべてのY番地（＊）のWDX（*, k）にVpassを印加しても良い。ただし、＊は１からLｙの任意の整数。Y方向ビット線選択ゲートBSGY（i, k-1）に印加する電圧がVoffの時は待機状態である。このVoffをVonに上昇すると、選択されたセルCG（j１, k）の出力電流がBLY（i、ｋ－１）で足し合わされ、センスアンプ（S/A）でセンスされる。
【0124】
前記センスアンプは、通常デコーダの中に含まれるが、デコーダとは別途設置しても構わない。いずれにしろ、セルアレイの外部に設置される。前記センスアンプは、BLY（i, k-1）で足し合わされた電流レベルが、所定の閾値より高いか低いかを判定し、判定後BSGY(i, k-1)に再びVoffを印加する。前記足し合わされた電流レベルが前記所定の閾値より高い場合シナプス活性化状態とみなす。そうでない場合シナプス不活性化状態とみなす。
【0125】
シナプス活性化状態の場合、図２３のように、WUX（j2, k-1）に印加する電圧をVoffからVpassまで上昇させ、BLY（i, k-1）足し合わされた電流を新たな入力として第２の選択セルCG（ｊ2、k-1）に転送する。ただし、ｊ２は、第２選択Ｙ番地である。BSGX (j2, k-2) 、WSGDY (i, k-1) およびWDY (i, k-1) にそれぞれVon, Von, Vpassを印加すると、第２の選択セルCG (j2, k-1) からの出力をセンスアンプで読み出すことが可能となる。このセンスアンプは、図２２のセンスアンプと同一であっても良いし、別途設置されたセンスアンプであっても良い。このとき、WCX（j, k-1）に印加する電圧は、Vreadか、あるいは、Vpassである。
【0126】
このように、BLY（i, k-1）、BSGY（i, k-1）、およびセンスアンプを用いて、図１および図２の細胞体（A）を模擬している。複数もしくは単数の、前記第１選択Y番地（j1）を引数に持つセルCG (i, j1, k)は、図２の細胞体（A）の樹状突起に相当する。すなわち、CG（i, j1, k）に入力される電流は、図２の細胞体（A）の樹状突起に入力される信号に相当する。この信号は、図３では、x（j1）に相当する。これらのセルのVtは可変であり、それぞれあらかじめプログラムされた状態にある。それぞれのワード線にVreadを印加すると、これらj1を引数に持つセルCG (i, j1, k)からの出力は、それぞれプログラムされたVtの状態によって可変である。これは、図３のパーセプトロンにおいて、重みW（j1）を入力ｘ（j1）にかけ合わせることに相当する。ただし、j1は、図３において、１からNの整数である。すなわち、CG (i, j1, k)への入力が図３のx(j1)であり、CG (i, j1, k)からの出力が、重みとの積x(j1)W(j1)である。BLY（i, k-1）で、この積x(j1) W(j1) を１からNまで足し合わせものが、図３のパーセプトロンのSUMである。この場合、BLY（i, k-1）が図２の細胞体（A）の本体である考えても良い。センスアンプと選択ゲートBSGY（i, k-1）は、細胞体（A）の機能を説明するために用いられる。
【0127】
前記SUMをセンスアンプでセンスし、閾値（threshold of excitation）と比較する。SUMが閾値より高ければシナプシス活性化状態とみなされ、WUX（j2, k-1）にVpassを印加して第２選択Y番地(i2) を引数に持つCG（i、j2、k-1）に接続する。こうしてシナプシスができる。すなわち、CG（i、j2、k-1）は、図２の細胞体（B）と細胞体（A）のシナプシスを構成する、細胞体（B）側の樹状突起の役割を担っている。この場合、BLX（j2, k-2）が、図２の細胞体（B）の本体とみなされる。選択ゲートBSGX（j2, k-2）とセンスアンプは、細胞体（B）の機能を説明するために用いられる。
【0128】
図２４は、BLX（j, k）を使ってCG（＊, j, k+1）からの出力を足し合わせる方法の一例を示した図面である。ただし、＊は１からLxまでの任意の整数である。各セルに連なるワード線WCX（j、k+1）にVreadを印加する。続いて、BLX（j, k）をフローティングにするため、BSGX（j、ｋ）にVoffを印加し、WUY(*, k)およびWDY（*, k+1）にVoffを印加しる。この中から選択されるX番地（第１選択X番地i1）に連なるWDY（i1, k+1）の電圧をVoffからVpassまで上昇する。ここで、第１選択番地i１は単数でも複数でも構わない。次に選択されるX番地（第２選択X番地i2）に連らなるWUY（i2, k）にVpassを印加し、BLX（j、ｋ）で足し合わされた電流をセルCG（i2, j, k）に転送することができる。
【0129】
このように、BLX（j, k）、BSGX（j, k）、およびセンスアンプを用いて、図１および図２の細胞体（A）を模擬している。複数もしくは単数の、前記第１選択X番地（i1）を引数に持つセルCG (i1, j, k+1)は、図２の細胞体（A）の樹状突起に相当する。CG (i1, j, k+1) に入力される電流は、図２の細胞体（A）の樹状突起に入力される信号に相当する。この入力信号は、図３では、x(i1)に相当する。これらのセルのVtは可変であり、それぞれあらかじめプログラムされた状態にある。それぞれのワード線にVreadを印加すると、これらi1を引数に持つセルCG (i1, j, k+1) からの出力は、それぞれプログラムされたVtの状態によって可変である。これは、図３のパーセプトロンにおいて、重みW（i1）を入力ｘ（i1）にかけ合わせることに相当する。ただし、i1は、図３において、１からNの整数である。すなわち、CG (i1, j, k) への入力が図３のx(j1) であり、CG (i1, j, k) からの出力が、重みとの積x(i1) W(i1) である。BLX（j, k）で、この積x(i1) W(i1) を１からNまで足し合わせものが、図３のパーセプトロンのSUMである。この場合、BLX（j, k）が図２の細胞体（A）の本体である考えても良い。センスアンプと選択ゲートBSGX（j, k）は、細胞体（A）の機能を説明するために用いられる。
【0130】
前記SUMをセンスアンプでセンスし、閾値（threshold of excitation）と比較する。SUMが閾値より高ければシナプシス活性化状態とみなされ、WUY（i2, k）にVpassを印加して第２選択X番地(i2) を引数に持つCG（i2、j、k）に接続する。こうしてシナプシスができる。すなわち、CG（i2、j、k）は、図２の細胞体（B）と細胞体（A）のシナプシスを構成する、細胞体（B）側の樹状突起の役割を担っている。この場合、BLY（i2, k-1）が、図２の細胞体（B）の本体とみなされる。選択ゲートBSGY（i2, k-1）とセンスアンプは、細胞体（B）の機能を説明するために用いられる。
【0131】
このように、本願では、ビット線が細胞体の役割を担い、セル（メモリセル）が樹状突起の役割を担っている。これは本願の最大の特徴の一つである。
（第４の実施形態）
（第４の実施形態）
【0132】
第２の実施形態で説明した方法を繰り返すと、Ｘ方向、Ｙ方向、Ｚ方向に、多様な接続を延長することが可能である。これは、セルアレイの中に分配された任意の二つのセルを接続することが可能であることを意味している。図２５はその一例を示すものである。始点のセルがCG（i’, j’, k’）であり、終点のセルがCG（i, j, k）である。始点から終点にデータを転送するため通過するセルを、簡単のため中抜きの四角記号（□）で表している。データが通過する各セル（□）とユニットを成す上選択ゲートと下選択ゲートは簡単のため省略したが、各通過セル（□）とユニットを成す上選択ゲートと下選択ゲートには、それぞれVpassを印加する。始点と終点をつなぐ通過セル（□）の数は、ゼロでも単数でも複数でも構わない。第３の実施形態は、始点と終点をつなぐ通過せる（□）の数がゼロの場合に相当する。
【0133】
前記通過セル（□）は、図１及び図２の軸索を再現するために用いられる。始点のセルCG（i’, j’, k’）および終点のセルＣＧ（i, j, k）は、図２の細胞体（A）と細胞体（B）のシナプシスを構成する樹状突起の役割を担っている。この場合、始点のセルCG（i’, j’, k’）が細胞体（A）側の樹状突起に相当し、終点のセルＣＧ（i, j, k）がは細胞体（B）側の樹状突起に相当する。
【0134】
【0135】
一例として、図２６では、３つの始点、CG（ii1, jj1, kk1）、CG（ii2, jj2, kk2）、CG（ii3, jj3, kk3）からの入力が重みづけされた後BLY（i, k-1）で加算される場合を説明できる。もちろん、始点の数は３つに限らない。１つや２つでも構わないが、より大きな整数でも構わない。始点の数の上限は、LxとLyとLzを掛け合わせたものになる。これらの始点はそれぞれ図１および図２の樹状突起の役割を担う。
【0136】
図２２および図２３において、第１選択Y番地（j1）を引数とするCG(i, j1, k)が、BLY（i, k-1）に連なる最後の通過セルとなる。ただし、j1は、１からNの整数である。Nは、図３において、パーセプトロンが受け取る外部入力の数である。この例では、始点の数と同じと考えて良い。すなわち、始点のセルへの入力が、図３のパーセプトロンへの入力x（j1）である。始点のセルのワード線にはVreadを印加しておく。ここで、BLY（i, k-1）で入力電流を足し合わせる際に、各始点のセルのVtの状態に応じて重みW（j1）が掛け合わされている。BLY（i、k-1）、BSGY（i, k-1）およびセンスアンプの役割は、図２２および図２３で説明したのと同様なので詳細は省略する。
【0137】
各通過セルのワード線には、それぞれVpassかVreadを印加すればよい。ちなみに、整数kk3はk-1より小さくても同じでも良いし、大きくても良い。整数ii2は、iより大きくても小さくても同じでも良い。整数jj2は、jよりも大きくても小さくても同じでもよい。
【0138】
一例として、図２７では、３つの始点、CG（ii1, jj1, kk1）、CG（ii2, jj2, kk2）、CG（ii3, jj3, kk3）からの入力が重みづけされた後BLX（j, k）で加算される場合を説明できる。もちろん、始点の数は３つに限らない。１つや２つでも構わないが、より大きな整数でも構わない。始点の数の上限は、LxとLyとLzを掛け合わせたものになる。これらの始点はそれぞれ図１および図２の樹状突起の役割を担う。
【0139】
図２４において、第１選択X番地（i1）を引数とするCG(i1, j, k)が、BLX（j, k-1）に連なる最後の通過セルとなる。ただし、i1は、１からNの整数である。Nは、図３において、パーセプトロンが受け取る外部入力の数である。この例では、始点の数と同じと考えて良い。すなわち、始点のセルへの入力が、図３のパーセプトロンへの入力x（i1）である。始点のセルのワード線にはVreadを印加しておく。ここで、BLX（j, k）で入力を足し合わせる際、各始点のセルのVtの状態に応じて重みW（i1）が掛け合わされている。BLX（j、k）、BSGX（j, k）およびセンスアンプの役割は、図２４で説明したのと同様なので詳細は省略する。
【0140】
図２５に戻ろう。始点CG（i’, j’, k’）から終点CG（i, j, k）の間の各通過セルのワード線には、VpassかVreadのどちらかを印加しておけばよい。すべての通過セルのワード線にVreadを印加する場合、始点に流れ込む入力電流と、終点に転送される電流は、配線抵抗や寄生抵抗等による影響を除けばほぼ同レベルと考えられる。この場合、始点からどのような経路を通って終点にたどり着いたかは問題にならない。
【0141】
反対に、始点から終点までの経路において、一つまたは二つ以上の通過セルにVreadを印加する場合、始点から終点に転送される電流は、経路に応じて変化しうる。これは、途中通過するセルのVtが異なっている可能性があるからである。Vtが異なれば、図１２で示したように、その通過セルからの出力電流が異なる。つまり、図２８に示すように、仮に始点CG（i’, j’, k’）と終点CG（i, j, k）が同じであっても、二つの異なる経路（path-Aおよびpath-B）を通過してBLY（i, k+1）に流れ込んでくる電流は、互いに異なる可能性がある。同様に、図２９に示すように、仮に始点CG（i’, j’, k’）と終点CG（i, j, k）が同じであっても、二つの異なる経路（path-Aおよびpath-B）を通過してBLX（j, k）に流れ込んでくる電流は、互いに異なる可能性がある。
【0142】
言い換えると、通過セルのワード線にVreadを印加すると、始点から終点に至る経路（ネットワーク）で情報を記録することが可能になる。このように、シリコンチップでありながら、神経回路網と同様に経路（ネットワーク）で情報を記録できることは、本願の特徴の一つである。
【0143】
ここで図１２に戻る。Vreadの電圧領域ではあらかじめプログラムされたVtに応じて電流が異なっている。つまり、Vreadを印加したセルは可変抵抗とみなすことができる。すなわち、各通過セルにVreadを印加する場合、始点から終点までの経路を変えることは、始点から終点に至る経路の抵抗を変えることと同じなのである。こうして人間の脳神経回路のように、ネットワークで情報を記録することが可能となる。
（第５の実施形態）
（第５の実施形態）
【0144】
図９は、X番地をiとしY番地をｊとしたときの、第１の実施形態の一例を説明する等価回路図である。最上部にはY方向ビット線BLY（i, k+1）があり、最下部にはX方向ビット線BLX（j, k-2）がある。その間にセルゲートCG（i, j, k+1）, CG(i,j,k), CG(i,j, k-1)が挟まれている。CG（i, j, k+1）とCG（i, j, k）の間にX方向ビット線BLX（j, k）がある。CG（i, j, k）とCG（i, j, k-1）の間にＹ方向ビット線ＢＬＹ（i, k-1）がある。これは、本願に特徴的な2階周期性を反映している。各セルゲートを、上選択ゲートSGU及び下選択ゲートSGDで挟みこみ、１ユニットを構成する。すなわち、図９は、Z軸方向に３ユニットを含む１モジュールの等価回路である。
【0145】
【0146】
Z軸方向の１モジュールの上端には、Y方向に伸びたビット線BLY（i, k+1）がある。Z軸方向の１モジュールの下端には、X方向に伸びたビット線BLX（j, k-2）がある。セルゲートCG、上選択ゲートSGU、および下選択ゲートSGDからなる３つのユニットがZ軸方向に沿って上から３つ並んでいる。上からUnit(ｋ＋１) 、Unit（ｋ）、Unit（ｋ－１）とする。Ｕｎｉｔ（ｋ＋１）とＵｎｉｔ（ｋ）の間にX方向に伸びたＢＬＸ（ｊ、ｋ）があり、Ｕｎｉｔ（ｋ）とＵｎｉｔ（ｋ－１）の間にY方向に伸びたＢＬＹ（i, k-1）がある。
【0147】
この断面図において、ｚ番地（ｋ）をｋ－２に変換すると、Unit（ｋ＋１）がUnit（ｋ－１）に変換される。この二つのユニットは、ワード線のレイアウトが全く同じである。このようにＺ軸方向の１モジュールを考えると、本実施形態がＺ軸方向に2階周期性を有していることが判る。つまり、本実施形態の断面図の特徴を説明するためには、Unit（ｋ＋１）とUnit（ｋ）の１組を説明すれば十分である。これは、図９においても同様である。
【0148】
Unit（ｋ＋１）は、セルゲートCG（i, j, k+1）と、それを上下から挟み込む上選択ゲートSGU（i, j, k+1）および下選択ゲートSGD（i, j, k+1）からなる。SGU（i, j, k+1）はX方向に伸びたワード線WUX（j, k+1）からVpassあるいはVoffを印加される。SGD（i, j, k+1）は、Y方向に伸びたワード線WDY（i, k+1）からVpassあるいはVoffを印加される。CG（i, j, k+1）は、X方向に伸びたワード線WCX（j, k+1）からVread、Vpass、あるいはVoffを印加される。このように、第１の実施形態と同様の特徴を持っている。
【0149】
Unit（ｋ）は、セルゲートCG（i, j, k）と、それを上下から挟み込む上選択ゲートSGU（i, j, k）および下選択ゲートSGD（i, j, k）からなる。SGU（i, j, k）は、Y方向に伸びたワード線WUY（i, k）からVpassあるいはVoffを印加される。SGD（i, j, k）は、X方向に伸びたワード線WDX（j, k）からVpassあるいはVoffを印加される。CG（i, j, k）は、X方向に伸びたワード線WCX（j, k）からVread、Vpass、あるはVoffを印加される。このように、第１の実施形態と同様の特徴を持っている。
【0150】
説明のため一例として用いた図３０のZ方向モジュールは、XY平面上のXY番地（i, j）に配置されている。このXY番地（i, j）には、Z軸方向に穴を掘りその中に半導体物質等を充填してチャネルビアを形成する。半導体物質としては、ポリシリコン、アモルファスシリコン、エピタキシャルシリコン、その他半導体材料等が用いられる。
【0151】
チャネルビア（CV）は、各ビット線BLY（i, k+1）、BLX（j, k）、BLY（i, k-1）、BLX（j, k-2）の間に形成される。ビット線は通常金属薄膜で形成されるので、チャンネルビアとの接合部（ビット線コンタクト、BLコンタクト）のところでショットキー接合による不具合が発生するのを防ぐため、ビット線との接合部の間に拡散層を形成する必要がある。図３０では、N型の濃い拡散層（N＋層）を形成している。このような接合を形成する技術は半導体製造において一般的である。一例として、まずエッチングした金属薄膜に穴を開ける。穴の中に半導体物質を充填しながら金属薄膜層に近づいたときチェンバーの中にドーパントを混ぜればよい。その後必要に応じてアニールする。そのため、ビット線と各Unitの間隔は十分広くとらなければならない。
【0152】
図３１は、Y方向に伸びたビット線BLY（i, k+1）およびBLY（i, k-1）の上面図である。すなわち、XY平面に水平に、BLY（i, k+1）およびBLY（i, k-1）の層で切り取った図面である。ビット線幅は、製造ばらつきを考慮に入れてもビット線を作るための穴（CV）より常に大きくなければならない。そのためビット線幅とCVの大きさの差には、十分なマージンが必要である。図３１では、Y方向に複数のビット線コンタクト（BL contact）が並んでいる。本実施形態では、一例として、CVの中にはN＋拡散層を形成している。
【0153】
図３２は、X方向に伸びたビット線BLX（j, k+1）およびBLX（j, k-1）の上面図である。すなわち、XY平面に水平に、BLX（j, k+1）およびBLX（j, k-1）の層で切り取った図面である。ビット線幅は、製造ばらつきを考慮に入れてもチャネル部を作るために開ける縦穴（CV）より常に大きくなければならない。そのためビット線幅とCVの大きさの差には、十分なマージンが必要である。図３２では、X方向に複数のビット線コンタクト（BL contact）が並んでいる。本実施形態では、一例として、CVの中にはN＋拡散層を形成している。
【0154】
図３３は、セルゲートCG（i, j, k+1）に接続する、X方向に伸びたワード線WCX（j, k+1）の上面図である。すなわち、XY平面に水平に、CG（i, j, k+1）の層で切り取った図面である。ワード線幅は、製造ばらつきを考慮に入れてもチャネル部を作るために開ける縦穴（CV）より常に大きくなければならない。そのためワード線幅とCVの大きさの差には、十分なマージンが必要である。
【0155】
チャネルビア（CV）の中は、中心から、コア（core）、トンネル酸化膜（tunnel oxide filmあるいは単に、tunnel oxide）、電荷蓄積層（Charge storage）、ブロック膜（Block film）、制御ゲート（control gate）等で構成されている。コアは、スイッチオン時に電流が流れるチャンネル部であり、一例としてポリシリコン等で形成できる。トンネル酸化膜は、電子あるいは正孔が量子トンネリングによって透過することが可能な薄膜で、一例としてシリコン酸化膜等の薄い絶縁膜で形成できる。ただし、量子トンネリングは、ファウラーノルドハイムトンネリング（FNトンネリング）、直接トンネリング等を代表して引用するものである。電荷蓄積層は、コアからトンネル酸化膜を透過してきた電子や正孔を蓄積することが可能で、シリコン窒化膜等の薄い絶縁膜等で形成できる。ちなみに、量子トンネリングによってコアから電荷蓄積層に電子あるいは正孔を蓄積させることを書き込み（プログラミング）と言う。反対に、量子トンネリングによって電荷仕組積層から電子あるいは正孔をコアに引き抜くことを消去という。ブロック膜は、電荷蓄積層に蓄積されている電子や正孔を制御ゲートに逃がさないよう閉じ込めておくためのもので、高誘電体酸化膜等のやや厚い絶縁膜で形成できる。高誘電率が必要なのは、できるだけブロック膜を厚くして閉じ込め効果を増すためである。制御ゲートは、ワード線に接続され、前記ワード線がコアに印加する電界を制御するためのものであり、金属等の導電性部材の薄膜で形成できる。図３３の断面図で示す通り、円筒状の導電性薄膜（円筒状導電膜）となる。
【0156】
図３４は、上選択ゲートSGU（i, j, k+1）に接続する、X方向に伸びたワード線WUX（j, k+1）の上面図である。すなわち、XY平面に水平に、SGU（i, j, k+1）の層で切り取った図面である。ワード線幅は、製造ばらつきを考慮に入れてもワード線を作るための穴（CV）より常に大きくなければならない。そのためワード線幅とCVの大きさの差には、十分なマージンが必要である。CVの中身は、図３３と同様なので説明を省く。ただし、同軸方向の構造は同じでも選択ゲートとして使用するので、電荷蓄積層への書き込み状態はワード線にVpassを印加したとき一定の出力電流(飽和電流)が流れるようVtが調整されていれば良い。一例として、Vtは常に、図１２のVreadの範囲内にとどまることが望ましい。
【0157】
図３５は、下選択ゲートSGD（i, j, k+1）に接続する、Y方向に伸びたワード線WDY（i, k+1）の上面図である。すなわち、XY平面に水平に、SGD（i, j, k+1）の層で切り取った図面である。ワード線幅は、製造ばらつきを考慮に入れてもワード線を作るための穴（CV）より常に大きくなければならない。そのためワード線幅とCVの大きさの差には、十分なマージンが必要である。CVの中身は、図３３と同様なので説明を省く。ただし、同軸方向の構造は同じでも選択ゲートとして使用するので、電荷蓄積層への書き込み状態はワード線にVpassを印加したとき一定の出力電流(飽和電流)が流れるようVtが調整されていれば良い。一例として、Vtは常に、図１２のVreadの範囲内にとどまることが望ましい。
【0158】
図３６は、セルゲートCG（i, j, k）に接続する、X方向に伸びたワード線WCX（j, k）の上面図である。すなわち、XY平面に水平に、CG（i, j, k）の層で切り取った図面である。ワード線幅は、製造ばらつきを考慮に入れてもワード線を作るための穴（CV）より常に大きくなければならない。そのためワード線幅とCVの大きさの差には、十分なマージンが必要である。CVの中身は、図３３と同様なので説明を省く。
【0159】
図３７は、上選択ゲートSGU（i, j, k）に接続する、Y方向に伸びたワード線WUY（i, k）の上面図である。すなわち、XY平面に水平に、SGU（i, j, k）の層で切り取った図面である。ワード線幅は、製造ばらつきを考慮に入れてもワード線を作るための穴（CV）より常に大きくなければならない。そのためワード線幅とCVの大きさの差には、十分なマージンが必要である。CVの中身は、図３３と同様なので説明を省く。ただし、同軸方向の構造は同じでも選択ゲートとして使用するので、電荷蓄積層への書き込み状態はワード線にVpassを印加したとき一定の出力電流(飽和電流)が流れるようVtが調整されていれば良い。一例として、Vtは常に、図１２のVreadの範囲内にとどまることが望ましい。
【0160】
【0161】
図４０は、YZ番地（i,j）のところにあるZ方向のモジュールを、ZY平面の断面図から見たものである。図３０は、ちょうど同じモジュールをZX平面の断面から見たものである。説明は図３０から図３８と同様になるので、省略する。
【0162】
【0163】
図４２は、図３３から図３８で説明したコアの内部構造の一例を示す図面である。上述したように、コアの周りはトンネル酸化膜、電荷蓄積層、ブロック膜、制御ゲートで覆われている。ただし、トンネル酸化膜を他のトンネル膜（tunnel film）で置き換えることも可能である。
【0164】
前記コアは、一例として、更に中心から誘電体コア（dielectric core）とチャンネルシリコン（channel silicon）に分割できる。誘電体コアは、誘電体、あるいは、絶縁体の部材からなり、チャンネルシリコンは、シリコン、アモルファスシリコン、あるいは、ポリシリコン等の部材からなり、素子のチャネル部としてスイッチオン時に電流が流れるところである。チャンネルシリコンがポリシリコンであるときこのような構造にするのは、チャンネルシリコンのグレインサイズを平均的に小さくし、チャンネルシリコンを流れる電流のばらつきを抑えるためである。また、前記コアは、すくなくとも、Z軸方向に直列される３つの素子で共有され、前記チャンネルシリコンは、Z軸方向に直列される３つの素子に共有されるチャネル部となる。したがって、前記チャネル部に電流が流れるときは、前記直列される３つの素子に渡って電流が流れるときである。
（第６の実施形態）
（第６の実施形態）
【0165】
一般に、3次元（３D）NANDフラッシュのチャンネルビアはゲートラスト法で製造できることが知られている。（非特許文献４参照）しかしながら、本願のデバイス構造は、上述したようにZ方向に２階周期性を有している。本願に特徴的なZ方向の２階周期性を製造するためには、一般的なゲートラスト法とは異なる製造方法が必要である。
【0166】
まず、本願の特徴を説明する前に、一般的なゲートラスト法の説明から始める。
【0167】
【0168】
まず、図中の(a)で図示しているように、酸化膜（oxide）と窒化膜（nitride）を互い違いにZ軸方向（図面縦方向）に積層していく。図面横軸はX軸方向とする。続いて（ｂ）で図示しているように、積層された酸化膜と窒化膜を貫くように縦穴を開け(Etch hole)、側壁にポリシリコンで覆ってから（poly on wall）、酸化膜を埋める（fill oxide）。さらに続いて、縦穴とは別のところにスリットを掘る（Etch slit）。スリットはY軸方向に伸びている。X軸とY軸の交わる角は、１８０度（あるいはゼロ度）以外の任意の角度で構わないが、９０度の時最もXY平面内の縦穴の密集度を大きくできる可能性がある。
【0169】
次に、スリットから窒化膜を剥ぎ取るガスを注入し、窒化膜を剥ぎ取って（remove nitride）からトンネル酸化膜（tunnel oxide）をデポする。続いて、チャージトラップ層(Charge trapping layer)を形成してから高誘電体膜（High-K）を塗布すると、(e)で図示するような断面図が得られる。ただし、紙面の都合で描きにくいチャージトラップ層を明らかにするため、破線部分を拡大したものが（f）である。このように、トンネル酸化膜と高誘電体膜に挟まれるように電荷蓄積層が形成されている。
【0170】
更に（ｇ）で図示するように、メタルゲートを形成する(metal gate fill)。その後（ｈ）で図示するように、メタルゲートと高誘電体膜の一部をエッチング（Etch metal & high-K）して剥ぎ取る。こうして、（i）で図示するように、低誘電体膜を埋める（fill low-K）。
【0171】
ゲートラスト法は、一般に、３次元NANDフラッシュの製造によく使われている。断面図（i）において、縦方向（Z軸方向）に伸びたpoly on wallが、３次元NANDフラッシュの電荷の通り道となるチャンネルである。このチャンネルは、(ｂ)で体積した酸化膜を芯とする筒状の殻のようになっており、それをトンネル酸化膜、チャージトラップ層、高誘電体膜、メタルゲートが順に包む構造になっている。したがって、メタルゲートは円殻状（ドーナツ状）になっており、一つのメタルゲートが一つのセル（あるいはメモリセル）に対応している。この断面図では、４つのメタルゲートが縦に伸びたチャンネルを共有するように集積されている。すなわち、縦に集積された複数のゲートが直列につながれており、これが3次元NANDの特徴である。本願では、特に、縦に３つのセルが直列につながれて一つのユニットとしている。そのうち、上の一つを上選択ゲート（SGU）、中央をセルゲート（CG）、下の一つを下選択ゲート（SGD）とする。本願のさらなる特徴は、各ユニットの上側がBLXとBLYの一方と接続され、下側が他方と接続されていることである。
【0172】
しかしながら、図９で示したように、本願では、X方向に伸びたビット線BLXと、Y方向に伸びたビット線BLYとが交互に張り巡らされている。このような特徴は、従来の３次元NANDフラッシュにはない。
【0173】
例えば、図９では、２本のBLX（BLX（j, k-2）とBLX（j, k））の間に６つのゲートが直列につながれている。それぞれのゲートは、下からSGD（i, j, k-1）、CG(i, j, k-1)、SGU(i, j, k-1)、SGD（i, j, k）、CG（i, j, k）、SGU（i, j, k）である。SGU(i, j, k-1)とSGD（i, j, k）の間はBLY(i, k-1)との接続している。
【0174】
SGD（i, j, k-1）のゲート電極（あるいはメタルゲート）に接続するワード線WDY（i, k-1）はY軸方向に伸びている。CG（i, j, k-1）のゲート電極（あるいはメタルゲート）に接続するワード線WCX（j, k-1）は、X軸方向に伸びている。SGU（i, j, k-1）のゲート電極（あるいはメタルゲート）に接続するWUX（j, k-1）は、X軸方向に伸びている。
【0175】
SGD（i, j, k）のゲート電極（あるいはメタルゲート）に接続するワード線WDX（j, k）はX軸方向に伸びている。CG（i, j, k）のゲート電極（あるいはメタルゲート）に接続するワード線WDX（j, k）は、X軸方向に伸びている。SGU（i, j, k）のゲート電極（あるいはメタルゲート）に接続するWUY（i, k）は、Y軸方向に伸びている。
【0176】
つまり、本願では、ワード線の方向がY方向一つ（WDY(i, k-1)）、X方向二つ（WCX(j, k-1)、WUX(j、ｋ－１)）、BLY（i, k-1）を挟んでX方向二つ(ＷＤＸ（j, k）、ＷＣＸ（j, k）)、Y方向一つ（WUY(j、ｋ)）を周期的に繰り返している。
【0177】
図４３（ｃ）ではスリットをＹ軸方向にのみ切っているので、従来のゲートラスト法では、本願のようにワード線をＸ方向とＹ方向に周期的に作り分けることはできない。
【0178】
本願の製造方法を、以下図面を用いて詳細に説明する。
【0179】
図４５は、基板上にビット線となるメタルをパターニングする様子を示している。上の段がＺ－Ｙ平面の断面図であり、下の段はＺ－Ｘ平面の断面図である。
【0180】
まず、メタル膜（あるいは単にメタル）を堆積し（depo metal）、メタル膜をパターニングする（patterning）。この図では、一例として、Ｘ方向に伸びたビット線ＢＬＸのパターニングを採用している。Ｘ軸とＹ軸を交換すれば、Ｙ方向に伸びたビット線ＢＬＹのパターニングの説明となる。
【0181】
パターニング後酸化膜を堆積する（depo oxide）。(a-y) は、Z-Y平面内の断面であり、(a-x) はZ-X平面内の断面である。パターニングにより既にX方向に伸びたビット線BLXが形成されている。通常この後化学的物理的プロセス（CMP）を経て堆積酸化膜の表面を平坦にする。ただし、堆積酸化膜も削られて薄くなっている。CMPなどによる膜厚減少を考慮にいれて堆積させる酸化膜の膜厚を制御する必要がある。(b-y) はZ-Y平面の断面であり、（b-x）はZ-X平面の断面である。
【0182】
図４６は上面から見た図（X-Y平面内）である。（a）は、X方向にビット線が伸びるようにパターニングした場合であり、図４５で説明した場合に相当する。（ｂ）は、Ｙ方向にビット線が伸びるようにパターニングした場合である。パターニングはどちらも自由に選択することが可能である。
【0183】
図４５は、一例として、シリコン基板等の基板（Sub）にパターニングした場合を用いて説明しているが、基板表面は必ずしも平坦でなくても構わない。必要に応じて適当にパターニングした基板表面上に堆積したメタル膜をパターニングしても良い。あるいは、適当にパターニングされたポリシリコンの上に堆積したメタル膜をパターニングしてもよい。いずれにしろ、図４６で説明した通り、Ｘ方向あるいはＹ方向に意図的にメタル膜をパターニングすることが必要である。さらに必要に応じて、図４５（b-y）および（b-x）で説明した通り、メタルパターニング後酸化膜を堆積してCMPなどで平坦化しておくことが望ましい。また、シリコンあるいはポリシリコンとの相性を考え、メタル膜はシリサイドであることが望ましい。
【0184】
【0185】
図４７（a）は、CMPなどで平坦化された堆積酸化膜で覆われたメタル膜（Metal）の上に窒化膜（nitride）、酸化膜（oxide）、窒化膜、そして酸化膜を層状に重ねた（laminate）断面図である。ただし、メタル膜は、一例として、X方向に延伸するようパターニングされており、Ｘ方向に伸びるビット線ＢＬＸとなる。これは、図４６の(a)に相当する。メタル膜は、シリサイド（silicide）でも良い。窒化膜のところが後でゲートになるところはゲートラスト法と共通である。すなわち、この例では、二つのセルをＺ軸方向（縦方向）に直列する。窒化膜の層数を１つにすれば、Ｚ軸方向には一つのセルができるだけである。窒化膜の層数を３にすれば、Ｚ軸方向に３つのセルが直列する。つまり、ラミネートする窒化膜の層数でＺ軸方向に直列するセル数を決めることができる。ここでは、一例として２つのセルをＺ軸方向に直列する。
【0186】
（ｂ）続いて縦穴を開け（Etch hole）、Ｎ＋型のポリシリコン（N+poly）を堆積し、ＣＭＰなどで平坦化する。（ｃ）Ｎ＋ポリシリコンを選択的にエッチングし、さらにＣＭＰなどで平坦化する。縦穴の底に残留したＮ＋ポリシリコンの薄膜がＢＬＸへのコンタクトとなる。
【0187】
図４８（ｄ）縦穴の側壁をポリシリコンで覆い（poly on wall）、酸化膜を堆積させて縦穴をふさぐ。（e）Y軸方向にスリットを切り(Y-etch slits)、（ｆ）スリットからエッチングガスを注入して窒化膜のみ選択的に剥ぎ取る。その後トンネル酸化膜を堆積する。
【0188】
図４９（ｇ）側壁にチャージトラップ層を形成した後高誘電体膜（High-K）で覆う。点線部分を拡大したのが（ｇ１）である。チャージトラップ層（charge trapping layer）がトンネル酸化膜と高誘電体膜に挟まれている。
【0189】
図５０（ｈ）後でメタルゲートとなるよう、スリットをメタルで覆う（metal gate fill）。（i）メタルと高誘電体膜の一部を剥ぎ取り（Etch metal & high-K）、スリットに低誘電体膜を堆積（fill low-K）した後CMPなどで表面を平坦化する。
【0190】
図５１では、さらにその上に、酸化膜、窒化膜、酸化膜を層状に重ねる（laminate）。後でゲートとなる窒化膜が一層なので、ここでは、一例として縦方向に一つのセルを追加する。（ｋｘ）はＺ－Ｘ平面の断面図であり、（ｋｙ）はＺ―Ｚ平面の断面図である。
【0191】
図５２は図５１の（ｋｙ）から始まる。つまりこの図面からZ-Y断面図に移って説明を続ける。（ｌ）図５１で最初に被せた酸化膜に縦穴を掘る（etch hole）。このとき、Ｘ－Ｙ面内での縦穴の位置は、図４７で開けた縦穴の位置とできる限り一致させる（align）。その後ポリシリコンを堆積する。さらに、ＣＭＰなどで表面を平坦化しておくことが望ましい。
【0192】
（ｍ）側壁のみ残してポリシリコンを部分的に剥ぎ取り(remove poly)、（ｎ）酸化膜を堆積して縦穴を埋める。さらに(o)X軸方向にスリットを切る（X-etch slits）。このように、X軸方向とY軸方向を切り替えながらスリットを切るのが本願の製造方法の特徴の一つである。
【0193】
図５３（ｐ）スリットからガスを注入し、窒化膜を選択的に剥ぎ取る（remove nitride）。続いてトンネル酸化膜を堆積し、チャージトラップ層を形成した後高誘電体膜を被せる（high-K fill）。（ｐ１）点線部を拡大すると、電荷蓄積層（charge trapping layer）がトンネル酸化膜と高誘電体膜に挟まれているのが判る。
【0194】
図５４は（ｐ）から始まる。（ｑ）スリットを、後でメタルゲートになるメタル（膜）で埋める(metal gate fill)。（ｒ）メタルゲートになる部分だけ残してスリットの中の一部のメタルと高誘電体膜を剥ぎ取る（etch metal & high-K）。（ｓｙ）スリットに低誘電体膜を堆積し、表面をＣＭＰなどで平坦化する。
【0195】
図５５では、後でＹ方向ビット線ＢＬＹのコンタクトとなる、N+ポリシリコンをパターニングする。具体的には、レジストをパターニングして縦穴のところに合わせるようにN+ポリシリコンを堆積させる(align, resit patterning, N+poly depo)。CMP等で表面を平坦化した後レジストを剥ぎ取り、酸化膜を堆積し、CMP等で表面を平坦化させ、後からBLYとなるメタル膜を堆積させる。さらにCMP等で表面を平坦化しておくことが望ましい。（ｔｘ）はＺ－Ｘ平面の断面図であり、（ｔｙ）はＺ－Ｙ平面の断面図である。
【0196】
図５６では、続いて、堆積したメタル膜の上にレジストをパターニングし、メタルをエッチングした後低誘電体膜を隙間に埋め（metal patterning、あるいは、subtractive法）、その後酸化膜を堆積させてＣＭＰ等で表面を平坦化する。（ｕｘ）はＺ－Ｘ平面の断面図であり、（ｕｙ）はＺ－Ｙ平面の断面図である。ただし、メタルパターニング（metal patterning）のところはダマシンプロセス等に置き換えることも可能である。
【0197】
いずれにしても、こうしてＹ方向ビット線ＢＬＹが形成される。この例では、ＢＬＸとＢＬＹの間に下から３つのゲートが直列し、二つの選択ゲートに挟まれた一つのセルからなる、一つのユニットを構成している。縦方向に伸びたチャネルの両端はＮ＋ポリシリコンでコンタクトされている。下のＮ＋ポリシリコンの下にＢＬＸがあり、上のＮ＋ポリシリコンの上にＢＬＹがある。３層のゲートメタルはそれぞれワード線となる。下の二つのワード線はＹ方向に伸びており、上のワード線はＸ方向に伸びている。
【0198】
図５７では、さらにその上に窒化膜、酸化膜、窒化膜、酸化膜を層状に重ねる（laminate）。ここで、窒化膜の層数が２なので、この上に積み上げられるセル数は２となる。（ｖｘ）はＺ－Ｘ平面の断面図であり、（ｖｙ）はＺ－Ｙ平面の断面図である。
【0199】
図５８では、ＢＬＹの下地のコンタクト（Ｎ＋ポリシリコン）の位置に合わせて（align）層状に重ねた酸化膜―窒化膜の層に縦穴を掘る（etch hole）。続いてＮ＋ポリシリコンを堆積し（N+poly depo）、表面をＣＭＰなどで平坦化する。（ｗｘ）はＺ－Ｘ平面の断面図であり、（ｗｙ）はＺ－Ｙ平面の断面図である。
【0200】
図５９では、縦穴内のＮ＋ポリシリコンを適当にエッチングし（etch N+poly）、縦穴の底に残ったＮ＋ポリシリコンをＢＬＹへの上側のコンタクトとする。側壁をポリシリコンで覆い（poly on wall）、内部を酸化膜で埋め(fill oxide)、さらにＣＭＰなどで表面を平坦化する。（ｗ２ｘ）はＺ－Ｘ平面の断面図であり、（ｗ２ｙ）はＺ－Ｙ平面の断面図である。
【0201】
図６０は、図４６で（ｂ）を選択した場合の断面図である。底にＹ方向のビット線ＢＬＹを形成しているので、上のビット線はＸ方向のＢＬＸである。つまり、ＢＬＸとＢＬＹを交換した(replace BLX&BLY)ものである。それ以外の製造工程は図５９と全く同じである。つまり、ビット線のパターニングにおける方向を変えたこと以外図４３から図５９に至る製造工程と全く同じ製造工程を経て出来たデバイス構造の断面図である。よって詳細な説明は重複になるので省略する。（ｚｘ）はＺ－Ｘ平面の断面図であり、（ｚｙ）はＺ－Ｙ平面の断面図である。
【0202】
図６１は、図５９のXとＹを入れ替えたものである。Ｘ方向とＹ方向を入れ替えるのは右手系と左手系の座標変換であり、製造されたデバイス構造に何ら変化はない。（ｗ３ｘ）はＺ－Ｘ平面の断面図であり、（ｗ３ｙ）はＺ－Ｙ平面の断面図である。この後X軸方向にスリットを入れ、X方向のワード線を形成する工程に入る。そこから先の工程は、図４８（ｅ）以降と同様になるので説明は省く。むしろ図６１の目的は、BLXとBLYで挟まれた構造と、図９の１ユニットが対応していることを明らかにすることである。
【0203】
図６２では、図６１の（ｗ３ｘ）と図９のモジュールの一部（１ユニット分）を比較している。ちょうど図６１のBLXが図９のBLX（j, k+1）に対応し、図６１のBLYが図９のBLY（i, k）に対応しているのが判る。
【0204】
図６３は、図５９の窒化膜の層数の組み合わせを変更したものである。すなわち、図４７で積層する窒化膜の層数を２から１に変更し、図５１で積層する窒化膜の層数を１から２に変更すれば、それ以外は図４７から図５９までと同様に製造工程を経ることにより得られるデバイス構造の断面図である。（ｗ４ｘ）はＺ－Ｘ平面の断面図であり、（ｗ４ｙ）はＺ－Ｙ平面の断面図である。
【0205】
図６４では、図６３の（ｗ４ｘ）と図９のモジュールの一部（１ユニット分）を比較している。ちょうど図６４のBLXが図９のBLX（j, k-1）に対応し、図６４のBLYが図９のBLY（i, k）に対応しているのが判る。
【0206】
こうして、本実施形態によれば、本願に特徴的なＺ軸方向に２階周期性を持つデバイス構造を製造することが可能である。ただし、２回周期性とは、Ｚ－Ｘ平面の断面図でもＺ－Ｙ平面の断面図でも、Ｚ番地（ｋ）の値を２ずらすと同じ構造が得られることをいう。
（第７の実施形態）
（第７の実施形態）
【0207】
３次元集積回路では、一般に、ワード線やビット線の数がZ軸方向（縦方向）の層数と共に増大する傾向があり、周辺回路へのコンタクトの数も２次元集積回路よりも大きくなりやすい。したがって、チップ面積を節約するためコンタクトの取り方に工夫が必要である。当然核となるデバイス構造の特徴がコンタクトの取り方に影響している。
【0208】
本願では、Z番地（ｋ）の２階周期性という特徴がある。これが周辺回路へのコンタクトの取り方にどのように影響するか図面を用いて詳しく説明する。
【0209】
図６５は、X軸方向に伸びたワード線群（WUXおよびWCXの群）とビット線群（BLXの群）のコンタクトの取り方を説明するための図面である。ただし、X軸方向の末端（i=Lx）に位置し、Ｚ番地がｋ＋１からｋ－２までのモジュールを図示したものである。
【0210】
一般に、コンタクト部（MC0およびMC1）のサイズは、Z軸方向に掘るメタルビア部の直径より大きくなる。したがって、隣り合うコンタクト部が配線メタル0層（M0層）（あるいは、単にメタル０層）と配線メタル１層（M1層）（あるいは単にメタル１層）に分かれて交互に並ぶのが望ましい。ただし、M0層のコンタクトがMC0で、M1層のコンタクトがMC1である。
【0211】
しかしながら、本願では、Z番地（ｋ）の２階周期性により、すべてのワード線およびビット線がＸ方向に伸びているわけではない。図６５の例では、WDY（Lx, k+1）とWDY（Lx,k-1）は、Y方向に伸びたワード線である。BLY（Lx, k+1）とBLY（Lx, k-1）はY方向に伸びたビット線である。
【0212】
図６５では、ＷＵＸ（j, k+1）のコンタクトはMC0であり、ＷＣＸ（j,k+1）のコンタクトはMC1であり、BLX（j,k）のコンタクトはMC0であり、WCX（j,k）のコンタクトはMC1であり、WDX（j,k）のコンタクトはMC0であり、WUX（j,k-1）のコンタクトはMC1であり、WCX（j,k-1）のコンタクトはMC0であり、BLX（j,k-2）のコンタクトはMC1である。
【0213】
図６６は、図６５の下に続くモジュールであり、Ｚ番地はｋ―１からｋ－４までである。ＷＵＸ（j, k-1）のコンタクトはMC１であり、ＷＣＸ（j,k-1）のコンタクトはMC0であり、BLX（j,k-2）のコンタクトはMC1であり、WCX（j,k-2）のコンタクトはMC0であり、WDX（j,k-2）のコンタクトはMC1であり、WUX（j,k-3）のコンタクトはMC0であり、WCX（j,k-3）のコンタクトはMC1であり、BLX（j,k-4）のコンタクトはMC0である。
【0214】
図６７は、図６６の下に続くモジュールであり、Ｚ番地はｋ―３からｋ－６までである。ＷＵＸ（j, k-3）のコンタクトはMC0であり、ＷＣＸ（j,k-3）のコンタクトはMC1であり、BLX（j,k-4）のコンタクトはMC0であり、WCX（j,k-4）のコンタクトはMC1であり、WDX（j,k-4）のコンタクトはMC0であり、WUX（j,k-5）のコンタクトはMC1であり、WCX（j,k-5）のコンタクトはMC0であり、BLX（j,k-6）のコンタクトはMC1である。
【0215】
図６８は、図６７の下に続くモジュールであり、Ｚ番地はｋ―５からｋ－８までである。 ＷＵＸ（j, k-5）のコンタクトはMC1であり、ＷＣＸ（j,k-5）のコンタクトはMC0であり、BLX（j,k-6）のコンタクトはMC1であり、WCX（j,k-6）のコンタクトはMC0であり、WDX（j,k-6）のコンタクトはMC1であり、WUX（j,k-7）のコンタクトはMC0であり、WCX（j,k-7）のコンタクトはMC1であり、BLX（j,k-8）のコンタクトはMC0である。
【0216】
図６９に、M1層とＭ0層に分けて各コンタクトがどのワード線あるいはビット線に接続しているかをまとめた。
【0217】
図６９によれば、Ｙ番地（ｊ）に対して、周辺回路へのコンタクトが占める面積を節約するためには、M1層上X軸方向に並んだWUX（j,k+3）、 BLX(j, k+2)、WDX(j, k+2)、WCX(j, k+1)、 WCX(j,k)の組にZ軸方向の４階周期性（period of M1）が現れる。すなわち、Z番地（ｋ）を４ずらすと同じパターンが現れる。図６５から図６８で明らかなように、X番地方向に進むとコンタクトが接続するワード線およびビット線も深くなり、Z番地の数が増大する。すなわち、このX軸方向のコンタクトパターンは、Z軸方向の構造と関係がある。
【0218】
同様に、M0層上X軸方向に並ぶ
WUX (j, k+1) 、BLX (j, k) 、WDX (j, k) 、WCX (j, k-1) 、WCX (j, k-2)
の組にZ軸方向の４階周期性（period of M0）が現れる。すなわち、Z番地（ｋ）を４ずらすと同じパターンが現れる。このX軸方向のコンタクトパターンは、Z軸方向の構造と関係がある。特に、４階周期性として顕れるのは、後で説明するように、コンタクトをX軸方向とY軸方向に分割してレイアウトするからである。
WUX (j, k+1) 、BLX (j, k) 、WDX (j, k) 、WCX (j, k-1) 、WCX (j, k-2)
の組にZ軸方向の４階周期性（period of M0）が現れる。すなわち、Z番地（ｋ）を４ずらすと同じパターンが現れる。このX軸方向のコンタクトパターンは、Z軸方向の構造と関係がある。特に、４階周期性として顕れるのは、後で説明するように、コンタクトをX軸方向とY軸方向に分割してレイアウトするからである。
【0219】
Ｙ番地をｊからｊ＋１に一つずつずらすことを考えよう。この場合もY軸方向に隣り合うコンタクトをＭ0層とＭ１層に交互に振り分ける必要がある。したがって、Ｙ番地（ｊ＋１）に対して、M0層上X軸方向に並ぶ
WUX（j+1, k+3）、BLX (j+1, k+2) 、WDX (j+1, k+2) 、WCX (j+1, k+1) 、WCX (j+1, k)
の組にZ軸法方向の４階周期性（period of M0）が発生する。また、M１層上X軸方向に並ぶ
WUX (j+1, k+1) 、BLX (j+1, k) 、 WDX (j+1, k) 、WCX (j+1, k-1) 、WCX (j+1, k-2)
の組にZ軸方向の４階周期性（period of M1）が現れる。
WUX（j+1, k+3）、BLX (j+1, k+2) 、WDX (j+1, k+2) 、WCX (j+1, k+1) 、WCX (j+1, k)
の組にZ軸法方向の４階周期性（period of M0）が発生する。また、M１層上X軸方向に並ぶ
WUX (j+1, k+1) 、BLX (j+1, k) 、 WDX (j+1, k) 、WCX (j+1, k-1) 、WCX (j+1, k-2)
の組にZ軸方向の４階周期性（period of M1）が現れる。
【0220】
図７０は、上述したZ軸方向の４階周期性を満たすようＭＣ０とＭＣ１を、Ｘ－Ｙ平面上にレイアウトした一例を示す図面である。
【0221】
図７１は、Y軸方向に伸びたワード線群（WDYおよびWUYの群）とビット線群（BLYの群）のコンタクトの取り方を説明するための図面である。ただし、Y軸方向の末端（i=Lｙ）に位置し、Ｚ番地がｋ＋１からｋ－２までのモジュールを図示したものである。
【0222】
上述したように、本願ではZ番地の２階周期性があるが、すべてのワード線およびビット線がY方向に伸びているわけではない。図７１の例では、WUX（Ly,k+1）とWCX（Ly,k+1）、WCX(Ly, k)、WDX(Ly, k), WUX(Ly, k-1)、WCX(Ly, k-1)は、X方向に伸びたワード線である。BLX（Ly, k）とBLX（Ly, k-2）はX方向に伸びたビット線である。
【0223】
図７１では、BLY(i, k+1)のコンタクトはMC0であり、WDY（i, k+1）のコンタクトはMC1であり、WUY（i,k）のコンタクトはMC0であり、BLY（i,k-1）のコンタクトはMC1であり、WDY（i,k-1）のコンタクトはMC0である。
【0224】
図72は、図71の下に続くモジュールであり、Ｚ番地はｋ―１からｋ－４までである。BLY（i, k-1）のコンタクトはMC1であり、WDY（i, k-1）のコンタクトはMC0であり、WUY（i, k-2）のコンタクトはMC1であり、BLY（i, k-3）のコンタクトはMC0であり、WDY（i, k-3）のコンタクトはMC1である。
【0225】
図73は、図72の下に続くモジュールであり、Ｚ番地はｋ―3からｋ－6までである。BLY（i, k-3）のコンタクトはMC0であり、WDY（i, k-3）のコンタクトはMC1であり、WUY（i, k-4）のコンタクトはMC0であり、BLY（i, k-5）のコンタクトはMC1であり、WDY（i, k-5）のコンタクトはMC0である。
【0226】
図74は、図73の下に続くモジュールであり、Ｚ番地はｋ―5からｋ－8までである。BLY（i, k-5）のコンタクトはMC1であり、WDY（i, k-5）のコンタクトはMC0であり、WUY（i, k-6）のコンタクトはMC1であり、BLY（i, k-6）のコンタクトはMC0であり、WDY（i, k-7）のコンタクトはMC1である。
【0227】
図75に、M1層とＭ0層に分けて各コンタクトがどのワード線あるいはビット線に接続しているかをまとめた。
【0228】
図75によれば、X番地（i）に対して、周辺回路へのコンタクトが占める面積を節約するためには、M1層上Y軸方向に並んだ
BLY（i, k-1）、WUY (i, k-2) 、WDY (i, k-3)
の組にZ軸方向の４階周期性（period of M1）が現れる。すなわち、Z番地（ｋ）を４ずらすと同じパターンが現れる。図７１から図７４で明らかなように、Y番地方向に進むとコンタクトが接続するワード線およびビット線も深くなり、Z番地の数が増大する。すなわち、このY軸方向のコンタクトパターンは、Z軸方向の構造と関係がある。
BLY（i, k-1）、WUY (i, k-2) 、WDY (i, k-3)
の組にZ軸方向の４階周期性（period of M1）が現れる。すなわち、Z番地（ｋ）を４ずらすと同じパターンが現れる。図７１から図７４で明らかなように、Y番地方向に進むとコンタクトが接続するワード線およびビット線も深くなり、Z番地の数が増大する。すなわち、このY軸方向のコンタクトパターンは、Z軸方向の構造と関係がある。
【0229】
同様に、M0層上X軸方向に並ぶ
BLY (i, k+1) 、WUY (i, k) 、WDY (i, k-1)
の組にZ軸方向の４階周期性（period of M0）が現れる。すなわち、Z番地（ｋ）を４ずらすと同じパターンが現れる。このY軸方向のコンタクトパターンは、Z軸方向の構造と関係がある。特に、４階周期性として顕れるのは、後で説明するように、コンタクトをX軸方向とY軸方向に分割してレイアウトするからである。
BLY (i, k+1) 、WUY (i, k) 、WDY (i, k-1)
の組にZ軸方向の４階周期性（period of M0）が現れる。すなわち、Z番地（ｋ）を４ずらすと同じパターンが現れる。このY軸方向のコンタクトパターンは、Z軸方向の構造と関係がある。特に、４階周期性として顕れるのは、後で説明するように、コンタクトをX軸方向とY軸方向に分割してレイアウトするからである。
【0230】
X番地をiからi＋１に一つずつずらすことを考えよう。この場合X軸方向に隣り合うコンタクトをＭ0層とＭ１層に交互に振り分ける必要がある。したがって、X番地（i＋１）に対して、M0層上Y軸方向に並ぶ
BLY（i+1, k-1）、WUY (i+1, k-2) 、WDY (i+1, k-3)
の組にZ軸方向の４階周期性（period of M0）が発生する。また、M１層上Y軸方向に並ぶ
BLY (i+1, k+1) 、WUY (i+1, k) 、WDY (i+1, k-1)
の組にZ軸方向の４階周期性（period of M1）が現れる。
BLY（i+1, k-1）、WUY (i+1, k-2) 、WDY (i+1, k-3)
の組にZ軸方向の４階周期性（period of M0）が発生する。また、M１層上Y軸方向に並ぶ
BLY (i+1, k+1) 、WUY (i+1, k) 、WDY (i+1, k-1)
の組にZ軸方向の４階周期性（period of M1）が現れる。
【0231】
図７６は、上述した４階周期性を満たすようＭＣ０とＭＣ１を、Ｘ－Ｙ平面上にレイアウトした一例を示す図面である。
【0232】
【0233】
図６５および図７１で示した通り、BLX（*, k）は上下をWDY（*, k+1）とWUY（*, k）に挟まれている。図７７は、BLX（*, k）と、WDY（*, k+1）と、コンタクトMC0と、コンタクトMC1をX-Y平面にレイアウトする一例を示す図面である。Z軸上WDY（*, k+1）がBLX（*, k）の上にある。また、例えば、BLX（j, k）のコンタクトはM0層上にあり、BLX（j+1, k）のコンタクトはM1層上にあり、WDY（i-1, k+1）のコンタクトはM0層上にあり、WDY（i, k+1）のコンタクトはM１層上にある。
【0234】
図７８は、BLX（*, k）と、WUY（*, k）と、コンタクトMC0と、コンタクトMC1をX-Y平面にレイアウトする一例を示す図面である。Z軸上WUY（*, k）がBLX（*, k）の下にある。また、例えば、WUY（i-1, k）のコンタクトはM1層上にあり、WUY（i, k）のコンタクトはM0層上にある。
【0235】
図６５および図７１で示した通り、BLY（*, k-1）は上下をWDX（*, k）とWUY（*, k-1）に挟まれている。図７９は、BLY（*, k-1）と、WDX（*, k）と、コンタクトMC0と、コンタクトMC1をX-Y平面にレイアウトする一例を示す図面である。Z軸上WDX（*, k）がBLY（*, k-1）の上にある。また、例えば、BLY（i, k-1）のコンタクトはM1層上にあり、BLY（i+1, k-1）のコンタクトはM0層上にあり、WDX（j, k）のコンタクトはM0層上にあり、WDX（j+1, k）のコンタクトはM１層上にある。
【0236】
図８０は、BLY（*, k-1）と、WUX（*, k-1）と、コンタクトMC0と、コンタクトMC1をX-Y平面にレイアウトする一例を示す図面である。Z軸上WUX（*, k-1）がBLY（*, k-1）の下にある。また、例えば、WUX（j, k-1）のコンタクトはM1層上にあり、WUX（j+1, k-1）のコンタクトはM0層上にある。
【0237】
【非特許文献1】Goodon E. Moore, “Cramming more components onto integrated circuits”, Electronics, volume 38, Number 8, April 19, 1965.
【非特許文献2】Masanet, E.; Shhehabi, A.; Lei, N.; Smith, S.; Koomey, J. Recalibrating global data center energy-use estimates. Science 2020, vol. 3667, 984―986.
【非特許文献3】C. C. Lu et al., "Analysis and Realization of TLC or even QLC Operation with a High-Performance Multi-Times Verify Scheme in 3D NAND Flash memory," 2018 IEEE International Electron Devices Meeting (IEDM), 2018, pp. 2.2.1―2.2.4, doi: 10.1109/IEDM.2018.8614548.
【非特許文献4】J.-H. jang et al., “Vertical Cell Array using TCAT (Terabit Cell Array Transistor) Technology for Ultra High-Density NAND Flash Memory”, the 2009 Symmposium on VLSI Technology Digest of Technical Papers, pp. 192 ― 193, 2009. （第８の実施形態）
【0238】
ビット線およびワード線の幅は、複数のチャネルビアを含むことが可能なほど広くとることが望ましい場合がある。これはチャンネルビアの製造上の信頼性と関係している。チャネルビアの深さ（長さ）が増すほど製造途中でチャネルビアが倒れてしまうことがある。これを防ぐためにビット線やワード線で補強する方法が用いられることがある。図８１から図９６を用いて具体的に説明する。
【0239】
図８１は、図３１に対応する図面であり、Y方向ビット線の幅に関する一例である。図３１との相違点は、Y方向ビット線の幅内に２列のチャンネルビアが並んでいる点と、２つのチャネルビアを束ねて一つのビット線コンタクトにまとめている点である。これに対して図３１では、Y方向ビット線の幅内に１列のチャンネルビアが並んでいるのみである。これによって、チャネルビアがX方向に倒れやすくなるのを防いでいる。A-A’で切った断面（右図）を見ると、チャネルビアがY方向ビット線の左端によっていることが判る。
【0240】
【0241】
【0242】
図８４は、図３１に対応する図面であり、Y方向ビット線の幅に関する別の一例である。Y方向ビット線の幅内に３列のチャンネルビアが並んでいる点と、５つのチャネルビアを束ねて一つのビット線コンタクトにまとめている点が特徴的である。
【0243】
図８５は、図３２に対応する図面であり、X方向ビット線の幅に関する一例である。図３２との相違点は、X方向ビット線の幅内に２列のチャンネルビアに並んでいる点と、２つのチャネルビアを束ねて一つのビット線コンタクトにまとめている点である。これに対して図３２では、X方向ビット線の幅内に１列のチャンネルビアが並んでいるのみである。これによって、チャネルビアがY方向に倒れやすくなるのを防いでいる。B-B’で切った断面（右図）を見ると、チャネルビアがY方向ビット線の左端によっていることが判る。
【0244】
【0245】
【0246】
図８８は、図３２に対応する図面であり、X方向ビット線の幅に関する別の一例である。X方向ビット線の幅内に３列のチャンネルビアが並んでいる点と、５つのチャネルビアを束ねて一つのビット線コンタクトにまとめている点が特徴的である。
【0247】
図８９は、図３３，３４，３６，および、３８に対応する図面であり、X方向ワード線の幅に関する一例である。図３３、３４、３６、および、３８との相違点は、X方向ワード線の幅内に２列のチャンネルビアに並んでいる点と、２つのチャネルビアを束ねて一つのセルゲートあるいは選択ゲート（ＣＧ、ＳＧＵ、ＳＧＤ）にまとめている点である。これに対して図３３、３４、３６、および、３８では、X方向ビット線の幅内に１列のチャンネルビアが並んでいるのみである。これによって、チャネルビアがY方向に倒れやすくなるのを防いでいる。
【0248】
図９０は、図３３，３４，３６，および、３８に対応する図面であり、X方向ワード線の幅に関する別の一例である。X方向ワード線の幅内に２列のチャンネルビアに並んでいる点と、３つのチャネルビアを束ねて一つのセルゲートあるいは選択ゲート（ＣＧ、ＳＧＵ、ＳＧＤ）にまとめている点が特徴である。
【0249】
図９１は、図３３，３４，３６，および、３８に対応する図面であり、X方向ワード線の幅に関する別の一例である。X方向ワード線の幅内に２列のチャンネルビアに並んでいる点と、４つのチャネルビアを束ねて一つのセルゲートあるいは選択ゲート（ＣＧ、ＳＧＵ、ＳＧＤ）にまとめている点が特徴である。
【0250】
図９２は、図３３，３４，３６，および、３８に対応する図面であり、X方向ワード線の幅に関する別の一例である。X方向ワード線の幅内に３列のチャンネルビアに並んでいる点と、５つのチャネルビアを束ねて一つのセルゲートあるいは選択ゲート（ＣＧ、ＳＧＵ、ＳＧＤ）にまとめている点が特徴である。
【0251】
図９３は、図３５、および、３７に対応する図面であり、Ｙ方向ワード線の幅に関する一例である。図３５、および、３７との相違点は、Ｙ方向ワード線の幅内に２列のチャンネルビアに並んでいる点と、２つのチャネルビアを束ねて一つの選択ゲート（ＳＧＤ、ＳＧＵ）にまとめている点である。これに対して図３５、および、３７では、Ｙ方向ビット線の幅内に１列のチャンネルビアが並んでいるのみである。これによって、チャネルビアがＸ方向に倒れやすくなるのを防いでいる。
【0252】
【0253】
【0254】
図９６は、図３５、および、３７に対応する図面であり、Ｙ方向ワード線の幅に関する別の一例である。Ｙ方向ワード線の幅内に３列のチャンネルビアに並んでいる点と、５つのチャネルビアを束ねて一つの選択ゲート（ＳＧＤ、ＳＧＵ）にまとめている点が特徴的である。
【0255】
以上、複数のチャネルビアを一つのビット線コンタクトあるいはセルゲート、あるいは選択ゲートにまとめることが望ましい。そのとき、一つにまとめられるチャンネルビアの数は２－５に限らない。一つにまとめられるチャンネルビアの配列は、図８１―９６のみ限らない。
【0256】
一つにまとめられるチャンネルビアの数が２以上の場合ワード線もしくはビット線の方向に並べられるチャネルビアの列数は少なくとも２以上になる。したがってワード線あるいはビット線の幅は少なくともチャネルビアの直径の２倍以上であることが望ましい。理由は図９７を用いて簡単に説明できる。ワード線もしくはビット線の両端を直線（０）と直線（１）で表している。つまり、ワード線もしくはビット線の幅は、直線（０）と直線（１）の距離である。２列のチャネルビア（CV）の半分ずつが横手方向に重なっている場合が最も破線（A）-(D)方向の幅を節約できるものと考える。このとき(A)-（D）方向の幅はチャネルビアの半径の３倍程度となる。（A）の外側と（B）の外側にチャネルビアの半径程度のマージンを取ると、直線（０）と直線（１）の距離はチャネルビアの直径の２倍程度となる。
【0257】
以上のように、本願の特徴について説明した。
【0258】
最後に、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【産業上の利用可能性】
【0259】
人間の脳の情報処理メカニズムを半導体チップで実現する方法をシリコンテクノロジーで提供することが可能となる。
【図面の簡単な説明】
【0260】
【図1】神経細胞の一例を説明する図面。
【図2】シナプシスの一例を説明する図面。
【図3】パーセプトロンの概念を示す一例の図。
【図4】２点間のリンクの場合の数を数える方法の一例を説明する図面。
【図5】ネットワークの情報量とビットによる情報量（ビット数）の比をノード数（N）に対してプロットした図。
【図6】始点と終点が同じでもパス（経路）が異なれば終点への入力が異なる可能性があることを示す図面。
【図7】3次元ネットワークの情報量と２次元ネットワークの情報量の比をセルアレイの一辺のサイズに対してプロットした図。
【図8】X番地、Y番地、Z番地の定義を説明する図面。
【図9】Z方向の１モジュールの一例を説明する図面。
【図10】Z方向の１モジュールがX方向に展開する一例を説明する図面。
【図11】Z方向の１モジュールがY方向に展開する一例を説明する図面。
【図12】セルゲートのトランジスタ特性（電気特性）を模式的に説明する図面。
【図13】ワード線およびビット線の選択ゲートのトランジスタ特性（電気特性）を模式的に説明する図面。
【図14】Z方向に隣接する二つのセルゲートをリンクする方法の一例を説明する図面。
【図15】Z方向に隣接する二つのセルゲートをリンクするための電圧の掛け方の一例を説明する図面。
【図16】Z方向に隣接する二つのセルゲートをリンクする方法の一例を説明する図面。
【図17】Z方向に隣接する二つのセルゲートをリンクするための電圧の掛け方の一例を説明する図面。
【図18】X方向に隣接する二つのセルゲートをリンクする方法の一例を説明する図面。
【図19】X方向に隣接する二つのセルゲートをリンクする電圧の掛け方の一例を説明する図面。
【図20】Y方向に隣接する二つのセルゲートをリンクする方法の一例を説明する図面。
【図21】Y方向の隣接する二つのセルゲートをリンクする電圧の掛け方の一例を説明する図面。
【図22】Y方向ビット線BLY（i, k-1）を細胞体とする実施形態の一例を説明する図面。
【図23】Y方向ビット線BLY（i, k-1）を細胞体とする実施形態の一例を説明する図面。
【図24】X方向ビット線BLX（j, k）を細胞体とする実施形態の一例を説明する図面。
【図25】リンクを形成する実施形態の一例を説明する図面。
【図26】Y方向ビット線BLY（i, k-1）を細胞体とする実施形態の一例を説明する図面。
【図27】X方向ビット線BLX（j, k）を細胞体とする実施形態の一例を説明する図面。
【図28】経路によって情報を記録する実施形態の一例を説明する図面。
【図29】経路によって情報を記録する実施形態の一例を説明する図面。
【図30】Z方向の１モジュールが３つのユニット（Unit）から構成されることを説明する図面。
【図31】BLY（i, k+1）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図32】BLX（j, k）およびBLX（j, k-2）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図33】CG（i, j, k+1）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図34】SGU（i, j, k+1）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図35】SGD（i, j, k+1）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図36】CG（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図37】SGU（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図38】SGD（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図39】X方向に３つのモジュールを並べた断面の一例を説明する図面。
【図40】１モジュールをY方向に展開した断面の一例を説明する図面。
【図41】Y方向に３つのモジュールを並べた断面の一例を説明する図面。
【図42】コアの内部構造の一例を説明する図面。
【図43】一般的なゲートラスト法を説明する図面。
【図44】一般的なゲートラスト法を説明する図面。
【図45】ビット線となるメタルのパターニングの一例を説明する図面。
【図46】ビット線となるメタルのパターニング後の上面図（X-Y平面）を説明する図面。（a）はX方向にビット線が伸びるようにパターニングした場合。（ｂ）はＹ方向にビット線が伸びるようにパターニングした場合。
【図47】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図48】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図49】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図50】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図51】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図52】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図53】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図54】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図55】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図56】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図57】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図58】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図59】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図60】X方向に延伸するようパターニングされたメタル膜の上に、本願の特徴を有するユニットを形成するための製造工程の一例を説明する図面。
【図65】X軸方向に伸びたワード線群（WUXおよびWCXの群）とビット線群（BLXの群）のコンタクトの取り方の一例を説明する図面。
【図66】X軸方向に伸びたワード線群（WUXおよびWCXの群）とビット線群（BLXの群）のコンタクトの取り方の一例を説明する図面。
【図67】X軸方向に伸びたワード線群（WUXおよびWCXの群）とビット線群（BLXの群）のコンタクトの取り方の一例を説明する図面。
【図68】X軸方向に伸びたワード線群（WUXおよびWCXの群）とビット線群（BLXの群）のコンタクトの取り方の一例を説明する図面。
【図69】M1層とＭ0層に分けて各コンタクトがどのワード線あるいはビット線に接続しているのかを説明する図面。
【図70】本願に特徴的なZ軸方向の周期性を満たすようＭＣ０とＭＣ１を、Ｘ－Ｙ平面上にレイアウトする方法の一例を説明する図面。
【図71】Y軸方向に伸びたワード線群（WDYおよびWUYの群）とビット線群（BLYの群）のコンタクトの取り方の一例を説明する図面。
【図72】Y軸方向に伸びたワード線群（WDYおよびWUYの群）とビット線群（BLYの群）のコンタクトの取り方の一例を説明する図面。
【図73】Y軸方向に伸びたワード線群（WDYおよびWUYの群）とビット線群（BLYの群）のコンタクトの取り方の一例を説明する図面。
【図74】Y軸方向に伸びたワード線群（WDYおよびWUYの群）とビット線群（BLYの群）のコンタクトの取り方の一例を説明する図面。
【図75】M1層とＭ0層に分けて各コンタクトがどのワード線あるいはビット線に接続しているのを説明する図面。
【図76】本願に特徴的なZ軸方向の周期性を満たすようＭＣ０とＭＣ１を、Ｘ－Ｙ平面上にレイアウトする方法の一例を説明する図面。
【図77】ビット線、ビット線コンタクト、ワード線、ワード線コンタクトをX-Y平面上にレイアウト方法の一例を説明する図面。
【図78】ビット線、ビット線コンタクト、ワード線、ワード線コンタクトをX-Y平面上にレイアウト方法の一例を説明する図面。
【図79】ビット線、ビット線コンタクト、ワード線、ワード線コンタクトをX-Y平面上にレイアウト方法の一例を説明する図面。
【図80】ビット線、ビット線コンタクト、ワード線、ワード線コンタクトをX-Y平面上にレイアウト方法の一例を説明する図面。
【図81】BLY（i, k+1）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図82】BLY（i, k+1）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図83】BLY（i, k+1）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図84】BLY（i, k+1）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図85】BLX（j, k）およびBLX（j, k-2）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図86】BLX（j, k）およびBLX（j, k-2）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図87】BLX（j, k）およびBLX（j, k-2）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図88】BLX（j, k）およびBLX（j, k-2）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図89】CG（i, j, k+1）、SGU（i, j, k+1）、CG（i, j, k）およびSGD（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図90】CG（i, j, k+1）、SGU（i, j, k+1）、CG（i, j, k）およびSGD（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図91】CG（i, j, k+1）、SGU（i, j, k+1）、CG（i, j, k）およびSGD（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図92】CG（i, j, k+1）、SGU（i, j, k+1）、CG（i, j, k）およびSGD（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図93】SGD（i, j, k+1）およびSGU（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図94】SGD（i, j, k+1）およびSGU（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図95】SGD（i, j, k+1）およびSGU（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図96】SGD（i, j, k+1）およびSGU（i, j, k）が存在する層での断面を上面から見た図（X-Y平面図）の一例を説明する図面。
【図97】チャネルビアの直径とワード線あるいはビット線の幅との関係の一例を示す図面。
【符号の説明】
【0261】
BLX X方向ビット線
BLY Y方向ビット線
BSGX X方向ビット線のビット線選択ゲート
BSGY Y方向ビット線のビット線選択ゲート
SGU 上選択ゲート
CG セルゲート
SGD 下選択ゲート
WUX 上選択ゲートのX方向ワード線
WCX セルゲートのX方向ワード線
WDX 下選択ゲートのX方向ワード線
WUY 上選択ゲートのY方向ワード線
WCY セルゲートのY方向ワード線
WDY 下選択ゲートのY方向ワード線
WSGUX 上選択ゲートのX方向ワード線
WSGCX セルゲートのX方向ワード線
WSGDX 下選択ゲートのX方向ワード線
WSGUY 上選択ゲートのY方向ワード線
WSGDY 下選択ゲートのY方向ワード線
BL ビット線
WL ワード線
CV チャンネルビア、あるいは、チャネル部を作るために開ける縦穴
Core チャンネルビアの中心
Tunnel oxide / tunnel oxide film トンネル酸化膜
Charge storage / charge storage layer 電荷蓄積層
Control gate / 制御ゲート
Block film / ブロック膜
Dielectric core / 誘電体コア
Channel silicon / チャネルシリコン
Sub / 基板
Polysilicon / ポリシリコン
Metal / 金属
Silicide / シリサイド
Oxide / 酸化膜
Nitride / 窒化膜
N+poly / N＋型ポリシリコン
High-K / 高誘電体
MC0 / M0層のメタルコンタクト
MC1 / M1層のメタルコンタクト
BLY Y方向ビット線
BSGX X方向ビット線のビット線選択ゲート
BSGY Y方向ビット線のビット線選択ゲート
SGU 上選択ゲート
CG セルゲート
SGD 下選択ゲート
WUX 上選択ゲートのX方向ワード線
WCX セルゲートのX方向ワード線
WDX 下選択ゲートのX方向ワード線
WUY 上選択ゲートのY方向ワード線
WCY セルゲートのY方向ワード線
WDY 下選択ゲートのY方向ワード線
WSGUX 上選択ゲートのX方向ワード線
WSGCX セルゲートのX方向ワード線
WSGDX 下選択ゲートのX方向ワード線
WSGUY 上選択ゲートのY方向ワード線
WSGDY 下選択ゲートのY方向ワード線
BL ビット線
WL ワード線
CV チャンネルビア、あるいは、チャネル部を作るために開ける縦穴
Core チャンネルビアの中心
Tunnel oxide / tunnel oxide film トンネル酸化膜
Charge storage / charge storage layer 電荷蓄積層
Control gate / 制御ゲート
Block film / ブロック膜
Dielectric core / 誘電体コア
Channel silicon / チャネルシリコン
Sub / 基板
Polysilicon / ポリシリコン
Metal / 金属
Silicide / シリサイド
Oxide / 酸化膜
Nitride / 窒化膜
N+poly / N＋型ポリシリコン
High-K / 高誘電体
MC0 / M0層のメタルコンタクト
MC1 / M1層のメタルコンタクト
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【手続補正書】
【提出日】2022-07-23
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図４５
【補正方法】変更
【補正の内容】
【図45】