特開2023-129775積層セラミック電子部品及び積層セラミック電子部品の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023129775
(43)【公開日】2023-09-20
(54)【発明の名称】積層セラミック電子部品及び積層セラミック電子部品の製造方法
(51)【国際特許分類】
H01G 4/30 20060101AFI20230912BHJP
【ＦＩ】
H01G4/30 201D
H01G4/30 201C
H01G4/30 201K
H01G4/30 201N
H01G4/30 516
H01G4/30 513
H01G4/30 512
H01G4/30 311D
H01G4/30 517
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022034024
(22)【出願日】2022-03-07
(71)【出願人】
【識別番号】000204284
【氏名又は名称】太陽誘電株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】冨川 千鶴
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AB03
5E001AC09
5E001AE01
5E001AE02
5E001AE03
5E001AF06
5E001AJ01
5E082AA01
5E082AB03
5E082BC33
5E082EE04
5E082EE23
5E082EE35
5E082FF05
5E082FG04
5E082FG26
5E082FG46
5E082GG10
5E082GG28
5E082JJ03
5E082JJ23
(57)【要約】
【課題】内部電極を多層化できるとともに、セラミック素体の構造欠陥を抑制することが可能な積層セラミック電子部品及びその製造方法を提供する。
【解決手段】積層セラミック電子部品は、セラミック素体と、外部電極と、を具備し、第１軸方向の寸法が第３軸方向の寸法よりも大きく構成される。セラミック素体は、内部電極が積層された電極積層部と、第１及び第２カバー部と、サイドマージン部と、を有する。複数の内部電極は、第１カバー部側の第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、第２カバー部側の第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、複数の周縁内部電極よりも第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成される。複数の周縁内部電極各々は、複数の中央内部電極各々よりも、セラミック粒子の含有割合が多い。
【選択図】図３
【解決手段】積層セラミック電子部品は、セラミック素体と、外部電極と、を具備し、第１軸方向の寸法が第３軸方向の寸法よりも大きく構成される。セラミック素体は、内部電極が積層された電極積層部と、第１及び第２カバー部と、サイドマージン部と、を有する。複数の内部電極は、第１カバー部側の第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、第２カバー部側の第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、複数の周縁内部電極よりも第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成される。複数の周縁内部電極各々は、複数の中央内部電極各々よりも、セラミック粒子の含有割合が多い。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む電極積層部と、
前記電極積層部を挟んで前記第１軸方向に対向する第１及び第２カバー部と、
前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する第１及び第２サイドマージン部と、
を有するセラミック素体と、
前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する第１及び第２外部電極と、
を具備し、
前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成され、
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成され、
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、セラミック粒子の含有割合が多い
積層セラミック電子部品。
前記電極積層部を挟んで前記第１軸方向に対向する第１及び第２カバー部と、
前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する第１及び第２サイドマージン部と、
を有するセラミック素体と、
前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する第１及び第２外部電極と、
を具備し、
前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成され、
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成され、
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、セラミック粒子の含有割合が多い
積層セラミック電子部品。
【請求項2】
第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む電極積層部と、
前記電極積層部を挟んで前記第１軸方向に対向する第１及び第２カバー部と、
前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する第１及び第２サイドマージン部と、
を有するセラミック素体と、
前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する第１及び第２外部電極と、
を具備し、
前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成され、
前記複数の内部電極は、セラミック粒子を含み、かつ、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成され、
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、含有するセラミック粒子の平均粒径が大きい
積層セラミック電子部品。
前記電極積層部を挟んで前記第１軸方向に対向する第１及び第２カバー部と、
前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する第１及び第２サイドマージン部と、
を有するセラミック素体と、
前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する第１及び第２外部電極と、
を具備し、
前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成され、
前記複数の内部電極は、セラミック粒子を含み、かつ、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成され、
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、含有するセラミック粒子の平均粒径が大きい
積層セラミック電子部品。
【請求項3】
第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む電極積層部と、
前記電極積層部を挟んで前記第１軸方向に対向する第１及び第２カバー部と、
前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する第１及び第２サイドマージン部と、
を有するセラミック素体と、
前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する第１及び第２外部電極と、
を具備し、
前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成され、
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成され、
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、前記第１軸方向における厚みが厚い
積層セラミック電子部品。
前記電極積層部を挟んで前記第１軸方向に対向する第１及び第２カバー部と、
前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する第１及び第２サイドマージン部と、
を有するセラミック素体と、
前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する第１及び第２外部電極と、
を具備し、
前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成され、
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成され、
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、前記第１軸方向における厚みが厚い
積層セラミック電子部品。
【請求項4】
請求項１から３のいずれか一項に記載の積層セラミック電子部品であって、
前記複数の内部電極は、前記第３軸方向の端部の位置が前記第３軸方向に０．５μｍの範囲内に相互に揃っている
積層セラミック電子部品。
前記複数の内部電極は、前記第３軸方向の端部の位置が前記第３軸方向に０．５μｍの範囲内に相互に揃っている
積層セラミック電子部品。
【請求項5】
請求項１から４のいずれか一項に記載の積層セラミック電子部品であって、
前記電極積層部は、前記第１軸方向に沿って、
前記複数の第１周縁内部電極が配置された第１周縁領域と、
前記複数の中央内部電極が配置された中央領域と、
前記複数の第２周縁内部電極が配置された第２周縁領域と、に区分され、
前記第１及び第２周縁領域各々の前記第１軸方向における寸法は、前記電極積層部の前記第１軸方向における寸法の、１０％以上３０％である
積層セラミック電子部品。
前記電極積層部は、前記第１軸方向に沿って、
前記複数の第１周縁内部電極が配置された第１周縁領域と、
前記複数の中央内部電極が配置された中央領域と、
前記複数の第２周縁内部電極が配置された第２周縁領域と、に区分され、
前記第１及び第２周縁領域各々の前記第１軸方向における寸法は、前記電極積層部の前記第１軸方向における寸法の、１０％以上３０％である
積層セラミック電子部品。
【請求項6】
第１電極層が形成された複数の中央用セラミックシートと、前記第１電極層よりも焼結性の低い第２電極層が形成された複数の周縁用セラミックシートと、内部電極を含まない複数のカバー用セラミックシートを準備し、
前記複数の中央用セラミックシートを第１軸方向に積層し、前記積層された複数の中央用セラミックシートの前記第１軸方向両側に前記複数の周縁用セラミックシートを積層し、前記積層された複数の周縁用セラミックシートの前記第１軸方向両側に前記複数のカバー用セラミックシートを積層することで、前記第１及び第２電極層の端部が露出した、前記第１軸に直交する第２軸に垂直な第１及び第２側面を有する積層チップを形成し、
前記積層チップの前記第１及び第２側面に、第１及び第２サイドマージン部を形成し、
前記積層チップと、前記第１及び第２サイドマージン部と、を有する未焼成のセラミック素体を焼成することで、前記第１軸方向の寸法が前記第２軸方向の寸法よりも大きいセラミック素体を焼成する
積層セラミック電子部品の製造方法。
前記複数の中央用セラミックシートを第１軸方向に積層し、前記積層された複数の中央用セラミックシートの前記第１軸方向両側に前記複数の周縁用セラミックシートを積層し、前記積層された複数の周縁用セラミックシートの前記第１軸方向両側に前記複数のカバー用セラミックシートを積層することで、前記第１及び第２電極層の端部が露出した、前記第１軸に直交する第２軸に垂直な第１及び第２側面を有する積層チップを形成し、
前記積層チップの前記第１及び第２側面に、第１及び第２サイドマージン部を形成し、
前記積層チップと、前記第１及び第２サイドマージン部と、を有する未焼成のセラミック素体を焼成することで、前記第１軸方向の寸法が前記第２軸方向の寸法よりも大きいセラミック素体を焼成する
積層セラミック電子部品の製造方法。
【請求項7】
請求項６に記載の積層セラミック電子部品の製造方法であって、
前記第２電極層は、前記第１電極層よりも、導電性材料に対するセラミック材料の含有割合が多い
積層セラミック電子部品の製造方法。
前記第２電極層は、前記第１電極層よりも、導電性材料に対するセラミック材料の含有割合が多い
積層セラミック電子部品の製造方法。
【請求項8】
請求項６又は７に記載の積層セラミック電子部品の製造方法であって、
前記第１及び第２電極層は、セラミック粉末を含み、
前記第２電極層は、前記第１電極層よりも、前記セラミック粉末の平均粒径が大きい
積層セラミック電子部品の製造方法。
前記第１及び第２電極層は、セラミック粉末を含み、
前記第２電極層は、前記第１電極層よりも、前記セラミック粉末の平均粒径が大きい
積層セラミック電子部品の製造方法。
【請求項9】
請求項６から８のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
前記第２電極層は、前記第１電極層よりも、前記第１軸方向における厚みが厚い
積層セラミック電子部品の製造方法。
前記第２電極層は、前記第１電極層よりも、前記第１軸方向における厚みが厚い
積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【0002】
積層セラミック電子部品は、複数のセラミック層と、複数の内部電極とが交互に積層された構成を有する。このような積層セラミック電子部品は、例えば、導電性ペースト等からなる未焼成の電極層が形成されたセラミックグリーンシートを積層し、焼成することにより作製される。焼成により、未焼成の電極層が内部電極となり、セラミックグリーンシートがセラミック層となる。
【0003】
セラミック材料は、金属よりも焼結温度が高い。このため、セラミックグリーンシートと、金属を含む電極層とは、異なる焼結挙動を示す。焼成工程においては、セラミック材料の焼結温度まで昇温されるため、電極層が過度に焼結され、球状化や途切れを生じやすい。例えば、特許文献１には、内部電極の球状化や途切れを抑制するため、内部電極形成用ペーストに、セラミック粒子を添加する技術が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００４－３１１９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一方で、近年の電子部品の小型化や高機能化に伴い、内部電極及びセラミック層が薄くなるとともに、内部電極の積層数が増加する傾向にある。このため、内部電極の球状化や途切れに伴う積層セラミック電子部品全体の歪みが、より生じやすくなる。さらに、内部電極の積層数が増加することで、セラミック素体の焼成時において、内部電極が積層された領域の積層方向の収縮量が大きくなる。これにより、セラミック素体の積層方向における周縁の領域に大きな応力が生じ、クラック等の構造欠陥が生じやすくなる。
【0006】
以上のような事情に鑑み、本発明の目的は、内部電極を多層化できるとともに、セラミック素体の構造欠陥を抑制することが可能な積層セラミック電子部品及びその製造方法を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、第１及び第２外部電極と、を具備する。
前記セラミック素体は、電極積層部と、第１及び第２カバー部と、第１及び第２サイドマージン部と、を有する。
前記電極積層部は、第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む。
前記第１及び第２カバー部は、前記電極積層部を挟んで前記第１軸方向に対向する。
前記第１及び第２サイドマージン部は、前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する。
前記第１及び第２外部電極は、前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する。
前記積層セラミック電子部品は、前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成される。
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成される。
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、セラミック粒子の含有割合が多い。
前記セラミック素体は、電極積層部と、第１及び第２カバー部と、第１及び第２サイドマージン部と、を有する。
前記電極積層部は、第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む。
前記第１及び第２カバー部は、前記電極積層部を挟んで前記第１軸方向に対向する。
前記第１及び第２サイドマージン部は、前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する。
前記第１及び第２外部電極は、前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する。
前記積層セラミック電子部品は、前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成される。
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成される。
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、セラミック粒子の含有割合が多い。
【0008】
本発明の他の形態に係る積層セラミック電子部品は、セラミック素体と、第１及び第２外部電極と、を具備する。
前記セラミック素体は、電極積層部と、第１及び第２カバー部と、第１及び第２サイドマージン部と、を有する。
前記電極積層部は、第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む。
前記第１及び第２カバー部は、前記電極積層部を挟んで前記第１軸方向に対向する。
前記第１及び第２サイドマージン部は、前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する。
前記第１及び第２外部電極は、前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する。
前記積層セラミック電子部品は、前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成される。
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成される。
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、含有するセラミック粒子の平均粒径が大きい。
前記セラミック素体は、電極積層部と、第１及び第２カバー部と、第１及び第２サイドマージン部と、を有する。
前記電極積層部は、第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む。
前記第１及び第２カバー部は、前記電極積層部を挟んで前記第１軸方向に対向する。
前記第１及び第２サイドマージン部は、前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する。
前記第１及び第２外部電極は、前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する。
前記積層セラミック電子部品は、前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成される。
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成される。
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、含有するセラミック粒子の平均粒径が大きい。
【0009】
本発明のさらに他の形態に係る積層セラミック電子部品は、セラミック素体と、第１及び第２外部電極と、を具備する。
前記セラミック素体は、電極積層部と、第１及び第２カバー部と、第１及び第２サイドマージン部と、を有する。
前記電極積層部は、第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む。
前記第１及び第２カバー部は、前記電極積層部を挟んで前記第１軸方向に対向する。
前記第１及び第２サイドマージン部は、前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する。
前記第１及び第２外部電極は、前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する。
前記積層セラミック電子部品は、前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成される。
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成される。
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、前記第１軸方向における厚みが厚い。
前記セラミック素体は、電極積層部と、第１及び第２カバー部と、第１及び第２サイドマージン部と、を有する。
前記電極積層部は、第１軸方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され、前記第１軸に直交する第２軸に沿った両側に交互に引き出された複数の内部電極と、を含む。
前記第１及び第２カバー部は、前記電極積層部を挟んで前記第１軸方向に対向する。
前記第１及び第２サイドマージン部は、前記電極積層部を挟んで前記第１軸及び前記第２軸と直交する第３軸方向に対向する。
前記第１及び第２外部電極は、前記複数の内部電極に接続され、前記セラミック素体を挟んで前記第２軸方向に対向する。
前記積層セラミック電子部品は、前記第１軸方向の寸法が前記第３軸方向の寸法よりも大きく構成される。
前記複数の内部電極は、
前記第１カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第１周縁内部電極と、
前記第２カバー部側の前記第１軸方向周縁部にまとまって配置された複数の第２周縁内部電極と、
前記複数の第１及び第２周縁内部電極よりも前記第２軸方向中央側にまとまって配置された複数の中央内部電極と、で構成される。
前記複数の第１及び第２周縁内部電極各々は、前記複数の中央内部電極各々よりも、前記第１軸方向における厚みが厚い。
【0010】
これらの構成では、第１及び第２周縁内部電極は、前記複数の中央内部電極よりも、焼結性が低くなる。このため、第１及び第２周縁内部電極の過剰な焼結が抑制され、球状化及び途切れが抑制される。従って、特にセラミック素体の第１軸方向周縁部における歪みが抑制される。また、第１及び第２周縁内部電極の熱収縮挙動が、焼結性の低いカバー部及びサイドマージン部等に近づくことで、これらの間の応力が抑制される。したがって、第１軸方向の寸法が第３軸方向の寸法よりも大きく構成されたセラミック素体であっても、セラミック素体の第１軸方向周縁部におけるクラック等の構造欠陥を抑制することができる。
【0011】
また、前記複数の内部電極は、前記第３軸方向の端部の位置が前記第３軸方向に０．５μｍの範囲内に相互に揃っていてもよい。
【0012】
また、前記電極積層部は、前記第１軸方向に沿って、
前記複数の第１周縁内部電極が配置された第１周縁領域と、
前記複数の中央内部電極が配置された中央領域と、
前記複数の第２周縁内部電極が配置された第２周縁領域と、に区分され、
前記第１及び第２周縁領域各々の前記第１軸方向における寸法は、前記電極積層部の前記第１軸方向における寸法の、１０％以上３０％であってもよい。
前記複数の第１周縁内部電極が配置された第１周縁領域と、
前記複数の中央内部電極が配置された中央領域と、
前記複数の第２周縁内部電極が配置された第２周縁領域と、に区分され、
前記第１及び第２周縁領域各々の前記第１軸方向における寸法は、前記電極積層部の前記第１軸方向における寸法の、１０％以上３０％であってもよい。
【0013】
本発明のさらに他の形態に係る積層セラミック電子部品の製造方法は、第１電極層が形成された複数の中央用セラミックシートと、前記第１電極層よりも焼結性の低い第２電極層が形成された複数の周縁用セラミックシートと、内部電極を含まない複数のカバー用セラミックシートを準備する工程を含む。
前記複数の中央用セラミックシートを第１軸方向に積層し、前記積層された複数の中央用セラミックシートの前記第１軸方向両側に前記複数の周縁用セラミックシートを積層し、前記積層された複数の周縁用セラミックシートの前記第１軸方向両側に前記複数のカバー用セラミックシートを積層することで、前記第１及び第２電極層の端部が露出した、前記第１軸に直交する第２軸に垂直な第１及び第２側面を有する積層チップが形成される
前記積層チップの前記第１及び第２側面に、第１及び第２サイドマージン部が形成される。
前記積層チップと、前記第１及び第２サイドマージン部と、を有する未焼成のセラミック素体を焼成することで、前記第１軸方向の寸法が前記第２軸方向の寸法よりも大きいセラミック素体が焼成される。
前記複数の中央用セラミックシートを第１軸方向に積層し、前記積層された複数の中央用セラミックシートの前記第１軸方向両側に前記複数の周縁用セラミックシートを積層し、前記積層された複数の周縁用セラミックシートの前記第１軸方向両側に前記複数のカバー用セラミックシートを積層することで、前記第１及び第２電極層の端部が露出した、前記第１軸に直交する第２軸に垂直な第１及び第２側面を有する積層チップが形成される
前記積層チップの前記第１及び第２側面に、第１及び第２サイドマージン部が形成される。
前記積層チップと、前記第１及び第２サイドマージン部と、を有する未焼成のセラミック素体を焼成することで、前記第１軸方向の寸法が前記第２軸方向の寸法よりも大きいセラミック素体が焼成される。
【0014】
例えば、前記第２電極層は、前記第１電極層よりも、導電性材料に対するセラミック材料の含有割合が多くてもよい。
例えば、前記第１及び第２電極層は、セラミック粉末を含み、
前記第２電極層は、前記第１電極層よりも、前記セラミック粉末の平均粒径が大きくてもよい。
例えば、前記第２電極層は、前記第１電極層よりも、前記第１軸方向における厚みが厚くてもよい。
これらにより、第２電極層の焼結性を、第１電極層の焼結性よりも低くすることができ、セラミック素体の第１軸方向周縁部におけるクラック等の構造欠陥を抑制することができる。
例えば、前記第１及び第２電極層は、セラミック粉末を含み、
前記第２電極層は、前記第１電極層よりも、前記セラミック粉末の平均粒径が大きくてもよい。
例えば、前記第２電極層は、前記第１電極層よりも、前記第１軸方向における厚みが厚くてもよい。
これらにより、第２電極層の焼結性を、第１電極層の焼結性よりも低くすることができ、セラミック素体の第１軸方向周縁部におけるクラック等の構造欠陥を抑制することができる。
【発明の効果】
【0015】
以上のように、本発明によれば、内部電極を多層化できるとともに、セラミック素体の構造欠陥を抑制することが可能な積層セラミック電子部品及びその製造方法を提供することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の第１実施形態に係る積層セラミックコンデンサの斜視図である。
【図6】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図7】上記積層セラミックコンデンサの製造過程を示す平面図であり、Ａは、第１中央用セラミックシートの平面図であり、Ｂは、第２中央用セラミックシートの平面図である。
【図8】上記積層セラミックコンデンサの製造過程を示す平面図であり、Ａは、第１周縁用セラミックシートの平面図であり、Ｂは、第２周縁用セラミックシートの平面図である。
【図9】上記積層セラミックコンデンサの製造過程における、積層シートの斜視図である。
【図10】上記積層セラミックコンデンサの製造過程における、積層チップの斜視図である。
【図11】上記積層セラミックコンデンサの製造過程における、未焼成のセラミック素体の斜視図である。
【図12】本発明の第２実施形態に係る積層セラミックコンデンサの一部を模式的に示す拡大図であり、Ａは、第１周縁領域の一部を模式的に示す図であり、Ｂは、中央領域の一部を模式的に示す図である。
【発明を実施するための形態】
【0017】
以下、図面を参照しながら、本発明の実施形態を説明する。なお、図面には、適宜、相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、積層セラミックコンデンサ１０に対して固定された固定座標系を規定する。
【0018】
＜第１実施形態＞
［積層セラミックコンデンサの全体構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
［積層セラミックコンデンサの全体構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
【0019】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１３ａと、第２外部電極１３ｂと、を備える。セラミック素体１１は、Ｘ軸に垂直な第１端面及び第２端面と、Ｙ軸に垂直な第１側面及び第２側面と、Ｚ軸に垂直な第１主面及び第２主面と、を有する直方体として構成される。なお、「直方体」とは、実質的に直方体状であればよく、例えばセラミック素体１１の各面を接続する稜部が丸みを帯びていてもよい。
【0020】
セラミック素体１１の主面、端面、及び側面はいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。
【0021】
積層セラミックコンデンサ１０は、セラミック素体１１のＺ軸方向の寸法ＴがＹ軸方向の寸法Ｗよりも大きい高背型として構成される。つまり、積層セラミックコンデンサ１０では、セラミック素体１１の寸法Ｔを大きくすることで大容量を確保しつつ、Ｙ軸方向に制限された実装スペースに実装可能となる。
【0022】
具体的に、積層セラミックコンデンサ１０は、例えば以下のようなサイズを有する。積層セラミックコンデンサ１０のＸ軸方向における寸法Ｌは、例えば、０．２ｍｍ以上１．２ｍｍ以下である。積層セラミックコンデンサ１０のＹ軸方向における寸法Ｗは、例えば、０．１ｍｍ以上０．７ｍｍ以下である。積層セラミックコンデンサ１０のＺ軸方向における寸法Ｔは、例えば、０．１５ｍｍ以上１．０ｍｍ以下である。積層セラミックコンデンサ１０の寸法Ｗに対する寸法Ｔの倍率は、例えば、１．２倍以上２．０倍以下である。積層セラミックコンデンサ１０の寸法Ｌに対する寸法Ｔの倍率は、例えば、０．６倍以上１．０倍以下である。なお、積層セラミックコンデンサ１０のある方向における「寸法」は、当該方向における最大寸法とする。
【0023】
また、以下の説明において、「Ｚ軸方向中央側」とは、積層セラミックコンデンサ１０をＺ軸方向に２等分する仮想的なＸ－Ｙ平面に近い側をいい、「Ｚ軸方向周縁側」又は「Ｚ軸方向外側」とは、上記仮想的なＸ－Ｙ平面から遠い側をいう。
【0024】
外部電極１３ａ，１３ｂは、セラミック素体１１を挟んでＸ軸方向に対向しており、セラミック素体１１の端面を覆っている。例えば、図１に示す外部電極１３ａ，１３ｂは、セラミック素体１１の端面から主面及び側面に延出している。なお、外部電極１３ａ，１３ｂの形状は、図１に示す例に限定されない。
【0025】
外部電極１３ａ，１３ｂは、金属材料を主成分として含む。外部電極１３ａ，１３ｂを構成する金属材料としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの合金などが挙げられる。なお、本実施形態で主成分とは、最も含有割合の高い成分を言うものとする。
【0026】
セラミック素体１１は、積層体１４と、第１サイドマージン部１５ａと、第２サイドマージン部１５ｂと、を有する。積層体１４は、Ｘ軸に垂直な第１端面１４ａ及び第２端面１４ｂと、Ｙ軸に垂直な第１側面１４ｃ及び第２側面１４ｄと、Ｚ軸に垂直な第１主面１４ｅ及び第２主面１４ｆと、を有する直方体として構成される。
【0027】
サイドマージン部１５ａ，１５ｂは、積層体１４を挟んでＹ軸方向に対向する。サイドマージン部１５ａ，１５ｂは、積層体１４の側面１４ｃ，１４ｄをそれぞれ覆っている。
【0028】
積層体１４は、電極積層部１６と、第１カバー部１７ａと、第２カバー部１７ｂと、を有する。カバー部１７ａ，１７ｂは、電極積層部１６をＺ軸方向上下から被覆し、積層体１４の一対の主面を構成している。
【0029】
電極積層部１６は、Ｚ軸方向に積層された複数のセラミック層１８と、セラミック層１８の間に配置され、Ｙ軸に沿った両側に交互に引き出された第１内部電極１２ａ及び第２内部電極１２ｂと、を含む。本実施形態において、セラミック層１８と、内部電極１２ａ，１２ｂとは、いずれもＸ－Ｙ平面に沿って延びるシート状に構成される。内部電極１２ａ，１２ｂは、Ｚ軸方向に沿って交互に配置されている。つまり、内部電極１２ａ，１２ｂは、セラミック層１８を挟んでＺ軸方向に対向している。
【0030】
第１内部電極１２ａは、第１外部電極１３ａに覆われた第１端面１４ａに引き出されている。一方、第２内部電極１２ｂは第２外部電極１３ｂに覆われた第２端面１４ｂに引き出されている。つまり、内部電極１２ａ，１２ｂは、第１及び第２端面１４ａ，１４ｂに交互に引き出される。これにより、第１内部電極１２ａは第１外部電極１３ａのみに接続され、第２内部電極１２ｂは第２外部電極１３ｂのみに接続される。
【0031】
内部電極１２ａ，１２ｂは、電極積層部１６のＹ軸方向の全幅にわたって形成され、その端部が積層体１４の側面１４ｃ，１４ｄまで延びている。積層体１４の側面１４ｃ，１４ｄがサイドマージン部１５ａ，１５ｂによって覆われていることで、積層体１４の側面１４ｃ，１４ｄにおける内部電極１２ａ，１２ｂ間の絶縁性を確保することができる。
【0032】
このような構成により、積層セラミックコンデンサ１０では、外部電極１３ａ，１３ｂ間に電圧が印加されると、内部電極１２ａ，１２ｂ間の複数のセラミック層１８に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１３ａ，１３ｂ間の電圧に応じた電荷が蓄えられる。
【0033】
セラミック層１８は、内部電極１２ａ，１２ｂ間の各セラミック層１８の容量を大きくするため、高誘電率の誘電体セラミックスを主成分として含む。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
【0034】
なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｔｉ，Ｚｒ）Ｏ３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｔｉ，Ｚｒ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
【0035】
サイドマージン部１５ａ，１５ｂ及びカバー部１７ａ，１７ｂも、絶縁性セラミックスを主成分として含み、好ましくは、セラミック層１８と同様の組成系の誘電体セラミックスを主成分として含む。これにより、電極積層部１６とその周囲との物性の違いに起因する応力を緩和することができる。
【0036】
各セラミック層１８のＺ軸方向における厚みは、セラミック粒子の粒径を考慮しつつ、静電容量を高める観点から、例えば、０．１μｍ以上１．０μｍ以下とすることができる。セラミック層１８の厚みは、セラミック層１８の複数箇所において測定された厚みの平均値とする。一例として、走査型電子顕微鏡によって観察された視野中のセラミック層１８から６層を選択し、各層において均等に離間した５箇所の厚みを測定する。そして、得られた３０箇所の厚みの平均値を、セラミック層１８の厚みとする。
【0037】
内部電極１２ａ，１２ｂは、金属材料を主成分として含む。当該金属材料としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの合金などが挙げられる。
【0038】
各内部電極１２ａ，１２ｂのＺ軸方向における厚みは、内部電極１２ａ，１２ｂの連続性を高めるとともに、電極積層部１６を多層化して静電容量を高める観点から、例えば、０．１μｍ以上１．０μｍ以下とすることができる。内部電極１２ａ，１２ｂの厚みは、内部電極１２ａ，１２ｂの複数箇所において測定された厚みの平均値とする。一例として、走査型電子顕微鏡によって観察された視野中の内部電極１２ａ，１２ｂから６層を選択し、各層において均等に離間した５箇所の厚みを測定する。そして、得られた３０箇所の厚みの平均値を内部電極１２ａ，１２ｂの厚みとする。
【0039】
セラミック素体１１は、誘電体セラミックスの焼結体として構成される。一方で、電極積層部１６に含まれる内部電極１２ａ，１２ｂは、金属材料を含むため、誘電体セラミックスとは異なる焼結挙動を有する。具体的に、内部電極１２ａ，１２ｂは、誘電体セラミックスよりも焼結温度が低く、焼結が速く進行する。これらの焼結挙動の差に伴い、従来の構成の積層セラミックコンデンサでは、以下のような問題があった。
【0040】
図４は、従来の積層セラミックコンデンサ２０の断面図であり、図３と同様の位置における断面を示す。積層セラミックコンデンサ２０では、セラミック素体２１の電極積層部２６全体において、内部電極２２ａ，２２ｂが実質的に同一の構成を有し、同一の焼結性を有する。
【0041】
例えば、セラミック素体２１の焼成工程では、誘電体セラミックスに合わせて焼成温度が設定されるため、内部電極２２ａ，２２ｂが過度に焼結されやすい。これにより、途切れ、球状化といった内部電極２２ａ，２２ｂの変形が生じることがある。さらに、内部電極２２ａ，２２ｂの薄型化によって、このような変形が生じる可能性が高まる。
【0042】
さらに、セラミック素体２１が高背型である場合には、内部電極２２ａ，２２ｂの積層数が多くなるため、内部電極２２ａ，２２ｂの変形によってセラミック素体２１全体に歪みが生じやすくなる。この歪みは、内部電極２２ａ，２２ｂの積層方向であるＺ軸方向の周縁部で顕著になりやすいため、電極積層部２６のＺ軸方向周縁部を覆うカバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂに応力が生じやすくなる。
【0043】
また、内部電極１２ａ，１２ｂは、誘電体セラミックスよりも焼結温度が低く、誘電体セラミックスよりも焼結に伴う収縮開始温度が低い。つまり、焼成工程において、電極積層部２６は、周囲のカバー部１７ａ，１７ｂ及びサイドマージン部１８ａ，１８ｂと比較して、先に収縮が開始する。
【0044】
さらに、セラミック素体２１が高背型である場合には、電極積層部２６の積層方向であるＺ軸方向の収縮量の差が大きくなりやすい。これにより、電極積層部２６のＺ軸方向周縁部と、それを覆うカバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂとの間に、収縮量の差に起因する応力が集中しやすくなる。
【0045】
この結果、図４に示すように、従来の高背型の積層セラミックコンデンサ２０では、電極積層部２６とカバー部１７ａ，１７ｂとの境界近傍、及び電極積層部２６とサイドマージン部１５ａ，１５ｂとの境界近傍に、応力に伴うクラックＣ１，Ｃ２が生じやすくなる。
【0046】
例えば、図４に示すクラックＣ１は、焼成工程において、電極積層部２６のＺ軸方向における収縮にカバー部１７ａ，１７ｂが追従できず、カバー部１７ａ，１７ｂと電極積層部２６との間の応力が大きくなることによって生じ得る。
【0047】
また例えば、図４に示すクラックＣ２は、焼成工程において、電極積層部２６とサイドマージン部１５ａ，１５ｂとのＺ軸方向における収縮量の差が大きくなり、サイドマージン部１５ａ，１５ｂと電極積層部２６との間の応力が大きくなることによって生じ得る。さらに、後述する製造方法で示すように、サイドマージン部１５ａ，１５ｂを後付する工法を採用した場合には、電極積層部２６及びカバー部１７ａ，１７ｂの積層体とサイドマージン部１５ａ，１５ｂとの境界部が剥離しやすくなり、クラックＣ２が特に生じやすくなる。
【0048】
これに対し、図１～３に示す本実施形態の積層セラミックコンデンサ１０では、電極積層部１６のカバー部１７ａ，１７ｂ側に配置された内部電極１２ａ，１２ｂと、電極積層部１６のＺ軸方向中央側に配置された内部電極１２ａ，１２ｂと、の焼結性を変化させることにより、クラックＣ１，Ｃ２の発生を抑制することができる。以下、本実施形態の電極積層部１６の詳細な構成について説明する。
【0049】
図３に示すように、内部電極１２ａ，１２ｂは、複数の第１周縁内部電極１２１と、複数の第２周縁内部電極１２２と、複数の中央内部電極１２３と、で構成される。周縁内部電極１２１，１２２は、中央内部電極１２３よりも焼結性が低い内部電極である。
【0050】
第１周縁内部電極１２１は、第１カバー部１７ａ側のＺ軸方向周縁部にまとまって配置される。第２周縁内部電極１２２は、第２カバー部１７ｂ側のＺ軸方向周縁部にまとまって配置される。中央内部電極１２３は、周縁内部電極１２１，１２２よりもＺ軸方向中央側にまとまって配置される。なお、複数の内部電極が「まとまって配置される」とは、複数の内部電極が、セラミック層１８を介してＺ軸方向に連続的に配置されることを意味する。具体的に、周縁内部電極１２１，１２２は、Ｚ軸方向における最外層の内部電極と、その内部電極からセラミック層１８を介して連続的に配置された複数の内部電極と、である。
【0051】
電極積層部１６は、Ｚ軸方向に沿って、第１周縁内部電極１２１が配置された第１周縁領域１６１と、中央内部電極１２３が配置された中央領域１６３と、第２周縁内部電極１２２が配置された第２周縁領域１６２と、に区分される。電極積層部１６全体のＺ軸方向における寸法を１００％とした場合の、周縁領域１６１，１６２各々のＺ軸方向における寸法の割合の下限値は、例えば１０％以上、より好ましくは１５％以上であり、当該割合の上限値は、例えば３０％以下、より好ましくは２５％以下である。電極積層部１６全体のＺ軸方向における寸法を１００％とした場合の、中央領域１６３のＺ軸方向における寸法の割合の下限値は、例えば４０％以上、より好ましくは５０％以上であり、当該割合の上限値は、例えば８０％以下、より好ましくは７０％以下である。
【0052】
第１周縁領域１６１は、Ｚ軸方向における最外層の第１周縁内部電極１２１から、Ｚ軸方向において最も中央側の第１周縁内部電極１２１までの領域とする。同様に、第２周縁領域１６２は、Ｚ軸方向における最外層の第２周縁内部電極１２２から、Ｚ軸方向において最も中央側の第２周縁内部電極１２２までの領域とする。中央領域１６３は、電極積層部１６における、周縁領域１６１，１６２を除く領域とする。
【0053】
本実施形態において、周縁内部電極１２１，１２２と中央内部電極１２３との焼結性は、セラミック粒子の含有割合で制御する。セラミック粒子は、内部電極の材料として添加された誘電体セラミックスによって形成された結晶粒子である。セラミック粒子が内部電極中に含まれることで、内部電極の組成がセラミック層１８、カバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂの組成に近づく。これにより、内部電極の焼結挙動をセラミック層１８、カバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂの焼結挙動に近づけることができ、内部電極の焼結を遅らせ、過度な焼結及び急激な収縮を抑制することができる。
【0054】
図５Ａ，Ｂは、図３の拡大図であり、図５Ａは第１周縁領域１６１の一部を模式的に示し、図５Ｂは中央領域１６３の一部を模式的に示す。なお、第２周縁領域１６２は、第１周縁領域１６１と同様に構成されるため、図示を省略している。
【0055】
図５Ａ，Ｂに示すように、本実施形態において、周縁内部電極１２１，１２２各々は、中央内部電極１２３各々よりも、セラミック粒子Ｐの含有割合が多い。これにより、特に焼結が進みやすい外層側の周縁内部電極１２１，１２２の過度な焼結が抑制され、周縁内部電極１２１，１２２の球状化及び途切れを抑制することができる。したがって、周縁内部電極１２１，１２２の球状化及び途切れに伴うセラミック素体１１の歪みが解消され、周縁領域１６１，１６２を覆うカバー部１７ａ，１７ｂ及びサイドマージン部１８ａ，１８ｂに生じる応力を抑制することができる。
【0056】
また、周縁内部電極１２１，１２２が中央内部電極１２３よりもセラミック粒子Ｐを多く含むことで、焼成工程における、周縁領域１６１，１６２の急激な収縮を抑制することができる。これにより、周縁領域１６１，１６２とカバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂとの境界部近傍に生じる応力を抑制することができる。
【0057】
これらの応力緩和作用により、高背型の積層セラミックコンデンサ１０において特に生じやすい、周縁領域１６１，１６２とカバー部１７ａ，１７ｂとの境界部近傍、及び周縁領域１６１，１６２とサイドマージン部１５ａ，１５ｂとの境界部近傍のクラックを効果的に抑制することができる。
【0058】
また、本発明者らは、後述する実施例で示すように、高背型の積層セラミックコンデンサ１０においては、全ての内部電極１２ａ，１２ｂのセラミック粒子Ｐの添加量を一律に増加させるよりも、周縁内部電極１２１，１２２のセラミック粒子Ｐの添加量を中央内部電極１２３と比較して増加させる方がクラックの抑制効果が高いことを見出した。これに対しては、例えば以下の理由が考えられる。
【0059】
セラミック素体１１は、焼成過程において、収縮開始温度の低い電極積層部１６の中央部に向かって収縮する一方で、カバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂのＺ軸方向周縁部は、この中央部から遠いこともあり、相対的に収縮しにくい。このため、収縮過程におけるセラミック素体１１は、Ｚ軸方向周縁部に位置する角部が外方に突出するような形状に歪みやすい。本実施形態では、周縁内部電極１２１，１２２のセラミック粒子Ｐの添加量を中央内部電極１２３と比較して増加させることで、周縁内部電極１２１，１２２の収縮が緩やかになり、このＺ軸方向周縁部の歪みも緩和される。つまり、周縁内部電極１２１，１２２は、セラミック素体１１のＺ軸方向周縁部との間で、焼成による歪みを緩衝する緩衝層のような作用を発揮し、この歪みによるクラックを抑制できる。
【0060】
また仮に、電極積層部１６の焼結抑制効果を十分に得るため、全ての内部電極１２ａ，１２ｂに対して一律にセラミック粒子Ｐを多く添加したとする。この場合は、内部電極１２ａ，１２ｂにおいてセラミック粒子Ｐが粒成長しやすくなり、内部電極１２ａ，１２ｂの連続性が低下するリスクが高まる。多くの内部電極１２ａ，１２ｂにおいて連続性が低下した場合、積層セラミックコンデンサ１０の歪みが生じやすくなるとともに、静電容量の低下が懸念される。
【0061】
したがって、本実施形態においては、電極積層部１６のＺ軸方向周縁部に位置する周縁内部電極１２１，１２２の焼結性を、中央内部電極１２３に対して低下させることで、静電容量の低下を抑制し、高背型のセラミック素体１１のクラックを効果的に抑制することができる。
【0062】
内部電極中のセラミック粒子Ｐの含有割合は、例えば以下のように測定できる。
まず、積層セラミックコンデンサのＹ－Ｚ平面に平行な断面を切り出す。この断面は、積層セラミックコンデンサのＸ軸方向における中央部の断面とする。そして、走査型電子顕微鏡又は透過型電子顕微鏡を用いて、視野内に５～１０層程度の内部電極が入る倍率で、電極積層部の各領域の断面を撮像する。撮像した画像から、内部電極の面積に占めるセラミック粒子の面積の割合を算出する。
まず、積層セラミックコンデンサのＹ－Ｚ平面に平行な断面を切り出す。この断面は、積層セラミックコンデンサのＸ軸方向における中央部の断面とする。そして、走査型電子顕微鏡又は透過型電子顕微鏡を用いて、視野内に５～１０層程度の内部電極が入る倍率で、電極積層部の各領域の断面を撮像する。撮像した画像から、内部電極の面積に占めるセラミック粒子の面積の割合を算出する。
【0063】
各領域のセラミック粒子の含有割合の評価方法について説明する。例えば、電極積層部１６のＺ軸方向最外層近傍の５～１０層の内部電極について、視野中の内部電極の面積に占めるセラミック粒子の面積の割合の平均値を算出し、この平均値を周縁内部電極におけるセラミック粒子の含有割合とする。同様に、電極積層部のＺ軸方向中央部の５～１０層の内部電極について、視野中の内部電極の面積に占めるセラミック粒子の面積の割合の平均値を算出し、この平均値を中央内部電極におけるセラミック粒子の含有割合とする。算出された周縁内部電極におけるセラミック粒子の含有割合と、中央内部電極におけるセラミック粒子の含有割合と、を比較して、周縁内部電極におけるセラミック粒子の含有割合の方が大きいか否か判定する。
【0064】
周縁内部電極１２１，１２２におけるセラミック粒子Ｐの含有割合は、例えば、５％以上２５％以下である。中央内部電極１２３におけるセラミック粒子Ｐの含有割合は、例えば、０％以上２０％以下である。中央内部電極１２３のセラミック粒子Ｐの含有割合に対する、周縁内部電極１２１，１２２のセラミック粒子Ｐの含有割合の倍率は、例えば、１．２倍以上５倍以下である。
【0065】
周縁内部電極１２１，１２２におけるセラミック粒子Ｐの含有割合を多くするためには、周縁内部電極１２１，１２２の材料に対してセラミック粒子Ｐを多く添加すればよい。以下、積層セラミックコンデンサ１０の製造方法について説明する。
【0066】
［積層セラミックコンデンサの製造方法］
図６は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図７～１１は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図６に沿って、図７～１１を適宜参照しながら説明する。
図６は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図７～１１は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図６に沿って、図７～１１を適宜参照しながら説明する。
【0067】
（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、中央内部電極１２３を形成するための中央用セラミックシート１０１と、周縁内部電極１２１，１２２を形成するための周縁用セラミックシート１０２と、第１及び第２カバー部１７ａ，１７ｂを形成するためのカバー用セラミックシート１０３と、を準備する。なお、以下の説明において、これら３種のセラミックシートを、「セラミックシート１０１」、「セラミックシート１０２」、「セラミックシート１０３」とも称する。セラミックシート１０１，１０２，１０３は、複数のチップに対応する領域を有する大判のシートとして構成される。
ステップＳ０１では、中央内部電極１２３を形成するための中央用セラミックシート１０１と、周縁内部電極１２１，１２２を形成するための周縁用セラミックシート１０２と、第１及び第２カバー部１７ａ，１７ｂを形成するためのカバー用セラミックシート１０３と、を準備する。なお、以下の説明において、これら３種のセラミックシートを、「セラミックシート１０１」、「セラミックシート１０２」、「セラミックシート１０３」とも称する。セラミックシート１０１，１０２，１０３は、複数のチップに対応する領域を有する大判のシートとして構成される。
【0068】
図７Ａ，Ｂ及び図８Ａ，Ｂに示すセラミックシート１０１，１０２，１０３は、未焼成のセラミックグリーンシートとして構成される。セラミックシート１０１，１０２，１０３の材料を混合してスラリーを得る。当該材料は、誘電体セラミックスの粉末と、バインダ樹脂と、有機溶媒と、を含む。これらの材料をボールミル等で混合したスラリーを、ロールコーターやドクターブレードなどを用いてシート状に成形する。セラミックシート１０１，１０２の厚みは、焼成後のセラミック層１８の厚みに応じて調整される。セラミックシート１０３の厚みは、焼成後のカバー部１７ａ，１７ｂの厚みに応じて適宜調整される。
【0069】
中央用セラミックシート１０１には、中央内部電極１２３に対応する未焼成の第１電極層Ｅ１が形成される。周縁用セラミックシート１０２には、周縁内部電極１２１，１２２に対応する未焼成の第２電極層Ｅ２が形成される。なお、図９を参照し、カバー用セラミックシート１０３には、電極層が形成されない。
【0070】
本実施形態において、電極層Ｅ１，Ｅ２は、導電性ペーストにより形成される。導電性ペーストは、基本的には、導電性材料としての導電体粉末と、バインダ樹脂と、有機溶媒等を含む。導電体粉末は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの混合物や合金等で構成される。さらに、導電性ペーストは、セラミック材料を含んでいてもよい。セラミック材料は、例えば、誘電体セラミックスの粉末であるセラミック粉末である。
【0071】
本実施形態において、第２電極層Ｅ２は、導電体粉末（導電性材料）に対するセラミック材料の含有割合が第１電極層Ｅ１よりも多い。これにより、後述する焼成工程において、第２電極層Ｅ２の焼結性が第１電極層Ｅ１よりも低くなり、第２電極層Ｅ２の焼結を第１電極層Ｅ１よりも遅らせることができる。
【0072】
具体的に、第２電極層Ｅ２における、導電性材料に対するセラミック材料の含有割合は、例えば５質量％以上２５質量％以下である。また、第２電極層Ｅ２と第１電極層Ｅ１の、導電性材料に対するセラミック材料の含有割合の差は、例えば５質量％以上２５質量％以下である。なお、本実施形態において、第１電極層Ｅ１は、セラミック材料を含んでいなくてもよい。
【0073】
これらの導電性ペーストは、スクリーン印刷法、グラビア印刷法等によって、図７Ａ，Ｂ及び図８Ａ，Ｂに示すようなパターンでセラミックシート１０１，１０２に印刷される。これにより、第１電極層Ｅ１及び第２電極層Ｅ２が形成される。
【0074】
セラミックシート１０１，１０２において、電極層Ｅ１，Ｅ２は、いずれも、Ｘ軸方向に平行な切断線Ｌｘを横切り、かつＹ軸方向に平行な切断線Ｌｙに沿って延びる複数の帯状のパターンを有する。なお、切断線Ｌｘ，Ｌｙは、後述する切断工程において、各チップに個片化するための仮想線である。
【0075】
さらに、セラミックシート１０１，１０２各々においても、上述の内部電極１２ａ，１２ｂに対応する、２種類の電極層パターンのセラミックシートを準備する。
【0076】
具体的に、図７Ａ，Ｂに示すように、中央用セラミックシート１０１として、第１電極層Ｅ１のパターンがＸ軸方向に１チップ分ずれた第１及び第２中央用セラミックシート１０１ａ，１０１ｂを準備する。同様に、図８Ａ，Ｂに示すように、周縁用セラミックシート１０２として、第２電極層Ｅ２のパターンがＸ軸方向に１チップ分ずれた第１及び第２周縁用セラミックシート１０２ａ，１０２ｂを準備する。
【0077】
図７Ａ及び図８Ａに示すように、第１中央用セラミックシート１０１ａの第１電極層Ｅ１と第１周縁用セラミックシート１０２ａの第２電極層Ｅ２のパターンは同一であり、これらは第１内部電極１２ａに対応する。図７Ｂ及び図８Ｂに示すように、第２中央用セラミックシート１０１ｂの第１電極層Ｅ１と第２周縁用セラミックシート１０２ｂの第２電極層Ｅ２のパターンは同一であり、これらは第２内部電極１２ｂに対応する。
【0078】
（ステップＳ０２：積層）
ステップＳ０２では、準備した中央用セラミックシート１０１と、周縁用セラミックシート１０２と、カバー用セラミックシート１０３と、を積層することで、大判の積層シート１０４が形成される。
ステップＳ０２では、準備した中央用セラミックシート１０１と、周縁用セラミックシート１０２と、カバー用セラミックシート１０３と、を積層することで、大判の積層シート１０４が形成される。
【0079】
図９に示すように、積層シート１０４では、中央用セラミックシート１０１がＺ軸方向に積層される。さらに、周縁用セラミックシート１０２が、積層された中央用セラミックシート１０１のＺ軸方向両側（上下）に積層される。さらに、カバー用セラミックシート１０３が、積層された周縁用セラミックシート１０２のＺ軸方向両側（上下）に積層される。中央用セラミックシート１０１の積層体は、電極積層部１６の中央領域１６３に対応する。周縁用セラミックシート１０２の積層体は、電極積層部１６の周縁領域１６１，１６２に対応する。カバー用セラミックシート１０３の積層体は、カバー部１７ａ，１７ｂに対応する。
【0080】
より詳細に、中央用セラミックシート１０１の積層体においては、第１中央用セラミックシート１０１ａと第２中央用セラミックシート１０１ｂとが交互に積層される。同様に、周縁用セラミックシート１０２の積層体においては、第１周縁用セラミックシート１０２ａと第２周縁用セラミックシート１０２ｂとが交互に積層される。
【0081】
なお、実際には、セラミックシート１０１，１０２，１０３は、積層シート１０４におけるＺ軸方向下側から順に積層されてもよい。また、各セラミックシート１０１，１０２，１０３の積層時、及び／又は全てのセラミックシート１０１，１０２，１０３の積層後に、Ｚ軸方向から圧着してもよい。
【0082】
各セラミックシート１０１，１０２，１０３の積層枚数は、焼成後の各領域のＺ軸方向における寸法を考慮して適宜調整される。本実施形態において、例えば、電極積層部１６に対応するセラミックシート１０１，１０２の積層数は、２００層以上１０００層以下である。セラミックシート１０１，１０２の全ての積層数を１００％とした場合の、Ｚ軸方向上側又は下側の一方に積層される周縁用セラミックシート１０２の積層数の割合の下限値は、例えば１０％以上、より好ましくは１５％以上であり、当該割合の上限値は、例えば３０％以下、より好ましくは２５％以下である。つまり、ここでいう周縁用セラミックシート１０２の積層数は、第１周縁領域１６１又は第２周縁領域１６２の一方に対応する周縁用セラミックシート１０２の積層数である。セラミックシート１０１，１０２の全ての積層数を１００％とした場合の、中央用セラミックシート１０１の積層数の割合の下限値は、例えば４０％以上、より好ましくは５０％以上であり、当該割合の上限値は、例えば７０％以下、より好ましくは８０％以下である。
【0083】
（ステップＳ０３：切断）
ステップＳ０３では、図９の積層シート１０４を切断線Ｌｘ，Ｌｙに沿って切断する。これにより、積層シート１０４が個片化され、積層チップ１１４が形成される。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
ステップＳ０３では、図９の積層シート１０４を切断線Ｌｘ，Ｌｙに沿って切断する。これにより、積層シート１０４が個片化され、積層チップ１１４が形成される。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
【0084】
【0085】
同図に示すように、積層チップ１１４は、Ｙ軸に垂直な第１側面Ｓ１及び第２側面Ｓ２と、Ｘ軸に垂直な第１端面及び第２端面と、Ｚ軸に垂直な第１主面及び第２主面と、を有する。側面Ｓ１，Ｓ２は、切断線Ｌｘに対応する切断面である。端面は、切断線Ｌｙに対応する切断面である。また、積層チップ１１４は、未焼成の電極層Ｅ１，Ｅ２が積層された電極積層部１６に対応する領域を有する。側面Ｓ１，Ｓ２には、未焼成の電極層Ｅ１，Ｅ２の端部が露出している。
【0086】
（ステップＳ０４：サイドマージン部形成）
ステップＳ０４では、ステップＳ０３で得られた積層チップ１１４の側面Ｓ１，Ｓ２に未焼成の第１及び第２サイドマージン部１１５ａ，１１５ｂを設ける。これにより、図１１に示すように、側面Ｓ１，Ｓ２が第１及び第２サイドマージン部１１５ａ，１１５ｂによって覆われた未焼成のセラミック素体１１１が得られる。未焼成のセラミック素体１１１のサイズは、焼成後のセラミック素体１１において、Ｚ軸方向における寸法が、Ｙ軸方向における寸法よりも大きくなるように調整される。
ステップＳ０４では、ステップＳ０３で得られた積層チップ１１４の側面Ｓ１，Ｓ２に未焼成の第１及び第２サイドマージン部１１５ａ，１１５ｂを設ける。これにより、図１１に示すように、側面Ｓ１，Ｓ２が第１及び第２サイドマージン部１１５ａ，１１５ｂによって覆われた未焼成のセラミック素体１１１が得られる。未焼成のセラミック素体１１１のサイズは、焼成後のセラミック素体１１において、Ｚ軸方向における寸法が、Ｙ軸方向における寸法よりも大きくなるように調整される。
【0087】
サイドマージン部１１５ａ，１１５ｂの形成方法は、特に限定されない。例えば、サイドマージン部１１５ａ，１１５ｂは、側面Ｓ１，Ｓ２でセラミックシートを打ち抜くことにより、形成されてもよい。あるいは、サイドマージン部１１５ａ，１１５ｂは、セラミックスラリーを塗布又はディップすることにより、形成されてもよい。
【0088】
（ステップＳ０５：焼成）
ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１１を焼成することにより、図１～３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。このセラミック素体１１では、Ｚ軸方向における寸法が、Ｙ軸方向における寸法よりも大きくなるように構成される。ステップＳ０５によって、サイドマージン部１１５ａ，１１５ｂがサイドマージン部１５ａ，１５ｂになる。
ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１１を焼成することにより、図１～３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。このセラミック素体１１では、Ｚ軸方向における寸法が、Ｙ軸方向における寸法よりも大きくなるように構成される。ステップＳ０５によって、サイドマージン部１１５ａ，１１５ｂがサイドマージン部１５ａ，１５ｂになる。
【0089】
ステップＳ０５における焼成温度は、セラミック素体１１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
【0090】
本ステップにおいては、まず、焼結温度の低い電極層Ｅ１，Ｅ２から焼結が開始する。その後、焼結温度の高い誘電体セラミックスからなるカバー部１７ａ，１７ｂ、サイドマージン部１５ａ，１５ｂ及びセラミック層１８の焼結が開始する。焼結に伴い、焼結の速い電極層Ｅ１，Ｅ２の方が、誘電体セラミックスよりも大きく収縮する。
【0091】
本実施形態では、第２電極層Ｅ２は、第１電極層Ｅ１よりも、導電性材料に対するセラミック材料の含有割合が多い。このため、Ｚ軸方向における中央側に位置する第１電極層Ｅ１よりも、Ｚ軸方向における周縁側に位置する第２電極層Ｅ２の方が、低い焼結性を有する。つまり、第２電極層Ｅ２は、第１電極層Ｅ１よりも緩やかに焼結が進行する。これにより、第２電極層Ｅ２の急激な収縮が抑制され、第２電極層Ｅ２と、その周囲のカバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂとの間の応力が緩和される。
【0092】
また、比較的加熱されやすいＺ軸方向周縁側に位置する第２電極層Ｅ２の過度な焼結が抑制される。これにより、第２電極層Ｅ２の球状化及び途切れが抑制され、これらに伴うセラミック素体１１の歪みも抑制される。
【0093】
本ステップにおいては、焼結の進行に伴って、電極層Ｅ１，Ｅ２に含まれる一部のセラミック粒子が、電極層Ｅ１，Ｅ２の外部に移行することがある。但し、このようなセラミック粒子の移行量は、電極積層部１６内において偏りがないと考えられる。これにより、電極層Ｅ１，Ｅ２におけるセラミック材料の含有割合と、焼成後の内部電極１２ａ，１２ｂのセラミック粒子の含有割合とは、ほぼ正の相関を有する。したがって、第２電極層Ｅ２のセラミック材料の含有割合を第１電極層Ｅ１よりも多くすることで、焼成後においても、周縁内部電極１２１，１２２のセラミック粒子の含有割合を、中央内部電極１２３よりも多くすることができる。
【0094】
（ステップＳ０６：外部電極形成）
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１３ａ，１３ｂを形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０６における外部電極１３ａ，１３ｂの形成方法は、公知の方法から任意に選択可能である。例えば、セラミック素体１１のＸ軸方向両端部に導電性ぺーストを塗布し、焼き付けることで、外部電極１３ａ，１３ｂが形成されてもよい。また、この焼き付け膜上に、１又は複数のメッキ膜を形成してもよい。
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１３ａ，１３ｂを形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０６における外部電極１３ａ，１３ｂの形成方法は、公知の方法から任意に選択可能である。例えば、セラミック素体１１のＸ軸方向両端部に導電性ぺーストを塗布し、焼き付けることで、外部電極１３ａ，１３ｂが形成されてもよい。また、この焼き付け膜上に、１又は複数のメッキ膜を形成してもよい。
【0095】
以上により、積層セラミックコンデンサ１０が完成する。この製造方法では、電極層Ｅ１，Ｅ２が露出した積層チップ１１４の側面Ｓ１，Ｓ２にサイドマージン部１１５ａ，１１５ｂが形成されるため、セラミック素体１１における複数の内部電極１２ａ，１２ｂのＹ軸方向の端部の位置が、０．５μｍ以内の範囲で揃う。
【0096】
＜第２実施形態＞
周縁内部電極１２１，１２２（第２電極層Ｅ２）の焼結性を低下させる方法は、第１実施形態で説明したような、周縁内部電極１２１，１２２（第２電極層Ｅ２）のセラミック粒子Ｐの含有割合を多くする方法に限定されない。例えば、以下で説明するように、セラミック粒子Ｐの平均粒径を調整することで、周縁内部電極１２１，１２２（第２電極層Ｅ２）の焼結性を低下させてもよい。
周縁内部電極１２１，１２２（第２電極層Ｅ２）の焼結性を低下させる方法は、第１実施形態で説明したような、周縁内部電極１２１，１２２（第２電極層Ｅ２）のセラミック粒子Ｐの含有割合を多くする方法に限定されない。例えば、以下で説明するように、セラミック粒子Ｐの平均粒径を調整することで、周縁内部電極１２１，１２２（第２電極層Ｅ２）の焼結性を低下させてもよい。
【0097】
【0098】
図３に示すように、本実施形態においても、積層セラミックコンデンサ１０のセラミック素体１１は、電極積層部１６と、第１及び第２カバー部１７ａ，１７ｂと、を有し、Ｚ軸方向の寸法がＹ軸方向の寸法よりも大きく構成される。
電極積層部１６の内部電極１２ａ，１２ｂは、複数の第１周縁内部電極１２１と、複数の第２周縁内部電極１２２と、複数の中央内部電極１２３と、で構成される。
電極積層部１６は、Ｚ軸方向に沿って、第１周縁内部電極１２１が配置された第１周縁領域１６１と、中央内部電極１２３が配置された中央領域１６３と、第２周縁内部電極１２２が配置された第２周縁領域１６２と、に区分される。
電極積層部１６の内部電極１２ａ，１２ｂは、複数の第１周縁内部電極１２１と、複数の第２周縁内部電極１２２と、複数の中央内部電極１２３と、で構成される。
電極積層部１６は、Ｚ軸方向に沿って、第１周縁内部電極１２１が配置された第１周縁領域１６１と、中央内部電極１２３が配置された中央領域１６３と、第２周縁内部電極１２２が配置された第２周縁領域１６２と、に区分される。
【0099】
図１２Ａ，Ｂは、図５Ａ，Ｂと同様の拡大図であり、図１２Ａは第１周縁領域１６１の一部を模式的に示し、図１２Ｂは中央領域１６３の一部を模式的に示す。なお、第２周縁領域１６２は、第１周縁領域１６１と同様に構成されるため、図示を省略している。
【0100】
本実施形態において、周縁内部電極１２１，１２２と中央内部電極１２３との焼結性は、セラミック粒子Ｐの平均粒径で制御される。内部電極中のセラミック粒子Ｐの平均粒径を大きくすることで、内部電極中の導電体（金属）の焼結が抑制され、内部電極の焼結を遅らせることができる。これにより、内部電極の熱収縮挙動をカバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂの熱収縮挙動に近づけることができ、過度な焼結及び急激な収縮を抑制することができる。
【0101】
このため、本実施形態において、周縁内部電極１２１，１２２各々は、中央内部電極１２３各々よりも、セラミック粒子Ｐの平均粒径が大きい。これにより、周縁内部電極１２１，１２２の球状化及び途切れを抑制することができる。また、焼成工程における、周縁領域１６１，１６２の急激な収縮を抑制することができる。これらの応力緩和作用により、高背型の積層セラミックコンデンサ１０において特に生じやすい、周縁領域１６１，１６２とカバー部１７ａ，１７ｂとの境界部、及び周縁領域１６１，１６２とサイドマージン部１５ａ，１５ｂとの境界部近傍のクラックを効果的に抑制することができる。
【0102】
また、後述する実施例で示すように、全ての内部電極１２ａ，１２ｂのセラミック粒子Ｐの平均粒径を一律に増加させるよりも、周縁内部電極１２１，１２２のセラミック粒子Ｐの平均粒径を中央内部電極１２３と比較して増加させる方が、クラックの抑制効果を高めることができる。
【0103】
内部電極中のセラミック粒子の平均粒径は、例えば以下のように測定できる。
まず、積層セラミックコンデンのＹ－Ｚ平面に平行な断面を切り出す。この断面は、積層セラミックコンデンサのＸ軸方向における中央部の断面とする。そして、走査型電子顕微鏡又は透過型電子顕微鏡を用いて、視野内に５～１５層程度の内部電極が入る倍率で、電極積層部の各領域の断面を撮像する。撮像した画像から、内部電極におけるセラミック粒子の平均粒径を算出する。
まず、積層セラミックコンデンのＹ－Ｚ平面に平行な断面を切り出す。この断面は、積層セラミックコンデンサのＸ軸方向における中央部の断面とする。そして、走査型電子顕微鏡又は透過型電子顕微鏡を用いて、視野内に５～１５層程度の内部電極が入る倍率で、電極積層部の各領域の断面を撮像する。撮像した画像から、内部電極におけるセラミック粒子の平均粒径を算出する。
【0104】
各領域のセラミック粒子の平均粒径の評価方法について説明する。例えば、電極積層部のＺ軸方向最外層近傍の５～１５層の内部電極について、視野中の内部電極に含まれるセラミック粒子の粒径の平均値を算出し、この平均値を周縁内部電極におけるセラミック粒子の平均粒径とする。同様に、電極積層部のＺ軸方向中央部の５～１５層の内部電極について、視野中の内部電極に含まれるセラミック粒子の粒径の平均値を算出し、この平均値を中央内部電極におけるセラミック粒子の平均粒径とする。なお、平均粒径は、５個以上のセラミック粒子の平均粒径であることが好ましい。算出された周縁内部電極におけるセラミック粒子の平均粒径と、中央内部電極におけるセラミック粒子の平均粒径と、を比較して、周縁内部電極におけるセラミック粒子の平均粒径の方が大きいか否か判定する。
【0105】
周縁内部電極１２１，１２２におけるセラミック粒子Ｐの平均粒径は、例えば、１０ｎｍ以上３０ｎｍ以下である。中央内部電極１２３におけるセラミック粒子Ｐの平均粒径は、例えば、５ｎｍ以上２０ｎｍ以下である。また、中央内部電極１２３のセラミック粒子Ｐの平均粒径に対する、周縁内部電極１２１，１２２のセラミック粒子Ｐの平均粒径の倍率は、例えば、１．５倍以上５倍以下である。周縁内部電極１２１，１２２におけるセラミック粒子Ｐの平均粒径を大きくするためには、周縁内部電極１２１，１２２の材料に対して平均粒径の大きいセラミック粒子Ｐを添加すればよい。
【0106】
本実施形態のセラミックコンデンサの製造方法は、第１実施形態と同様のステップを含むことができるが、電極層Ｅ１，Ｅ２の組成が異なる。
【0107】
本実施形態において、電極層Ｅ１，Ｅ２は、セラミック粉末を含み、第２電極層Ｅ２は、第１電極層Ｅ１よりもセラミック粉末の平均粒径が大きい。具体的に、第２電極層Ｅ２におけるセラミック粉末の平均粒径は、例えば１０ｎｍ以上３０ｎｍ以下である。第１電極層Ｅ１におけるセラミック粉末の平均粒径は、例えば５ｎｍ以上２０ｎｍ以下である。また、第１電極層Ｅ１のセラミック粉末の平均粒径に対する、第２電極層Ｅ２のセラミック粉末の平均粒径の倍率は、例えば、１．５倍以上５倍以下である。
【0108】
これにより、ステップＳ０５の焼成工程において、Ｚ軸方向における中央側に位置する第１電極層Ｅ１に対して、Ｚ軸方向における周縁側に位置する第２電極層Ｅ２の焼結性を低く抑えることができる。したがって、セラミック素体１１のクラックを効果的に抑制することができる。
【0109】
なお、焼結の進行に伴って、電極層Ｅ１，Ｅ２に含まれる誘電体セラミックスの粒成長が生じることで、導電性ペーストに添加したセラミック粉末の粒径と、焼成後のセラミック粒子の粒径とが異なる場合がある。一方で、導電性ペーストに添加したセラミック粉末の粒径が大きい方が、焼成後のセラミック粒子の粒径も大きくなりやすい。このため、導電性ペーストに添加したセラミック粉末の平均粒径と、焼成後のセラミック粒子の平均粒径との間には正の相関があると言える。したがって、第２電極層Ｅ２のセラミック粉末の平均粒径を第１電極層Ｅ１よりも大きくすることで、焼成後においても、周縁内部電極１２１，１２２のセラミック粒子Ｐの平均粒径を中央内部電極１２３よりも大きく調整することができる。
【0110】
＜第３実施形態＞
また、内部電極の厚みを調整することで、焼結性を調整することもできる。
以下、上述の第１実施形態と共通する構成については同一の符号を付して説明を省略する。
また、内部電極の厚みを調整することで、焼結性を調整することもできる。
以下、上述の第１実施形態と共通する構成については同一の符号を付して説明を省略する。
【0111】
図１３は、本発明の第３実施形態に係る積層セラミックコンデンサ３０の断面図であり、図３と同様の位置における断面を示す。図１３に示すように、積層セラミックコンデンサ３０のセラミック素体３１は、電極積層部３６と、カバー部１７ａ，１７ｂと、サイドマージン部１５ａ，１５ｂと、を有し、Ｚ軸方向の寸法ＴがＹ軸方向の寸法Ｗよりも大きく構成される。
【0112】
電極積層部３６の内部電極３２ａ，３２ｂは、複数の第１周縁内部電極３２１と、複数の第２周縁内部電極３２２と、複数の中央内部電極３２３と、で構成される。
電極積層部３６は、Ｚ軸方向に沿って、第１周縁内部電極３２１が配置された第１周縁領域３６１と、中央内部電極３２３が配置された中央領域３６３と、第２周縁内部電極３２２が配置された第２周縁領域３６２と、に区分される。
電極積層部３６は、Ｚ軸方向に沿って、第１周縁内部電極３２１が配置された第１周縁領域３６１と、中央内部電極３２３が配置された中央領域３６３と、第２周縁内部電極３２２が配置された第２周縁領域３６２と、に区分される。
【0113】
本実施形態において、周縁内部電極３２１，３２２と中央内部電極３２３との焼結性は、各内部電極３２ａ，３２ｂの厚みで制御される。内部電極３２ａ，３２ｂの厚みを大きくすることで、内部電極３２ａ，３２ｂの焼結を遅らせることができる。これにより、内部電極３２ａ，３２ｂの焼結挙動をカバー部１７ａ，１７ｂ及びサイドマージン部１５ａ，１５ｂの焼結挙動に近づけることができる。
【0114】
図１４Ａ，Ｂは、図１３に示す電極積層部３６の拡大図であり、図１４Ａは第１周縁領域３６１の一部を模式的に示し、図１４Ｂは中央領域３６３の一部を模式的に示す。なお、第２周縁領域３６２は、第１周縁領域３６１と同様に構成されるため、図示を省略している。
【0115】
本実施形態において、周縁内部電極３２１，３２２各々は、中央内部電極３２３各々よりもＺ軸方向に厚く構成される。例えば、図１４Ａ，Ｂを参照し、第１周縁内部電極３２１のＺ軸方向における厚みＤ１は、中央内部電極３２３のＺ軸方向における厚みＤ２よりも厚い。これにより、周縁内部電極３２１，３２２の球状化及び途切れを抑制することができる。また、焼成工程における、周縁領域３６１，３６２の急激な収縮を抑制することができる。これらの応力緩和作用により、高背型の積層セラミックコンデンサ１０において特に生じやすい、周縁領域３６１，３６２とカバー部１７ａ，１７ｂの境界部近傍、及び周縁領域３６１，３６２とサイドマージン部１５ａ，１５ｂの境界部近傍のクラックを効果的に抑制することができる。
【0116】
本実施形態において、各内部電極３２ａ，３２ｂの厚みは、第１実施形態で説明した方法で測定することができる。具体的に、周縁内部電極３２１，３２２各々の厚みは、例えば、０．２μｍ以上１．５μｍ以下である。中央内部電極３２３各々の厚みは、例えば、０．１μｍ以上１．０μｍ以下である。中央内部電極３２３各々の厚みに対する周縁内部電極３２１，３２２各々の厚みの倍率は、例えば、１．５倍以上３．０倍以下である。
【0117】
なお、本実施形態において、内部電極３２ａ，３２ｂは、セラミック粒子を含んでいてもよく、含んでいなくてもよい。内部電極３２ａ，３２ｂがセラミック粒子を含む場合には、周縁内部電極３２１，３２２各々のセラミック粒子の含有割合は、中央内部電極３２３各々のセラミック粒子の含有割合以上であることが好ましい。また、この場合には、周縁内部電極３２１，３２２各々のセラミック粒子の平均粒径は、中央内部電極３２３各々のセラミック粒子の平均粒径以上であることが好ましい。
【0118】
本実施形態のセラミックコンデンサの製造方法は、第１実施形態と同様のステップを含むことができるが、電極層Ｅ１，Ｅ２の形成方法が異なる。
本実施形態において、第２電極層Ｅ２は、第１電極層Ｅ１よりも厚く形成される。例えば、第２電極層Ｅ２の導電性ペーストの塗布厚みを、第１電極層Ｅ１の導電性ペーストの塗布厚みよりも厚くすることができる。
具体的に、第２電極層Ｅ２各々の塗布厚みは、例えば、０．２５μｍ以上２．０μｍ以下である。第１電極層Ｅ１各々の塗布厚みは、例えば、０．１２μｍ以上１．５μｍ以下である。第１電極層Ｅ１各々の塗布厚みに対する第２電極層Ｅ２各々の塗布厚みの倍率は、例えば、１．５倍以上３．０倍以下である。
本実施形態において、第２電極層Ｅ２は、第１電極層Ｅ１よりも厚く形成される。例えば、第２電極層Ｅ２の導電性ペーストの塗布厚みを、第１電極層Ｅ１の導電性ペーストの塗布厚みよりも厚くすることができる。
具体的に、第２電極層Ｅ２各々の塗布厚みは、例えば、０．２５μｍ以上２．０μｍ以下である。第１電極層Ｅ１各々の塗布厚みは、例えば、０．１２μｍ以上１．５μｍ以下である。第１電極層Ｅ１各々の塗布厚みに対する第２電極層Ｅ２各々の塗布厚みの倍率は、例えば、１．５倍以上３．０倍以下である。
【0119】
これにより、ステップＳ０５の焼成工程において、Ｚ軸方向周縁側に位置する第２電極層Ｅ２の焼結性を、Ｚ軸方向中央側に位置する第１電極層Ｅ１の焼結性よりも低く抑えることができる。したがって、セラミック素体３１のクラックを効果的に抑制することができる。
【0120】
＜他の実施形態＞
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。
【0121】
周縁内部電極と中央内部電極（第２電極層）との焼結性を制御する手段は、上述の例に限定されない。例えば、中央内部電極（第１電極層）が、周縁内部電極（第２電極層）よりも焼結助剤を多く含むことで、周縁内部電極（第２電極層）の焼結性を中央内部電極の焼結性よりも低下させることができる。焼結助剤としては、公知の焼結助剤を用いることができ、例えば、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ケイ素（Ｓｉ）等が挙げられる。
【0122】
あるいは、第２電極層に含まれる導電体粉末の平均粒径を、第１電極層に含まれる導電体粉末の平均粒径よりも大きくしてもよい。導電体粉末の粒径を大きくすることで、導電体粉末の単位体積（又は単位質量）当たりの表面積を小さくすることができる。つまり、導電体粉末の粒径を大きくすることで、導電体粉末が焼けにくくなり、焼結性を低下させることができる。
【0123】
また、積層セラミックコンデンサの製造方法において、ステップＳ０６の外部電極の形成工程の一部を、ステップＳ０５の焼成工程の前に行ってもよい。例えば、ステップＳ０６の外部電極を形成するための導電性ペーストの塗布を、ステップＳ０５の前に行い、セラミック素体１１の焼結と、外部電極の焼付とを同時に行ってもよい。
【0124】
さらに、本発明は、積層セラミックコンデンサのみならず、積層体と一対のサイドマージン部とを有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
【実施例0125】
［試験例１］
試験例１として、本発明の第１実施形態の実施例について説明する。なお、以下の説明において、「部」は「質量部」を示す。
試験例１として、本発明の第１実施形態の実施例について説明する。なお、以下の説明において、「部」は「質量部」を示す。
【0126】
まず、組成の異なる複数の導電性ペーストＡ～Ｆを準備した。導電性ペーストＡ～Ｆは、Ｎｉからなる導電体粉末と、有機溶剤等の有機ビヒクルと、を含み、さらに、導電体粉末１００質量部に対して０～２５質量部のセラミック粉末を含むものとした。導電体粉末の平均粒径は、１５０ｎｍとした。セラミック粉末は、チタン酸バリウムを主成分とするものであり、この平均粒径は、３０ｎｍとした。
導電性ペーストＡ～Ｆにおけるセラミック粉末の含有割合を、表１に示す。
導電性ペーストＡ～Ｆにおけるセラミック粉末の含有割合を、表１に示す。
【0127】
【表1】
【0128】
積層セラミックコンデンサの各サンプルを、上述の製造方法に基づいて作製した。
まず、チタン酸バリウムを主成分とする複数のセラミックグリーンシートを作製した。このセラミックグリーンシートのセラミック粉末の平均粒径は約１５０ｎｍとした。中央用セラミックシートとして、セラミックグリーンシート上に、導電性ペーストＡ～Ｆのうちの１種類を印刷し、この印刷膜を第１電極層とした。同様に、周縁用セラミックシートとして、セラミックグリーンシート上に、導電性ペーストＡ～Ｆのうちの１種類を印刷し、この印刷膜を第２電極層とした。カバー用セラミックシートとして、導電性ペーストを印刷していないセラミックグリーンシートを準備した。各サンプルで用いた導電性ペーストの種類を、表２に示す。
まず、チタン酸バリウムを主成分とする複数のセラミックグリーンシートを作製した。このセラミックグリーンシートのセラミック粉末の平均粒径は約１５０ｎｍとした。中央用セラミックシートとして、セラミックグリーンシート上に、導電性ペーストＡ～Ｆのうちの１種類を印刷し、この印刷膜を第１電極層とした。同様に、周縁用セラミックシートとして、セラミックグリーンシート上に、導電性ペーストＡ～Ｆのうちの１種類を印刷し、この印刷膜を第２電極層とした。カバー用セラミックシートとして、導電性ペーストを印刷していないセラミックグリーンシートを準備した。各サンプルで用いた導電性ペーストの種類を、表２に示す。
【0129】
【表2】
【0130】
サンプル１－１～１－１４のうち、第２電極層におけるセラミック粉末の含有割合が、第１電極層におけるセラミック粉末の含有割合よりも大きいサンプル１－２，１－４，１－５，１－９，１－１１，１－１２，１－１４が、本実施形態の実施例に相当する。その他のサンプルが、本実施形態の比較例に相当する。
【0131】
続いて、所定の枚数のカバー用セラミックシート、１３０層の周縁用セラミックシート、３９０層の中央用セラミックシート、１３０層の周縁用セラミックシート、所定の枚数のカバー用セラミックシートを積層して積層シートを作製した。この積層シートに対してステップＳ０３～Ｓ０６の各工程を行い、積層セラミックコンデンサのサンプルを作製した。
【0132】
各サンプルは、Ｘ軸方向における寸法が１．０ｍｍ、Ｙ軸方向における寸法が０．５ｍｍ、Ｚ軸方向における寸法が０．８ｍｍとなるように作製された。また、焼成後のセラミック層及び内部電極の平均厚みはいずれも約０．６μｍ、カバー部の厚みは３５μｍとした。
【0133】
作製された積層セラミックコンデンサの各サンプルの６面全てを外観検査し、クラックの発生の有無について評価した。この結果を、表２に示す。
【0134】
表２に示すように、第２電極層におけるセラミック粉末の含有割合が、第１電極層におけるセラミック粉末の含有割合以下である、サンプル１－１，１－３，１－６，１－７，１－８，１－１０，１－１３では、クラックが発生した。これに対し、第２電極層におけるセラミック粉末の含有割合が、第１電極層におけるセラミック粉末の含有割合よりも大きい、サンプル１－２，１－４，１－５，１－９，１－１１，１－１２，１－１４では、クラックは発生しなかった。これにより、第２電極層におけるセラミック粉末の含有割合を、第１電極層におけるセラミック粉末の含有割合よりも多くすることで、クラックの発生を抑制できることがわかった。
【0135】
［試験例２］
試験例２として、本発明の第２実施形態の実施例について説明する。
試験例２として、本発明の第２実施形態の実施例について説明する。
【0136】
まず、組成の異なる複数の導電性ペーストＣ，Ｇ，Ｈを準備した。なお、導電性ペーストＣは、試験例１で用いた導電性ペーストＣと同一である。
導電性ペーストＣ，Ｇ，Ｈは、Ｎｉからなる導電体粉末と、有機溶剤等の有機ビヒクルと、を含み、さらに、導電体粉末１００質量部に対して１０質量部のセラミック粉末を含むものとした。導電性ペーストＣ，Ｇ，Ｈは、平均粒径の異なるセラミック粉末を含むものとした。導電性ペーストＡ～Ｆにおける導電体粉末及びセラミック粉末の平均粒径を、表３に示す。
導電性ペーストＣ，Ｇ，Ｈは、Ｎｉからなる導電体粉末と、有機溶剤等の有機ビヒクルと、を含み、さらに、導電体粉末１００質量部に対して１０質量部のセラミック粉末を含むものとした。導電性ペーストＣ，Ｇ，Ｈは、平均粒径の異なるセラミック粉末を含むものとした。導電性ペーストＡ～Ｆにおける導電体粉末及びセラミック粉末の平均粒径を、表３に示す。
【0137】
【表3】
【0138】
積層セラミックコンデンサの各サンプルを、試験例１と同様に作製した。各サンプルで用いた導電性ペーストの種類を、表４に示す。サンプル２－１～２－７のうち、第２電極層におけるセラミック粉末の平均粒径が、第１電極層におけるセラミック粉末の平均粒径よりも大きいサンプル２－２，２－３，２－５が、本実施形態の実施例に相当する。その他のサンプルが、本実施形態の比較例に相当する。
【0139】
【表4】
【0140】
作製された積層セラミックコンデンサの各サンプルの６面全てを外観検査し、クラックの発生の有無について評価した。この結果を、表４に示す。
【0141】
表４に示すように、第２電極層におけるセラミック粉末の平均粒径が、第１電極層におけるセラミック粉末の平均粒径以下である、サンプル２－１，２－４，２－６，２－７では、クラックが発生した。これに対し、第２電極層におけるセラミック粉末の平均粒径が、第１電極層におけるセラミック粉末の平均粒径よりも大きい、サンプル２－２，２－３，２－５では、クラックは発生しなかった。これにより、第２電極層におけるセラミック粉末の平均粒径を、第１電極層におけるセラミック粉末の平均粒径よりも大きくすることで、クラックの発生を抑制できることがわかった。
【0142】
［試験例３］
試験例３として、本発明の第３実施形態の実施例について説明する。
試験例３として、本発明の第３実施形態の実施例について説明する。
【0143】
試験例１及び２で用いた導電性ペーストＣを準備した。そして、積層セラミックコンデンサのサンプル３－１～３－５を、試験例１と同様に作製した。但し、サンプル３－１～３－５では、第１及び第２電極層における導電性ペーストＣの塗布厚みを、表５に示すように設定した。また、各サンプルの第１電極層と第２電極層の積層数も、表５に示すように設定した。サンプル３－１～３－５のうち、第２電極層の塗布厚みが第１電極層の塗布厚みよりも厚いサンプル３－１，３－２が、本実施形態の実施例に相当する。その他のサンプルが、本実施形態の比較例に相当する。
【0144】
【表5】
【0145】
作製された積層セラミックコンデンサの各サンプルの６面全てを外観検査し、クラックの発生の有無について評価した。この結果を、表５に示す。
【0146】
表５に示すように、第２電極層における導電性ペーストの塗布厚みが、第１電極層における導電性ペーストの塗布厚み以下である、サンプル３－３，３－４，３－５では、クラックが発生した。これに対し、第２電極層における導電性ペーストの塗布厚みが、第１電極層における導電性ペーストの塗布厚みよりも厚い、サンプル３－１，３－２では、クラックは発生しなかった。これにより、第２電極層における導電性ペーストの塗布厚みを、第１電極層における導電性ペーストの塗布厚みよりも厚くすることで、クラックの発生を抑制できることがわかった。
【符号の説明】
【0147】
１０，３０ 積層セラミックコンデンサ
１１，３１ セラミック素体
１２ａ，１２ｂ，３２ａ，３２ｂ 内部電極
１２１，３２１ 第１周縁内部電極
１２２，３２２ 第２周縁内部電極
１２３，３２３ 中央内部電極
１３ａ，１３ｂ 外部電極
１５ａ，１５ｂ サイドマージン部
１６，３６ 電極積層部
１６１，３６１ 第１周縁領域
１６２，３６２ 第２周縁領域
１６３，３６３ 中央領域
１７ａ，１７ｂ カバー部
１８ セラミック層
Ｒ セラミック粒子
１１，３１ セラミック素体
１２ａ，１２ｂ，３２ａ，３２ｂ 内部電極
１２１，３２１ 第１周縁内部電極
１２２，３２２ 第２周縁内部電極
１２３，３２３ 中央内部電極
１３ａ，１３ｂ 外部電極
１５ａ，１５ｂ サイドマージン部
１６，３６ 電極積層部
１６１，３６１ 第１周縁領域
１６２，３６２ 第２周縁領域
１６３，３６３ 中央領域
１７ａ，１７ｂ カバー部
１８ セラミック層
Ｒ セラミック粒子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】