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特開2023-131075ベースバンド受信機においてミスマッチＩＱ信号を訂正するためのデジタル回路

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023131075

(43)【公開日】2023-09-21

(54)【発明の名称】ベースバンド受信機においてミスマッチＩＱ信号を訂正するためのデジタル回路

(51)【国際特許分類】

H04L 27/00 20060101AFI20230913BHJP

H04L 27/01 20060101ALI20230913BHJP

【ＦＩ】

H04L27/00 C

H04L27/01

【審査請求】有

【請求項の数】2

【出願形態】ＯＬ

(21)【出願番号】P 2022054749

(22)【出願日】2022-03-30

(11)【特許番号】

(45)【特許公報発行日】2023-07-24

(31)【優先権主張番号】17/688,911

(32)【優先日】2022-03-08

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】522127014

【氏名又は名称】宏觀微電子股▲分▼有限公司

(74)【代理人】

【識別番号】100082418

【弁理士】

【氏名又は名称】山口朔生

(74)【代理人】

【識別番号】100167601

【弁理士】

【氏名又は名称】大島信之

(74)【代理人】

【識別番号】100201329

【弁理士】

【氏名又は名称】山口真二郎

(74)【代理人】

【識別番号】100220917

【弁理士】

【氏名又は名称】松本忠大

(72)【発明者】

【氏名】呂欣祐

(57)【要約】

【課題】ＭＣＵまたはＤＳＰなどのプロセッサを使用せずに、オンザフライで、ベースバンド受信機においてミスマッチＩＱ信号を訂正するためのデジタル回路を提供する。
【解決手段】本発明のベースバンド受信機においてミスマッチＩＱ信号を訂正するためのデジタル回路は、

【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

ベースバンド受信機においてミスマッチＩＱ信号を訂正するためのデジタル回路であって、

【請求項2】

【請求項3】

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ミスマッチＩＱ信号を訂正するための回路、特に、ベースバンド受信機においてミスマッチＩＱ信号を訂正するためのデジタル回路に関する。

【背景技術】

【0002】

ＩＱ信号を伝送するＲＦ信号が受信され、ベース周波数にダウンコンバートされた場合、ＰＣＢレイアウトと、アナログ回路レイアウトと、ＩパスおよびＱパスとの変動により、ベース周波数において受信されるＩＱ信号がミスマッチすることがよくある。

【0003】

したがって、上記の問題を克服するための解決策が必要である。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の１つの目的は、ＭＣＵまたはＤＳＰなどのプロセッサを使用せずに、オンザフライで、ベースバンド受信機においてミスマッチＩＱ信号を訂正するためのデジタル回路を提供することである。

【課題を解決するための手段】

【0005】

本発明は、デジタル回路を使用して、ＩＱミスマッチ信号がＡＤＣによってサンプリングされた後、ＩチャネルとＱチャネルとの間のミスマッチを評価し、

【0006】

本発明は、ベースバンド受信機においてミスマッチＩＱ信号を訂正するためのデジタル回路を開示する。

【0007】

である。

【0008】

一実施形態では、デジタル訂正回路は、

である。

【0009】

本発明のために実施される詳細な技術および上記の好ましい実施形態について、特許請求される発明の特徴を十分に理解するために、当業者のために添付の図面に付随する以下の段落に記載する。

【発明の効果】

【0010】

本発明の前述の態様および付随する利点の多くは、添付の図面と併せて以下の詳細な説明を参照することによって、よりよく、より容易に理解されるであろう。

【図面の簡単な説明】

【0011】

【図1A】本発明の一実施形態にしたがって、ミスマッチＩＱ信号を訂正する手法を例示するためのブロック図である。

【図1B】本発明の一実施形態にしたがって、ミスマッチＩＱ信号を訂正するためのデジタル回路を示す図である。

【図1C】本発明の一実施形態によるデジタル較正回路を示す図である。

【図1D】本発明の一実施形態によるデジタル訂正回路を示す図である。

【発明を実施するための形態】

【0012】

本発明の詳細な説明は以下のとおりである。説明された好ましい実施形態は、例示および説明の目的で提示されており、それらは、本発明の範囲を限定することは意図されていない。

【0013】

ＩＱマッチＲＦ信号が受信され、ベース周波数にダウンコンバートされた場合、ＰＣＢレイアウトと、アナログ回路レイアウトと、およびＩパスおよびＱパスとの変動により、ベース周波数において受信されるＩＱ信号が、ミスマッチすることがよくある。
本発明は、ＩＱミスマッチ信号がＡＤＣによってサンプリングされた後のＩチャネルとＱチャネルとの間のミスマッチを評価する。

【0014】

図１Ａは、ＩＱミスマッチボックス１０１を介してＩおよびＱから受信されるミスマッチＩＱ信号を補償する手法を例示するためのブロック図を示す。

【0015】

図１Ｂは、ミスマッチＩＱ信号を訂正するためのデジタル回路を示す。

【0016】

【0017】

【0018】

【0019】

【0020】

図１Ｄに示されるように、ＩＱＣブロック１０２は、電力訂正ブロック１０２ｐ２および位相訂正ブロック１０２ｐ３を備える。

である。

【0021】

上記の開示は、その詳細な技術的内容および発明的特徴に関連している。当業者は、その特徴から逸脱することなく、記載されているように、本発明の開示および示唆に基づいて、様々な修正および置換を進めることができる。そのような修正および置換は、上記の記載では完全には開示されていないが、それらは、添付されている特許請求の範囲において実質的にカバーされている。

【図1A】