特開 2023-131386 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023131386

(43)【公開日】2023-09-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H04L 1/00 20060101AFI20230914BHJP

   G08C 25/00 20060101ALI20230914BHJP

【ＦＩ】

H04L1/00 A

G08C25/00 F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022036111

(22)【出願日】2022-03-09

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】西川 卓郎

【テーマコード（参考）】

2F073

5K014

【Ｆターム（参考）】

2F073AA01

2F073AB08

2F073BB04

2F073BC01

2F073CC03

2F073CD01

2F073DD07

2F073DE16

2F073EE01

2F073EE02

2F073FF04

2F073FG04

2F073GG01

2F073GG07

5K014AA01

5K014CA05

5K014EA04

5K014FA09

5K014GA00

(57)【要約】      （修正有）

【課題】外部に設けられるセンサで取得される値が入力される入力インタフェース回路を有する半導体装置を提供する。
【解決手段】半導体装置１０は、外部に設けられた信号生成部から与えられる入力信号を受信して、受信した入力信号から複数の受信信号を生成する複数の受信部１２、１３と、複数の受信信号を比較して、受信信号の間に生じたチャンネル間誤差が閾値以上になったことに応じてエラー通知を上位システムに出力するエラー判定部１４と、閾値カウント値が格納される閾値カウントレジスタ１７と、を有する。エラー判定部１４は、閾値カウント値により指定される期間が経過するまでエラー通知の発出を待機する。
【選択図】図２

【特許請求の範囲】

【請求項1】

外部に設けられた信号生成部から与えられる入力信号を受信する第１の受信部と、
前記入力信号を受信する第２の受信部と、
受信した前記入力信号から前記第１の受信部が生成した第１の受信信号と、受信した前記入力信号から前記第２の受信部が生成した第２の受信信号と、を比較して、前記第１の受信信号と前記第２の受信信号とのチャンネル間誤差が閾値以上になったことに応じてエラー通知を上位システムに出力するエラー判定部と、
前記チャンネル間誤差が前記閾値以上になってから前記エラー通知を前記エラー判定部が発するまでの時間の長さを設定する閾値カウント値が格納される閾値カウントレジスタと、を有し、
前記エラー判定部は、前記チャンネル間誤差が閾値以上にかってから前記閾値カウント値により指定される期間が経過するまで前記エラー通知の発出を待機する半導体装置。

【請求項2】

前記閾値カウント値を最大値として、前記チャンネル間誤差が前記閾値以上となった期間の処理サイクル数をカウントダウンする閾値カウンタを有し、
前記エラー判定部は、前記閾値カウンタのカウント値が最小値に達したことに応じて前記エラー通知を発する請求項１に記載の半導体装置。

【請求項3】

前記チャンネル間誤差が前記閾値以上になった後、前記チャンネル間誤差が前記閾値未満になってからの期間の長さを設定するノイズリカバリカウント値を格納するノイズリカバリカウントレジスタと、
前記ノイズリカバリカウント値を最大値として、前記チャンネル間誤差が前記閾値以上になった後、前記チャンネル間誤差が前記閾値未満となった期間の処理サイクル数をカウントダウンし、カウント値が最小値になったことに応じて前記閾値カウンタのカウント値を前記閾値カウント値にリセットするノイズリカバリカウンタと、を有する請求項２に記載の半導体装置。

【請求項4】

前記第１の受信部と前記第２の受信部は、データ送信サイクルを規定する同期クロックを信号生成部に送信するとともに、前記同期クロックに基づき前記入力信号を取り込む請求項１に記載の半導体装置。

【請求項5】

前記信号生成部は、
前記第１の受信部に対応し、第１の入力信号及び前記第１の入力信号の取り取り込みに利用する第１の同期クロックを出力する第１の信号生成部と、
前記第２の受信部に対応し、第２の入力信号及び前記第２の入力信号の取り取り込みに利用する第２の同期クロックを出力する第２の信号生成部と、を有し、
前記第１の同期クロックと前記第２の同期クロックは互いに非同期のクロックサイクルを有する請求項１に記載の半導体装置。

【請求項6】

前記エラー判定部は、前記同期クロックのズレを検出して、前記同期クロックのズレに起因するエラーは疑似エラーとしてエラー不検出とする請求項５に記載の半導体装置。

【請求項7】

前記信号生成部は、１組の前記入力信号と前記入力信号の取り込みに用いる同期クロックを出力し、
前記第１の受信部と前記第２の受信部は、位相が１８０°異なる前記同期クロックのエッジで前記入力信号を取り込む請求項１に記載の半導体装置。

【請求項8】

前記信号生成部は、前記第１の受信部及び前記第２の受信部に対して独立した前記入力信号をそれぞれ出力するとともに、前記入力信号に対応した１つの同期クロックを前記第１の受信部及び前記第２の受信部に出力する請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、例えば、外部に設けられるセンサで取得される値が入力される入力インタフェース回路を有する半導体装置に関する。

【背景技術】

【0002】

近年、様々なセンサからの入力に基づきシステム制御を行うことが行われている。このようなセンサからの信号取り込み技術の一例が特許文献１に開示されている。

【0003】

特許文献１に記載の半導体装置は、同一の検出対象を検出する複数の内部センサＴＳ１、ＴＳ２と、複数の内部センサＴＳ１，ＴＳ２からの検出信号のそれぞれを所定の周波数で切り替えて出力する切替回路ＳＥＬと、切替回路ＳＥＬの出力に基づく変換信号のうち、所定の外部センサの出力信号を補正するための第１の周波数成分を抽出する補正情報抽出回路５５２と、切替回路ＳＥＬの出力に基づく変換信号のうち、複数の内部センサＴＳ１、ＴＳ２の異常を検出するための第２の周波数成分を抽出する異常情報抽出回路５５３と、を備える。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１７－８３２２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の技術では、アナログデジタル変換回路が内蔵されており、２つのチャネル間で生じるデータエラーをソフトウェアによる処理で行っている。しかしながら、近年、４８Ｖの電源を搭載する車両では、カルバニック絶縁により４８Ｖの電源系とは絶縁された１２Ｖの電源系に設けたシステムで情報処理を行うことが行われている。このような場合、アナログデジタル変換器は外部に設けられることが多く、特許文献１に記載の半導体装置の機能安全確保の手法を適用出来ない問題があった。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、半導体装置は、外部に設けられた信号生成部から与えられる入力信号を複数の受信部で受信して、受信した入力信号から複数の受信信号を生成する受信部と、複数の受信信号を比較して、受信信号の間に生じたチャンネル間誤差が閾値以上になったことに応じてエラー通知を上位システムに出力するエラー判定部と、閾値カウント値が格納される閾値カウントレジスタと、を有し、エラー判定部は、閾値カウント値により指定される期間が経過するまでエラー通知の発出を待機する。

【発明の効果】

【0008】

前記一実施の形態によれば、半導体装置は、ハードウェア処理のみにより機能安全を補償することができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１にかかる半導体装置を含む情報処理システムのブロック図である。

【図2】実施の形態１にかかる半導体装置のブロック図である。

【図3】実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。

【図4】実施の形態２にかかる半導体装置のブロック図である。

【図5】実施の形態２にかかる半導体装置において非同期の入力信号の間に周波数偏差がない場合の動作を説明するタイミングチャートである。

【図6】実施の形態２にかかる半導体装置において非同期の入力信号の間に周波数偏差がある場合の動作を説明するタイミングチャートである。

【図7】実施の形態３にかかる半導体装置のブロック図である。

【図8】実施の形態３にかかる半導体装置の動作を説明するタイミングチャートである。

【図9】実施の形態３にかかる半導体装置のブロック図である。

【発明を実施するための形態】

【0010】

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

【0011】

実施の形態１
実施の形態１にかかる半導体装置１０は、外部に設けられる外付け部品から送信されるデータストリームを受信して、当該データストリームを用いた情報処理を行う。そこで、図１に実施の形態１にかかる半導体装置１０を含む情報処理システム１のブロック図を示す。

【0012】

図１に示すように、実施の形態１にかかる情報処理システム１では、トランスＴを介してセンサから得た信号をフルブリッジコンバータＦＢＣにより整流してデルタシグマ変調器に入力する。このとき、実施の形態１にかかる情報処理システム１では、２チャンネルのデルタシグマ変調器を用いる。実施の形態１にかかる情報処理システム１では、同一構成のデルタシグマ変調器ＤＳＭ０とデルタシグマ変調器ＤＳＭ１とを用いる。

【0013】

デルタシグマ変調器ＤＳＭ０、ＤＳＭ１は、フルブリッジコンバータＦＢＣからの信号を受信する入力部（図１のINPUT）と、絶縁部（図１のISOLATION）と、半導体装置１０の入力信号を出力する出力部（図１のOUTPUT）と、を有する。そして、実施の形態１にかかる情報処理システム１では、絶縁部より入力部側の領域は４８Ｖの電源系で動作させ、絶縁部から出力部側の領域は１２Ｖの電源系で動作させる。また、絶縁部は、ガルバニック絶縁が行える構成を有する。そして、デルタシグマ変調器は、入力部に与えられたアナログ信号の大きさに応じてパルス密度、或いは、パルス幅が変化するデータストリームを半導体装置１０の入力信号として出力する。なお、デルタシグマ変調器は、信号生成部の一例であり、信号生成部としては、アナログ信号の大きさに応じた値のデジタル値を出力するアナログデジタル変換回路等を用いることもできる。

【0014】

実施の形態１にかかる情報処理システム１では、半導体装置１０が同一の値に設定される入力信号を複数のチャンネルで受信し、半導体装置１０が同一の信号が与えられる複数のチャンネルの間の誤差を検出することで半導体装置１０の入力部分で生じた故障を検出する。図１に示す例では、この複数のチャンネルは、半導体装置１０がデルタシグマ変調器ＤＳＭ０、ＤＳＭ１に対応する半導体装置１０の入力インタフェースである。そこで、以下では半導体装置１０の構成について詳細に説明する。

【0015】

図２に実施の形態１にかかる半導体装置１０のブロック図を示す。図２に示すように、実施の形態１にかかる半導体装置１０は、第１の受信部１２、第２の受信部１３、エラー判定部１４、閾値カウントレジスタ１７、ノイズリカバリカウントレジスタ１８を有する。

【0016】

実施の形態１にかかる情報処理システム１では、半導体装置１０からデルタシグマ変調器ＤＳＭ０、ＤＳＭ１に同期クロックＤＳＭＣＬＫを伝達し、同期クロックＤＳＭＣＬＫのクロックサイクルに同期させてデルタシグマ変調器ＤＳＭ０、ＤＳＭ１から半導体装置１０に入力信号ＤＳＭＤＡＴを送信する。ここで、入力信号ＤＳＭＤＡＴは、デルタシグマ変調器が生成するデータストリームである。また、デルタシグマ変調器ＤＳＭ０は、第１の受信部１２に対応して設けられる第１の信号生成部であり、第１の受信部１２により取り込まれる第１の入力信号を出力する。デルタシグマ変調器ＤＳＭ１は、第２の受信部１３に対応して設けられる第２の信号生成部であり、第２の受信部１３により取り込まれる第２の入力信号を出力する。

【0017】

第１の受信部１２は、デルタシグマ変調器ＤＳＭ０から与えられる入力信号を受信する。また、第１の受信部１２は、内部に設けられたクロック制御部（不図示）が生成した同期クロックＤＳＭＣＬＫをデルタシグマ変調器ＤＳＭ０に対して出力するとともに、同期クロックＤＳＭＣＬＫに同期したタイミングで入力信号を取り込む。第２の受信部１３は、デルタシグマ変調器ＤＳＭ１から与えられる入力信号を受信する。また、第２の受信部１３は、内部に設けられたクロック制御部（不図示）が生成した同期クロックＤＳＭＣＬＫをデルタシグマ変調器ＤＳＭ１に対して出力するとともに、同期クロックＤＳＭＣＬＫに同期したタイミングで入力信号を取り込む。

【0018】

図２に示す例では、第１の受信部１２は、ＤＳＭインタフェース１２ａ、デジタルフィルタ１２ｂを有する。ＤＳＭインタフェース１２ａは、内部に設けられたクロック制御部が生成した同期クロックＤＳＭＣＬＫをデルタシグマ変調器ＤＳＭ０に対して出力するとともに、入力信号ＤＳＭＤＡＴを同期クロックＤＳＭＣＬＫに同期したタイミングで取り込む。また、入力信号ＤＳＭＤＡＴはシリアルデータであるため、ＤＳＭインタフェース１２ａは、取り込んだ入力信号ＤＳＭＤＡＴをデコードして、所定の周期でパラレルデータにより１つの値を示す受信値を生成する。デジタルフィルタ１２ｂは、受信値に対してＦＩＲフィルタ等のデジタルフィルタ処理を施して第１の受信信号を生成する。

【0019】

また、図２に示す例では、第２の受信部１３は、ＤＳＭインタフェース１３ａ、デジタルフィルタ１３ｂを有する。ＤＳＭインタフェース１３ａは、内部に設けられたクロック制御部が生成した同期クロックＤＳＭＣＬＫをデルタシグマ変調器ＤＳＭ１に対して出力するとともに、入力信号ＤＳＭＤＡＴを同期クロックＤＳＭＣＬＫに同期したタイミングで取り込む。また、入力信号ＤＳＭＤＡＴはシリアルデータであるため、ＤＳＭインタフェース１３ａは、取り込んだ入力信号ＤＳＭＤＡＴをデコードして、所定の周期でパラレルデータにより１つの値を示す受信値を生成する。デジタルフィルタ１３ｂは、受信値に対してＦＩＲフィルタ等のデジタルフィルタ処理を施して第２の受信信号を生成する。

【0020】

エラー判定部１４は、第１の受信部１２が生成した第１の受信信号と、第２の受信部１３が生成した第２の受信信号と、を比較して、第１の受信信号と第２の受信信号とのチャンネル間誤差が閾値以上になったことに応じてエラー通知を上位システムに出力する。閾値カウントレジスタ１７は、チャンネル間誤差が閾値以上になってからエラー通知をエラー判定部が発するまでの時間の長さを設定する閾値カウント値が格納される。そして、エラー判定部１４は、チャンネル間誤差が閾値以上になってから閾値カウント値により指定される期間が経過するまで前記エラー通知の発出を待機する。

【0021】

ノイズリカバリカウントレジスタ１８は、チャンネル間誤差が閾値以上になった後、チャンネル間誤差が閾値未満になってからの期間の長さを設定するノイズリカバリカウント値を格納する。そして、エラー判定部１４は、チャンネル間誤差が閾値以上になった後、チャンネル間誤差が閾値未満になってからノイズリカバリカウント値で指定される期間が経過するまでは閾値カウント値に基づくエラー通知の発出待機を停止する。

【0022】

ここで、エラー判定部１４は、比較値生成回路１５、ノイズカウンタ１６、割り込み制御部１９を有する。比較値生成回路１５は、第１の受信信号で示される値と第２の受信信号で示される値とを比較して、２つの信号の間に生じる誤差であるチャンネル間誤差が閾値以上か否かを判定する。そして、比較値生成回路１５は、チャンネル間誤差が閾値以上であると判定されたことに応じて、ノイズカウンタ１６をイネーブル状態に切り替える。

【0023】

ノイズカウンタ１６は、チャンネル間誤差が閾値以上となっている処理サイクルの数をカウントする。ここで、ノイズカウンタ１６は、閾値カウンタ１６ａとノイズリカバリカウンタ１６ｂとを有する。閾値カウンタ１６ａは、閾値カウントレジスタ１７に格納されている閾値カウント値を最大値として、チャンネル間誤差が閾値以上となった期間の処理サイクル数をカウントダウンする。また、閾値カウンタ１６ａは、カウント値が最小値となったことにより割り込み制御部１９にエラー通知を上位システムに通知することを指示する。なお、割り込み制御部１９は、上位システムへの割り込み処理としてエラー通知を出力する。

【0024】

また、ノイズリカバリカウンタ１６ｂは、ノイズリカバリカウントレジスタ１８に格納されたノイズリカバリカウント値を最大値として、チャンネル間誤差が閾値以上になった後、チャンネル間誤差が閾値未満なった期間の処理サイクル数をカウントダウンする。そして、ノイズリカバリカウンタ１６ｂは、カウント値が最小値になったことに応じて閾値カウンタ１６ａのカウント値を閾値カウント値にリセットする。

【0025】

続いて、タイミングチャートを参照して半導体装置１０の動作を説明する。図３に実施の形態１にかかる半導体装置の動作を説明するタイミングチャートを示す。図３に示す例は、第１の受信信号と第２の受信信号として同一の値の信号が生成されている状態で、タイミングＴ１１とタイミングＴ２１で第２の受信信号に対してのみノイズが発生した例である。また、図３に示す例では、閾値カウント値を３、ノイズリカバリカウント値を３、それぞれのカウント値の最小値を０とした。

【0026】

このような場合、半導体装置１０では、タイミングＴ１１のノイズ発生に起因してエラー判定部１４の閾値カウンタ１６ａがカウント値をカウントダウンする。また、ノイズリカバリカウンタ１６ｂは、タイミングＴ１１においてカウント値としてノイズリカバリカウント値を設定する。そして、タイミングＴ１１から３サイクル目となるタイミングＴ１２でチャンネル間誤差が閾値未満となったことに応じて閾値カウンタ１６ａはカウントダウンを停止するとともに、ノイズリカバリカウンタ１６ｂがカウントダウンを開始する。そして、タイミングＴ１２から３サイクル目となるタイミングＴ１３でノイズリカバリカウンタ１６ｂのカウント値が最小値（例えば、０）となったことに応じて、閾値カウンタ１６ａのカウント値が閾値カウント値にリセットされる。

【0027】

また、タイミングＴ２１で発生したノイズに関しては、タイミングＴ１１で発生したノイズよりも大きい。半導体装置１０では、タイミングＴ２１のノイズ発生に起因してエラー判定部１４の閾値カウンタ１６ａがカウント値をカウントダウンする。また、ノイズリカバリカウンタ１６ｂは、タイミングＴ２１においてカウント値としてノイズリカバリカウント値を設定する。そして、タイミングＴ２１から３サイクル目となるタイミングＴ２２においてもチャネル間誤差が閾値以上であるため、閾値カウンタ１６ａのカウント値が最小値（例えば、０）となることで、閾値カウンタ１６ａは割り込み制御部１９を介してエラー通知を発する。そして、タイミングＴ２２の次のサイクルとなるタイミングＴ２３でチャンネル間誤差が閾値未満となったことに応じて閾値カウンタ１６ａはカウントダウンを停止するとともに、ノイズリカバリカウンタ１６ｂがカウントダウンを開始する。そして、タイミングＴ２３から３サイクル目となるタイミングＴ２４でノイズリカバリカウンタ１６ｂのカウント値が最小値（例えば、０）となったことに応じて、閾値カウンタ１６ａのカウント値が閾値カウント値にリセットされる。

【0028】

上記説明より、実施の形態１にかかる半導体装置１０では、複数のチャンネルで理想的には同一値となる入力信号を受信し、複数のチャンネル間の誤差に基づきエラー通知を発する処理を行うハードウェアを有する。これにより、実施の形態１にかかる半導体装置１０では、入力端子の固着、半導体装置１０の外側にある信号経路の断線等の故障の検出をソフトウェア処理を用いることなく行うことができる。つまり、実施の形態１にかかる半導体装置１０は、機能安全の確保をハードウェア処理のみによって行うことが可能である。また、実施の形態１にかかる半導体装置１０を用いることで、異なる電源系の間の絶縁をデルタシグマ変調器ＤＳＭ等のハードウェアにより実現する構成に対応することができる。

【0029】

また、実施の形態１にかかる半導体装置１０では、エラー検出をハードウェア処理により実現することで、ソフトウェア処理負荷を軽減することができる。また、実施の形態１にかかる半導体装置１０では、閾値カウントレジスタ１７及びノイズリカバリカウントレジスタ１８を設けることでエラー判定範囲及びチャネル間誤差の閾値超過回数を柔軟に変更することが可能である。

【0030】

実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１０の別の形態となる半導体装置２０について説明する。なお、実施の形態２の説明において実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

【0031】

図４に実施の形態２にかかる半導体装置２０のブロック図を示す。図４に示すように、実施の形態２にかかる半導体装置２０に対応する第１の信号生成回路（例えば、デルタシグマ変調器ＤＳＭ０）及び第２の信号生成部（例えば、デルタシグマ変調器ＤＳＭ１）は、同期クロックＤＳＭＣＬＫを自ら出力する。また、デルタシグマ変調器ＤＳＭ０とデルタシグマ変調器ＤＳＭ１は、互いに非同期で動作するものとする。

【0032】

また、半導体装置２０では、デルタシグマ変調器ＤＳＭが出力する同期クロックに基づき入力信号ＤＳＭＤＡＴを取り込む第１の受信部２２及び第２の受信部２３を有する。第１の受信部２２は、デルタシグマ変調器ＤＳＭ０から与えられる同期クロックＤＳＭＣＬＫに基づき受信値を生成するＤＳＭインタフェース２２ａを有する。また、第２の受信部２３は、デルタシグマ変調器ＤＳＭ１から与えられる同期クロックＤＳＭＣＬＫに基づき受信値を生成するＤＳＭインタフェース２３ａを有する。

【0033】

実施の形態２にかかる半導体装置２０では、２つの同期クロックＤＳＭＣＬＫの間に周波数偏差がない場合、第１の受信部３２及び第２の受信部３３におけるデータ取り込みタイミングと回数の相対関係が時間とともにズレることはないため、実施の形態１にかかる半導体装置１０と同じ動作が可能である。そこで、図５に実施の形態２にかかる半導体装置２０において非同期の入力信号の間に周波数偏差がない場合の動作を説明するタイミングチャートを示す。

【0034】

図５に示すように、非同期の入力信号の間に周波数偏差がない場合、同じ取り込み回数の値をチャンネル間で比較することで、いずれか一方の入力が消失した、或いは、誤差がそれ以前に比べて大きくなった等の変化をエラー判定部１４で検出することでエラーを通知することができる。

【0035】

一方、非同期の入力信号の間にチャネル間誤差が生じた場合は、実施の形態１とは異なる動作が必要となる。そこで、図６に実施の形態２にかかる半導体装置２０において非同期の入力信号の間に周波数偏差がある場合の動作を説明するタイミングチャートを示す。図６では、チャンネルＣＨ１の周波数がチャンネルＣＨ０よりも若干早くなった場合の例を示した。このような周波数偏差がチャンネル間で生じた場合、ある時点で同一の取り込み順序の値の比較が困難になり、エラー検出が誤って行われてしまう可能せいがある。そこで、実施の形態２にかかるエラー判定部１４では、同期クロックのズレを検出して、前記同期クロックのズレに起因するエラーは疑似エラーとしてエラー不検出とする機能を有する。

【0036】

これにより、実施の形態２にかかる半導体装置２０では、互いに非同期動作するデルタシグマ変調器ＤＳＭを信号生成回路として採用した場合であっても、周波数偏差に起因するエラーを疑似エラーと処理し、エラーの誤検出及び誤検出に起因するソフトウェア処理の発生を回避することができる。

【0037】

実施の形態３
実施の形態３では、実施の形態１にかかる半導体装置１０の別の形態となる半導体装置３０について説明する。なお、実施の形態３の説明において実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

【0038】

図７に実施の形態３にかかる半導体装置３０のブロック図を示す。図７に示すように、実施の形態３では、半導体装置３０に対応して設けられるデルタシグマ変調器は、デルタシグマ変調器ＤＳＭ０だけである。また、実施の形態３にかかる半導体装置３０に対応するデルタシグマ変調器ＤＳＭは、同期クロックＤＳＭＣＬＫをチャンネルＣＨ０側のＤＳＭインタフェース３２ａから受け取る。また、デルタシグマ変調器ＤＳＭ０は、１つの出力信号を分岐した経路を経由して半導体装置３０に送信し、ＤＳＭインタフェース３２ａ、３３ａに対して同じ入力信号を与える。一方、半導体装置３０のＤＳＭインタフェース３３ａは、同期クロックをＤＳＭインタフェース３２ａから受け取る。

【0039】

そして、半導体装置３０では、第１の受信部３２及び第２の受信部３３がともにＤＳＭインタフェース３２ａが出力する同期クロックに基づき入力信号ＤＳＭＤＡＴを取り込む。第１の受信部３２は、自機が生成した同期クロックＤＳＭＣＬＫに基づき受信値を生成するＤＳＭインタフェース３２ａを有する。また、第２の受信部３３は、ＤＳＭインタフェース３２ａから与えられる同期クロックＤＳＭＣＬＫに基づき受信値を生成するＤＳＭインタフェース３３ａを有する。そして、ＤＳＭインタフェース３２ａ及びＤＳＭインタフェース３３ａは、互いに１８０°位相が異なる同期クロックＤＳＭＣＬＫのクロックエッジを用いて入力信号を取り込む。

【0040】

そこで、図８に実施の形態３にかかる半導体装置の動作を説明するタイミングチャートを示す。図８に示す例では、ＤＳＭインタフェース３２ａは同期クロックＤＳＭＣＬＫの立ち下がりエッジでデータを取り込み、ＤＳＭインタフェース３３ａは同期クロックＤＳＭＣＬＫの立ち上がりエッジでデータを取り込む。

【0041】

このようなデータ取り込みを行うことで、同期クロックＤＳＭＣＬＫの高速化に対してタイミングマージンを得ることが可能になる。一方２つのチャンネルで互いに異なるタイミングでデータを取り込むことで、タイミングをずらしながら常に２つのチャンネルが同じデータを取得することになるため、２つのデータに差分が発生しない。これにより、実施の形態３にかかる半導体装置３０では、チャネル間のアナログデジタル変換に関するマージンを考慮することなくエラー判定部１４における比較することが可能になる。

【0042】

実施の形態４
実施の形態４では、実施の形態２にかかる半導体装置２０に対して１つのデルタシグマ変調器を設けたものである。そして、このデルタシグマ変調器ＤＳＭは、半導体装置２０の２つのチャンネルに対して１つの同期クロックＤＳＭＣＬＫを出力しつつ、２チャンネルの入力信号ＤＳＭＣＬＫを出力する。

【0043】

このような構成とすることで、同一の同期クロックが２つのチャンネルに供給されるため、チャンネル間の周波数偏差の発生を防ぐことができる。これにより、実施の形態４にかかる半導体装置２０では、周波数偏差に起因する疑似エラー防止機能を省略することが可能になる。

【0044】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0045】

１ 情報処理システム
１０、２０、３０ 半導体装置
１２、２２、３２ 第１の受信部
１２ａ、１３ａ、２２ａ、２３ａ、３２ａ、３３ａ ＤＳＭインタフェース
１２ｂ、１３ｂ デジタルフィルタ
１３、２３、３３ 第２の受信部
１４ エラー判定部
１５ 比較値生成回路
１６ ノイズカウンタ
１６ａ 閾値カウンタ
１６ｂ ノイズリカバリカウンタ
１７ 閾値カウントレジスタ
１８ ノイズリカバリカウントレジスタ
１９ 割り込み制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】