特開 2023-131415 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023131415

(43)【公開日】2023-09-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230914BHJP

   H01L 27/06 20060101ALI20230914BHJP

   H01L 21/822 20060101ALI20230914BHJP

   H01L 21/8234 20060101ALI20230914BHJP

   H01L 29/06 20060101ALI20230914BHJP

   H01L 25/07 20060101ALI20230914BHJP

   H01L 23/12 20060101ALI20230914BHJP

【ＦＩ】

H01L29/78 652K

H01L27/06 311Z

H01L27/04 H

H01L27/088 C

H01L27/088 B

H01L29/78 657F

H01L29/78 652P

H01L29/06 301F

H01L29/06 301G

H01L29/06 301V

H01L29/78 652N

H01L29/78 652M

H01L29/78 653A

H01L29/78 652S

H01L29/78 657G

H01L29/78 652Q

H01L25/08 Y

H01L23/12 Z

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022036163

(22)【出願日】2022-03-09

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】平林 誠滋

(72)【発明者】

【氏名】小嶋 勇介

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038AV06

5F038AZ08

5F038BH07

5F038BH16

5F038CA02

5F038CA06

5F038CA07

5F038CA08

5F048AA01

5F048AA05

5F048AB10

5F048AC01

5F048AC06

5F048BA02

5F048BB02

5F048BB19

5F048BC03

5F048BC07

5F048BC12

5F048BD07

5F048BF02

5F048CC09

5F048CC11

(57)【要約】

【課題】トレンチ内にゲート電極およびフィールドプレート電極を含むダブルゲート構造を有するメインＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴを備えた半導体装置の性能を向上させる。
【解決手段】トレンチＤ２内にゲート電極およびフィールドプレート電極を含むメインＭＯＳＦＥＴ１ＭＭと、トレンチＤ４内にゲート電極およびフィールドプレート電極を含む電流検出用のセンスＭＯＳＦＥＴ１ＳＭとを、それぞれ別のターミネーションリングＴＲ１、ＴＲ２により囲む。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電界効果トランジスタと電流検出用の第２電界効果トランジスタとを備えた第１半導体チップを有する半導体装置であって、
第１主面および前記第１主面の反対側の第２主面を備え、平面視で互いに離間する第１領域および第２領域を備えた半導体基板と、
前記半導体基板の前記第１主面にそれぞれ形成され、前記半導体基板の途中深さに達する第１トレンチ、第２トレンチ、第３トレンチおよび第４トレンチと、
前記半導体基板の前記第１主面に沿う第１方向に延在し、前記半導体基板の前記第１主面に沿い前記第１方向に対して交差する第２方向に複数並ぶ前記第２トレンチ同士の間において、前記半導体基板の前記第１主面を含む前記半導体基板内に形成された第１導電型の第１ソース領域と、
前記半導体基板内において前記第１ソース領域と前記第２トレンチとに接して形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
前記半導体基板の前記第１主面に沿う第３方向に延在し、前記半導体基板の前記第１主面に沿い前記第３方向に対して交差する第４方向に複数並ぶ前記第４トレンチ同士の間において、前記半導体基板の前記第１主面を含む前記半導体基板内に形成された前記第１導電型の第２ソース領域と、
前記半導体基板内において前記第２ソース領域と前記第４トレンチとに接して形成された、前記第２導電型の第２半導体領域と、
前記半導体基板の前記第２主面を含む前記半導体基板内に形成された前記第１導電型のドレイン領域と、
前記第２トレンチ内に第１絶縁膜を介して形成され、互いに絶縁された第１ゲート電極および第１電極と、
前記第４トレンチ内に第２絶縁膜を介して形成され、互いに絶縁された第２ゲート電極および第２電極と、
前記第１トレンチおよび前記第３トレンチのそれぞれの内側に形成された第３絶縁膜と、
前記半導体基板上に層間絶縁膜を介して形成された、第１配線、第２配線および第３配線と、
を有し、
前記第１領域に形成された、前記第２トレンチ内の前記第１ゲート電極、前記第１ソース領域、前記第１半導体領域および前記ドレイン領域は、前記第１電界効果トランジスタを構成し、
前記第２領域に形成された、前記第４トレンチ内の前記第２ゲート電極、前記第２ソース領域、前記第２半導体領域および前記ドレイン領域は、前記第２電界効果トランジスタを構成し、
前記第１配線は、前記第１ソース領域および前記第１電極に電気的に接続され、
前記第２配線は、前記第２ソース領域および前記第２電極に電気的に接続され、
前記第３配線は、前記第１ゲート電極および前記第２ゲート電極に電気的に接続され、
前記第１トレンチは、平面視において前記第１領域の周囲を囲み、
前記第２トレンチは、平面視において前記第２領域の周囲を囲んでいる、半導体装置。

【請求項2】

請求項１記載の半導体装置において、
前記第１方向における前記第１ソース領域と前記第２トレンチとの距離と、前記第３方向における前記第２ソース領域と前記第４トレンチとの距離とは、一定である、半導体装置。

【請求項3】

請求項１記載の半導体装置において、
前記第２領域を複数有し、それらの複数の前記第２領域のそれぞれに前記第２電界効果トランジスタを有する、半導体装置。

【請求項4】

請求項３記載の半導体装置において、
複数の前記第２電界効果トランジスタのそれぞれで検知した電流を平均化して検出する、半導体装置。

【請求項5】

請求項３記載の半導体装置において、
平面形状が矩形である前記第１半導体チップの４隅のそれぞれに複数の前記第２電界効果トランジスタが配置されている、半導体装置。

【請求項6】

請求項１記載の半導体装置において、
平面視において、前記第１半導体チップの中央に前記第２電界効果トランジスタが配置されている、半導体装置。

【請求項7】

請求項１記載の半導体装置において、
前記第１半導体チップは、埋め込み基板パッケージ内に組み込まれている、半導体装置。

【請求項8】

請求項１記載の半導体装置において、
前記第１半導体チップと、前記第１半導体チップとは異なる第２半導体チップを前記埋め込み基板パッケージ内に含む、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、例えば、メインのＭＯＳＦＥＴと、電流検出用の小規模なＭＯＳＦＥＴとを備えた半導体装置に適用して有効な技術に関するものである。

【背景技術】

【0002】

高い耐圧が求められるパワーＭＯＳＦＥＴでは、内部状態の監視または制御などを目的として、素子に流れる電流値を高精度にモニタリングできることが要求される場合がある。半導体チップに搭載されたメインＭＯＳＦＥＴの電流値を測定するための構造として、半導体チップに電流検出用の小規模なセンスＭＯＳＦＥＴを搭載することが知られている。

【0003】

また、特許文献１（特開２０１１－１９９１０９号公報）には、パワーＭＯＳＦＥＴの構成として、トレンチ内にゲート電極とフィールドプレート電極とが埋め込まれたダブルゲート構造が記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１－１９９１０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

センスＭＯＳＦＥＴは、メインＭＯＳＦＥＴと別々のソースパッドを備え、それらのソースパッドには通常は互いに同電位が印加される。しかし、瞬間的ではあるが、それぞれのソースパッドに電位が印加されるタイミングがずれる場合があり得るため、メインＭＯＳＦＥＴのソースとセンスＭＯＳＦＥＴのソースとの間の耐圧を確保する必要がある。

【0006】

また、耐圧確保を目的として、ダブルゲート構造を有するメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴとの間にトレンチを設けると、配線の複雑化および素子の無効領域の発生などにより、チップサイズが増大する場合が考えられる。このため、素子間の耐圧を確保し、かつ、チップサイズが増大を防ぐ工夫が必要である。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0009】

一実施の形態である半導体装置は、トレンチ内にゲート電極およびフィールドプレート電極を含むメインＭＯＳＦＥＴと、トレンチ内にゲート電極およびフィールドプレート電極を含む電流検出用のセンスＭＯＳＦＥＴとを、それぞれ別のターミネーションリングにより囲むものである。

【発明の効果】

【0010】

一実施の形態によれば、半導体装置の性能を向上できる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１である半導体装置を示す平面レイアウトである。

【図2】図１のＡ－Ａ線、図Ｂ－Ｂ線およびＣ－Ｃ線における断面図である。

【図3】図１のＤ－Ｄ線、図Ｅ－Ｅ線およびＦ－Ｆ線における断面図である。

【図4】実施の形態１である半導体装置を示す回路図である。

【図5】実施の形態１である半導体装置を示す平面レイアウトである。

【図6】図５の領域１Ｃを拡大して示す平面レイアウトである。

【図7】図５の領域１Ｄを拡大して示す平面レイアウトである。

【図8】実施の形態２である半導体装置を示す平面レイアウトである。

【図9】実施の形態３である半導体装置を示す平面レイアウトである。

【図10】実施の形態４である半導体装置を示す模式的な断面図である。

【図11】実施の形態４である半導体装置を示す斜視図である。

【図12】実施の形態４である半導体装置の下面を示すである。

【図13】比較例である半導体装置を示す平面レイアウトである。

【図14】図１３のＧ－Ｇ線における断面図である。

【発明を実施するための形態】

【0012】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。

【0013】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0014】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0015】

本願でいう幅とは、半導体基板の上面に沿う方向（水平方向、横方向）における物体（パターン）の長さを指す。また、本願でいう厚さとは、半導体基板の上面に対して垂直な方向（厚さ方向、高さ方向、上下方向、縦方向）における物体の長さを指す。また、以下の説明で用いる各平面図（平面レイアウト）では、図を分かり易くするため、コンタクトプラグにハッチングを付している。

【0016】

ここでは、本願の半導体装置としてパワーＭＯＳＦＥＴを例に説明する。パワーＭＯＳＦＥＴは、数ワット以上の電力を扱える半導体デバイスである。本願の半導体装置は、パワーＭＯＳＦＥＴのうちの、トレンチゲートパワーＭＯＳＦＥＴを有する。トレンチゲートパワーＭＯＳＦＥＴは、半導体基板の上面（第１主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコンなどからなるゲート電極を有し、半導体基板の厚さ方向にチャネルが形成されるものである。この場合、通常、半導体基板の上面側がソースとなり、下面側（裏面側、第２主面側）がドレインとなる。

【0017】

また、本願の半導体装置は、トレンチゲートパワーＭＯＳＦＥＴのうちの、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴを有する。トレンチ内ダブルゲート型パワーＭＯＳＦＥＴは、トレンチ内のゲート電極（真性ゲート電極）の下方に、フィールドプレート電極を有するものである。フィールドプレート電極は、ゲート電極のドレイン側端部近傍に集中する急峻な電位勾配を分散させる働きを有する電極であり、ソース電極に電気的に接続されている。

【0018】

＜改善の余地の詳細＞
以下では、この改善の余地の詳細について、図面を参照しながら説明する。

【0019】

電流検出用のセンスＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）は、パワーＭＯＳＦＥＴを主に構成するメインＭＯＳＦＥＴと並列に配置され、メインＭＯＳＦＥＴとドレインおよびゲートを共有したＭＯＳＦＥＴである。メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴとに流れる電流比（センス比）を利用して、ＩＣ（Integrated Circuit）と組み合わせることで、電流検知による発熱モニタを行える。

【0020】

メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴとのそれぞれのソースパッドには、同電位が印加されることが考えられる。この場合、メインＭＯＳＦＥＴのソースパッドに接続されるピンとセンスＭＯＳＦＥＴのソースパッドに接続されるピンとがそれぞれ独立している場合、瞬間的ではあるが、それぞれのソースパッドに電位が印加されるタイミングがずれる可能性がある。このため、メインＭＯＳＦＥＴのソースとセンスＭＯＳＦＥＴのソースとの間には、例えば５Ｖ程度の耐圧が確保されていなければならない。

【0021】

メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴとの電気的分離方法としては、ｎ^＋拡散領域を形成する際の注入により分離する方法、および、ｐ型のボディ層（ｐ型ウェル）を、半導体基板の上面に形成されたトレンチにより分離する方法が考えられる。

【0022】

ここで、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴでは、トレンチ内のゲート電極の下方に、フィールドプレート電極が形成される。トレンチ内ダブルゲート型パワーＭＯＳＦＥＴは、トレンチ内にソース電位が印加されたフィールドプレート電極を有していることにより、ＭＯＳＦＥＴの寄生容量を抑え、ＭＯＳＦＥＴのスイッチング速度を高めることができる。

【0023】

ただし、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいて、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴとをｎ^＋拡散領域を形成する際の注入打ち分けのみにより分離しようとすると、閾値電圧Ｖｔｈが低下し、パンチスルーが起きる。つまり、耐圧の確保という第１の改善の余地がある。そこで、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいてメインＭＯＳＦＥＴとセンスＭＯＳＦＥＴとを分離する方法としては、図１３および図１４に示す比較例のように、トレンチＤ５を形成してそれらのＭＯＳＦＥＴ同士を分離することが考えられる。

【0024】

図１３に、比較例の半導体装置（半導体チップ）であるトレンチ内ダブルゲート型パワーＭＯＳＦＥＴを有する半導体チップＣＨＰＡの平面レイアウトを示す。図１３に示す半導体装置は、半導体チップの平面視における面積の大部分を占めるメインＭＯＳＦＥＴ６ＭＭと、電流検出用に用いられるセンスＭＯＳＦＥＴとを備えている。センスＭＯＳＦＥＴは、図１３において二点鎖線で囲んだ領域１Ｚに形成されている。センスＭＯＳＦＥＴはメインＭＯＳＦＥＴ６ＭＭに比べて小規模であり、半導体チップの平面視における面積の占有率は、メインＭＯＳＦＥＴ６ＭＭの面積占有率に比べて小さい。図１３では、半導体基板の上面上に形成された配線の下の構造を透過して示しており、半導体基板上の層間絶縁膜およびパッシベーション膜などの絶縁膜の図示を省略している。

【0025】

図１４は、図１３のＧ－Ｇ線における断面図である。図１４に示すように、比較例の半導体装置は、基板ＳＢと、基板ＳＢ上に形成された半導体層であるドリフト層ＤＦとを有する半導体基板を備えている。半導体基板の上面に形成されたトレンチＤ１内には、絶縁膜ＩＦ１を介して導電膜ＣＬが埋め込まれている。また、半導体基板の上面に形成されたトレンチＤ２内には、絶縁膜ＩＦ１を介してゲート電極ＧＥおよびゲート電極ＧＥの下のフィールドプレート電極ＦＰが埋め込まれている。隣り合うトレンチＤ２同士の間の半導体基板の上面には、ソース領域ＳＲが形成されている。ソース領域ＳＲおよびソース領域ＳＲの下のｐ型のボディ層にソース電位を印加するため、半導体基板上にはコンタクトプラグＳＣ２が形成されている。コンタクトプラグＳＣ２の直下の半導体基板の上面には、ボディコンタクト領域であるｐ^＋拡散領域ＢＣが形成されている。

【0026】

図１３に示すように、トレンチＤ２は半導体基板の上面に沿うＹ方向に延在し、半導体基板の上面に沿うＸ方向に複数並んでいる。トレンチＤ２は内部にゲート電極ＧＥとフィールドプレート電極ＦＰとを含むダブルゲート構造を有しているが、破線で囲まれた領域１ＸのトレンチＤ２内にはゲート電極ＧＥは形成されていない。領域１Ｘでは、フィールドプレート電極ＦＰにソースパッドを構成する配線Ｍ１Ｓ１からソース電位を印加するためのコンタクトプラグ（導電性接続部）ＳＣ１がフィールドプレート電極ＦＰ上に形成されている。また、ゲートパッドＧＰに接続されたゲート配線ＧＷの直下には、ゲート電極ＧＥにゲート電位を印加するためのコンタクトプラグＧＣが形成されている。

【0027】

センスＭＯＳＦＥＴとメインＭＯＳＦＥＴ６ＭＭとは、面積は異なるが、互いに同様の構造を有している。ここで、本比較例では、Ｘ方向に延在するトレンチＤ５により、センスＭＯＳＦＥＴおよびメインＭＯＳＦＥＴ６ＭＭのそれぞれのソース領域ＳＲおよびボディ層ＰＢを電気的に分離している。このため、図１３の中央部に示すようにゲート配線ＧＷをＸ方向に延在させ、その下にコンタクトプラグＧＣを設ける必要がある。また、図１３のセンスＭＯＳＦＥＴ形成領域において破線で囲む領域では、配線Ｍ１Ｓ１とソース領域ＳＲおよびボディ層ＰＢとを接続するためのコンタクトプラグＳＣ４を形成する必要がある。つまり、ゲート電位およびソース電位にそれぞれ固定するためのコンタクトプラグおよび配線を配置する領域が必要となるため、チップ面積が増大するという第２の改善の余地がある。

【0028】

また、上記ゲート配線ＧＷの配置などにより、図１３に一点鎖線で示す領域１Ｙにはｐ^＋拡散領域ＢＣを形成することができない。これは、ｐ^＋拡散領域ＢＣが、半導体基板上の層間絶縁膜ＩＬ（図１４参照）にコンタクトプラグＳＣ１を形成するための開口部を形成した後、コンタクトプラグＳＣ１の形成前に当該開口部の底面の半導体基板にイオン注入を行うことで形成されるためである。このように、領域１Ｙにはｐ^＋拡散領域ＢＣが形成できずＭＯＳＦＥＴが形成できないため、領域１Ｙは実質的に無効領域となる。このこともチップ面積増大の要因となる。加えて、領域１Ｙにｐ^＋拡散領域ＢＣが形成されないことにより、閾値電圧Ｖｔｈが低下し、パンチスルーが起き易くなる。

【0029】

上記のように、メインＭＯＳＦＥＴの他にセンスＭＯＳＦＥＴを備えたトレンチ内ダブルゲート型パワーＭＯＳＦＥＴには、解消すべき第１の改善の余地と第２の改善の余地とが存在する。

【0030】

そこで、下記の実施の形態では、上述した第１の改善の余地と第２の改善の余地とを同時に解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。

【0031】

（実施の形態１）
＜半導体装置の構造＞
以下に、図１～図７を用いて、本実施の形態の半導体装置について説明する。

【0032】

図１に示すように、本実施の形態の半導体装置は、半導体基板を備えた半導体チップＣＨＰ１であり、半導体チップＣＨＰ１は、メインＭＯＳＦＥＴ１ＭＭと、センスＭＯＳＦＥＴ１ＳＭとを有している。図２には、左から順に、図１のメインＭＯＳＦＥＴ１ＭＭのＡ－Ａ線における断面、図Ｂ－Ｂ線における断面、および、Ｃ－Ｃ線における断面を並べて示している。図３には、左から順に、図１のセンスＭＯＳＦＥＴ１ＳＭのＤ－Ｄ線における断面、図Ｅ－Ｅ線における断面、および、Ｆ－Ｆ線における断面を並べて示している。半導体基板は、上面（第１主面）と、当該上面の反対側の下面（第２主面）とを有している。図１では、半導体基板の上面上に形成された配線の下の構造を透過して示しており、半導体基板上の層間絶縁膜およびパッシベーション膜などの絶縁膜の図示を省略している。

【0033】

図２に示すように、本実施の形態の半導体装置を構成する半導体基板は、例えば単結晶Ｓｉ（シリコン）などからなる基板ＳＢと、基板ＳＢ上にエピタキシャル成長法などにより形成された半導体層であるドリフト層ＤＦとを有している。基板ＳＢは、ｎ^＋型のドレイン領域ＤＲを構成している。図示していないが、基板ＳＢの下面は、例えばＡｕ（金）などを含むドレイン電極により覆われており、ドレイン領域ＤＲはドレイン電極に接続されている。

【0034】

ドリフト層ＤＦは、ｎ^－型の半導体層である。メインＭＯＳＦＥＴ１ＭＭが形成されているアクティブ領域において、半導体基板の上面に沿うＹ方向に延在するトレンチＤ２が、半導体基板の上面に沿うＸ方向に複数並んで形成されている。Ｙ方向およびＸ方向は、平面視において互いに直交する方向である。また、Ｙ方向およびＸ方向のそれぞれに対し直交するＺ方向は、半導体基板の上面に対して垂直な高さ方向（厚さ方向、垂直方向、縦方向）である。

【0035】

また、図１に示すように、半導体基板の上面には、メインＭＯＳＦＥＴ１ＭＭが形成されているアクティブ領域の周囲を平面視で囲むトレンチＤ１が形成されている。図２に示すように、トレンチＤ１内には、絶縁膜ＩＦ１を介して導電膜ＣＬが埋め込まれており、このトレンチＤ１、絶縁膜ＩＦ１および導電膜ＣＬは、ターミネーションリングＴＲ１を構成している。メインＭＯＳＦＥＴ１ＭＭが形成されているアクティブ領域の周囲は、平面視において環状のターミネーションリングＴＲ１により囲まれている（図１参照）。また、半導体チップＣＨＰ１の周縁部の半導体基板の上面には、ターミネーションリングＴＲ１と同様の構造のシールリングＳＲＧが形成されている。シールリングＳＲＧは、平面視において、メインＭＯＳＦＥＴ１ＭＭ、センスＭＯＳＦＥＴ１ＳＭ、ターミネーションリングＴＲ１およびＴＲ２を囲んでいる。

【0036】

トレンチＤ２内には、絶縁膜ＩＦ１を介して、ゲート配線ＧＷと、ゲート配線ＧＷの下のフィールドプレート電極ＦＰとが埋め込まれている。このように、トレンチ内に２つの電極が形成されている構造を、ここではダブルゲート構造（ダブルゲート型）と呼ぶ。上記アクティブ領域において、半導体基板の上面（ドリフト層ＤＦの上面）には、ｐ型の半導体層であるボディ層ＰＢが、トレンチＤ２の側面に接して形成されている。ボディ層ＰＢの深さは、例えばゲート電極ＧＥの深さよりも浅い。

【0037】

また、上記アクティブ領域において、半導体基板の上面（ドリフト層ＤＦの上面）には、ｎ^＋型の半導体領域（ｎ^＋拡散層）であるソース領域ＳＲが、トレンチＤ２の側面に接して形成されている。ソース領域ＳＲの深さは、ボディ層ＰＢおよびゲート電極ＧＥのいずれの深さよりも浅い。ソース領域ＳＲの下面はボディ層ＰＢに接しており、ボディ層ＰＢの下面はドリフト層ＤＦに接している。

【0038】

ソース領域ＳＲ、ドレイン領域ＤＲ、ボディ層ＰＢおよびゲート電極ＧＥは、縦型のＭＯＳＦＥＴであるメインＭＯＳＦＥＴ１ＭＭを構成している。メインＭＯＳＦＥＴ１ＭＭがオン状態のときには、ゲート電極ＤＥが設けられたトレンチＤ２に隣接するボディ層ＰＢにチャネル（反転層）が形成され、電流はドレイン領域ＤＲからドリフト層ＤＦおよびボディ層ＰＢ内の当該チャネルを通ってソース領域ＳＲへ流れる。

【0039】

半導体基板、ゲート電極ＧＥ、絶縁膜ＩＦ１および導電膜ＣＬのそれぞれの上には、層間絶縁膜ＩＬを介して、配線Ｍ１Ｓ１および配線Ｍ１Ｇが形成されている。層間絶縁膜ＩＬは、例えば主に酸化シリコンからなる。配線Ｍ１Ｓ１と配線Ｍ１Ｇとは、例えばＡｌ（アルミニウム）からなり、互いに離間して並んでいる。層間絶縁膜ＩＬには複数の開口部（貫通孔）が形成されている。それらの開口部内には、配線Ｍ１Ｓ１と一体となっているコンタクトプラグ（導電性接続部）ＳＣ１、ＳＣ２およびＳＣ３、または、配線Ｍ１Ｇと一体となっているコンタクトプラグＧＣが形成されている。すなわち、上記アクティブ領域において、互いに隣り合うトレンチＤ２同士の間の半導体基板上には、層間絶縁膜ＩＬを貫通するコンタクトプラグＳＣ２が、Ｙ方向に延在している。また、ターミネーションリングＴＲ１を構成する導電膜ＣＬの直上には、配線Ｍ１Ｓ１と一体となっているコンタクトプラグ（導電性接続部）ＧＣが形成されている。

【0040】

図示していないが、配線Ｍ１Ｓ１および配線Ｍ１Ｇのそれぞれの上面の一部は、パッシベーション膜により覆われている。図１では、当該パッシベーション膜の矩形の開口部であって、配線Ｍ１Ｓ１の上面の一部により構成されるソースパッドＳＰを示している。また、配線Ｍ１Ｇの上面の一部により構成されるゲートパッドＧＰは、パッシベーション膜から露出している。Ｙ方向におけるトレンチＤ２の端部の直上には、配線Ｍ１Ｇにより構成されるゲート配線ＧＷがゲートパッドＧＰ側から連続的に延在しており、図２に示すゲート電極ＧＥはコンタクトプラグＧＣを介してゲート配線ＧＷ（配線Ｍ１Ｇ）に電気的に接続されている。また、ターミネーションリングＴＲ１を構成する導電膜ＣＬは、コンタクトプラグＳＣ１を介して配線Ｍ１Ｓ１に電気的に接続されている。

【0041】

コンタクトプラグＳＣ２の直下の半導体基板の上面（ボディ層ＰＢの上面）には、ボディコンタクト領域であるｐ^＋拡散領域ＢＣが形成されている。ｐ^＋拡散領域ＢＣの深さは、ボディ層ＰＢの深さよりも浅い。ｐ^＋拡散領域ＢＣは、ボディ層ＰＢに接している。コンタクトプラグＳＣ２は、ソース領域ＳＲおよびｐ^＋拡散領域ＢＣに接している。これによりソース領域ＳＲおよびｐ^＋拡散領域ＢＣは、コンタクトプラグＳＣ２を介して配線Ｍ１Ｓ１に電気的に接続されている。ボディ層ＰＢは、ｐ^＋拡散領域ＢＣおよびコンタクトプラグＳＣ２を介して配線Ｍ１Ｓ１に電気的に接続されている。

【0042】

上記のように、トレンチＤ２は内部にゲート電極ＧＥとフィールドプレート電極ＦＰとを含むダブルゲート構造を有しているが、図１で破線で囲まれた領域１Ａにはゲート電極ＧＥは形成されておらず、電極としてはフィールドプレート電極ＦＰのみが形成されている。領域１Ａでは、フィールドプレート電極ＦＰに配線Ｍ１Ｓ１からソース電位を印加するためのコンタクトプラグＳＣ１がフィールドプレート電極ＦＰ上に形成されている。

【0043】

上記より、ソース領域ＳＲ、ボディ層ＰＢ、フィールドプレート電極ＦＰ、導電膜ＣＬのそれぞれにはソース電位が印加され、ゲート電極ＧＥにはゲート電位が印加される。本実施の形態の各ＭＯＳＦＥＴはトレンチ内ダブルゲート型パワーＭＯＳＦＥＴであり、トレンチ内にソース電位が印加されたフィールドプレート電極を有していることにより、ＭＯＳＦＥＴの寄生容量を抑え、ＭＯＳＦＥＴのスイッチング速度を高めることができる。

【0044】

次に、センスＭＯＳＦＥＴ１ＳＭについて説明する。ただし、センスＭＯＳＦＥＴ１ＳＭとメインＭＯＳＦＥＴ１ＭＭとは、面積は異なるが、互いに同様の構造を有しているため、センスＭＯＳＦＥＴ１ＳＭの構造の詳細な説明は省略する。図１では、センスＭＯＳＦＥＴ１ＳＭのレイアウトを、メインＭＯＳＦＥＴ１ＭＭのレイアウトを縮小して示しているが、実際にはセンスＭＯＳＦＥＴ１ＳＭを構成するトレンチ、コンタクトプラグのそれぞれの幅、トレンチ同士の間隔などの寸法は、メインＭＯＳＦＥＴ１ＭＭと同様である。

【0045】

図１および図３に示すように、センスＭＯＳＦＥＴ１ＳＭのアクティブ領域には、メインＭＯＳＦＥＴ１ＭＭのトレンチＤ２、Ｄ１と同様に、半導体基板の上面に複数のトレンチＤ４と１つの環状のトレンチＤ３とが形成されている。すなわち、トレンチＤ４内にはゲート電極ＧＥとフィールドプレート電極ＦＰが形成されており、トレンチＤ３内には導電膜ＣＬが形成されている。トレンチＤ３、トレンチＤ３内の絶縁膜ＩＦ１および導電膜ＣＬは、ターミネーションリングＴＲ２を構成している。また、当該アクティブ領域に形成されたソース領域ＳＲ、ドレイン領域ＤＲ、ボディ層ＰＢおよびゲート電極ＧＥは、縦型のＭＯＳＦＥＴであるセンスＭＯＳＦＥＴ１ＳＭを構成している。

【0046】

ソース領域ＳＲと、ボディ層ＰＢ内に形成されたｐ^＋拡散領域ＢＣとは、コンタクトプラグＳＣ２を介して、層間絶縁膜ＩＬ上の配線Ｍ１Ｓ２に電気的に接続されている。トレンチＤ３内の導電膜ＣＬは、コンタクトプラグＳＣ３を介して配線Ｍ１Ｓ２に電気的に接続されている。ゲート電極ＧＥは、コンタクトプラグＧＣを介して配線Ｍ１Ｇに電気的に接続されている。

【0047】

トレンチＤ４はダブルゲート構造を有する溝であるが、図１に破線で示す領域１ＢのトレンチＤ４内では、領域１ＡのトレンチＤ２と同様に、フィールドプレート電極ＦＰが形成されているがゲート電極ＧＥは形成されていない。領域１Ｂには層間絶縁膜ＩＬを貫通するコンタクトプラグＳＣ１が形成されており、トレンチＤ４内のフィールドプレート電極ＦＰは、コンタクトプラグＳＣ１を介して配線Ｍ１Ｓ２に電気的に接続されている。

【0048】

図１では、上記パッシベーション膜の矩形の開口部であって、配線Ｍ１Ｓ２の上面の一部により構成されるソースパッドＳＳＰを示している。センスＭＯＳＦＥＴ１ＳＭのアクティブ領域に形成されたソース領域ＳＲ、ｐ^＋拡散領域ＢＣ、ボディ層ＰＢ、導電膜ＣＬおよび当該アクティブ領域を平面視で囲む導電膜ＣＬには、コンタクトプラグＳＣ１、ＳＣ２またはＳＣ３を介してソース電位が印加される。トレンチＤ２とトレンチＤ４とは、同じＹ方向に延在している。センスＭＯＳＦＥＴ１ＳＭを構成するゲート電極ＧＥには、Ｙ方向におけるトレンチＤ４の端部のゲート電極ＧＥに接続されたコンタクトプラグＧＣを介してゲート電位が印加される。

【0049】

上記のように、本実施の形態の説明で用いる符号には違いがあるが、メインＭＯＳＦＥＴ１ＭＭとセンスＭＯＳＦＥＴ１ＳＭとは互いに同様の構造を有している。メインＭＯＳＦＥＴ１ＭＭのゲート電極ＧＥとセンスＭＯＳＦＥＴ１ＳＭのゲート電極ＧＥとのそれぞれには、同一のゲートパッドＧＰを介してゲート電位が印加される。これに対し、メインＭＯＳＦＥＴ１ＭＭのソース領域ＳＲなどにソース電位を印加するソースパッドＳＰと、センスＭＯＳＦＥＴ１ＳＭのソース領域ＳＲなどにソース電位を印加するソースパッドＳＳＰとは互いに異なる。ソースパッドＳＰを構成する配線Ｍ１Ｓ１と、ソースパッドＳＳＰを構成する配線Ｍ１Ｓ２とは、互いに離間しており絶縁されている。図４の回路図に示すように、メインＭＯＳＦＥＴ１ＭＭとセンスＭＯＳＦＥＴ１ＳＭのそれぞれのドレイン電極同士は互いに接続されており、ゲート電極同士は互いに接続されている。

【0050】

本実施の形態の半導体装置の主な特徴の一つは、互いにダブルゲート構造を有する縦型ＭＯＳＦＥＴであるメインＭＯＳＦＥＴ１ＭＭと電流検出用のセンスＭＯＳＦＥＴ１ＳＭとのそれぞれを、ターミネーションリングＴＲ１、ＴＲ２により囲んだ平面レイアウトを採用している点にある。このようにメイン素子とセンス素子とをトレンチＤ１、Ｄ３によりそれぞれ囲むことにより、メインＭＯＳＦＥＴ１ＭＭのソース領域ＳＲとセンスＭＯＳＦＥＴ１ＳＭのソース領域ＳＲとを電気的に分離し、耐圧を確保している。

【0051】

ここで、図５、図６および図７を用いて、本実施の形態の半導体装置の平面レイアウトの一例について説明する。図５は、上述した半導体チップＣＨＰ１の平面レイアウトの一例を示している。図５に示すように、半導体チップＣＨＰ１の上面側には、半導体チップＣＨＰ１の上面の面積の大部分を占めるソースパッドＳＰ（配線Ｍ１Ｓ１）が形成されている。その他に、半導体チップＣＨＰ１の上面側には、ソースパッドＳＰよりも小さい、ゲートパッドＧＰおよびソースパッドＳＳＰが形成されている。ゲートパッドＧＰからは、ゲート配線ＧＷが平面視でソースパッドＳＰを囲むように環状に形成されている。メインＭＯＳＦＥＴ１ＭＭはソースパッドＳＰの直下に形成されているのに対し、センスＭＯＳＦＥＴ１ＳＭは、ソースパッドＳＳＰと隣り合う領域に形成されている。当該領域には、ゲート配線ＧＷの一部が延在しており、センスＭＯＳＦＥＴ１ＳＭにゲート電位を供給する。

【0052】

図６には、図５で破線で囲んだ領域１Ｃ、つまりメインＭＯＳＦＥＴ１ＭＭの端部の拡大図を示している。図７には、図５で破線で囲んだ領域１Ｄ、つまりセンスＭＯＳＦＥＴ１ＳＭの端部の拡大図を示している。

【0053】

図６および図７に示すように、メインＭＯＳＦＥＴ１ＭＭのソース領域ＳＲ、および、センスＭＯＳＦＥＴ１ＳＭのソース領域ＳＲは、いずれも平面視においてゲート配線ＧＷおよびターミネーションリングＴＲ１、ＴＲ２から離間して形成されている。ここで、メインＭＯＳＦＥＴ１ＭＭを構成する複数のソース領域ＳＲとターミネーションリングＴＲ１とのＹ方向（トレンチＤ２の延在方向）における距離Ｌ１は、どの場所においても一定である。同様に、センスＭＯＳＦＥＴ１ＳＭを構成する複数のソース領域ＳＲとターミネーションリングＴＲ２とのＹ方向（トレンチＤ４の延在方向）における距離Ｌ２は、どの場所においても一定である。また、距離Ｌ１と距離Ｌ２とは、互いに同一である。

【0054】

なお、図２および図３では、トレンチＤ１、Ｄ３と隣り合うトレンチＤ２、Ｄ４に隣接する半導体基板の一部の上面にソース領域ＳＲが形成された構造を示している。これに対し、図６および図７に示すように、トレンチＤ１、Ｄ３と隣り合うトレンチＤ２、Ｄ４に隣接する半導体基板の上面にソース領域ＳＲを形成していなくてもよい。

【0055】

＜本実施の形態の効果＞
改善の余地に関し説明したように、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいて、メインＭＯＳＦＥＴとセンスＭＯＳＦＥＴとをｎ^＋拡散領域を形成する際の注入打ち分けのみにより分離しようとすると、閾値電圧Ｖｔｈが低下し、パンチスルーが起きる。これに対し、本実施の形態では、メインＭＯＳＦＥＴ１ＭＭとセンスＭＯＳＦＥＴ１ＳＭとをそれぞれ別のターミネーションリングＴＲ１、ＴＲ２により囲んでいる。よって、上記のような閾値電圧Ｖｔｈの低下およびパンチスルーの発生を防げる。したがって、メインＭＯＳＦＥＴと電流検出用のセンスＭＯＳＦＥＴとを機能させながら、相互の素子間の耐圧を確保できる。

【0056】

また、図１３に示す比較例と異なり、配線Ｍ１Ｓ１、Ｍ１Ｓ２（ソース配線）および配線Ｍ１Ｇ（ゲート配線ＧＷ）のレイアウトが単純な引き回しとなり、配線を簡素化できる。また、比較例ではアクティブ領域のコンタクトプラグに近い領域１Ｙに実質的な無効領域が生じていたが、本実施の形態ではアクティブ領域がコンタクトプラグの形成領域に干渉することがないため、セルの無効領域は発生しない。これにより、チップサイズの縮小、セル有効面積の最大化が期待できる。

【0057】

また、図５～図７を用いて説明したように、本実施の形態では、ＳＲを囲むターミネーションリングＴＲ１またはＴＲ２との距離が、メインＭＯＳＦＥＴ１ＭＭおよびセンスＭＯＳＦＥＴ１ＳＭのいずれにおいても一定である。この所定の方向とは、ゲート電極ＧＥ、トレンチＤ２、Ｄ４、または、ソース領域ＳＲの延在方向である。

【0058】

このように、メインＭＯＳＦＥＴ１ＭＭとセンスＭＯＳＦＥＴ１ＳＭとのそれぞれの外周においては、ターミネーションリングＴＲ１、ＴＲ２からソース領域ＳＲ（ｎ^＋拡散層）までの距離を全て等しく設定している。この距離に不均一な箇所があると、その部分でアバランシェ電流が流れる経路が偏り、発熱して破壊耐量が低下する問題が起きる。本実施の形態では、半導体チップＣＨＰ１内の全ての領域においてソース領域とターミネーションリングとの距離が同じであることにより、破壊耐量が低下を防ぎ、耐圧を確保できる。

【0059】

以上により、本実施の形態によれば、上述した第１の改善の余地および第２の改善の余地を解消できる。すなわち、耐圧を確保し、半導体チップのサイズの増大を防げるため、半導体装置の性能を向上できる。

【0060】

（実施の形態２）
図８を用いて、複数のセンスＭＯＳＦＥＴを備えた本実施の形態の半導体装置について説明する。図８は、本実施の形態の半導体装置を示す平面レイアウトである。

【0061】

図８に示すように、本実施の形態の半導体装置は、半導体チップＣＨＰ２により構成されている。本実施の形態の半導体装置は、平面形状が矩形である半導体チップＣＨＰ２の４隅のそれぞれにセンスＭＯＳＦＥＴ２ＳＭを備え、それらのセンスＭＯＳＦＥＴ２ＳＭのそれぞれで検知した電流を平均化して検出するものである。

【0062】

すなわち、半導体チップＣＨＰ２は、平面視において中央部に配置され、他の素子より大きな面積を占めるメインＭＯＳＦＥＴ２ＭＭを有している。メインＭＯＳＦＥＴ２ＭＭの構造は、図１および図２などを用いて説明したメインＭＯＳＦＥＴ１ＭＭと同様である。Ｙ方向において、メインＭＯＳＦＥＴ２ＭＭと、矩形の半導体チップＣＨＰ２の１辺との間には、Ｘ方向に並んで３以上の複数の素子が配置されている。同様に、Ｙ方向において、メインＭＯＳＦＥＴ２ＭＭと、矩形の半導体チップＣＨＰ２の上記１辺とは反対側の１辺との間には、Ｘ方向に並んで３以上の複数の素子が配置されている。Ｘ方向に並ぶ３以上の複数の素子のうち、両端の素子はセンスＭＯＳＦＥＴ２ＳＭであり、他の素子（両端以外の素子）はメインＭＯＳＦＥＴ３ＭＭである。

【0063】

すなわち、平面視において矩形の半導体チップＣＨＰ２の４隅のそれぞれに、センスＭＯＳＦＥＴ２ＳＭが形成されている。センスＭＯＳＦＥＴ２ＳＭおよびメインＭＯＳＦＥＴ３ＭＭは、メインＭＯＳＦＥＴ２ＭＭと比べ面積は小さいが、メインＭＯＳＦＥＴ２ＭＭと同様の構造を有している。図８ではメインＭＯＳＦＥＴ３ＭＭとセンスＭＯＳＦＥＴ２ＳＭとを互いに同様の大きさで示しているが、メインＭＯＳＦＥＴ３ＭＭは、センスＭＯＳＦＥＴ２ＳＭより大きくてもよい。メインＭＯＳＦＥＴ３ＭＭ、２ＭＭのそれぞれのゲート電極は互いに接続され、それぞれのドレイン電極は互いに接続されている。メインＭＯＳＦＥＴ３ＭＭは、メインＭＯＳＦＥＴ２ＭＭと同じ目的で使用される。つまり、メインＭＯＳＦＥＴ２ＭＭ、３ＭＭは、組立時に互いに接続して１つの大きなメインＭＯＳＦＥＴとして機能する。

【0064】

ここでは、平面視において、メインＭＯＳＦＥＴ２ＭＭのアクティブ領域はターミネーションリングＴＲ１により囲まれ、メインＭＯＳＦＥＴ３ＭＭのアクティブ領域は他のターミネーションリングＴＲ１により囲まれている。また、平面視において、センスＭＯＳＦＥＴ２ＳＭのアクティブ領域はターミネーションリングＴＲ２により囲まれている。

【0065】

半導体チップは、電流が流れた際には特に中央部が発熱し易く、チップの端部では温度変化にばらつきがある。このため、半導体チップの発熱を電流検出用のセンスＭＯＳＦＥＴにより検知する場合、センスＭＯＳＦＥＴを半導体チップの中央に配置することが好ましいが、実際にはパッケージングの制約などにより、そのような配置を実現することは困難である場合がある。

【0066】

そこで、本実施の形態の半導体装置では、半導体チップＣＨＰ２の４隅のそれぞれにセンスＭＯＳＦＥＴ２ＳＭを形成している。これにより、電流を半導体チップＣＨＰ２の４箇所で検知することができる。そして、それら４箇所のセンスＭＯＳＦＥＴ２ＳＭにより検知した電流を平均化して検出（算出）することで、精度の高い電流検出が可能となる。

【0067】

（実施の形態３）
図９を用いて、チップの中央にセンスＭＯＳＦＥＴを備えた本実施の形態の半導体装置について説明する。図９は、本実施の形態の半導体装置を示す平面レイアウトである。

【0068】

図９に示すように、本実施の形態の半導体装置は、半導体チップＣＨＰ３により構成されている。本実施の形態の半導体装置は、Ｙ方向において並ぶ２つのメインＭＯＳＦＥＴ４ＭＭを有しており、それらのメインＭＯＳＦＥＴ４ＭＭ同士の間に、Ｘ方向に並んで３以上の複数の素子が配置されている。Ｘ方向に並ぶ３以上の複数の素子のうち、両端の素子はメインＭＯＳＦＥＴ５ＭＭであり、それらの両端のメインＭＯＳＦＥＴ５ＭＭ同士の間の素子は、センスＭＯＳＦＥＴ３ＳＭである。ここでは、センスＭＯＳＦＥＴ３ＳＭは、平面視において矩形の半導体チップＣＨＰ３の中央に配置されている。

【0069】

メインＭＯＳＦＥＴ４ＭＭの構造は、図８を用いて説明したメインＭＯＳＦＥＴ２ＭＭと同様である。メインＭＯＳＦＥＴ５ＭＭの構造は、図８を用いて説明したメインＭＯＳＦＥＴ３ＭＭと同様である。センスＭＯＳＦＥＴ３ＳＭの構造は、図８を用いて説明したセンスＭＯＳＦＥＴ２ＳＭと同様である。メインＭＯＳＦＥＴ４ＭＭ、５ＭＭは、組立時に互いに接続して１つの大きなメインＭＯＳＦＥＴとして機能する。

【0070】

前記実施の形態２で説明したように、半導体チップの発熱を電流検出用のセンスＭＯＳＦＥＴにより検知する場合、センスＭＯＳＦＥＴを半導体チップの中央に配置することが好ましい。そこで、本実施の形態の半導体装置では、平面視において、半導体チップＣＨＰ３の中央にセンスＭＯＳＦＥＴ３ＳＭを形成している。これにより、センスＭＯＳＦＥＴを半導体チップの端部に配置する場合に比べ、精度の高い電流検出が可能となる。

【0071】

（実施の形態４）
図１０～図１２を用いて、前記実施の形態１～３の半導体チップを、簡素な配線により接続可能なパッケージについて説明する。図１０は、本実施の形態の半導体装置であるパッケージを示す模式的な断面図である。図１１は、複数の半導体チップを含む本実施の形態の半導体装置であるパッケージの一部を透過して示す斜視図である。図１２は、図１１に示すパッケージの下面を示すレイアウトである。

【0072】

前記実施の形態１～３のうち、特に、前記実施の形態２、３の半導体チップは表面のパッド数が多いため、周知のボンディングワイヤまたはクリップなどによりパッケージングを行おうとすると配線が複雑になり、パッケージのサイズの増大および組立工程の複雑化が問題となる。そこで、以下では埋め込み基板を用いてパッケージングを行うことについて説明する。

【0073】

図１０に示すように、本実施の形態のパッケージは、例えば、前記実施の形態３で説明した半導体チップＣＨＰ３を備えている。半導体チップＣＨＰ３は、隣り合う配置された基板Ｆ１と共に、上下のそれぞれから基板Ｆ２により挟まれている。半導体チップＣＨＰ３の下の基板Ｆ２の下面には、導電層ＣＷを介して複数の基板Ｆ３が貼り付けられている。同様に、半導体チップＣＨＰ３の上の基板Ｆ２の上面には、他の導電層ＣＷを介して複数の基板Ｆ３が貼り付けられている。基板Ｆ１～Ｆ３のそれぞれは、主に絶縁体からなり、表面に配線がプリントされたプリント基板（例えばＦＲ４基板）である。導電層ＣＷは、例えばＣｕ（銅）からなる。

【0074】

基板Ｆ２には、上下方向に複数の貫通孔が形成され、それらの貫通孔内には、例えばＣｕからなるビアＶ１が埋め込まれている。導電層ＣＷと半導体チップＣＨＰ３の表面のソース電極、ゲート電極またはドレイン電極は、ビアＶ１を介して導電層ＣＷに電気的に接続されている。なお、これらのソース電極、ゲート電極およびドレイン電極が、互いに絶縁された別々の導電層ＣＷに電気的に接続されていることは言うまでもない。

【0075】

半導体チップＣＨＰ３の下の導電層ＣＷと半導体チップＣＨＰ３の上の導電層ＣＷとは、基板Ｆ１および基板Ｆ１の上下の基板Ｆ２からなる積層基板を貫通するビアＶ２により、互いに電気的に接続されている。なお、ビアＶ２はソース電極、ゲート電極およびドレイン電極のそれぞれに接続された配線を引き出すものであって、ソース電極またはゲート電極とドレイン電極とを電気的に接続するものではない。ビアＶ２は、例えばＣｕからなる。このように、本実施の形態のパッケージは、半導体チップＣＨＰ３を、積層された基板Ｆ１～Ｆ３の内部に埋め込んだもの、つまり埋め込み基板構造を有するパッケージである。

【0076】

次に、本実施の形態のパッケージの他の一例として、複数の半導体チップを含むパッケージの構造を、図１１および図１２を用いて説明する。図１１および図１２に示すパッケージは、図１０を用いて説明した構造と同じく埋め込み基板構造を有するパッケージである。図１１では、半導体チップ以外の基板（埋め込み基板）を透過して半導体チップと配線とを示している。

【0077】

図１１に示すパッケージは、内部に半導体チップＣＨＰ３と、その下に位置する半導体チップＣＨＰとを含んでいる。半導体チップＣＨＰは、例えばセンスＭＯＳＦＥＴを有さず、メインＭＯＳＦＥＴのみを備えたチップとして説明するが、前記実施の形態１～３で説明したようにセンスＭＯＳＦＥＴを有していてもよい。半導体チップＣＨＰ３と半導体チップＣＨＰとは、互いにドレイン電極が対向するように配置されている。半導体チップＣＨＰ３と半導体チップＣＨＰとの間には中間導体ＩＣＮが配置されており、半導体チップＣＨＰ３のドレイン電極と半導体チップＣＨＰのドレイン電極とは、それぞれビアを介して中間導体ＩＣＮに電気的に接続されている。

【0078】

図１１および図１２に示すように、パッケージの下面には、導体からなるゲートパッドＧＰａ、ソースパッドＳＰａ、ドレインパッドＤＰａおよびソースパッドＳＳＰａが露出している。半導体チップＣＨＰ３、ＣＨＰのそれぞれのドレイン電極は、ビアおよび中間導体ＩＣＮを介してドレインパッドＤＰａに電気的に接続されている。半導体チップＣＨＰのゲートパッドは、ビアを介してゲートパッドＧＰａに電気的に接続されている。半導体チップＣＨＰのソースパッドは、ビアを介してソースパッドＳＰａに電気的に接続されている。

【0079】

パッケージ内において、半導体チップＣＨＰ３上には、導体板であるソース配線ＳＷ、ゲート配線ＧＷ１およびセンスソース配線ＳＳＷが配置されている。半導体チップＣＨＰ３のゲートパッドＧＰは、ビアおよびゲート配線ＧＷ１を介してゲートパッドＧＰａに電気的に接続されている。半導体チップＣＨＰ３のソースパッドＳＰは、ビアおよびソース配線ＳＷを介してソースパッドＳＰａに電気的に接続されている。半導体チップＣＨＰ３のソースパッドＳＳＰは、ビアおよびセンスソース配線ＳＳＷを介してソースパッドＳＳＰａに電気的に接続されている。

【0080】

このように、前記実施の形態１～３で説明した半導体チップは、埋め込み基板構造によりパッケージ内に組み込むことができる。特に、前記実施の形態２、３の半導体チップは上面のメインＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴのパッド数が多いが、埋め込み基板パッケージであれば簡素な配線により組み立てが可能である。

【0081】

本実施の形態では、半導体チップのパッド（電極）へ接続する配線は、ワイヤまたはクリップではなくビアにより行う。埋め込み基板パッケージを採用することで、図１０に示すように１つの半導体チップを内蔵する場合は、パッケージの厚を０．４ｍｍ程度と薄化できる。半導体チップが１つの場合のみでなく、図１１および図１２に示すように半導体チップが複数である場合も、パッケージの薄さを維持しながら、高い配線の引き回し自由度を実現できる。また、ビアの本数を増やすことにより、パッケージ抵抗の低減も可能である。また、半導体チップをパッケージ内部で縦方向に並列接続をすることにより、実装面積を大きくすることなく、製品のオン抵抗を低減できる。

【0082】

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0083】

１ＭＭ～６ＭＭ メインＭＯＳＦＥＴ
１ＳＭ～３ＳＭ センスＭＯＳＦＥＴ
ＢＣ Ｐ^＋拡散領域
ＣＨＰ、ＣＨＰ１、ＣＨＰ２、ＣＨＰ３、ＣＨＰＡ 半導体チップ
Ｄ１～Ｄ５ トレンチ
ＤＥ ゲート電極
ＤＦ ドリフト層
ＤＲ ドレイン領域
ＦＰ フィールドプレート電極
ＧＥ ゲート電極
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＰＢ ボディ層
ＳＢ 基板
ＳＰ ソースパッド
ＳＲ ソース領域
ＳＳＰ ソースパッド
ＴＲ１、ＴＲ２ ターミネーションリング

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】