特開 2023-131475 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023131475

(43)【公開日】2023-09-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20230914BHJP

   H01L 21/28 20060101ALI20230914BHJP

   H01L 29/41 20060101ALI20230914BHJP

   H01L 21/337 20060101ALI20230914BHJP

   H01L 21/8234 20060101ALI20230914BHJP

   H01L 21/336 20060101ALI20230914BHJP

   H01L 21/822 20060101ALI20230914BHJP

【ＦＩ】

H01L29/80 E

H01L29/80 H

H01L21/28 301B

H01L29/44 P

H01L29/80 C

H01L29/44 Y

H01L27/088 J

H01L27/088 D

H01L29/78 301B

H01L29/78 301V

H01L29/78 301X

H01L27/04 T

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022036260

(22)【出願日】2022-03-09

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】杉山 亨

(72)【発明者】

【氏名】吉岡 啓

(72)【発明者】

【氏名】小林 仁

(72)【発明者】

【氏名】小野村 正明

(72)【発明者】

【氏名】磯部 康裕

(72)【発明者】

【氏名】洪 洪

(72)【発明者】

【氏名】関口 秀樹

(72)【発明者】

【氏名】大野 哲也

【テーマコード（参考）】

4M104

5F038

5F048

5F102

5F140

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104CC01

4M104CC05

4M104EE03

4M104EE16

4M104EE17

4M104FF11

4M104GG09

4M104GG11

4M104GG18

4M104HH20

5F038AZ07

5F038BH02

5F038CA02

5F038CD11

5F038EZ02

5F038EZ20

5F048AB10

5F048AC01

5F048AC09

5F048AC10

5F048BC02

5F048BC03

5F048BD05

5F048BF16

5F102FA09

5F102GA01

5F102GA17

5F102GB01

5F102GC01

5F102GD04

5F102GD10

5F102GL04

5F102GM04

5F102GQ01

5F102GR04

5F102GS09

5F102GV07

5F102GV08

5F140AA37

5F140AB01

5F140AB10

5F140BA06

5F140BB18

5F140BD05

5F140BD07

5F140BF43

5F140BF53

5F140BJ25

5F140CC03

5F140CC08

5F140DA10

(57)【要約】

【課題】電流センス機能を持つ窒化物半導体装置を提供する。
【解決手段】半導体装置は、第１窒化物半導体層と、第１窒化物半導体層上に設けられた第２窒化物半導体層と、複数のドレインフィンガー部を有するドレイン電極と、複数のソースフィンガー部と、ソースフィンガー部と電気的に接続されたケルビンソース部とを有するソース電極と、ドレインフィンガー部とケルビンソース部との間に位置するセンス電極と、ドレインフィンガー部とソースフィンガー部との間、及びドレインフィンガー部とセンス電極との間に位置するゲート電極とを備える。センス電極とケルビンソース部とは、第２方向におけるセンス電極とケルビンソース部との間隔によるセンス抵抗を介して電気的に接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１窒化物半導体層と、
前記第１窒化物半導体層上に設けられ、前記第１窒化物半導体層よりもバンドギャップが広い第２窒化物半導体層と、
第１方向に延びる複数のドレインフィンガー部を有するドレイン電極と、
前記第１方向に延びる複数のソースフィンガー部と、前記第１方向に延び、前記ソースフィンガー部と電気的に接続されたケルビンソース部と、を有するソース電極と、
前記第１方向に交差する第２方向において隣り合う前記ドレインフィンガー部と前記ケルビンソース部との間に位置し、前記第１方向に延びるセンス電極と、
前記第２方向において隣り合う前記ドレインフィンガー部と前記ソースフィンガー部との間、及び前記第２方向において隣り合う前記ドレインフィンガー部と前記センス電極との間に位置し、前記第１方向に延びるゲート電極と、
を備え、
前記センス電極と前記ケルビンソース部とは、前記第２方向における前記センス電極と前記ケルビンソース部との間隔によるセンス抵抗を介して電気的に接続される半導体装置。

【請求項2】

前記ケルビンソース部と前記センス電極との前記第２方向における間隔は、前記ドレインフィンガー部と前記ソースフィンガー部との前記第２方向における間隔よりも狭い請求項１に記載の半導体装置。

【請求項3】

前記センス抵抗における前記２次元電子ガスの分布領域の前記第１方向の幅は、前記ドレインフィンガー部と前記ソースフィンガー部との間における２次元電子ガスの分布領域の前記第１方向の幅よりも大きい請求項１または２に記載の半導体装置。

【請求項4】

前記第２窒化物半導体層上に設けられた絶縁膜をさらに備え、
前記ドレインフィンガー部、前記ソースフィンガー部、前記ケルビンソース部、及び前記センス電極は、前記第２窒化物半導体層に接し、
前記ゲート電極は、前記絶縁膜上に位置する請求項１～３のいずれか１つに記載の半導体装置。

【請求項5】

前記ゲート電極と接続されるゲート端子と、
前記センス電極と接続されるセンス端子と、
前記第１方向において前記ゲート端子と前記センス端子との間に位置し、ゲートドライバーの第１グランド端子と前記ソース電極とに接続される第１ケルビンソース端子と、
前記第１方向において前記第１ケルビンソース端子と前記センス端子との間に位置し、前記ゲートドライバーの第２グランド端子と前記ソース電極とに接続される第２ケルビンソース端子と、
をさらに備える請求項１～４のいずれか１つに記載の半導体装置。

【請求項6】

複数の前記ケルビンソース部と複数の前記センス電極とを有する請求項１～５のいずれか１つに記載の半導体装置。

【請求項7】

前記第１窒化物半導体層はＧａＮ層であり、前記第２窒化物半導体層はＡｌＧａＮ層である請求項１～６のいずれか１つに記載の半導体装置。

【請求項8】

前記センス抵抗は、前記第１窒化物半導体層における前記第２窒化物半導体層との界面近傍に分布する２次元電子ガスを含む請求項１～７のいずれか１つに記載の半導体装置。

【請求項9】

前記センス抵抗の抵抗値は、前記ドレインフィンガー部と、前記ソースフィンガー部と、前記ドレインフィンガー部と前記ソースフィンガー部との間に位置する前記ゲート電極とを含む１個のメイン素子の抵抗値よりも低い請求項１～８のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

現状、過電流保護などの機能を備えたＧａＮパワーデバイスは、シリコンＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）で電流をモニターするカスコードタイプに限られている。単体ノーマリオフＧａＮデバイスの電流をモニターするには、ＧａＮデバイスで電流センス素子を作製することが求められる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１４／１５５９５９号

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、電流センス機能を持つ半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体装置は、第１窒化物半導体層と、前記第１窒化物半導体層上に設けられ、前記第１窒化物半導体層よりもバンドギャップが広い第２窒化物半導体層と、第１方向に延びる複数のドレインフィンガー部を有するドレイン電極と、前記第１方向に延びる複数のソースフィンガー部と、前記第１方向に延び、前記ソースフィンガー部と電気的に接続されたケルビンソース部と、を有するソース電極と、前記第１方向に交差する第２方向において隣り合う前記ドレインフィンガー部と前記ケルビンソース部との間に位置し、前記第１方向に延びるセンス電極と、前記第２方向において隣り合う前記ドレインフィンガー部と前記ソースフィンガー部との間、及び前記第２方向において隣り合う前記ドレインフィンガー部と前記センス電極との間に位置し、前記第１方向に延びるゲート電極と、を備え、前記センス電極と前記ケルビンソース部とは、前記第２方向における前記センス電極と前記ケルビンソース部との間隔によるセンス抵抗を介して電気的に接続される。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体装置の平面レイアウトの一例を示す模式図である。

【図2】実施形態の半導体装置の第１チップの模式的な断面斜視図である。

【図3】図２に示す第１チップの等価回路図である。

【図4】実施形態の第１チップの他の例を示す模式的な断面斜視図である。

【図5】図４に示す第１チップの等価回路図である。

【発明を実施するための形態】

【0007】

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。

【0008】

図１に示すように、実施形態の半導体装置１は、第１チップ１０Ａと第２チップ２０とを有する。例えば、第１チップ１０Ａと第２チップ２０は、１つのパッケージに搭載された状態で配線基板上に実装される。または、第１チップ１０Ａと第２チップ２０は別々のパッケージに搭載され、配線基板上に実装されてもよい。

【0009】

第１チップ１０Ａは、例えば、ゲートに入力信号がない場合にオフとなるノーマリオフ型の窒化物半導体ＨＥＭＴ（High Electron Mobility Transistor）である。第１チップ１０Ａは、例えば、図２に示すように、第２窒化物半導体層１２の一部が除去された部分にＭＯＳ構造を有する。ゲート電極５０と第２窒化物半導体層１２との間、及びゲート電極５０と第１窒化物半導体層１１との間に、絶縁膜１３が設けられている。または、第１チップ１０Ａは、ゲート電極の下方にｐ型窒化物半導体層を含む構造であってもよい。

【0010】

図２に示すように、第１チップ１０Ａは、第１窒化物半導体層１１と第２窒化物半導体層１２とを有する。第１窒化物半導体層１１は基板１００上に設けられ、第２窒化物半導体層１２は第１窒化物半導体層１１上に設けられている。第１窒化物半導体層１１と第２窒化物半導体層１２とはヘテロ接合している。基板１００上にバッファ層を介して第１窒化物半導体層１１を設けてもよい。

【0011】

第２窒化物半導体層１２のバンドギャップは、第１窒化物半導体層１１のバンドギャップよりも広い。例えば、第１窒化物半導体層１１はＧａＮ層であり、第２窒化物半導体層１２はＡｌＧａＮ層である。第１窒化物半導体層１１における第２窒化物半導体層１２との界面近傍に２次元電子ガス１５が分布する。第２窒化物半導体層１２上には、絶縁膜１３が設けられている。絶縁膜１３として、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。

【0012】

第１チップ１０Ａは、ドレイン電極３０と、ソース電極４０と、複数のゲート電極５０と、センス電極６０とを有する。ドレイン電極３０、ソース電極４０、ゲート電極５０、及びセンス電極６０は、第２窒化物半導体層１２上に設けられている。

【0013】

図１及び図２において、互いに直交する２方向を第１方向Ｙ及び第２方向Ｘとする。図２において、第１方向Ｙ及び第２方向Ｘに直交し、第１窒化物半導体層１１から第２窒化物半導体層１２に向かう方向を第３方向Ｚとする。

【0014】

図１に示すように、ドレイン電極３０は、第２方向Ｘに延びるドレイン給電部３１と、ドレイン給電部３１から第１方向Ｙに延びる複数のドレインフィンガー部３２とを有する。図２に示すように、ドレインフィンガー部３２は、第２窒化物半導体層１２に接している。

【0015】

図１に示すように、ソース電極４０は、第２方向Ｘに延びるソース給電部４１と、ソース給電部４１から第１方向Ｙに延びる複数のソースフィンガー部４２と、ソース給電部４１から第１方向Ｙに延びるケルビンソース部４３とを有する。ソースフィンガー部４２とケルビンソース部４３とは、ソース給電部４１を通じて、互いに電気的に接続されている。図２に示すように、ソースフィンガー部４２及びケルビンソース部４３は、第２窒化物半導体層１２に接している。

【0016】

センス電極６０は、第２方向Ｘにおいて隣り合うドレインフィンガー部３２とケルビンソース部４３との間に位置し、第１方向Ｙに延びる。センス電極６０は、第２窒化物半導体層１２に接している。

【0017】

ゲート電極５０は、第２方向Ｘにおいて隣り合うドレインフィンガー部３２とソースフィンガー部４２との間、及び第２方向Ｘにおいて隣り合うドレインフィンガー部３２とセンス電極６０との間に位置し、第１方向Ｙに延びる。ゲート電極５０は、絶縁膜１３上に位置し、第２窒化物半導体層１２に接していない。但し、ゲート電極５０の下にｐ型窒化物半導体層を含む構造の場合、ゲート電極５０は、このｐ型窒化物半導体層と接している。

【0018】

第１チップ１０Ａは、複数のメイン素子９１と、少なくとも１つのセンス素子９２とを有する。基板１００、第１窒化物半導体層１１、第２窒化物半導体層１２、絶縁膜１３、及び２次元電子ガス１５は、メイン素子９１とセンス素子９２に共通に設けられている。

【0019】

メイン素子９１は、第２方向Ｘにおいて隣り合うドレインフィンガー部３２とソースフィンガー部４２とを含む。さらに、メイン素子９１は、第２方向Ｘにおいて隣り合うドレインフィンガー部３２とソースフィンガー部４２との間に位置するゲート電極５０を含む。

【0020】

センス素子９２は、センス電極６０と、第２方向Ｘにおいてセンス電極６０に隣り合うドレインフィンガー部３２と、このドレインフィンガー部３２とセンス電極６０との間に位置するゲート電極５０と、ケルビンソース部４３とを含む。センス電極６０は、第２方向Ｘにおいてケルビンソース部４３とゲート電極５０との間に位置する。センス素子９２は、さらに第２方向Ｘにおけるセンス電極６０とケルビンソース部４３との間隔によるセンス抵抗Ｒを含む。センス抵抗Ｒは、ケルビンソース部４３とセンス電極６０との間の領域の下に分布する２次元電子ガス１５を含む。センス電極６０とケルビンソース部４３とは、この２次元電子ガス１５を含むセンス抵抗Ｒを介して電気的に接続される。

【0021】

図１において、２次元電子ガス１５の分布領域８１を網掛けの領域として示す。２次元電子ガス１５の分布領域８１は、素子分離領域８２に囲まれている。

【0022】

第２チップ２０は、第１チップ１０Ａの動作を制御するゲートドライバーである。第２チップ２０は、第１端子２１と、第２端子２４と、第１グランド端子２２と、第２グランド端子２３とを有する。第１端子２１と第２端子２４とは、第１方向Ｙにおいて離れて位置する。第１グランド端子２２は、第１方向Ｙにおいて、第１端子２１と第２グランド端子２３との間に位置する。第２グランド端子２３は、第１方向Ｙにおいて、第１グランド端子２２と第２端子２４の間に位置する。

【0023】

第１チップ１０Ａは、ゲート端子５２と、センス端子６２と、第１ケルビンソース端子４５と、第２ケルビンソース端子４７とを有する。

【0024】

ゲート端子５２は、第１チップ１０Ａ内のゲート配線５１を介して、ゲート電極５０と電気的に接続されている。また、ゲート端子５２は、配線７１を介して、第２チップ２０の第１端子２１と電気的に接続される。

【0025】

センス端子６２は、第１チップ１０Ａ内の配線６１を介して、センス電極６０と電気的に接続されている。また、センス端子６２は、配線７４を介して、第２チップ２０の第２端子２４と電気的に接続される。

【0026】

第１ケルビンソース端子４５は、第１方向Ｙにおいてゲート端子５２とセンス端子６２との間に位置する。第１ケルビンソース端子４５は、第１チップ１０Ａ内の配線４４を介して、ソース給電部４１と電気的に接続されている。また、第１ケルビンソース端子４５は、配線７２を介して、第２チップ２０の第１グランド端子２２と電気的に接続される。

【0027】

第２ケルビンソース端子４７は、第１方向Ｙにおいて第１ケルビンソース端子４５とセンス端子６２との間に位置する。第２ケルビンソース端子４７は、第１チップ１０Ａ内の配線４６を介して、ケルビンソース部４３と電気的に接続されている。ケルビンソース部４３は、第１ケルビンソース端子４５とソース給電部４１とを接続する配線４４に接続されている。第２ケルビンソース端子４７は、配線７３を介して、第２チップ２０の第２グランド端子２３と電気的に接続される。

【0028】

第１チップ１０Ａのゲート端子５２には、第２チップ２０の第１端子２１からゲート制御信号が与えられる。第１チップ１０Ａの第１ケルビンソース端子４５には、第２チップ２０の第１グランド端子２２を介してグランド電位が与えられる。第１チップ１０Ａの第２ケルビンソース端子４７には、第２チップ２０の第２グランド端子２３を介してグランド電位が与えられる。ソース電極４０とゲート電極５０との間の電圧は、例えば、０Ｖから十数Ｖの範囲でスイッチングされる。ゲート電極５０の電位を制御することで、メイン素子９１のドレインフィンガー部３２とソースフィンガー部４２との間を流れる電流（メイン電流）をオンオフすることができる。

【0029】

また、センス素子９２のセンス電極６０とケルビンソース部４３との間の電圧から、センス抵抗Ｒを流れる電流（センス電流）をモニターすることができる。このセンス電流から、メイン素子９１の過電流などの検出が可能となる。

【0030】

本実施形態のセンス素子９２は、マルチフィンガー構造の電極を形成するプロセスにおいて、一部のフィンガーをセンス電極６０とすることで容易に形成でき、低コストである。また、センス電極６０をケルビンソース部４３のすぐ横に形成でき、センス素子９２の面積の増大をまねかず、寄生成分（抵抗、インダクタンス等）を小さくできる。

【0031】

また、メイン素子９１のオン抵抗と同じ温度特性を持つ２次元電子ガス１５でセンス抵抗Ｒを形成しているので、特に高温時の電流センス精度を高くできる。

【0032】

センス抵抗Ｒは、ρ×Ｌｒ／Ｗｒで表される。ρは、２次元電子ガス１５のシート抵抗である。Ｌｒは、ケルビンソース部４３とセンス電極６０との第２方向Ｘにおける間隔である。Ｗｒは、ケルビンソース部４３とセンス電極６０との間の領域の下に分布する２次元電子ガス１５の分布領域の第１方向Ｙの幅である。ＬｒとＷｒにより、センス抵抗Ｒの抵抗値を調整することができる。

【0033】

センス抵抗Ｒを含むセンス素子９２の抵抗値は、１個のメイン素子９１の抵抗値よりも低い。第１チップ１０Ａにおいて均一に電流が流れやすくするために、センス抵抗Ｒの抵抗値は、発生電圧がモニター可能な範囲で、メイン素子９１の抵抗値に比べて十分に低くする必要がある。例えば、センス抵抗Ｒの抵抗値は、メイン素子９１の抵抗値の１／１０以下が好ましい。

【0034】

センス抵抗Ｒの抵抗値を低くするために、ケルビンソース部４３とセンス電極６０との第２方向Ｘにおける間隔Ｌｒは、メイン素子９１のドレインフィンガー部３２とソースフィンガー部４２との第２方向Ｘにおける間隔よりも狭いことが好ましい。

【0035】

また、センス抵抗Ｒの抵抗値を低くするために、ケルビンソース部４３とセンス電極６０との間の領域の下に分布する２次元電子ガス１５の分布領域の第１方向Ｙの幅Ｗｒは、メイン素子９１のドレインフィンガー部３２とソースフィンガー部４２との間における２次元電子ガス１５の分布領域の第１方向Ｙの幅よりも大きいことが好ましい。

【0036】

図１に示すように、第１方向Ｙにおいて、ゲート端子５２とセンス端子６２との間に、ゲート端子５２とゲート制御ループＬ１を形成する第１ケルビンソース端子４５を配置し、第１ケルビンソース端子４５とセンス端子６２との間に、センス端子６２とセンス電流モニターループＬ２を形成する第２ケルビンソース端子４７を配置している。これにより、微小なセンス電圧をゲート制御信号からシールドすることができ、センス電流のモニター制御を上げることができる。

【0037】

例えば、１つのセンス素子９２が、複数のメイン素子９１が配置された領域の周辺領域（チップの周辺領域）に配置される。また、図４及び図５に示す第１チップ１０Ｂにおいては、複数のセンス素子９２が配置される。すなわち、第１チップ１０Ｂは、複数のケルビンソース部４３と複数のセンス電極６０を含む。センス素子９２は、複数のメイン素子９１が配置された領域の周辺領域に配置されるとともに、メイン素子９１とメイン素子９１との間の領域にも配置されている。これにより、第１チップ１０Ｂにおける周辺領域と、周辺領域の内側の領域との電流分布をモニターすることが可能となる。

【0038】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0039】

１…半導体装置、１０Ａ,１０Ｂ…第１チップ、１１…第１窒化物半導体層、１２…第２窒化物半導体層、１３…絶縁膜、１５…２次元電子ガス、２０…第２チップ、２１…第１端子、２２…第１グランド端子、２３…第２グランド端子、２４…第２端子、３０…ドレイン電極、３１…ドレイン給電部、３２…ドレインフィンガー部、４０…ソース電極、４１…ソース給電部、４２…ソースフィンガー部、４３…ケルビンソース部、４５…第１ケルビンソース端子、４７…第２ケルビンソース端子、５０…ゲート電極、５２…ゲート端子、６０…センス電極、６２…センス端子、８１…２次元電子ガスの分布領域、８２…素子分離領域、９１…メイン素子、９２…センス素子、１００…基板、Ｒ…センス抵抗

【図1】

【図2】

【図3】

【図4】

【図5】