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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023131493
(43)【公開日】2023-09-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20230914BHJP
H01L 29/78 20060101ALI20230914BHJP
【ＦＩ】
H01L25/08 D
H01L29/78 652Q
H01L25/08 Z
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022036291
(22)【出願日】2022-03-09
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】大黒 達也
(57)【要約】
【課題】アバランシェ耐量を向上できる半導体装置を提供する。
【解決手段】半導体装置は、導電性を有し、第２厚みを有する基板と、前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置された第２チップと、前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含み、前記第１部分の第１厚みと前記第２厚みの差が、前記第１厚みおよび前記第２厚みのうちの大きい方の２０％以下である第２コネクタと、を備える。
【選択図】図５
【解決手段】半導体装置は、導電性を有し、第２厚みを有する基板と、前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置された第２チップと、前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含み、前記第１部分の第１厚みと前記第２厚みの差が、前記第１厚みおよび前記第２厚みのうちの大きい方の２０％以下である第２コネクタと、を備える。
【選択図】図５
【特許請求の範囲】
【請求項1】
導電性を有し、第２厚みを有する基板と、
前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、
前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置された第２チップと、
前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、
前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含み、前記第１部分の第１厚みと前記第２厚みの差が、前記第１厚みおよび前記第２厚みのうちの大きい方の２０％以下である第２コネクタと、
を備える半導体装置。
前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、
前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置された第２チップと、
前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、
前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含み、前記第１部分の第１厚みと前記第２厚みの差が、前記第１厚みおよび前記第２厚みのうちの大きい方の２０％以下である第２コネクタと、
を備える半導体装置。
【請求項2】
前記第１厚みは、前記第２厚みより小さい、請求項１に記載の半導体装置。
【請求項3】
前記第１電極と前記基板との間に位置し、導電性を有する第１接合層と、
前記第２電極と前記第１コネクタとの間に位置し、導電性を有する第２接合層と、
前記第３電極と前記第１コネクタとの間に位置し、導電性を有する第３接合層と、
前記第４電極と前記第２コネクタとの間に位置し、導電性を有する第４接合層と、
前記第１接合層、前記第２接合層、前記第３接合層、および前記第４接合層の熱伝導率よりも高い熱伝導率を有し、前記第１厚みが前記第２厚みより小さい場合は前記第１接合層と前記第１電極との間または前記第２接合層と前記第２電極との間に配置され、前記第１厚みが前記第２厚みより大きい場合は前記第３接合層と前記第３電極との間または前記第４接合層と前記第４電極との間に配置される金属層と、
をさらに備える、請求項１または２に記載の半導体装置。
前記第２電極と前記第１コネクタとの間に位置し、導電性を有する第２接合層と、
前記第３電極と前記第１コネクタとの間に位置し、導電性を有する第３接合層と、
前記第４電極と前記第２コネクタとの間に位置し、導電性を有する第４接合層と、
前記第１接合層、前記第２接合層、前記第３接合層、および前記第４接合層の熱伝導率よりも高い熱伝導率を有し、前記第１厚みが前記第２厚みより小さい場合は前記第１接合層と前記第１電極との間または前記第２接合層と前記第２電極との間に配置され、前記第１厚みが前記第２厚みより大きい場合は前記第３接合層と前記第３電極との間または前記第４接合層と前記第４電極との間に配置される金属層と、
をさらに備える、請求項１または２に記載の半導体装置。
【請求項4】
導電性を有する基板と、
前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、
前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置された第２チップと、
前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、
前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含む第２コネクタと、
前記第１電極と前記基板との間に位置し、導電性を有する第１接合層と、
前記第２電極と前記第１コネクタとの間に位置し、導電性を有する第２接合層と、
前記第３電極と前記第１コネクタとの間に位置し、導電性を有する第３接合層と、
前記第４電極と前記第２コネクタとの間に位置し、導電性を有する第４接合層と、
前記第１接合層、前記第２接合層、前記第３接合層、および前記第４接合層の熱伝導率よりも高い熱伝導率を有し、前記第１接合層と前記第１電極との間、前記第２接合層と前記第２電極との間、前記第３接合層と前記第３電極との間、および、前記第４接合層と前記第４電極との間のうち、少なくとも１つに配置される金属層と、
を備える半導体装置。
前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、
前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置された第２チップと、
前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、
前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含む第２コネクタと、
前記第１電極と前記基板との間に位置し、導電性を有する第１接合層と、
前記第２電極と前記第１コネクタとの間に位置し、導電性を有する第２接合層と、
前記第３電極と前記第１コネクタとの間に位置し、導電性を有する第３接合層と、
前記第４電極と前記第２コネクタとの間に位置し、導電性を有する第４接合層と、
前記第１接合層、前記第２接合層、前記第３接合層、および前記第４接合層の熱伝導率よりも高い熱伝導率を有し、前記第１接合層と前記第１電極との間、前記第２接合層と前記第２電極との間、前記第３接合層と前記第３電極との間、および、前記第４接合層と前記第４電極との間のうち、少なくとも１つに配置される金属層と、
を備える半導体装置。
【請求項5】
前記金属層は、前記第１部分の第１厚みが前記基板において上方から見て前記第１電極と重なる部分の第２厚みより小さい場合は、前記第１接合層と前記第１電極との間または前記第２接合層と前記第２電極との間に配置され、前記第１厚みが前記第２厚みより大きい場合は、前記第３接合層と前記第３電極との間または前記第４接合層と前記第４電極との間に配置される、請求項４に記載の半導体装置。
【請求項6】
前記第１厚みは前記第２厚みよりも小さく、
前記金属層は、前記第１接合層と前記第１電極との間、及び、前記第２接合層と前記第２電極との間の双方に配置される請求項５に記載の半導体装置。
前記金属層は、前記第１接合層と前記第１電極との間、及び、前記第２接合層と前記第２電極との間の双方に配置される請求項５に記載の半導体装置。
【請求項7】
導電性を有する基板と、
前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、
前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置され、上方から見た面積が前記第１チップの面積よりも大きい第２チップと、
前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、
前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含み、前記第１部分の第１厚みが前記基板において上方から見て前記第１電極と重なる部分の第２厚みより小さい第２コネクタと、
を備える半導体装置。
前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、
前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置され、上方から見た面積が前記第１チップの面積よりも大きい第２チップと、
前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、
前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含み、前記第１部分の第１厚みが前記基板において上方から見て前記第１電極と重なる部分の第２厚みより小さい第２コネクタと、
を備える半導体装置。
【請求項8】
前記第２コネクタは、前記基板から前記第１部分に向かって延びる第２部分をさらに含み、
前記第２部分の厚みは、前記第１部分の厚みよりも小さい、請求項１～７のいずれか１つに記載の半導体装置。
前記第２部分の厚みは、前記第１部分の厚みよりも小さい、請求項１～７のいずれか１つに記載の半導体装置。
【請求項9】
上方から見て、前記第１チップの面積および前記第２チップの面積は、それぞれ１０ｍｍ２以上２５ｍｍ２以下である、請求項１～８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
オン抵抗を抑制しつつ、大きな電流を出力できるように、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のパワー半導体のチップを並列に接続する場合がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－９８５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、アバランシェ耐量を向上できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、導電性を有し、第２厚みを有する基板と、前記基板と対向する第１面と、前記第１面の反対側に位置する第２面と、を含み、前記基板に電気的に接続される第１電極が前記第１面に配置され、前記第２面に第２電極が配置された第１チップと、前記第２面と対向する第３面と、前記第３面の反対側に位置する第４面と、を含み、前記第３面に第３電極が配置され、前記第４面に第４電極が配置された第２チップと、前記第２電極と前記第３電極との間に配置され、前記第２電極および前記第３電極に電気的に接続された第１コネクタと、前記基板および前記第４電極に電気的に接続され、前記第２チップの上方に位置する第１部分を含み、前記第１部分の第１厚みと前記第２厚みの差が、前記第１厚みおよび前記第２厚みのうちの大きい方の２０％以下である第２コネクタと、を備える。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る半導体装置を示す上面図である。
【図2】第１の実施形態に係る半導体装置の基板、第１リード、第２リード、および第１チップを示す上面図である。
【図3】第１の実施形態に係る半導体装置の基板、第１リード、第２リード、第１チップ、第１コネクタ、および第３コネクタを示す上面図である。
【図6】第１の実施形態に係る半導体装置の回路図である。
【図7】参考例および実施例に係る半導体装置の評価回路である。
【図8】耐圧と電流比Ｔｒ１／Ｔｒ２との関係を示すグラフである。
【図9】チップ面積とオン抵抗の低下率との関係を示すグラフである。
【図10】第２の実施形態に係る半導体装置を示す断面図である。
【図11】第３の実施形態に係る半導体装置を示す断面図である。
【図12】横軸にチップがアバランシェ破壊する際にチップに流れる電流を取り、縦軸に各電流が測定されたチップの出現頻度を取ったヒストグラムである。
【図13】第４の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【0007】
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、適宜簡略化されている。各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、適宜簡略化されている。各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
また、以下では、説明をわかりやすくするために、ＸＹＺ直交座標系を用いる。また、Ｚ方向のうち、矢印の方向を「上方向」とし、その逆方向を「下方向」とするが、これらの方向は相対的なものであり、重力方向とは無関係である。また、Ｘ軸が延びる方向のうち、矢印の方向を「＋Ｘ方向」ともいい、その逆方向を「－Ｘ方向」ともいう。また、Ｙ軸が延びる方向のうち、矢印の方向を「＋Ｙ方向」ともいい、その逆方向を「－Ｙ方向」ともいう。
【0009】
＜第１の実施形態＞
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す上面図である。
図２は、本実施形態に係る半導体装置の基板、第１リード、第２リード、および第１チップを示す上面図である。
図３は、本実施形態に係る半導体装置の基板、第１リード、第２リード、第１チップ、第１コネクタ、および第３コネクタを示す上面図である。
図４は、図１のＡ－Ａ’線における断面図である。
図５は、図１のＢ－Ｂ’線における断面図である。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す上面図である。
図２は、本実施形態に係る半導体装置の基板、第１リード、第２リード、および第１チップを示す上面図である。
図３は、本実施形態に係る半導体装置の基板、第１リード、第２リード、第１チップ、第１コネクタ、および第３コネクタを示す上面図である。
図４は、図１のＡ－Ａ’線における断面図である。
図５は、図１のＢ－Ｂ’線における断面図である。
【0010】
本実施形態に係る半導体装置１００は、図１および図４を参照して概説すると、基板１１０と、第１リード１２０と、第２リード１３０と、第１チップ１４０と、第２チップ１５０と、第１コネクタ１６０と、第２コネクタ１７０と、第３コネクタ１８０と、樹脂部材１９０と、を備える。なお、図１では、半導体装置１００の内部構造をわかりやすくするために、樹脂部材１９０を２点鎖線で示している。以下、半導体装置１００の各部について詳述する。
【0011】
基板１１０は、例えば金属材料からなる。基板１１０に用いられる金属材料としては、例えば銅等の放熱性が高い金属が挙げられる。基板１１０の形状は、例えば略平板状である。具体的には、図４に示すように、基板１１０の下面１１０ａおよび上面１１０ｂは、略平坦であり、Ｘ－Ｙ平面に概ね平行である。ただし、基板の形状は上記に限定されない。
【0012】
第１リード１２０は、例えば金属材料からなる。第１リード１２０に用いられる金属材料としては、基板１１０に用いられる材料と同様のものが挙げられる。第１リード１２０は、図１に示すように、基板１１０の＋Ｘ側に位置し、基板１１０から離隔している。第１リード１２０の形状は、例えば略平板状である。ただし、第１リードの位置および形状は上記に限定されない。
【0013】
第２リード１３０は、例えば金属材料からなる。第２リード１３０に用いられる金属材料としては、基板１１０に用いられる材料と同様のものが挙げられる。第２リード１３０は、基板１１０の－Ｘ側に位置し、基板１１０および第１リード１２０から離隔している。第２リード１３０の形状は、例えば略平板状である。ただし、第２リードの位置および形状は上記に限定されない。
【0014】
第１チップ１４０は、図２に示すように基板１１０上に配置されている。第１チップ１４０は、例えば、ＦＰ（Field Plate）電極を有するＭＯＳＦＥＴである。ただし、第１チップは、ＦＰ電極が配置されていないＭＯＳＦＥＴであってもよいし、他の種類の半導体素子であってもよい。第１チップ１４０の形状は、例えば略平板状である。具体的には、上面視における第１チップ１４０の形状は、略矩形である。第１チップ１４０の表面は、図４に示すように、基板１１０と対向する下面１４０ａと、下面１４０ａの反対側に位置する上面１４０ｂと、を含む。
【0015】
図５に示すように、第１チップ１４０は半導体部分１４５を有する。半導体部分１４５はシリコン等の半導体材料からなり、局所的に不純物が導入されて導電形がｎ形又はｐ形とされている。第１チップ１４０の下面１４０ａには、ドレイン電極１４１が配置されている。ドレイン電極１４１は、半田等の導電性の接合層１４１ｃにより、基板１１０に電気的に接続されている。ここで、「電極がある面に配置されている」とは、電極の表面の少なくとも一部がその面において露出していることを意味する。本実施形態では、接合層１４１ｃは基板１１０およびドレイン電極１４１の両方に接している。第１チップ１４０の上面１４０ｂには、ソース電極１４２およびゲート電極１４３が配置されている。
【0016】
上方、すなわち、＋Ｚ方向から見て、ソース電極１４２の形状は、図２に示すように、四角形の一の角部を切り欠くとともに、他の角部を丸めたような形状である。ゲート電極１４３は、ソース電極１４２から離隔しており、ソース電極１４２の角部を切り欠いた領域に配置されている。上面視におけるゲート電極１４３の形状は、角部を丸めた略四角形である。ゲート電極１４３はソース電極１４２から離隔している。ただし、ソース電極及びゲート電極の位置および形状は、上記に限定されない。
【0017】
第２チップ１５０は、例えば第１チップ１４０と同じ半導体素子である。具体的には、第２チップ１５０は、ＦＰ電極を有するＭＯＳＦＥＴである。また、本実施形態においては、第２チップ１５０のチップ面積及び形状は、第１チップ１４０のチップ面積及び形状と略同一である。なお、「チップ面積」とは、Ｘ－Ｙ平面における面積をいう。
【0018】
第２チップ１５０は、図４に示すように第１チップ１４０の上方に配置される。第２チップ１５０の表面は、第１チップ１４０の上面１４０ｂと対向する下面１５０ａと、下面１５０ａの反対側に位置する上面１５０ｂと、を含む。
【0019】
図５に示すように、第２チップ１５０は半導体部分１５５を有する。半導体部分１５５はシリコン等の半導体材料からなり、局所的に不純物が導入されて導電形がｎ形又はｐ形とされている。第２チップ１５０の下面１５０ａには、ソース電極１５１およびゲート電極１５２が配置されている。第２チップ１５０の上面１５０ｂには、ドレイン電極１５３が配置されている。
【0020】
第２チップ１５０のソース電極１５１は、第１チップ１４０のソース電極１４２と対向している。第２チップ１５０のソース電極１５１の形状は、第１チップ１４０のソース電極１４２の形状と略同一である。第２チップ１５０のソース電極１５１の面積は、第１チップ１４０のソース電極１４２の面積と概ね同一である。
【0021】
第２チップ１５０のゲート電極１５２は、第１チップ１４０のゲート電極１４３と対向している。第２チップ１５０のゲート電極１５２の形状は、第１チップ１４０のゲート電極１４３の形状と略同一である。第２チップ１５０のゲート電極１５２の面積は、第１チップ１４０のゲート電極１４３の面積と概ね同一である。
【0022】
したがって、第１チップ１４０と第２チップ１５０は、第１チップ１４０と第２チップ１５０との隙間の中心を通りＸ－Ｙ平面に略平行な平面Ｐを基準として略対称に配置されている。ただし、ソース電極およびゲート電極の位置および形状は、上記に限定されない。
【0023】
上方から見た第１チップ１４０の面積および第２チップ１５０の面積は、それぞれ１０ｍｍ２以上２５ｍｍ２以下であることが好ましい。ただし、各チップの面積は、上記に限定されない。
【0024】
第１コネクタ１６０は、第１チップ１４０のソース電極１４２、第２チップ１５０のソース電極１５１、および第１リード１２０に電気的に接続されている。第１コネクタ１６０は、例えば金属材料等からなる。第１コネクタ１６０に用いられる金属材料は、基板１１０に用いる材料と同様の材料を用いることができる。第１コネクタ１６０は、例えば、１枚の銅板が折曲加工されて形成されたものである。
【0025】
第１コネクタ１６０は、第１チップ１４０の上方に位置する第１部分１６１と、第１部分１６１から第１リード１２０に向かって延びる第２部分１６２と、第２部分１６２の下端に連なり、第１リード１２０の表面に沿って延びる第３部分１６３と、を有する。
【0026】
第１部分１６１の形状は、例えばＸ－Ｙ平面に略平行な略平板状である。第１部分１６１は、２つのソース電極１４２、１５１の間に配置されるとともに、上方から見て第１チップ１４０および第２チップ１５０よりも＋Ｘ方向に延出している。第１部分１６１は、半田等の導電性の接合層１４２ｃにより第１チップ１４０のソース電極１４２に接続されている。また、第１部分１６１は、半田等の導電性の接合層１５１ｃにより第２チップ１５０のソース電極１５１に接続されている。
【0027】
第２部分１６２は、本実施形態では第１部分１６１の＋Ｘ方向における端部に連なり、下方向に延びている。第３部分１６３は、第２部分１６２の下端から＋Ｘ方向に延びている。第３部分１６３は、半田等の導電性の接合層１２０ｃにより、第１リード１２０に接続されている。ただし、第１コネクタ１６０の形状は上記に限定されない。
【0028】
第３コネクタ１８０は、第１チップ１４０のゲート電極１４３、第２チップ１５０のゲート電極１５２、および第２リード１３０に電気的に接続されている。第３コネクタ１８０には、第１コネクタ１６０に用いる材料と同様の材料を用いることができる。第３コネクタ１８０は、例えば、１枚の銅板が折曲加工されて形成されたものである。
【0029】
第３コネクタ１８０は、第１チップ１４０の上方に位置する第１部分１８１と、第１部分１８１から第２リード１３０に向かって延びる第２部分１８２と、第２部分１８２の下端に連なり、第２リード１３０の表面に沿って延びる第３部分１８３と、を有する。
【0030】
第１部分１８１の形状は、例えばＸ－Ｙ平面に略平行な略平板状である。第１部分１８１は、２つのゲート電極１４３、１５２の間に配置されるとともに、上方から見て第１チップ１４０および第２チップ１５０よりも－Ｘ方向に突出している。第１部分１８１は、半田等の導電性の接合層１４３ｃにより、第１チップ１４０のゲート電極１４３に接続されている。第１部分１８１は、半田等の導電性の接合層１５２ｃにより、第２チップ１５０のゲート電極１５２に接続されている。
【0031】
第２部分１８２は、本実施形態では第１部分１８１の－Ｘ方向における端部に連なり、下方向に延びている。第３部分１８３は、第２部分１８２の下端から－Ｘ方向に延びている。第３部分１８３は、半田等の導電性の接合層１３０ｃにより、第２リード１３０に接続されている。ただし、第３コネクタ１８０の形状は上記に限定されない。
【0032】
第２コネクタ１７０は、図５に示すように、第２チップ１５０のドレイン電極１５３および基板１１０に電気的に接続されている。第２コネクタ１７０は、例えば基板１１０と同じ材料からなる。第２コネクタ１７０は、例えば、１枚の銅板が折曲加工されて形成されたものである。
【0033】
第２コネクタ１７０は、第２チップ１５０の上方に位置する第１部分１７１と、第１部分１７１から基板１１０に延びる第２部分１７２と、第２部分１７２の下端に連なり、基板１１０の表面に沿って延びる第３部分１７３と、を有する。
【0034】
第１部分１７１の形状は、例えばＸ－Ｙ平面に略平行な略平板状である。第１部分１７１は、上方から見て第２チップ１５０のドレイン電極１５３を覆うとともに、上方から見て第１チップ１４０および第２チップ１５０よりも＋Ｙ方向に延出している。第１部分１７１は、半田等の導電性の接合層１５３ｃにより、第２チップ１５０のドレイン電極１５３に接続されている。
【0035】
第２部分１７２は、本実施形態では第１部分１７１の＋Ｙ方向における端部に連なり、下方向に延びている。第３部分１７３は、第２部分１７２の下端から＋Ｙ方向に延びている。第３部分１７３は、半田等の導電性の接合層１１０ｃにより、基板１１０に接続されている。第２部分１７２の厚みは、第１部分１７１の厚みと等しいか、第１部分１７１の厚みよりも小さいことが好ましい。第２部分１７２の厚みが第１部分１７１の厚みよりも小さいことにより、第２コネクタ１７０を折曲加工によって形成することが容易になる。ただし、第２コネクタ１７０の形状は上記に限定されない。
【0036】
第１部分１７１の第１厚みＤ１は、本実施形態では、基板１１０において上方から見てドレイン電極１４１と重なる部分の第２厚みＤ２よりも小さい。第１厚みＤ１と第２厚みＤ２との差は、第２厚みＤ２の２０％以下であることが好ましい。ただし、第１厚みは第２厚みより大きくてもよい。この場合、第１厚みと第２厚みとの差は、第１厚みの２０％以下であることが好ましい。また、第１厚みと第２厚みは、同じであってもよい。すなわち、第１厚みと第２厚みとの差は、第１厚みおよび第２厚みのうちの大きい方の厚みの２０％以下であることが好ましい。すなわち、厚みＤ１、Ｄ２は、下記数式を満たすことが好ましい。
（Ｄ２－Ｄ１）／Ｄ２×１００≦２０ （Ｄ１≦Ｄ２）
（Ｄ１－Ｄ２）／Ｄ１×１００≦２０ （Ｄ１≧Ｄ２）
（Ｄ２－Ｄ１）／Ｄ２×１００≦２０ （Ｄ１≦Ｄ２）
（Ｄ１－Ｄ２）／Ｄ１×１００≦２０ （Ｄ１≧Ｄ２）
【0037】
樹脂部材１９０は、第１チップ１４０、第２チップ１５０、第１コネクタ１６０、第２コネクタ１７０、および第３コネクタ１８０を封止している。樹脂部材１９０は、図１、図４および図５に示すように、基板１１０の＋Ｙ方向における端部および基板１１０の下面１１０ａを露出している。基板１１０において樹脂部材１９０から露出する部分は、２つのドレイン電極１４１、１５３を外部に接続する接続端子として機能する。樹脂部材１９０は、第１リード１２０の＋Ｘ方向における端部および第１リード１２０の下面を露出している。第１リード１２０において樹脂部材１９０から露出する部分は、２つのソース電極１４２、１５１を外部に接続する接続端子として機能する。樹脂部材１９０は、第２リード１３０の－Ｘ方向における端部および第２リード１３０の下面を露出している。第２リード１３０において樹脂部材１９０から露出する部分は、２つのゲート電極１４３、１５２を外部に接続する接続端子として機能する。樹脂部材１９０は、例えば熱硬化性樹脂等の樹脂材料からなる。
【0038】
第１チップ１４０および第２チップ１５０の耐圧は、例えば０Ｖより大きく１００Ｖ以下であることが好ましい。ただし、第１チップ１４０および第２チップ１５０の耐圧は上記に限定されない。
【0039】
次に、本実施形態の効果について説明する。
図６は、本実施形態に係る半導体装置の回路図である。
図６では、半導体装置１００において、２つのドレイン電極１４１、１５３の外部への接続端子を符号１１０ｄで示し、２つのソース電極１４２、１５１の外部への接続端子を符号１２０ｄで示し、２つのゲート電極１４３、１５２の外部への接続端子を符号１３０ｄで示している。
図６は、本実施形態に係る半導体装置の回路図である。
図６では、半導体装置１００において、２つのドレイン電極１４１、１５３の外部への接続端子を符号１１０ｄで示し、２つのソース電極１４２、１５１の外部への接続端子を符号１２０ｄで示し、２つのゲート電極１４３、１５２の外部への接続端子を符号１３０ｄで示している。
【0040】
図４および図６に示すように、第１チップ１４０のゲート電極１４３と第２チップ１５０のゲート電極１５２は、第３コネクタ１８０および第２リード１３０を介して外部に接続される。したがって、外部への接続端子１３０ｄからゲート電極１４３までの電流経路と、外部への接続端子１３０ｄからゲート電極１５２までの電流経路の大部分が共通している。このため、接続端子１３０ｄからゲート電極１４３までの電流経路と、接続端子１３０ｄからゲート電極１５２までの電流経路との間で、電気抵抗の差は生じにくい。
【0041】
同様に、第１チップ１４０のソース電極１４２と第２チップ１５０のソース電極１５１は、第１コネクタ１６０および第１リード１２０を介して外部に接続される。したがって、ソース電極１４２から外部への接続端子１２０ｄまでの電流経路と、ソース電極１５１から外部への接続端子１２０ｄまでの電流経路の大部分が共通している。このため、接続端子１２０ｄからソース電極１４２のまでの電流経路と、接続端子１２０ｄからソース電極１５１までの電流経路との間で、電気抵抗の差は生じにくい。
【0042】
一方、図５および図６に示すように、第１チップ１４０のドレイン電極１４１は、基板１１０を介して外部に接続され、第２チップ１５０のドレイン電極１５３は、基板１１０および第２コネクタ１７０により、外部に接続される。そのため、外部への接続端子１１０ｄからドレイン電極１４１までの電流経路と、外部への接続端子１１０ｄからドレイン電極１５３までの電流経路は、大部分が相違する。以下では、基板１１０においてこれら２つの電流経路において共通する部分の電気抵抗を電気抵抗Ｒ１とし、基板１１０においてこれら２つの電流経路において第１チップ１４０のドレイン電極１４１に至る電流経路のみにおける電気抵抗を電気抵抗Ｒ２とし、第２コネクタ１７０の電気抵抗を電気抵抗Ｒ３とする。
【0043】
第２コネクタ１７０の第１厚みＤ１が基板１１０の第２厚みＤ２よりも小さくなるほど、電気抵抗Ｒ３が電気抵抗Ｒ２よりも大きくなる。電気抵抗Ｒ３が電気抵抗Ｒ２よりも大きくなるほど、第２チップ１５０のドレイン電極１５３よりも第１チップ１４０のドレイン電極１４１に電流が流れやすくなる。このような場合、半導体装置１００のソース－ドレイン間電流を増加させていくと、電流がより多く流れる第１チップ１４０が、アバランシェ破壊し易くなる。逆に、基板１１０の第２厚みＤ２が第２コネクタ１７０の第１厚みＤ１よりも小さくなるほど、電気抵抗Ｒ２が電気抵抗Ｒ３よりも大きくなる。電気抵抗Ｒ２が電気抵抗Ｒ３よりも大きくなるほど、第１チップ１４０のドレイン電極１４１よりも第２チップ１５０のドレイン電極１５３に電流が流れやすくなる。このような場合、半導体装置１００のソース－ドレイン間電流を増加させていくと、電流がより多く流れる第２チップ１５０が、アバランシェ破壊し易くなる。
【0044】
本実施形態では、第１厚みＤ１と第２厚みＤ２との差は、第１厚みＤ１および第２厚みＤ２のうちの大きい方の厚みの２０％以下である。そのため、電気抵抗Ｒ２と電気抵抗Ｒ３との差を低減できる。その結果、第１チップ１４０または第２チップ１５０に偏って電流が流れ、アバランシェ破壊に至ることを抑制できる。以上により、半導体装置１００全体のアバランシェ耐量を向上できる。
【0045】
また、本実施形態では、第２厚みＤ２は、第１厚みＤ１よりも小さい。そのため、第２コネクタ１７０の熱膨張量を低減できる。これにより、第２コネクタ１７０が熱膨張した際に、第２コネクタ１７０を覆う樹脂部材１９０が変形または破損等することを抑制できる。
【0046】
【0047】
参考例１～３に係る半導体装置および実施例１～３に係る半導体装置を作成した。参考例１～３に係る半導体装置および実施例１～３に係る半導体装置は、それぞれ、第１の実施形態と同様に、基板１１０、第１リード１２０、第２リード１３０、第１チップ１４０、第２チップ１５０、第１コネクタ１６０、第２コネクタ１７０、第３コネクタ１８０、および樹脂部材１９０を備え、第２コネクタ１７０の第１厚みＤ１以外の構成が共通している。参考例１～３に係る半導体装置においては、第２コネクタ１７０の第１厚みＤ１を１５０μｍとし、実施例１～３に係る半導体装置においては、第２コネクタ１７０の第１厚みＤ１を２５０μｍとした。なお、参考例１～３に係る半導体装置および実施例１～３に係る半導体装置においては、いずれも基板１１０の第２厚みＤ２を３００μｍとした。したがって、参考例１～３に係る半導体装置においては、第１厚みＤ１と第２厚みＤ２との差は、１５０μｍであり、第２厚みＤ２の５０％である。実施例１～３に係る半導体装置においては、第１厚みＤ１と第２厚みＤ２との差は、５０μｍであり、第２厚みＤ２の約１７％であり、２０％以下である。
【0048】
また、参考例１に係る半導体装置および実施例１に係る半導体装置の耐圧は４０Ｖとし、参考例２に係る半導体装置および実施例２に係る半導体装置の耐圧は１００Ｖとし、参考例３に係る半導体装置および実施例３に係る半導体装置の耐圧は１５０Ｖとした。
【0049】
そして、参考例１～３に係る半導体装置および実施例１～３に係る半導体装置をそれぞれ、図７に示す評価回路に組み込み、第１チップ１４０に流れる電流Ｔｒ１および第２チップ１５０に流れる電流Ｔｒ２を測定した。具体的には、接続端子１１０ｄは、インダクタ９１０に電気的に接続した。インダクタ９１０は、さらに電源９２０に電気的に接続した。接続端子１２０ｄは、アース９３０に電気的に接続した。接続端子１３０ｄは、信号源９４０に電気的に接続した。
【0050】
参考例１～３に係る半導体装置および実施例１～３に係る半導体装置のそれぞれについて、電流Ｔｒ１と電流Ｔｒ２との比Ｔｒ１／Ｔｒ２を算出した。得られた電流比Ｔｒ１／Ｔｒ２との耐圧との関係を図８に示す。なお、図８では、横軸は耐圧を示し、縦軸は電流比Ｔｒ１／Ｔｒ２を示す。電流比Ｔｒ１／Ｔｒ２が１に近いほど、第１チップ１４０と第２チップ１５０に均等に電流が流れていることを意味する。
【0051】
図８に示すように、同じ耐圧であっても、参考例１～３に係る半導体装置よりも実施例１～３に係る半導体装置の方が、比Ｔｒ１／Ｔｒ２が１に近い。このため、半導体装置のソース－ドレイン間電流を増加させていったときに、いずれか一方のチップが先に破壊されることを抑制でき、半導体装置全体のアバランシェ耐量が向上する。したがって、第１厚みＤ１と第２厚みＤ２との差は、第２厚みＤ２の２０％以下であることが好ましい。
【0052】
また、耐圧が１００Ｖ以下の範囲では、耐圧が１００Ｖより大きい範囲よりも、第１厚みＤ１と第２厚みＤ２との差を第２厚みＤ２の２０％以下にすることで比Ｔｒ１／Ｔｒ２を１に近づける効果が高い。これは、耐圧が高いほど、半導体装置の総抵抗において各チップ１４０、１５０の内部抵抗が占める割合が高くなり、電気抵抗Ｒ２、Ｒ３の占める割合が低くなるためであると考えられる。したがって、半導体装置の耐圧は１００Ｖ以下であることが好ましい。
【0053】
＜第２の実施例＞
次に、第１の実施形態の第２の実施例を説明する。
図９は、横軸に１つのチップのチップ面積をとり、縦軸に２つのチップを積層して並列に接続することによるオン抵抗の低下率をとって、チップを積層させる効果を示すグラフである。
図９の縦軸は、１つのチップのオン抵抗に対して２つの同じチップを積層して並列に接続したときの全体のオン抵抗の低下率を示している。チップの内部抵抗のみに基づいて単純に計算すれば、オン抵抗の低下率は－５０％になるはずである。
次に、第１の実施形態の第２の実施例を説明する。
図９は、横軸に１つのチップのチップ面積をとり、縦軸に２つのチップを積層して並列に接続することによるオン抵抗の低下率をとって、チップを積層させる効果を示すグラフである。
図９の縦軸は、１つのチップのオン抵抗に対して２つの同じチップを積層して並列に接続したときの全体のオン抵抗の低下率を示している。チップの内部抵抗のみに基づいて単純に計算すれば、オン抵抗の低下率は－５０％になるはずである。
【0054】
図９に示すように、チップ面積が小さいほどオン抵抗の低下率は顕著になった。これは、チップ面積が小さいほど、トランジスタ部の抵抗が大きくなり、総抵抗に対してトランジスタ部の抵抗が占める割合が増加するので、積層することによるトランジスタ部の抵抗低減が総抵抗低減率を大きくしているためと考えられる。したがって、上方から見た第１チップ１４０のチップ面積および第２チップ１５０のチップ面積は、それぞれ１０ｍｍ２以上２５ｍｍ２以下であることが好ましい。
【0055】
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置２００は、第１チップ２４０の向きおよび第２チップ２５０の向きが第１の実施形態に係る半導体装置１００と相違する。
なお、以下の説明においては、主に第１の実施形態との相違点のみを説明する。以下に説明する事項以外は、第１の実施形態と同様に構成できる。後述する他の実施形態についても同様である。
次に、第２の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置２００は、第１チップ２４０の向きおよび第２チップ２５０の向きが第１の実施形態に係る半導体装置１００と相違する。
なお、以下の説明においては、主に第１の実施形態との相違点のみを説明する。以下に説明する事項以外は、第１の実施形態と同様に構成できる。後述する他の実施形態についても同様である。
【0056】
第１チップ２４０の下面２４０ａには、ソース電極２４１およびゲート電極２４２が配置されている。ソース電極２４１は、導電性を有する第１基板２１０と対向しており、接合層２４１ｃを介して第１基板２１０に電気的に接続されている。ゲート電極２４２は、導電性を有する第２基板２２０と対向しており、接合層２４２ｃを介して第２基板２２０に電気的に接続されている。
【0057】
第１チップ２４０の上面２４０ｂには、ドレイン電極２４３が配置されている。ドレイン電極２４３は、第１コネクタ２６０と対向している。ドレイン電極２４３は、接合層２４３ｃを介して、第１コネクタ２６０に電気的に接続されている。第１コネクタ２６０は、第１の実施形態における第１コネクタ１６０と同様に、ドレイン用のリード（不図示）に接続されている。
【0058】
第２チップ２５０の下面２５０ａには、ドレイン電極２５１が配置されている。ドレイン電極２５１は、第１コネクタ２６０と対向している。ドレイン電極２５１は、接合層２５１ｃを介して、第１コネクタ２６０に電気的に接続されている。
【0059】
第２チップ２５０の上面２５０ｂには、ソース電極２５２およびゲート電極２５３が配置されている。ソース電極２５２は、第２コネクタ２７０と対向している。ソース電極２５２は、接合層２５２ｃを介して、第２コネクタ２７０に電気的に接続されている。ゲート電極２５３は、第３コネクタ２８０と対向している。ゲート電極２５３は、接合層２５３ｃを介して、第３コネクタ２８０に電気的に接続されている。
【0060】
第２コネクタ２７０は、第２チップ２５０の上方に位置する第１部分２７１と、第１部分２７１から第１基板２１０に向かって延びる第２部分２７２と、第２部分２７２の下端に連なり、第１基板２１０の表面に沿う方向に延びる第３部分２７３と、を有する。第１部分２７１の第１厚みＤ２１と第１基板２１０において上方から見てソース電極２４１と重なる部分の第２厚みＤ２２との差は、第１厚みＤ２１および第２厚みＤ２２のうちの大きい方（図１０では、第２厚みＤ２２）の２０％以下である。
【0061】
同様に、第３コネクタ２８０は、第２チップ２５０の上方に位置する第１部分２８１と、第１部分２８１から第２基板２２０に向かって延びる第２部分２８２と、第２部分２８２の下端に連なり、第２基板２２０の表面に沿う方向に延びる第３部分２８３と、を有する。
【0062】
このような半導体装置２００においても、第１厚みＤ２１と第２厚みＤ２２との差を、第１厚みＤ２１および第２厚みＤ２２のうちの大きい方の２０％以下とすることにより、第１基板２１０から第１チップ２４０のソース電極２４１に至る電流経路の電気抵抗と、第１基板２１０から第２コネクタ２７０を介して第２チップ２５０のソース電極２５２に至る電流経路の電気抵抗との差を低減し、一方のチップに電流が集中することを抑制できる。この結果、半導体装置２００のアバランシェ耐量を向上できる。
【0063】
＜第３の実施形態＞
次に、第３の実施形態を説明する。
図１１は、本実施形態に係る半導体装置を示す断面図である。
図１１に示すように、本実施形態に係る半導体装置３００は、複数の金属層３４１ｅ、３４２ｅ、３４３ｅをさらに備える点で第１の実施形態に係る半導体装置１００と相違する。
次に、第３の実施形態を説明する。
図１１は、本実施形態に係る半導体装置を示す断面図である。
図１１に示すように、本実施形態に係る半導体装置３００は、複数の金属層３４１ｅ、３４２ｅ、３４３ｅをさらに備える点で第１の実施形態に係る半導体装置１００と相違する。
【0064】
本実施形態では、第２厚みＤ２は第１厚みＤ１よりも厚い。また、第１厚みＤ１と第２厚みＤ２との差は、第２厚みＤ２の２０％以下である。そのため、第２チップ１５０よりも第１チップ１４０に、電流が流れやすい。ただし、第１厚みＤ１と第２厚みＤ２との差は、第２厚みＤ２の２０％より大きくてもよい。すなわち、第１厚みＤ１と第２厚みＤ２との差は、第１厚みＤ１および第２厚みＤ２のうちの大きい方の２０％よりも、大きくてもよい。
【0065】
金属層３４１ｅは、ドレイン電極１４１と接合層１４１ｃとの間に位置する。金属層３４１ｅは、接合層１４１ｃの上面とドレイン電極１４１の下面に接しており、これにより、接合層１４１ｃおよびドレイン電極１４１と電気的に接続されている。金属層３４２ｅは、ソース電極１４２と接合層１４２ｃとの間に位置する。金属層３４２ｅは、ソース電極１４２の上面と接合層１４２ｃの下面に接しており、これにより、ソース電極１４２および接合層１４２ｃと電気的に接続されている。金属層３４３ｅは、ゲート電極１４３と接合層１４３ｃとの間に位置する。金属層３４３ｅは、ゲート電極１４３の上面と接合層１４３ｃの下面に接しており、これにより、ゲート電極１４３および接合層１４３ｃと電気的に接続されている。金属層３４１ｅ、３４２ｅ、３４３ｅは、それぞれ、Ｘ－Ｙ平面に沿って拡がっている。
【0066】
各金属層３４１ｅ、３４２ｅ、３４３ｅの熱伝導率は、接合層１４１ｃ、１４２ｃ、１４３ｃの熱伝導率よりも高い。各金属層３４１ｅは、例えば、金、銀、また銅のうちの１種以上を含む。各金属層３４１ｅ、３４２ｅ、３４３ｅの厚みは、特に限定されないが例えば１０μｍ以上２０μｍ以下である。一方、接合層１４１ｃ、１４２ｃ、１４３ｃは、例えば半田からなる。一般に半田は熱伝導率が低い。
【0067】
本実施形態に係る半導体装置３００においては、第２厚みＤ２が第１厚みＤ１よりも厚いため、第２チップ１５０よりも第１チップ１４０に電流が流れやすい。そこで、第１チップ１４０の電極１４１、１４２、１４３上に、それぞれ金属層３４１ｅ、３４２ｅ、３４３ｅを配置している。これにより、第１チップ１４０内において電流が特に集中する部分で発生した熱を、Ｘ－Ｙ平面に沿って拡散させることにより、第１チップ１４０内の温度を均一化することができる。これにより、第１チップ１４０における電流が集中した部分で熱破壊が生じることを抑制し、第１チップ１４０のアバランシェ破壊を抑制できる。この結果、半導体装置３００のアバランシェ耐量を向上できる。
【0068】
また、本実施形態においては、各金属層が各接合層よりも第１チップ１４０側に配置されている。これにより、熱伝導率が低い接合層を介さずに、第１チップ１４０から各金属層に熱が直接伝わる。この結果、金属層によって熱を効果的に拡散させることができ、半導体装置３００のアバランシェ耐量が確実に向上する。
【0069】
＜試験例＞
次に、第３の実施形態の試験例を説明する。
図１２は、横軸にチップがアバランシェ破壊する際にチップに流れる電流を取り、縦軸に各電流が測定されたチップの出現頻度を取ったヒストグラムである。
第１チップ１４０および第２チップ１５０と同様の構成を有し、ドレイン電極、ソース電極、およびゲート電極のそれぞれの上に、銅からなる厚さ１０μｍの金属層を配置した１０個のチップを準備した。また、第１チップ１４０および第２チップ１５０と同様の構成を有し、ドレイン電極、ソース電極、およびゲート電極上に金属層が配置されていない１０個のチップを準備した。そして、それぞれのチップがアバランシェ破壊する際の電流Ｔｒを測定した。その結果を図１１に示す。
次に、第３の実施形態の試験例を説明する。
図１２は、横軸にチップがアバランシェ破壊する際にチップに流れる電流を取り、縦軸に各電流が測定されたチップの出現頻度を取ったヒストグラムである。
第１チップ１４０および第２チップ１５０と同様の構成を有し、ドレイン電極、ソース電極、およびゲート電極のそれぞれの上に、銅からなる厚さ１０μｍの金属層を配置した１０個のチップを準備した。また、第１チップ１４０および第２チップ１５０と同様の構成を有し、ドレイン電極、ソース電極、およびゲート電極上に金属層が配置されていない１０個のチップを準備した。そして、それぞれのチップがアバランシェ破壊する際の電流Ｔｒを測定した。その結果を図１１に示す。
【0070】
図１２に示すように、金属層が電極上に配置されたチップでは、チップが破壊する際の電流Ｔｒが高くなり易いことがわかった。すなわち、チップの電極上に金属層を配置することで、チップのアバランシェ耐量を向上できることがわかった。各チップについての電流Ｔｒの平均値をとると、金属層を設けた場合は金属層を設けない場合と比較して、アバランシェ耐量が約１０％向上した。
【0071】
ただし、第１チップの全ての電極上に金属層を配置しなくてもよい。また、第２厚みは第１厚みよりも大きくてもよい。この場合、第１チップよりも第２チップに電流が流れやすい。そのため、このような場合、第２チップの電極上に金属層を配置すれば、第２チップにおいて生じた熱を効率的に均一化できる。すなわち、第１厚みが第２厚みより小さい場合は、第１チップのいずれかの電極上に配置され、第１厚みが第２厚みより大きい場合は第２チップのいずれかの電極上に金属層を配置すればよい。また、このような金属層は、第２の実施形態に係る半導体装置に配置してもよい。
【0072】
【0073】
本実施形態に係る半導体装置４００は、電流がより流れやすいチップのチップ面積が、電流がより流れにくいチップのチップ面積よりも小さい点で、第１の実施形態に係る半導体装置１００と相違する。
【0074】
図１３に示すように、半導体装置４００においては、基板１１０の第２厚みＤ２が第２コネクタ１７０の第１部分１７１の第１厚みＤ１よりも大きい。このため、仮に第１チップ３４０と第２チップ３５０が同じ規格のチップであれば、第１チップ３４０に電流が集中しやすい。そこで、本実施形態においては、第１チップ３４０のチップ面積を第２チップ３５０のチップ面積よりも小さくしている。これにより、第１チップ３４０の内部抵抗が第２チップ３５０の内部抵抗よりも高くなり、第１チップ３４０に電流が集中することを抑制できる。これにより、半導体装置４００全体のアバランシェ耐量が向上する。
【0075】
なお、前述の各実施形態においては、基板と第２コネクタを同じ材料により形成する例を示したが、これには限定されない。例えば、基板が第２コネクタよりも厚い場合は、基板を形成する材料の電気抵抗率を、第２コネクタを形成する材料の電気抵抗率より高くしてもよい。例えば、基板をアルミニウム（電気抵抗率は２０℃において２８．２ｎΩ・ｍ）によって形成し、第２コネクタを銅（電気抵抗率は２０℃において１６．８ｎΩ・ｍ）によって形成してもよい。
【0076】
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、上述した各実施形態は、相互に組み合わせて実施してもよい。
【符号の説明】
【0077】
１００、２００、３００、４００：半導体装置
１１０ ：基板
１１０ａ ：下面
１１０ｂ ：上面
１１０ｃ、１２０ｃ、１３０ｃ、１４１ｃ、１４２ｃ、１４３ｃ、１５１ｃ、１５２ｃ、１５３ｃ：接合層
１１０ｄ、１２０ｄ、１３０ｄ：接続端子
１２０ ：第１リード
１３０ ：第２リード
１４０、２４０、３４０：第１チップ
１４０ａ、２４０ａ：下面
１４０ｂ、２４０ｂ：上面
１４１、２４３：ドレイン電極
１４２、２４１：ソース電極
１４３、２４２：ゲート電極
１４５、１５５：半導体部分
１５０、２５０、３５０：第２チップ
１５０ａ、２５０ａ：下面
１５０ｂ、２５０ｂ：上面
１５１、２５２：ソース電極
１５２、２５３：ゲート電極
１５３、２５１：ドレイン電極
１６０、２６０：第１コネクタ
１６１ ：第１部分
１６２ ：第２部分
１６３ ：第３部分
１７０、２７０：第２コネクタ
１７１、２７１：第１部分
１７２、２７２：第２部分
１７３、２７３：第３部分
１８０、２８０：第３コネクタ
１８１、２８１：第１部分
１８２、２８２：第２部分
１８３、２８３：第３部分
１９０ ：樹脂部材
２１０ ：第１基板
２２０ ：第２基板
３４１ｅ、３４２ｅ、３４３ｅ：金属層
９１０ ：インダクタ
９２０ ：電源
９３０ ：アース
９４０ ：信号源
Ｄ１、Ｄ２１：第１厚み
Ｄ２、Ｄ２２：第２厚み
Ｐ ：平面
Ｒ１、Ｒ２、Ｒ３：電気抵抗
Ｔｒ、Ｔｒ１、Ｔｒ２：電流
１１０ ：基板
１１０ａ ：下面
１１０ｂ ：上面
１１０ｃ、１２０ｃ、１３０ｃ、１４１ｃ、１４２ｃ、１４３ｃ、１５１ｃ、１５２ｃ、１５３ｃ：接合層
１１０ｄ、１２０ｄ、１３０ｄ：接続端子
１２０ ：第１リード
１３０ ：第２リード
１４０、２４０、３４０：第１チップ
１４０ａ、２４０ａ：下面
１４０ｂ、２４０ｂ：上面
１４１、２４３：ドレイン電極
１４２、２４１：ソース電極
１４３、２４２：ゲート電極
１４５、１５５：半導体部分
１５０、２５０、３５０：第２チップ
１５０ａ、２５０ａ：下面
１５０ｂ、２５０ｂ：上面
１５１、２５２：ソース電極
１５２、２５３：ゲート電極
１５３、２５１：ドレイン電極
１６０、２６０：第１コネクタ
１６１ ：第１部分
１６２ ：第２部分
１６３ ：第３部分
１７０、２７０：第２コネクタ
１７１、２７１：第１部分
１７２、２７２：第２部分
１７３、２７３：第３部分
１８０、２８０：第３コネクタ
１８１、２８１：第１部分
１８２、２８２：第２部分
１８３、２８３：第３部分
１９０ ：樹脂部材
２１０ ：第１基板
２２０ ：第２基板
３４１ｅ、３４２ｅ、３４３ｅ：金属層
９１０ ：インダクタ
９２０ ：電源
９３０ ：アース
９４０ ：信号源
Ｄ１、Ｄ２１：第１厚み
Ｄ２、Ｄ２２：第２厚み
Ｐ ：平面
Ｒ１、Ｒ２、Ｒ３：電気抵抗
Ｔｒ、Ｔｒ１、Ｔｒ２：電流
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】