特開 2023-131613 スルーレート制御回路付マイクロコントローラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023131613

(43)【公開日】2023-09-22

(54)【発明の名称】スルーレート制御回路付マイクロコントローラ

(51)【国際特許分類】

   H02M 1/08 20060101AFI20230914BHJP

【ＦＩ】

H02M1/08 A

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022036472

(22)【出願日】2022-03-09

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】篠原 誠

【テーマコード（参考）】

5H740

【Ｆターム（参考）】

5H740BA12

5H740BB09

5H740BB10

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

(57)【要約】

【課題】出力パワートランジスタのターンオン、ターンオフの遷移時間を設計値に保つことができるスルーレート制御回路付マイクロコントローラを提供する。
【解決手段】実施形態のスルーレート制御回路付マイクロコントローラは、出力パワートランジスタのゲートを定電流で充電および放電するプリドライブ回路と、出力パワートランジスタのドレイン・ソース間電圧が第１の電圧と第２の電圧との間を遷移する遷移時間を計測する計測回路と、マイクロプロセッサと、を備える。マイクロプロセッサは、遷移時間が所定の時間になるように、プリドライブ回路の定電流設定値を制御する。
【選択図】図３

【特許請求の範囲】

【請求項1】

出力パワートランジスタのゲートを定電流で充電および放電するプリドライブ回路と、
前記プリドライブ回路に接続される前記出力パワートランジスタのドレイン・ソース間電圧が第１の電圧と第２の電圧との間を遷移する遷移時間を計測する計測回路と、
前記計測回路により計測された前記遷移時間を読み出すマイクロプロセッサと、
を備え、
前記マイクロプロセッサは、前記遷移時間が所定の時間になるように、前記プリドライブ回路の定電流設定値を制御する、
スルーレート制御回路付マイクロコントローラ。

【請求項2】

前記マイクロプロセッサは、さらに、電源に直列に接続されたハイサイドの出力パワートランジスタとローサイドの出力パワートランジスタとが同時に導通することを防ぐデッドタイムを設定する、
請求項１に記載のスルーレート制御回路付マイクロコントローラ。

【請求項3】

前記スルーレート制御回路付マイクロコントローラは、１つの集積回路により構成されている、
請求項１に記載のスルーレート制御回路付マイクロコントローラ。

【請求項4】

前記計測回路は、
前記出力パワートランジスタのドレイン・ソース間電圧を前記第１の電圧および前記第２の電圧とそれぞれ比較して、前記ドレイン・ソース間電圧が、前記第１の電圧と前記第２の電圧との間にないときにローレベルになり、前記第１の電圧と前記第２の電圧との間にあるときにハイレベルになるパルス信号を生成する電圧コンパレータと、
前記電圧コンパレータからの前記パルス信号の立ち上がり時刻、および立ち下がり時刻をそれぞれラッチしてレジスタに記憶するパルス幅計測回路と、を備える、
請求項１に記載のスルーレート制御回路付マイクロコントローラ。

【請求項5】

前記計測回路は、前記パルス信号が入力されたタイミング、および入力された回数が適切であることを監視するパルス順序監視回路をさらに備える、
請求項４に記載のスルーレート制御回路付マイクロコントローラ。

【請求項6】

電源に直列に接続されたハイサイドの出力パワートランジスタとローサイドの出力パワートランジスタとの内の、一方のゲートを定電流で充電および放電するプリドライブ回路と、
前記プリドライブ回路が前記一方の出力パワートランジスタをターンオフするときの、前記一方の出力パワートランジスタのドレイン・ソース間電圧が第１の電圧と第２の電圧との間を遷移する遷移時間を計測する計測回路と、
前記計測回路により計測された前記遷移時間を読み出すマイクロプロセッサと、
を備え、
前記マイクロプロセッサは、前記遷移時間に基づき、前記ハイサイドの出力パワートランジスタと前記ローサイドの出力パワートランジスタとの内の、他方のターンオンを開始するまでのデッドタイムを必要最小限の時間に設定する、
スルーレート制御回路付マイクロコントローラ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、プリドライブ回路により出力パワートランジスタのゲートを定電流で充電および放電するマイクロコントローラに関する。

【背景技術】

【0002】

プリドライブ回路は、出力パワートランジスタのゲート電圧を変えることで、出力パワートランジスタを、オフからオン（以後、ターンオン）、またはオンからオフ（以後、ターンオフ）に制御する。プリドライブ回路を用いた出力パワートランジスタの制御技術は、例えば、モータ制御におけるインバータに用いられる。

【0003】

出力パワートランジスタのターンオンの遷移時間、およびターンオフの遷移時間を所定の時間に保つことは、スイッチング損失および電源電流のノイズを低減するために好ましい。

【0004】

そこで、従来から、プリドライブ回路は、定電流源を用いて、予め決められた電流値で出力パワートランジスタのゲートの電荷量を制御することで、ターンオン、ターンオフ時のドレイン・ソース間電圧の遷移時間を一定にするようにしている。

【0005】

しかし、出力パワートランジスタの個体差によるゲート容量のバラツキや温度変化による特性の変化によって、出力パワートランジスタのターンオン、ターンオフの遷移時間を設計値に保つことができないことがある。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０００－２７８９６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

そこで、実施形態は、出力パワートランジスタのターンオン、ターンオフの遷移時間を設計値に保つことができるスルーレート制御回路付マイクロコントローラを提供することを目的とする。

【課題を解決するための手段】

【0008】

実施形態のスルーレート制御回路付マイクロコントローラは、出力パワートランジスタのゲートを定電流で充電および放電するプリドライブ回路と、前記プリドライブ回路に接続される前記出力パワートランジスタのドレイン・ソース間電圧が第１の電圧と第２の電圧との間を遷移する遷移時間を計測する計測回路と、前記計測回路により計測された前記遷移時間を読み出すマイクロプロセッサと、を備える。前記マイクロプロセッサは、前記遷移時間が所定の時間になるように、前記プリドライブ回路の定電流設定値を制御する。

【図面の簡単な説明】

【0009】

【図1】比較例に係わるモータ制御のインバータ回路の構成例を示す図である。

【図2】第１の実施形態に係わるスルーレート制御回路付マイクロコントローラを用いたモータ制御のインバータ回路の構成例を示す図である。

【図3】第１の実施形態に係わる電圧コンパレータの構成例を示す図である。

【図4】第１の実施形態に係わるパルス幅計測回路の構成例を示す図である。

【図5】第１の実施形態に係わるスルーレート制御回路付マイクロコントローラを用いたモータ制御のインバータ回路の動作の例を示すタイミングチャートである。

【図6】第１の実施形態に係わり、遷移時間の平滑化を行う演算回路の例を示す図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（構成）

【0011】

図１は、比較例に係わるモータ制御のインバータ回路の構成例を示す図である。図２は、第１の実施形態に係わるスルーレート制御回路付マイクロコントローラ１を用いたモータ制御のインバータ回路の構成例を示す図である。

【0012】

図２に示す第１の実施形態の回路は、図１に示す比較例の回路を含むため、図２を参照して構成を説明し、その後に図１の比較例との差異を説明する。

【0013】

インバータ回路は、モータ８を制御する回路であり、スルーレート制御回路付マイクロコントローラ１（以下、マイクロコントローラ１）と、電源６と、ノイズフィルタ回路７と、出力パワートランジスタＴｒ１～Ｔｒ６と、を備えている。出力パワートランジスタＴｒ１と出力パワートランジスタＴｒ４、出力パワートランジスタＴｒ２と出力パワートランジスタＴｒ５、出力パワートランジスタＴｒ３と出力パワートランジスタＴｒ６は、それぞれノイズフィルタ回路７を経由して電源６に直列に接続されている。

【0014】

図示の例ではモータ８は３相モータであり、出力パワートランジスタＴｒ１が第１相（例えばＵ相）のハイサイド（上層側）、出力パワートランジスタＴｒ４が第１相のローサイド（下層側）、出力パワートランジスタＴｒ２が第２相（例えばＶ相）のハイサイド、出力パワートランジスタＴｒ５が第２相のローサイド、出力パワートランジスタＴｒ３が第３相（例えばＷ相）のハイサイド、出力パワートランジスタＴｒ６が第３相のローサイドに対応する。

【0015】

インバータ回路は、電源６から供給される直流電流を、出力パワートランジスタＴｒ１～Ｔｒ６をオン／オフすることでパルス幅変調された交流に変換してモータ８へ供給し、モータ８を駆動する。なお、各出力パワートランジスタＴｒ１～Ｔｒ６は、より詳しくは図２の拡大図または図３に示すように、トランジスタＴｒと、トランジスタＴｒのドレイン・ソース間に接続された還流ダイオードＤｉと、を備えている。

【0016】

ノイズフィルタ回路７は、スナバ回路等で構成され、出力パワートランジスタＴｒ１～Ｔｒ６のオン／オフにより電源電流に発生するノイズを低減する。

【0017】

マイクロコントローラ１は、第１の回路１ａおよび第２の回路１ｂを備えている。第１の回路１ａと第２の回路１ｂとは別の集積回路として構成しても構わないが、例えば、図２に示すマイクロコントローラ１を１つの集積回路により構成してもよい。

【0018】

第２の回路１ｂは、プリドライバ制御回路２１と、プリドライブ回路（プリドライバ）２２ａ～２２ｆと、電圧コンパレータ２９と、を備えている。

【0019】

プリドライブ回路２２ａは出力パワートランジスタＴｒ１のオン／オフを制御し、プリドライブ回路２２ｂは出力パワートランジスタＴｒ２のオン／オフを制御し、プリドライブ回路２２ｃは出力パワートランジスタＴｒ３のオン／オフを制御し、プリドライブ回路２２ｄは出力パワートランジスタＴｒ４のオン／オフを制御し、プリドライブ回路２２ｅは出力パワートランジスタＴｒ５のオン／オフを制御し、プリドライブ回路２２ｆは出力パワートランジスタＴｒ６のオン／オフを制御する。

【0020】

具体的に、プリドライブ回路２２ａ～２２ｆは、出力パワートランジスタＴｒ１～Ｔｒ６のゲート電圧を変化させることで、出力パワートランジスタＴｒ１～Ｔｒ６をオフからオン（以後、ターンオン）に制御し、また、オンからオフ（以後、ターンオフ）に制御する。

【0021】

プリドライブ回路２２ａ～２２ｆは、それぞれ、直列に配列された定電流源２３、ターンオンスイッチ２４、ターンオフスイッチ２５、および定電流源２６を備えている。ターンオンスイッチ２４およびターンオフスイッチ２５は、例えばトランジスタにより構成されている。ターンオンスイッチ２４とターンオフスイッチ２５との間が、出力パワートランジスタＴｒ１～Ｔｒ６のゲートに接続されている。

【0022】

プリドライブ回路２２ａ～２２ｆは、ターンオンスイッチ２４をオン、ターンオフスイッチ２５をオフにすることで、定電流源２３を出力パワートランジスタＴｒ１～Ｔｒ６のゲートに接続し、定電流でゲートを充電してほぼ一定の変化率で電位を上げる。また、プリドライブ回路２２ａ～２２ｆは、ターンオンスイッチ２４をオフ、ターンオフスイッチ２５をオンにすることで、定電流源２６を出力パワートランジスタＴｒ１～Ｔｒ６のゲートに接続し、定電流でゲートを放電してほぼ一定の変化率で電位を下げる。なお、プリドライブ回路２２ａ～２２ｆが、ターンオンスイッチ２４をオフ、ターンオフスイッチ２５をオフにすると、出力パワートランジスタＴｒ１～Ｔｒ６のゲートの電位が一定に維持される。

【0023】

このようにプリドライブ回路２２ａ～２２ｆは、定電流源２３，２６を用いて出力パワートランジスタＴｒ１～Ｔｒ６のゲートの電荷量を制御する（定電流で充電および放電する）ことで、ターンオン、ターンオフ時のドレイン・ソース間電圧Ｖｄｓの遷移時間ｔＲＩＳＥ（図５参照）が設計値（所定の時間）に近い値になるようにしている。

【0024】

プリドライバ制御回路２１は、プリドライブ回路２２ａ～２２ｆを制御して、出力パワートランジスタＴｒ１～Ｔｒ６をオン／オフさせる。

【0025】

電圧コンパレータ２９は、出力パワートランジスタＴｒ１～Ｔｒ６それぞれの、ドレイン・ソース間電圧Ｖｄｓを、第１の電圧Ｖｔｈ１および第２の電圧Ｖｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）と比較して、ドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１を横切るタイミングと、ドレイン・ソース間電圧Ｖｄｓが第２の電圧Ｖｔｈ２を横切るタイミングと、を与えるパルス状の信号Ｖｄｓｔｈを送信する。

【0026】

第１の回路１ａは、ＣＰＵ（Central Processing Unit）１１と、フラッシュメモリ（FLASH ROM）１２と、バス（BUS）１３と、ＰＷＭ（Pulse Width Modulation：パルス幅変調）生成回路１４と、デッドタイム生成回路１５と、ゲートタイミング生成回路１６と、パルス幅計測回路１９と、を備えている。

【0027】

電圧コンパレータ２９およびパルス幅計測回路１９は、計測回路１０を構成する。計測回路１０は、プリドライブ回路２２ａ～２２ｆに接続される出力パワートランジスタＴｒ１～Ｔｒ６のドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１と第２の電圧Ｖｔｈ２との間を遷移する遷移時間ｔＲＩＳＥ（図５参照）を計測する。

【0028】

パルス幅計測回路１９は、電圧コンパレータ２９から送信されたパルス状の信号Ｖｄｓｔｈを受信して、信号Ｖｄｓｔｈのパルス幅（時間的な幅）をデジタル値に変換して、ドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１と第２の電圧Ｖｔｈ２との間を遷移する遷移時間ｔＲＩＳＥを取得する。

【0029】

ＣＰＵ１１（マイクロプロセッサ）は、パルス幅計測回路１９により計測された遷移時間ｔＲＩＳＥを読み出す。

【0030】

フラッシュメモリ１２は、ＣＰＵ１１により実行される処理プログラムを不揮発に記憶する記憶媒体である。フラッシュメモリ１２に記憶される処理プログラムは、後述する平滑化フィルタ（図６参照）などのフィルタ演算を行うプログラムを含む。

【0031】

バス１３は、ＣＰＵ１１と、フラッシュメモリ１２と、ＰＷＭ生成回路１４と、デッドタイム生成回路１５と、ゲートタイミング生成回路１６と、パルス幅計測回路１９との間でデータや命令を送受信するために共用される信号伝送路である。

【0032】

ＰＷＭ生成回路１４は、ＣＰＵ１１の制御に基づき、モータ８を制御するパルス幅変調信号（ＰＷＭ信号）を生成してデッドタイム生成回路１５へ送信する。

【0033】

デッドタイム生成回路１５は、ＰＷＭ生成回路１４からＰＷＭ信号を受信して、ＰＷＭ信号をデッドタイム期間により変調して（具体的には、図５に示すようにＰＷＭ信号の立ち上がりをデッドタイム期間だけ遅延して）信号ｕｈを生成し、信号ｕｈをゲートタイミング生成回路１６へ出力する。デッドタイム期間は、ハイサイドの出力パワートランジスタＴｒ１（またはＴｒ２、もしくはＴｒ３）とローサイドの出力パワートランジスタＴｒ４（またはＴｒ５、もしくはＴｒ６）とが同時に導通することを防止する期間である。

【0034】

ゲートタイミング生成回路１６は、デッドタイム生成回路１５から受信した信号ｕｈを、出力パワートランジスタＴｒ１～Ｔｒ６のゲートをオン／オフするタイミングを制御する信号としてプリドライバ制御回路２１へ送信する。

【0035】

ここで、図１に示す比較例のインバータ回路は、図２に示す構成の内、計測回路１０（電圧コンパレータ２９およびパルス幅計測回路１９）が設けられておらず、ＣＰＵ１１は計測回路１０による計測結果に基づく制御を行わない。

【0036】

すなわち、図１に示す比較例では、定電流源２３，２６の定電流設定値は、予め決められた値に固定されている。従って、出力パワートランジスタＴｒ１～Ｔｒ６のゲートは、予め決められた定電流で電荷量を制御される。

【0037】

しかし、出力パワートランジスタＴｒ１～Ｔｒ６には個体差があり、ゲート容量にバラツキが生じる場合がある。ゲート容量にバラツキがあると、ゲートの電荷量を固定の定電流で制御しても、出力パワートランジスタＴｒ１～Ｔｒ６のターンオン、ターンオフの遷移時間ｔＲＩＳＥを設計値に保つことができない場合がある。

【0038】

また、温度が変化すると、出力パワートランジスタＴｒ１～Ｔｒ６の特性が変化することがある。特性が変化すると、ゲートの電荷量を固定の定電流で制御しても、出力パワートランジスタＴｒ１～Ｔｒ６のターンオン、ターンオフの遷移時間ｔＲＩＳＥを設計値に保つことができない場合がある。

【0039】

例えば、ターンオン、ターンオフの遷移時間ｔＲＩＳＥが設計値よりも短くなると、スイッチングによるパワー損失（スイッチング損失）は減少する。しかし、遷移時間ｔＲＩＳＥが設計値よりも短いと電源電流にリンギングが発生し、発生したリンギングがノイズ源となるため、ノイズフィルタ回路７の回路規模を大きくする必要がある。

【0040】

また、ターンオン、ターンオフの遷移時間ｔＲＩＳＥが設計値よりも長くなると、電源電流のリンギングは減少するが、スイッチング損失が増加する。

【0041】

こうした点に対応して、出力パワートランジスタＴｒ１～Ｔｒ６にゲート容量のバラツキや温度変化等があっても、出力パワートランジスタＴｒ１～Ｔｒ６のターンオン、ターンオフの遷移時間ｔＲＩＳＥを設計値に保つようにするのが、本実施形態の図２に示す構成である。

【0042】

本実施形態の計測回路１０の構成について、図３および図４を参照してさらに説明する。図３は、第１の実施形態に係わる電圧コンパレータ２９の構成例を示す図である。

【0043】

なお、図３においては、図示を簡潔にするため、第１相の出力パワートランジスタＴｒ１，Ｔｒ４を記載し、他の相の出力パワートランジスタＴｒ２～Ｔｒ３，Ｔｒ５～Ｔｒ６の記載を省略している。さらに、図３では、第１相のハイサイドのプリドライブ回路２２ａを記載し、他のプリドライブ回路２２ｂ～２２ｆの図示を省略している。

【0044】

そして、図３～図５においては、第１相のハイサイドのターンオン側に関して説明し、第１相のローサイドのターンオン側の説明と、第１相のハイサイドおよびローサイドのターンオフ側の説明とを省略する。さらに、他の相に関する説明も省略するが、各省略した部分については、第１相のハイサイドのターンオン側に関する説明と同様に理解される。

【0045】

デッドタイム生成回路１５は、ＰＷＭ生成回路１４からＰＷＭ信号（図５のＰＷＭ＿Ｕ）を受信して、ＰＷＭ信号の立ち上がりからデッドタイム期間を経過した後に立ち上がる信号ｕｈを生成し、第１相（例えばＵ相）のハイサイドの制御信号としてゲートタイミング生成回路１６へ送信する。なお、信号ｕｈの立ち下がりはＰＷＭ信号の立ち下がりと同じタイミングである。デッドタイム生成回路１５は、信号ｕｈをさらにパルス幅計測回路１９へも送信する。

【0046】

ゲートタイミング生成回路１６は、デッドタイム生成回路１５から信号ｕｈを受信して、出力パワートランジスタＴｒ１のゲートをオン／オフするタイミングを制御する信号としてプリドライバ制御回路２１へ送信する。

【0047】

プリドライバ制御回路２１は、受信した信号ｕｈに基づきハイサイドターンオン信号ＨＯＮを生成し、ハイサイドターンオン信号ＨＯＮによりターンオンスイッチ２４を制御する。

【0048】

信号ｕｈがローレベルＬであって、出力パワートランジスタＴｒ１がオフであるとき、出力パワートランジスタＴｒ１のドレイン・ソース間電圧Ｖｄｓは、図５に示すように一定の値（例えば電源電圧Ｖｄｄ（または電源電圧Ｖｄｄに近い値））を示す。

【0049】

一方、信号ｕｈがハイレベルＨになってハイサイドターンオン信号ＨＯＮによりターンオンスイッチ２４がオンすると、デッドタイム期間（アイドルフェーズに含まれる）からフェーズ１に入る（図５のフェーズおよびＳＲＣ＿Ｍｅａｓ＿Ｓｔａｔｅ）。フェーズ１に入ると、定電流源２３が出力パワートランジスタＴｒ１のゲートに接続され、定電流でゲートが充電されて、ゲートの電圧が次第に上昇する。ゲートの電圧が上昇するにつれて、出力パワートランジスタＴｒ１のドレイン・ソース間の抵抗値が下がっていき、ドレイン・ソース間電圧Ｖｄｓが図５に示すように電源電圧Ｖｄｄから次第に下降する。

【0050】

ドレイン・ソース間電圧Ｖｄｓが第２の電圧Ｖｔｈ２以下になるとフェーズ１からフェーズ２に入る。さらに、ドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１以下になるとフェーズ２からフェーズ３に入る。フェーズ３に入ってしばらくすると、ドレイン・ソース間の抵抗値が無視できる値になり、ドレイン・ソース間電圧Ｖｄｓは０となる。フェーズ３は、信号ｕｈがローレベルＬになると終了して、アイドルフェーズに移行する。

【0051】

こうした出力パワートランジスタＴｒ１のドレイン・ソース間電圧Ｖｄｓを、電圧コンパレータ２９およびパルス幅計測回路１９を含む計測回路１０によりモニタする。

【0052】

図３に示すように、電圧コンパレータ２９は、抵抗Ｒ１～Ｒ４と、差分器３１と、第１のコンパレータ３２と、第２のコンパレータ３３と、ＸＯＲ回路３４と、電圧源３５，３６と、を備える。

【0053】

出力パワートランジスタＴｒ１のドレイン端子は、抵抗Ｒ１を経由して差分器３１の非反転入力端子に接続されている。出力パワートランジスタＴｒ１のソース端子は、抵抗Ｒ２を経由して差分器３１の反転入力端子に接続されている。差分器３１の非反転入力端子は、抵抗Ｒ３を経由して低電圧側（Ｖｓｓなど）に接続されている。差分器３１の出力端子は、抵抗Ｒ４を経由して差分器３１の反転入力端子に接続されている。

【0054】

出力パワートランジスタＴｒ１のドレイン端子の電圧Ｖｄは、第１のモニタ信号として差分器３１の非反転入力端子に入力される。出力パワートランジスタＴｒ１のソース端子の電圧Ｖｓは、第２のモニタ信号として差分器３１の反転入力端子に入力される。

【0055】

差分器３１は、電圧Ｖｄから電圧Ｖｓを減算したドレイン・ソース間電圧Ｖｄｓを算出し、第１のコンパレータ３２の非反転入力端子、および第２のコンパレータ３３の非反転入力端子へ送信する。

【0056】

第１のコンパレータ３２の反転入力端子には、第１の電圧Ｖｔｈ１の電圧源３５が接続されている。第１のコンパレータ３２は、非反転入力端子に入力されたドレイン・ソース間電圧Ｖｄｓと第１の電圧Ｖｔｈ１とを比較して、ドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１よりも低いときは論理値０の論理信号ＬＳ１を送信し、ドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１以上であるときは論理値１の論理信号ＬＳ１を送信する。

【0057】

第２のコンパレータ３３の反転入力端子には、第２の電圧Ｖｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）の電圧源３６が接続されている。第２のコンパレータ３３は、非反転入力端子に入力されたドレイン・ソース間電圧Ｖｄｓと第２の電圧Ｖｔｈ２とを比較して、ドレイン・ソース間電圧Ｖｄｓが第２の電圧Ｖｔｈ２よりも低いときは論理値０の論理信号ＬＳ２を送信し、ドレイン・ソース間電圧Ｖｄｓが第２の電圧Ｖｔｈ２以上であるときは論理値１の論理信号ＬＳ２を送信する。

【0058】

第１のコンパレータ３２から送信された論理信号ＬＳ１、および第２のコンパレータ３３から送信された論理信号ＬＳ２は、ＸＯＲ回路３４により演算される。ＸＯＲ回路３４は、論理信号の組み合わせ（ＬＳ１，ＬＳ２）が、（０，０）または（１，１）のときに論理値０の信号Ｖｄｓｔｈを送信し、（０，１）または（１，０）のときに論理値１の信号Ｖｄｓｔｈを送信する。ただし、Ｖｔｈ２＞Ｖｔｈ１であるので（０，１）は存在せず、信号Ｖｄｓｔｈの論理値が１となるのは（１，０）のときである。

【0059】

従って、電圧コンパレータ２９は、ドレイン・ソース間電圧Ｖｄｓが、第１の電圧Ｖｔｈ１以上かつ第２の電圧Ｖｔｈ２未満である期間（つまり、第１の電圧Ｖｔｈ１と第２の電圧Ｖｔｈ２との間を通過する期間）に論理値１（ハイレベルＨ）となり、第１の電圧Ｖｔｈ１よりも低い期間および第２の電圧Ｖｔｈ２以上である期間に論理値０（ローレベルＬ）となるパルス状の信号Ｖｄｓｔｈを出力する。

【0060】

図４は、第１の実施形態に係わるパルス幅計測回路１９の構成例を示す図である。

【0061】

パルス幅計測回路１９は、立ち上がり検出器４１と、立ち下がり検出器４２と、ＳＲＣカウンタ４３と、第１レジスタ４４（Ｐ２＿ＴＩＭＥレジスタ）と、第２レジスタ４５（Ｐ３＿ＴＩＭＥレジスタ）と、パルス順序監視回路４６と、第３レジスタ４７（ＳＲＣ＿ＲＡＴＥレジスタ（ＳＲＣ＿ＲＡＴＥ＿［ＵＶＷＸＹＺ］＿［ｒｆ］））と、を備える。

【0062】

立ち上がり検出器４１は、電圧コンパレータ２９から送信された信号Ｖｄｓｔｈを受信して、信号Ｖｄｓｔｈの論理値が０から１に立ち上がるエッジを検出し、検出したタイミングでラッチ信号Ｖｄｓｔｈ＿ｒを送信する。

【0063】

立ち下がり検出器４２は、電圧コンパレータ２９から送信された信号Ｖｄｓｔｈを受信して、信号Ｖｄｓｔｈの論理値が１から０に立ち下がるエッジを検出し、検出したタイミングでラッチ信号Ｖｄｓｔｈ＿ｆを送信する。

【0064】

ＳＲＣカウンタ４３は、システムクロックＣＬと、デッドタイム生成回路１５からの信号ｕｈとを受信する。ＳＲＣカウンタ４３は、信号ｕｈがローレベルＬからハイレベルＨに変化した時点でシステムクロックＣＬに基づくカウントを開始し、信号ｕｈがハイレベルＨである間はカウントを続行する（図５のＳＲＣ＿Ｃｏｕｎｔｅｒ）。また、ＳＲＣカウンタ４３は、信号ｕｈがローレベルＬになった場合はカウンタを０クリアする。

【0065】

第１レジスタ４４は、立ち上がり検出器４１からのラッチ信号Ｖｄｓｔｈ＿ｒを受信した時点のＳＲＣカウンタ４３のカウント値を保持する。つまり、第１レジスタ４４には、フェーズ１からフェーズ２に移行した時刻（Ｐ２＿ＴＩＭＥ）に対応するカウント値が保持される。

【0066】

第２レジスタ４５は、立ち下がり検出器４２からのラッチ信号Ｖｄｓｔｈ＿ｆを受信した時点のＳＲＣカウンタ４３のカウント値を保持する。つまり、第２レジスタ４５には、フェーズ２からフェーズ３に移行した時刻（Ｐ３＿ＴＩＭＥ）に対応するカウント値が保持される。

【0067】

パルス順序監視回路４６は、信号ｕｈがハイレベルＨになった時点を起点とした適正な期間内に信号Ｖｄｓｔｈが入力されたこと、および信号Ｖｄｓｔｈが入力された回数が適切であることを監視する。パルス順序監視回路４６は、図５のＳＲＣ＿Ｍｅａｓ＿Ｓｔａｔｅに示すような状態監視を行い、例えばフェーズ３が終了するタイミング（信号ｕｈがハイレベルＨからローレベルＬに変化するタイミング）で、監視した状態を第３レジスタ４７にフラグ情報として格納する（図５のＳＲＣ＿ＲＡＴＥ＿Ｕ＿ｒ）。フラグ情報が第３レジスタ４７に格納されると同時に、第１レジスタ４４が格納するカウント値（パルス状の信号Ｖｄｓｔｈの立ち上がり時刻を示すカウント値）がＰ２＿ＴＩＭＥとして、第２レジスタ４５が格納するカウント値（パルス状の信号Ｖｄｓｔｈの立ち下がり時刻を示すカウント値）がＰ３＿ＴＩＭＥとして、第３レジスタ４７に格納される。

【0068】

ＣＰＵ１１は、バス１３を経由して第３レジスタ４７に接続され、第３レジスタ４７に格納されている情報を任意のタイミングで読み出せる。

【0069】

ＣＰＵ１１は、第３レジスタ４７に格納されている情報を読み出して、フラグ情報からＰ２＿ＴＩＭＥおよびＰ３＿ＴＩＭＥが適切に取得できたか否かを判定する。ここで、適切に取得できたと判定した場合、ＣＰＵ１１は、Ｐ２＿ＴＩＭＥとＰ３＿ＴＩＭＥとの差分を、ドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１と第２の電圧Ｖｔｈ２との間を通過した期間のデジタル値として算出する。ここで算出されるデジタル値は、信号Ｖｄｓｔｈの論理値が１となっているパルス幅（時間的な幅）に対応する遷移時間ｔＲＩＳＥを表す。

【0070】

ＣＰＵ１１は、取得した遷移時間ｔＲＩＳＥに、例えば、図６に示すような平滑化のためのフィルタ演算を行う。図６は、第１の実施形態に係わり、遷移時間ｔＲＩＳＥの平滑化を行う演算回路の例を示す図である。図６の例では、平滑化フィルタとして、指数平滑移動平均（ＥＭＡ：Exponential Moving Average）フィルタ５０を用いており、ＣＰＵ１１は、図６に示す演算回路に対応する演算処理を、フラッシュメモリ１２に記憶されているフィルタ演算プログラムに従ってソフトウェア的に実行し、平滑化後の遷移時間ｔＲＩＳＥ＿ＥＭＡを算出する。

【0071】

ＥＭＡフィルタ５０は、乗算器５１と、加算器５２と、遅延器５３と、乗算器５４と、を備えている。遷移時間ｔＲＩＳＥは、乗算器５１へ入力される。乗算器５１の出力は加算器５２へ入力される。加算器５２の出力は、ＥＭＡフィルタ５０の外部へ出力され、さらに遅延器５３へも入力される。遅延器５３の出力は、乗算器５４へ入力される。乗算器５４の出力は、加算器５２へ入力される。

【0072】

ここで、ｎを整数としたとき、ｎサイクルのＥＭＡフィルタ５０への入力である遷移時間ｔＲＩＳＥをｘ（ｎ）として表し、ＥＭＡフィルタ５０から出力される平滑化後の遷移時間ｔＲＩＳＥ＿ＥＭＡをｙ（ｎ）として表す。

【0073】

乗算器５１は、入力ｘ（ｎ）に係数αを乗算して、α×ｘ（ｎ）を出力する。

【0074】

遅延器５３は、（ｎ－１）サイクルの出力ｙ（ｎ－１）を入力し、１サイクル遅延して、ｎサイクルにおいて出力する。

【0075】

乗算器５４は、遅延器５３からの出力ｙ（ｎ－１）に係数（１－α）を乗算して、（１－α）×ｙ（ｎ－１）を出力する。ここで、乗算器５１が乗算する係数αと、乗算器５４が乗算する係数（１－α）とは、合計が１であり、つまり正規化係数となっている。

【0076】

加算器５２は、乗算器５１から入力したα×ｘ（ｎ）と、乗算器５４から入力した（１－α）×ｙ（ｎ－１）と、を加算して、ｎサイクルの出力ｙ（ｎ）とする。従って、次の式（１）が成り立つ。
ｙ（ｎ）＝α×ｘ（ｎ）＋（１－α）×ｙ（ｎ－１） …（１）

【0077】

一例として、α＝１／２を選んだ場合、ｙ（ｎ）は、ｘ（ｎ）に係数１／２を掛けたものと、ｘ（ｎ－１）に係数１／４を掛けたものと、ｘ（ｎ－２）に係数１／８を掛けたものと、…を加算した結果となり、現在時刻から時間が離れるほど指数関数的に重みが減少する重み付けで平滑化がなされることが分かる。

【0078】

上述したように、ＣＰＵ１１は、フラッシュメモリ１２に記憶されているフィルタ演算プログラムに従って平滑化をソフトウェア的に行うため、フィルタ演算の仕様変更やパラメータ変更に柔軟に対応できる。従って、平滑化フィルタがＥＭＡフィルタに限らないことはいうまでもない。

【0079】

ＣＰＵ１１は、算出した平滑化後の遷移時間ｔＲＩＳＥ＿ＥＭＡが、設計値よりも短い場合には定電流設定値を下げ、設計値よりも長い場合には定電流設定値を上げるように新たな定電流値ＣＣＶを算出し、算出した定電流値ＣＣＶをゲートタイミング生成回路１６を経由してプリドライバ制御回路２１へ送信する。

【0080】

プリドライバ制御回路２１は、受信した新たな定電流値ＣＣＶを、プリドライブ回路２２ａの定電流源２３へ設定する。このようなスルーレートに対するフィードバック制御を繰り返して行うことで、ゲート容量のバラツキや温度変化等があっても、出力パワートランジスタＴｒ１のターンオンの遷移時間（ドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１と第２の電圧Ｖｔｈ２との間を遷移する時間）ｔＲＩＳＥを設計値に保つことができる。

【0081】

第１の実施形態によれば、ドレイン・ソース間電圧Ｖｄｓが第１の電圧Ｖｔｈ１と第２の電圧Ｖｔｈ２との間を遷移する遷移時間ｔＲＩＳＥが、所定の時間になるように、ＣＰＵ１１がプリドライブ回路２２ａ～２２ｆの定電流設定値を制御する。このため、出力パワートランジスタＴｒ１～Ｔｒ６の個体差によるゲート容量のバラツキや温度変化による特性の変化の影響を低減して、遷移時間ｔＲＩＳＥを設計値に保つことができる。

【0082】

遷移時間ｔＲＩＳＥが設計値に保たれるため、電源電流のリンギングによるノイズを一定の範囲に抑えることができ、ノイズフィルタ回路７を小型化できる。また、出力パワートランジスタＴｒ１～Ｔｒ６の損失を一定値に抑制できるため、出力パワートランジスタＴｒ１～Ｔｒ６として従来よりも小さい容量のものを用いることができる。これらにより、モータ制御のインバータ回路全体のコストを低減できる。

【0083】

さらに、フィードバック制御における制御量の算出をマイクロプロセッサであるＣＰＵ１１によりソフトウェア的に行うため、専用のハードウエアを削減して回路規模を小さくでき、仕様変更等にも柔軟に対応できる。

【0084】

また、第１の回路１ａおよび第２の回路１ｂを含むマイクロコントローラ１を１つの集積回路として構成することで、複数の集積回路で構成する場合よりもコストを下げ、インバータ回路の構成を簡単にできる。
（第２の実施形態）

【0085】

第１の実施形態の各図を参照して、第２の実施形態を説明する。第２の実施形態では、第１の実施形態と異なる点を主に説明する。

【0086】

図２に示したように、ＣＰＵ１１は、バス１３を経由してデッドタイム生成回路１５と接続されており、ＣＰＵ１１によりデッドタイムを設定可能となっている。

【0087】

ＣＰＵ１１は、ハイサイドの出力パワートランジスタＴｒ１（またはＴｒ２、もしくはＴｒ３）をプリドライブ回路２２ａ（または２２ｂ、もしくは２２ｃ）によりターンオフするときの遷移時間ｔＲＩＳＥに係わるＰ３＿ＴＩＭＥの時刻に基づき、ローサイドの出力パワートランジスタＴｒ４（またはＴｒ５、もしくはＴｒ６）をプリドライブ回路２２ｄ（または２２ｅ、もしくは２２ｆ）によりターンオン開始するまでの時刻を推定することで、デッドタイムの必要最小限の時間（デッドタイムとして機能する最短の時間）を算出する。

【0088】

同様に、ＣＰＵ１１は、ローサイドの出力パワートランジスタＴｒ４（またはＴｒ５、もしくはＴｒ６）をプリドライブ回路２２ｄ（または２２ｅ、もしくは２２ｆ）によりターンオフするときの遷移時間ｔＲＩＳＥに係わるＰ３＿ＴＩＭＥの時刻に基づき、ハイサイドの出力パワートランジスタＴｒ１（またはＴｒ２、もしくはＴｒ３）をプリドライブ回路２２ａ（または２２ｂ、もしくは２２ｃ）によりターンオン開始するまでの時刻を推定することで、デッドタイムの必要最小限の時間（デッドタイムとして機能する最短の時間）を算出する。

【0089】

ターンオフのときのＰ３＿ＴＩＭＥは、ドレイン・ソース間電圧Ｖｄｓが第２の電圧Ｖｔｈ２よりも高くなった（Ｖｄｓ＞Ｖｔｈ２）ときのカウンタ値である。Ｖｄｓ＞Ｖｔｈ２になると、出力パワートランジスタは、ほぼオフ状態になったことになる。ハイサイドまたはローサイドのＰ３＿ＴＩＭＥが取得されれば、出力パワートランジスタが完全にオフ状態になる時刻（Ｖｄｓが例えば電源電圧Ｖｄｄになる時刻）を推定できる。出力パワートランジスタが完全にオフ状態になった時刻に、逆のサイド（ローサイドまたはハイサイド）の出力パワートランジスタのターンオンが開始されるようにデッドタイムを設定すれば、それが必要最小限のデッドタイムとなる。

【0090】

ＣＰＵ１１は、算出した必要最小限のデッドタイムを、デッドタイム生成回路１５に設定する。

【0091】

これにより、従来は一定値で設定されていたデッドタイムを最小限の時間に設定でき、デッドタイム期間に生じる出力パワートランジスタＴｒ１～Ｔｒ６のパワー損失を減らすことができる。

【0092】

第２の実施形態のその他の構成や作用は第１の実施形態と同様である。

【0093】

第２の実施形態によれば、第１の実施形態とほぼ同様の効果を奏すると共に、一方のサイド（ハイサイドまたはローサイド）をターンオフするときのＰ３＿ＴＩＭＥに基づき、他方のサイド（ローサイドまたはハイサイド）ターンオンするときのデッドタイムを設定するようにした。このため、従来は固定値で設定していたデッドタイムを、第２の実施形態では必要最小限の時間に短縮できる。

【0094】

さらに、デッドタイム期間に還流ダイオードＤｉに流れる電流もパワー損失の要因となるが、第２の実施形態ではデッドタイムを最小化したため、パワー損失をさらに低減できる。

【0095】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0096】

１…スルーレート制御回路付マイクロコントローラ、１ａ…第１の回路、１ｂ…第２の回路、６…電源、７…ノイズフィルタ回路、８…モータ、１０…計測回路、１１…ＣＰＵ、１２…フラッシュメモリ、１３…バス、１４…ＰＷＭ生成回路、１５…デッドタイム生成回路、１６…ゲートタイミング生成回路、１９…パルス幅計測回路、２１…プリドライバ制御回路、２２ａ～２２ｆ…プリドライブ回路、２３，２６…定電流源、２４…ターンオンスイッチ、２５…ターンオフスイッチ、２９…電圧コンパレータ、３１…差分器、３２…第１のコンパレータ、３３…第２のコンパレータ、３４…ＸＯＲ回路、３５，３６…電圧源、４１…立ち上がり検出器、４２…立ち下がり検出器、４３…ＳＲＣカウンタ、４４…第１レジスタ、４５…第２レジスタ、４６…パルス順序監視回路、４７…第３レジスタ、５０…ＥＭＡフィルタ、５１…乗算器、５２…加算器、５３…遅延器、５４…乗算器、Ｄｉ…還流ダイオード、Ｒ１～Ｒ４…抵抗、Ｔｒ…トランジスタ、Ｔｒ１～Ｔｒ６…出力パワートランジスタ、Ｖｄｄ…電源電圧、Ｖｄｓ…ドレイン・ソース間電圧、Ｖｄｓｔｈ…信号、Ｖｔｈ１…第１の電圧、Ｖｔｈ２…第２の電圧、ｔＲＩＳＥ…遷移時間、ｕｈ…信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】