(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023131942
(43)【公開日】2023-09-22
(54)【発明の名称】半導体装置、及び半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20230914BHJP
H01L 29/78 20060101ALI20230914BHJP
H01L 29/12 20060101ALI20230914BHJP
【ＦＩ】
H01L29/78 301S
H01L29/78 301V
H01L29/78 652J
H01L29/78 652T
H01L29/78 653A
H01L29/78 652K
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022036969
(22)【出願日】2022-03-10
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100140958
【弁理士】
【氏名又は名称】伊藤 学
(74)【代理人】
【識別番号】100137888
【弁理士】
【氏名又は名称】大山 夏子
(74)【代理人】
【識別番号】100154036
【弁理士】
【氏名又は名称】久保 貴弘
(72)【発明者】
【氏名】大久保 謙一
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA25
5F140AA29
5F140AA39
5F140BA01
5F140BB04
5F140BB05
5F140BD05
5F140BE07
5F140BF04
5F140BF43
5F140BG27
5F140BH05
5F140BH06
5F140BH13
5F140BH14
5F140BH18
5F140BH27
5F140BH30
5F140BK17
5F140BK18
5F140CB04
5F140CC03
5F140CE07
(57)【要約】
【課題】より小型の構造で耐圧性能を向上させることが可能な半導体装置を提供する。
【解決手段】第１半導体材料で構成された第１導電型のソース領域と、前記ソース領域と隣接し、前記第１半導体材料で構成された第２導電型のチャネル領域と、前記チャネル領域と隣接し、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で構成された前記第２導電型の第１ドレイン領域と、前記第１ドレイン領域と隣接し、前記第２半導体材料で構成された前記第１導電型の第２ドレイン領域と、を備える、半導体装置。
【選択図】図１
【解決手段】第１半導体材料で構成された第１導電型のソース領域と、前記ソース領域と隣接し、前記第１半導体材料で構成された第２導電型のチャネル領域と、前記チャネル領域と隣接し、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で構成された前記第２導電型の第１ドレイン領域と、前記第１ドレイン領域と隣接し、前記第２半導体材料で構成された前記第１導電型の第２ドレイン領域と、を備える、半導体装置。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１半導体材料で構成された第１導電型のソース領域と、
前記ソース領域と隣接し、前記第１半導体材料で構成された第２導電型のチャネル領域と、
前記チャネル領域と隣接し、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で構成された前記第２導電型の第１ドレイン領域と、
前記第１ドレイン領域と隣接し、前記第２半導体材料で構成された前記第１導電型の第２ドレイン領域と、
を備える、半導体装置。
前記ソース領域と隣接し、前記第１半導体材料で構成された第２導電型のチャネル領域と、
前記チャネル領域と隣接し、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で構成された前記第２導電型の第１ドレイン領域と、
前記第１ドレイン領域と隣接し、前記第２半導体材料で構成された前記第１導電型の第２ドレイン領域と、
を備える、半導体装置。
【請求項2】
前記第１半導体材料は、Ｓｉであり、
前記第２半導体材料は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａＡｓ、ダイヤモンド、ＺｎＯ、又はＡｌＧａＮである、請求項１に記載の半導体装置。
前記第２半導体材料は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａＡｓ、ダイヤモンド、ＺｎＯ、又はＡｌＧａＮである、請求項１に記載の半導体装置。
【請求項3】
前記第１導電型は、Ｎ型又はＰ型の一方であり、
前記第２導電型は、前記第１導電型と異なるＮ型又はＰ型の他方である、請求項１に記載の半導体装置。
前記第２導電型は、前記第１導電型と異なるＮ型又はＰ型の他方である、請求項１に記載の半導体装置。
【請求項4】
前記ソース領域、前記チャネル領域、前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第１半導体材料で構成された第１半導体層の面内方向に互いに隣接して設けられる、請求項１に記載の半導体装置。
【請求項5】
前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第１半導体層の一部を前記第２半導体材料で置換した領域に設けられる、請求項４に記載の半導体装置。
【請求項6】
前記第２ドレイン領域は、前記第１ドレイン領域の内部に設けられる、請求項５に記載の半導体装置。
【請求項7】
絶縁膜を介して前記チャネル領域に隣接するゲート電極をさらに備える、請求項４に記載の半導体装置。
【請求項8】
前記第１半導体層は、フィン形状にて設けられ、
前記ゲート電極は、前記チャネル領域と２面以上で隣接する、請求項７に記載の半導体装置。
前記ゲート電極は、前記チャネル領域と２面以上で隣接する、請求項７に記載の半導体装置。
【請求項9】
前記ソース領域、前記チャネル領域、前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第２半導体材料で構成された第２半導体層の厚み方向に互いに隣接して設けられる、請求項１に記載の半導体装置。
【請求項10】
前記ソース領域、及び前記チャネル領域は、前記第２半導体層の一部を前記第１半導体材料で置換した領域に設けられる、請求項９に記載の半導体装置。
【請求項11】
前記第２半導体層に埋め込まれたゲート電極をさらに備え、
前記ゲート電極は、絶縁膜を介して前記チャネル領域に隣接する、請求項９に記載の半導体装置。
前記ゲート電極は、絶縁膜を介して前記チャネル領域に隣接する、請求項９に記載の半導体装置。
【請求項12】
第１半導体材料で構成された第１半導体層の一部を、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することでドレイン領域を形成することと、
前記ドレイン領域と隣接する前記第１半導体層の上に絶縁膜を介してゲート電極を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層にソース領域を形成することと、
を含む、半導体装置の製造方法。
前記ドレイン領域と隣接する前記第１半導体層の上に絶縁膜を介してゲート電極を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層にソース領域を形成することと、
を含む、半導体装置の製造方法。
【請求項13】
第１半導体材料で構成された第１半導体層の上に絶縁膜を介してゲート電極を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層の一部を、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することでドレイン領域を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層にソース領域を形成することと、
を含む、半導体装置の製造方法。
前記ゲート電極が形成された領域と隣接する前記第１半導体層の一部を、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することでドレイン領域を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層にソース領域を形成することと、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、より多様なアプリケーションに対応するために、大電流を扱うことが可能な高耐圧トランジスタの需要が高まっている。
【0003】
例えば、下記の特許文献１には、チャネルとドレインとの間にドリフト層が形成された電界効果トランジスタが開示されている。特許文献１に開示された電界効果トランジスタは、ドレインへの電圧印加によってドリフト層が空乏化されることで電界集中を抑制することができるため、高い耐圧性能を実現することができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１０－２５８３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、上記の特許文献１に開示された電界効果トランジスタの耐圧性能は、チャネルとドレインとの間に形成されたドリフト層の長さに依存する。したがって、特許文献１に開示された電界効果トランジスタは、所望の耐圧性能を確保しつつ小型化することが困難であった。
【0006】
そこで、本開示では、より小型の構造で耐圧性能を向上させることが可能な、新規かつ改良された半導体装置、及び半導体装置の製造方法を提案する。
【課題を解決するための手段】
【0007】
本開示によれば、第１半導体材料で構成された第１導電型のソース領域と、前記ソース領域と隣接し、前記第１半導体材料で構成された第２導電型のチャネル領域と、前記チャネル領域と隣接し、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で構成された前記第２導電型の第１ドレイン領域と、前記第１ドレイン領域と隣接し、前記第２半導体材料で構成された前記第１導電型の第２ドレイン領域と、を備える、半導体装置が提供される。
【0008】
また、本開示によれば、第１半導体材料で構成された第１半導体層の一部を、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することでドレイン領域を形成することと、前記ドレイン領域と隣接する前記第１半導体層の上に絶縁膜を介してゲート電極を形成することと、前記ゲート電極が形成された領域と隣接する前記第１半導体材料層にソース領域を形成することと、を含む、半導体装置の製造方法が提供される。
【0009】
また、本開示によれば、第１半導体材料で構成された第１半導体層の上に絶縁膜を介してゲート電極を形成することと、前記ゲート電極が形成された領域と隣接する前記第１半導体層の一部を、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することでドレイン領域を形成することと、前記ゲート電極が形成された領域と隣接する前記第１半導体材料層にソース領域を形成することと、を含む、半導体装置の製造方法が提供される。
【図面の簡単な説明】
【0010】
【図1】本開示の一実施形態に係る半導体装置の構成を示す縦断面図である。
【図2A】半導体装置の第１の製造方法の一工程を説明する縦断面図である。
【図2B】半導体装置の第１の製造方法の一工程を説明する縦断面図である。
【図2C】半導体装置の第１の製造方法の一工程を説明する縦断面図である。
【図2D】半導体装置の第１の製造方法の一工程を説明する縦断面図である。
【図2E】半導体装置の第１の製造方法の一工程を説明する縦断面図である。
【図3A】半導体装置の第２の製造方法の一工程を説明する縦断面図である。
【図3B】半導体装置の第２の製造方法の一工程を説明する縦断面図である。
【図3C】半導体装置の第２の製造方法の一工程を説明する縦断面図である。
【図3D】半導体装置の第２の製造方法の一工程を説明する縦断面図である。
【図3E】半導体装置の第２の製造方法の一工程を説明する縦断面図である。
【図4】第１の変形例に係る半導体装置の構成を示す側面図である。
【図5】第２の変形例に係る半導体装置の構成を示す縦断面図である。
【図6】第３の変形例に係る半導体装置の構成を示す縦断面図である。
【図7】第４の変形例に係る半導体装置の構成を示す側面図である。
【図8】第５の変形例に係る半導体装置の構成を示す縦断面図である。
【発明を実施するための形態】
【0011】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【0012】
なお、説明は以下の順序で行うものとする。
１．構成例
２．製造方法
２．１．第１の製造方法
２．２．第２の製造方法
３．変形例
１．構成例
２．製造方法
２．１．第１の製造方法
２．２．第２の製造方法
３．変形例
【0013】
【0014】
図１に示すように、本実施形態に係る半導体装置１は、例えば、半導体層１００と、チャネル領域１１０と、ソース領域１２０と、第１ドレイン領域１３１と、第２ドレイン領域１３２と、素子分離層１０１と、ゲート絶縁膜１４１と、ゲート電極１４０とを備える。
【0015】
本実施形態に係る半導体装置１では、チャネル領域１１０及びソース領域１２０が第１半導体材料で構成されると共に、第１ドレイン領域１３１及び第２ドレイン領域１３２が第１半導体材料よりもバンドギャップが広い第２半導体材料で構成される。具体的には、第１半導体材料がＳｉ（シリコン）である場合、第２半導体材料は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａＡｓ、ダイヤモンド、ＺｎＯ、又はＡｌＧａＮである。より詳細には、第１半導体材料がＳｉである場合、第２半導体材料は、ＳｉＣであってもよい。
【0016】
第２半導体材料は、第１半導体材料よりも広いバンドギャップを有する。そのため、第２半導体材料の絶縁破壊電界は、第１半導体材料の絶縁破壊電界よりも高くなる。したがって、半導体装置１は、第２半導体材料で構成された第１ドレイン領域１３１及び第２ドレイン領域１３２に空乏層を形成することで、空乏層の厚みが小さい場合でも高い耐圧性能を確保することが可能である。
【0017】
半導体層１００は、第１半導体材料で構成された層である。半導体層１００には、導電型不純物の導入によってチャネル領域１１０及びソース領域１２０が形成されると共に、第２半導体材料で構成された第１ドレイン領域１３１及び第２ドレイン領域１３２が埋め込まれる。例えば、半導体層１００は、各種基板の上に設けられたＳｉ層であってもよく、Ｓｉ基板であってもよい。
【0018】
素子分離層１０１は、無機絶縁性材料で構成され、半導体層１００の内部に延在して設けられることで、半導体装置１を他の素子等から電気的に絶縁する。具体的には、素子分離層１０１は、半導体層１００の一部を除去することで形成された開口に無機絶縁性材料を埋め込むことで設けられてもよい。例えば、素子分離層１０１は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよい。
【0019】
ソース領域１２０は、半導体層１００に設けられた第１導電型（例えばＮ型）の領域である。例えば、ソース領域１２０は、第１半導体材料で構成された半導体層１００に第１導電型不純物（リン（Ｐ）又はヒ素（Ａｓ））をイオン注入することで設けられてもよい。
【0020】
チャネル領域１１０は、半導体層１００に設けられた第２導電型（例えばＰ型）の領域であり、ソース領域１２０に隣接して設けられる。チャネル領域１１０は、第１半導体材料で構成された半導体層１００に第２導電型不純物（ホウ素（Ｂ）又はアルミニウム（Ａｌ））をイオン注入することで設けられてもよい。なお、半導体層１００が第２導電型（例えばＰ型）のＳｉ層又はＳｉ基板である場合、チャネル領域１１０は、ソース領域１２０と第１ドレイン領域１３１との間の領域として設けられてもよい。
【0021】
第１ドレイン領域１３１は、第２半導体材料にて形成された第２導電型（例えばＰ型）の領域であり、チャネル領域１１０に隣接して設けられる。例えば、第１ドレイン領域１３１は、半導体層１００に埋め込まれた第２半導体材料に第２導電型不純物（ホウ素（Ｂ）又はアルミニウム（Ａｌ））を導入することで設けられてもよい。
【0022】
第２ドレイン領域１３２は、第２半導体材料にて形成された第１導電型（例えばＮ型）の領域であり、第１ドレイン領域１３１に隣接して設けられる。また、第２ドレイン領域１３２は、第１ドレイン領域１３１を介してチャネル領域１１０と隣接するように設けられる。例えば、第２ドレイン領域１３２は、第２半導体材料で構成された第１ドレイン領域１３１の一部に第１導電型不純物（リン（Ｐ）又はヒ素（Ａｓ））を導入することで設けられてもよい。これによれば、半導体装置１は、ドレイン（第２ドレイン領域１３２）に高電圧が印加された際に、第２ドレイン領域１３２から第１ドレイン領域１３１に向かって空乏層を形成することができるため、チャネル領域１１０と第２ドレイン領域１３２との間に高抵抗の耐圧領域を形成することができる。
【0023】
ゲート電極１４０は、導電性材料で構成され、ゲート絶縁膜１４１を介して半導体層１００の上に設けられる。具体的には、ゲート電極１４０は、チャネル領域１１０の上にゲート絶縁膜１４１を介して設けられてもよい。例えば、ゲート電極１４０は、ｐｏｌｙ－Ｓｉにて構成されてもよく、ゲート絶縁膜１４１は、酸化シリコン（ＳｉＯｘ）にて構成されてもよい。これによれば、半導体装置１は、ゲート電極１４０、ゲート絶縁膜１４１、及びチャネル領域１１０にてＭＩＳ（Metal-Insulator-Semiconductor）ゲート構造を形成することができるため、ゲート電極１４０への電圧印加によってチャネル領域１１０の導通を制御することができる。
【0024】
本実施形態に係る半導体装置１では、ドレイン（第２ドレイン領域１３２）に高電圧が印加された際に、第２ドレイン領域１３２から第１ドレイン領域１３１に向かって空乏層が形成される。第１ドレイン領域１３１及び第２ドレイン領域１３２は、第１半導体材料よりも絶縁破壊電界が高い第２半導体材料で構成されるため、第１ドレイン領域１３１に形成される空乏層は、小さな幅でもより高い耐圧性を示すことができる。したがって、半導体装置１は、より小型であっても十分な耐圧性能を確保することが可能である。これによれば、半導体装置１は、ＥＳＤ（Electro-Static Discharge）などによってドレイン（第２ドレイン領域１３２）に高電圧が印加された場合に半導体装置１が破壊されることを抑制することができる。
【0025】
また、半導体装置１は、第１ドレイン領域１３１に形成される空乏層の幅が小さいため、第１ドレイン領域１３１及び第２ドレイン領域１３２における導電型不純物の濃度が高い場合でも十分な空乏層を形成することができる。したがって、半導体装置１は、第１ドレイン領域１３１及び第２ドレイン領域１３２の導電型不純物の濃度を高めることができるため、第１ドレイン領域１３１及び第２ドレイン領域１３２の電気抵抗を低下させることができる。よって、半導体装置１は、オン抵抗をより低減することが可能である。
【0026】
＜２．製造方法＞
（２．１．第１の製造方法）
続いて、図２Ａ～図２Ｅを参照して、本実施形態に係る半導体装置１の第１の製造方法について説明する。図２Ａ～図２Ｅは、半導体装置１の第１の製造方法の一工程を説明する縦断面図である。図２Ａ～図２Ｅは、半導体層１００の厚み方向に半導体装置１を切断した断面を示す。
（２．１．第１の製造方法）
続いて、図２Ａ～図２Ｅを参照して、本実施形態に係る半導体装置１の第１の製造方法について説明する。図２Ａ～図２Ｅは、半導体装置１の第１の製造方法の一工程を説明する縦断面図である。図２Ａ～図２Ｅは、半導体層１００の厚み方向に半導体装置１を切断した断面を示す。
【0027】
まず、図２Ａに示すように、半導体層１００として第２導電型（例えばＰ型）のＳｉ層が形成され、半導体層１００に素子分離層１０１が形成される。具体的には、半導体層１００には、半導体装置１が形成される領域の全周を囲むように開口が形成され、形成された開口をＳｉＯｘで埋め込むことで素子分離層１０１が形成される。
【0028】
次に、図２Ｂに示すように、素子分離層１０１で囲まれた領域の半導体層１００の一部をエッチングで除去することで、開口１００Ｈが形成される。
【0029】
その後、図２Ｃに示すように、開口１００Ｈを埋め込むように第１ドレイン領域１３１及び第２ドレイン領域１３２が形成される。具体的には、まず、開口１００Ｈの内部に第２導電型（例えばＰ型）のＳｉＣをエピタキシャル成長させることで第２ドレイン領域１３２が形成される。続いて、第２ドレイン領域１３２の上部の一部領域に第１導電型不純物（例えばホウ素（Ｂ）又はアルミニウム（Ａｌ））をイオン注入することで、第１ドレイン領域１３１が形成される。なお、第１ドレイン領域１３１及び第２ドレイン領域１３２を形成した後の半導体層１００の表面は、ＣＭＰ（Chemical Mechanical Polishing）などを用いて平坦化されてもよい。
【0030】
続いて、図２Ｄに示すように、ゲート絶縁膜１４１及びゲート電極１４０が形成される。具体的には、ゲート絶縁膜１４１は、半導体層１００の表面を熱酸化することで形成されたＳｉＯｘ膜である。半導体層１００の表面を熱酸化した後、ゲート絶縁膜１４１の上にｐｏｌｙ－Ｓｉを堆積し、堆積されたｐｏｌｙ－Ｓｉをパターニングすることでゲート電極１４０が形成される。
【0031】
その後、図２Ｅに示すように、第１ドレイン領域１３１のゲート電極１４０を挟んで反対側の半導体層１００にソース領域１２０が形成される。具体的には、第１ドレイン領域１３１のゲート電極１４０を挟んで反対側の半導体層１００に第１導電型不純物（例えばリン（Ｐ）又はヒ素（Ａｓ））をイオン注入することで、ソース領域１２０が形成される。
【0032】
以上の工程により、本実施形態に係る半導体装置１が製造される。第１の製造方法では、第１ドレイン領域１３１及び第２ドレイン領域１３２を形成した後にゲート電極１４０を形成することで、半導体装置１を製造することができる。
【0033】
（２．２．第２の製造方法）
次に、図３Ａ～図３Ｅを参照して、本実施形態に係る半導体装置１の第２の製造方法について説明する。図３Ａ～図３Ｅは、半導体装置１の第２の製造方法の一工程を説明する縦断面図である。図３Ａ～図３Ｅは、半導体層１００の厚み方向に半導体装置１を切断した断面を示す。
次に、図３Ａ～図３Ｅを参照して、本実施形態に係る半導体装置１の第２の製造方法について説明する。図３Ａ～図３Ｅは、半導体装置１の第２の製造方法の一工程を説明する縦断面図である。図３Ａ～図３Ｅは、半導体層１００の厚み方向に半導体装置１を切断した断面を示す。
【0034】
まず、図３Ａに示すように、半導体層１００として第２導電型（例えばＰ型）のＳｉ層が形成され、半導体層１００に素子分離層１０１が形成される。具体的には、半導体層１００には、半導体装置１が形成される領域の全周を囲むように開口が形成され、形成された開口をＳｉＯｘで埋め込むことで素子分離層１０１が形成される。
【0035】
次に、図３Ｂに示すように、半導体層１００の上にゲート電極１４０及び絶縁層１４２が形成された後、絶縁層１４２及び半導体層１００を掘り込む開口１００Ｈが形成される。具体的には、まず、表面を熱酸化された半導体層１００の上にｐｏｌｙ－Ｓｉを堆積し、堆積されたｐｏｌｙ－Ｓｉをパターニングすることでゲート電極１４０が形成される。次に、ＣＶＤ（Chemical Vapor Deposition）を用いてゲート電極１４０を覆うようにＳｉＯｘを堆積することで、絶縁層１４２が形成される。続いて、素子分離層１０１で囲まれた領域の絶縁層１４２、及び半導体層１００の一部をエッチングで除去することで、開口１００Ｈが形成される。
【0036】
その後、図３Ｃに示すように、開口１００Ｈを埋め込むように第１ドレイン領域１３１及び第２ドレイン領域１３２が形成される。具体的には、まず、開口１００Ｈの内部に第２導電型（例えばＰ型）のＳｉＣをエピタキシャル成長させることで第２ドレイン領域１３２が形成される。続いて、第２ドレイン領域１３２の上部の一部領域に第１導電型不純物（例えばホウ素（Ｂ）又はアルミニウム（Ａｌ））をイオン注入することで、第１ドレイン領域１３１が形成される。
【0037】
続いて、図３Ｄに示すように、絶縁層１４２が除去される。具体的には、半導体層１００の上に堆積された絶縁層１４２がエッチング等によって除去される。これにより、ゲート電極１４０と半導体層１００との間に残存したＳｉＯｘ層がゲート絶縁膜１４１となる。
【0038】
その後、図３Ｅに示すように、第１ドレイン領域１３１のゲート電極１４０を挟んで反対側の半導体層１００にソース領域１２０が形成される。具体的には、第１ドレイン領域１３１のゲート電極１４０を挟んで反対側の半導体層１００に第１導電型不純物（例えばリン（Ｐ）又はヒ素（Ａｓ））をイオン注入することで、ソース領域１２０が形成される。
【0039】
以上の工程により、本実施形態に係る半導体装置１が製造される。第２の製造方法では、ゲート電極１４０を形成した後に第１ドレイン領域１３１及び第２ドレイン領域１３２を形成することで、半導体装置１を製造することができる。
【0040】
なお、上記の第１の製造方法、及び第２の製造方法では、第１ドレイン領域１３１は、第２ドレイン領域１３２への第１導電型不純物の導入によって形成されるとしたが、本実施形態はかかる例示に限定されない。
【0041】
例えば、第１ドレイン領域１３１は、開口１００Ｈの内部に第２ドレイン領域１３２を形成した後、第２ドレイン領域１３２の上に第１導電型のＳｉＣをさらにエピタキシャル成長させることで形成されてもよい。具体的には、第２ドレイン領域１３２は、開口１００Ｈの側面及び底面に第２導電型のＳｉＣを一様にエピタキシャル成長させることで形成されてもよい。また、第１ドレイン領域１３１は、内部に第２ドレイン領域１３２が形成された開口１００Ｈを埋め込むように第１導電型のＳｉＣをエピタキシャル成長させることで形成されてもよい。
【0042】
【0043】
（第１の変形例）
図４は、第１の変形例に係る半導体装置１Ａの構成を示す側面図である。図４に示すように、半導体装置１Ａは、ＦｉｎＦＥＴ（Fin Field-Effect Transistor）として設けられてもよい。
図４は、第１の変形例に係る半導体装置１Ａの構成を示す側面図である。図４に示すように、半導体装置１Ａは、ＦｉｎＦＥＴ（Fin Field-Effect Transistor）として設けられてもよい。
【0044】
具体的には、ソース領域１２０、チャネル領域１１０、第１ドレイン領域１３１、及び第２ドレイン領域１３２が設けられた半導体層１００は、図１に示す断面を側面に露出させるようにフィン状に突出して設けられる。ゲート電極１４０は、フィン状に突出する半導体層１００に跨るように設けられることで、図示しないゲート絶縁膜を介してチャネル領域１１０を上面及び両側面の３面で囲むことができる。これによれば、半導体装置１Ａは、マルチゲート構造を形成することで実効的なチャネル長を長くすることができるため、短チャネル効果を抑制することができる。
【0045】
（第２の変形例）
図５は、第２の変形例に係る半導体装置１Ｂの構成を示す縦断面図である。図５に示すように、半導体装置１Ｂは、半導体層１００にゲート電極１４０が埋め込まれた縦型ゲートトランジスタとして設けられてもよい。
図５は、第２の変形例に係る半導体装置１Ｂの構成を示す縦断面図である。図５に示すように、半導体装置１Ｂは、半導体層１００にゲート電極１４０が埋め込まれた縦型ゲートトランジスタとして設けられてもよい。
【0046】
第２の変形例では、半導体層１００は、第１導電型（例えばＮ型）の第２半導体材料で構成された層として設けられる。これにより、半導体層１００は、第２ドレイン領域１３２として機能することができる。また、半導体層１００には、半導体層１００の厚み方向に第１ドレイン領域１３１、チャネル領域１１０、及びソース領域１２０が設けられる。
【0047】
第１ドレイン領域１３１は、第１導電型（例えばＮ型）の第２半導体材料で構成された半導体層１００を第２導電型（例えばＰ型）に変換することで構成される。一方、チャネル領域１１０及びソース領域１２０は、半導体層１００に埋め込まれた第１半導体材料で構成される。具体的には、チャネル領域１１０は、第２導電型（例えばＰ型）の第１半導体材料で構成され、ソース領域１２０は、第１導電型（例えばＮ型）の第１半導体材料で構成される。これにより、半導体層１００には、半導体層１００の厚み方向にソース領域１２０、チャネル領域１１０、第１ドレイン領域１３１、及び第２ドレイン領域１３２が順に積層される。
【0048】
ゲート電極１４０は、ソース領域１２０、チャネル領域１１０、第１ドレイン領域１３１、及び第２ドレイン領域１３２の積層構造の側面に隣接する領域に、半導体層１００を厚み方向に掘り込んで設けられる。ゲート電極１４０は、導電性材料で構成され、無機絶縁性材料で構成されたゲート絶縁膜１４１を介してチャネル領域１１０とＭＩＳゲート構造を形成することができる。これによれば、半導体層１００の内部に延在するゲート電極１４０は、ゲート絶縁膜１４１を介してチャネル領域１１０の導通を制御することができる。
【0049】
半導体装置１Ｂは、ドレイン（第２ドレイン領域１３２）に高電圧が印加された際に、第１半導体材料よりもバンドギャップが広い第２半導体材料で構成された第１ドレイン領域１３１に空乏層を形成することができる。したがって、半導体装置１Ｂは、図１に示す半導体装置１と同様に、より小型でも十分な耐圧性能を確保することが可能である。
【0050】
【0051】
具体的には、ソース領域１２０は、第１半導体材料で構成された第２導電型（例えばＰ型）の領域として設けられ、チャネル領域１１０は、第１半導体材料で構成された第１導電型（例えばＮ型）の領域として設けられる。また、第１ドレイン領域１３１は、第２半導体材料で構成された第１導電型（例えばＮ型）の領域として設けられ、第２ドレイン領域１３２は、第２半導体材料で構成された第２導電型（例えばＰ型）の領域として設けられる。
【0052】
このような場合、半導体装置２は、Ｐ型チャネルトランジスタとして機能することができる。半導体装置２は、図１に示す半導体装置１と同様に、第１半導体材料よりもバンドギャップが広い第２半導体材料で構成された第１ドレイン領域１３１に空乏層を形成することができるため、より小型でも十分な耐圧性能を確保することが可能である。
【0053】
【0054】
具体的には、ソース領域１２０は、第１半導体材料で構成された第２導電型（例えばＰ型）の領域として設けられ、チャネル領域１１０は、第１半導体材料で構成された第１導電型（例えばＮ型）の領域として設けられる。また、第１ドレイン領域１３１は、第２半導体材料で構成された第１導電型（例えばＮ型）の領域として設けられ、第２ドレイン領域１３２は、第２半導体材料で構成された第２導電型（例えばＰ型）の領域として設けられる。
【0055】
このような場合、半導体装置２Ａは、Ｐ型チャネルのＦｉｎＦＥＴとして機能することができる。半導体装置２Ａは、図４で示す半導体装置１Ａと同様に、第１半導体材料よりもバンドギャップが広い第２半導体材料で構成された第１ドレイン領域１３１に空乏層を形成することができるため、より小型でも十分な耐圧性能を確保することが可能である。
【0056】
【0057】
具体的には、ソース領域１２０は、第１半導体材料で構成された第２導電型（例えばＰ型）の領域として設けられ、チャネル領域１１０は、第１半導体材料で構成された第１導電型（例えばＮ型）の領域として設けられる。また、第１ドレイン領域１３１は、第２半導体材料で構成された第１導電型（例えばＮ型）の領域として設けられ、第２ドレイン領域１３２は、第２半導体材料で構成された第２導電型（例えばＰ型）の領域として設けられる。
【0058】
このような場合、半導体装置２Ｂは、Ｐ型チャネルの縦型ゲートトランジスタとして機能することができる。半導体装置２Ｂは、図５で示した半導体装置１Ｂと同様に、第１半導体材料よりもバンドギャップが広い第２半導体材料で構成された第１ドレイン領域１３１に空乏層を形成することができるため、より小型でも十分な耐圧性能を確保することが可能である。
【0059】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【0060】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【0061】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
第１半導体材料で構成された第１導電型のソース領域と、
前記ソース領域と隣接し、前記第１半導体材料で構成された第２導電型のチャネル領域と、
前記チャネル領域と隣接し、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で構成された前記第２導電型の第１ドレイン領域と、
前記第１ドレイン領域と隣接し、前記第２半導体材料で構成された前記第１導電型の第２ドレイン領域と、
を備える、半導体装置。
（２）
前記第１半導体材料は、Ｓｉであり、
前記第２半導体材料は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａＡｓ、ダイヤモンド、ＺｎＯ、又はＡｌＧａＮである、前記（１）に記載の半導体装置。
（３）
前記第１導電型は、Ｎ型又はＰ型の一方であり、
前記第２導電型は、前記第１導電型と異なるＮ型又はＰ型の他方である、前記（１）又は（２）に記載の半導体装置。
（４）
前記ソース領域、前記チャネル領域、前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第１半導体材料で構成された第１半導体層の面内方向に互いに隣接して設けられる、前記（１）～（３）のいずれか一項に記載の半導体装置。
（５）
前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第１半導体層の一部を前記第２半導体材料で置換した領域に設けられる、前記（４）に記載の半導体装置。
（６）
前記第２ドレイン領域は、前記第１ドレイン領域の内部に設けられる、前記（５）に記載の半導体装置。
（７）
絶縁膜を介して前記チャネル領域に隣接するゲート電極をさらに備える、前記（４）～（６）のいずれか一項に記載の半導体装置。
（８）
前記第１半導体層は、フィン形状にて設けられ、
前記ゲート電極は、前記チャネル領域と２面以上で隣接する、前記（７）に記載の半導体装置。
（９）
前記ソース領域、前記チャネル領域、前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第２半導体材料で構成された第２半導体層の厚み方向に互いに隣接して設けられる、前記（１）～（３）のいずれか一項に記載の半導体装置。
（１０）
前記ソース領域、及び前記チャネル領域は、前記第２半導体層の一部を前記第１半導体材料で置換した領域に設けられる、前記（９）に記載の半導体装置。
（１１）
前記第２半導体層に埋め込まれたゲート電極をさらに備え、
前記ゲート電極は、絶縁膜を介して前記チャネル領域に隣接する、前記（９）又は（１０）に記載の半導体装置。
（１２）
第１半導体材料で構成された第１半導体層の一部を前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することで、ドレイン領域を形成することと、
前記ドレイン領域と隣接する前記第１半導体層の上に絶縁膜を介してゲート電極を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層にソース領域を形成することと、
を含む、半導体装置の製造方法。
（１３）
第１半導体材料で構成された第１半導体層の上に絶縁膜を介してゲート電極を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層の一部を前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することで、ドレイン領域を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層にソース領域を形成することと、
を含む、半導体装置の製造方法。
（１）
第１半導体材料で構成された第１導電型のソース領域と、
前記ソース領域と隣接し、前記第１半導体材料で構成された第２導電型のチャネル領域と、
前記チャネル領域と隣接し、前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で構成された前記第２導電型の第１ドレイン領域と、
前記第１ドレイン領域と隣接し、前記第２半導体材料で構成された前記第１導電型の第２ドレイン領域と、
を備える、半導体装置。
（２）
前記第１半導体材料は、Ｓｉであり、
前記第２半導体材料は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａＡｓ、ダイヤモンド、ＺｎＯ、又はＡｌＧａＮである、前記（１）に記載の半導体装置。
（３）
前記第１導電型は、Ｎ型又はＰ型の一方であり、
前記第２導電型は、前記第１導電型と異なるＮ型又はＰ型の他方である、前記（１）又は（２）に記載の半導体装置。
（４）
前記ソース領域、前記チャネル領域、前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第１半導体材料で構成された第１半導体層の面内方向に互いに隣接して設けられる、前記（１）～（３）のいずれか一項に記載の半導体装置。
（５）
前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第１半導体層の一部を前記第２半導体材料で置換した領域に設けられる、前記（４）に記載の半導体装置。
（６）
前記第２ドレイン領域は、前記第１ドレイン領域の内部に設けられる、前記（５）に記載の半導体装置。
（７）
絶縁膜を介して前記チャネル領域に隣接するゲート電極をさらに備える、前記（４）～（６）のいずれか一項に記載の半導体装置。
（８）
前記第１半導体層は、フィン形状にて設けられ、
前記ゲート電極は、前記チャネル領域と２面以上で隣接する、前記（７）に記載の半導体装置。
（９）
前記ソース領域、前記チャネル領域、前記第１ドレイン領域、及び前記第２ドレイン領域は、前記第２半導体材料で構成された第２半導体層の厚み方向に互いに隣接して設けられる、前記（１）～（３）のいずれか一項に記載の半導体装置。
（１０）
前記ソース領域、及び前記チャネル領域は、前記第２半導体層の一部を前記第１半導体材料で置換した領域に設けられる、前記（９）に記載の半導体装置。
（１１）
前記第２半導体層に埋め込まれたゲート電極をさらに備え、
前記ゲート電極は、絶縁膜を介して前記チャネル領域に隣接する、前記（９）又は（１０）に記載の半導体装置。
（１２）
第１半導体材料で構成された第１半導体層の一部を前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することで、ドレイン領域を形成することと、
前記ドレイン領域と隣接する前記第１半導体層の上に絶縁膜を介してゲート電極を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層にソース領域を形成することと、
を含む、半導体装置の製造方法。
（１３）
第１半導体材料で構成された第１半導体層の上に絶縁膜を介してゲート電極を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層の一部を前記第１半導体材料のバンドギャップよりも広いバンドギャップを有する第２半導体材料で置換することで、ドレイン領域を形成することと、
前記ゲート電極が形成された領域と隣接する前記第１半導体層にソース領域を形成することと、
を含む、半導体装置の製造方法。
【符号の説明】
【0062】
１，１Ａ，１Ｂ，２，２Ａ，２Ｂ 半導体装置
１００ 半導体層
１０１ 素子分離層
１１０ チャネル領域
１２０ ソース領域
１３１ 第１ドレイン領域
１３２ 第２ドレイン領域
１４０ ゲート電極
１４１ ゲート絶縁膜
１００ 半導体層
１０１ 素子分離層
１１０ チャネル領域
１２０ ソース領域
１３１ 第１ドレイン領域
１３２ 第２ドレイン領域
１４０ ゲート電極
１４１ ゲート絶縁膜
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4】
【図5】
【図6】
【図7】
【図8】