特開 2023-132722 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023132722

(43)【公開日】2023-09-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230914BHJP

   H01L 29/06 20060101ALI20230914BHJP

   H01L 21/336 20060101ALI20230914BHJP

   H01L 29/41 20060101ALI20230914BHJP

【ＦＩ】

H01L29/78 652K

H01L29/06 301F

H01L29/06 301V

H01L29/78 653A

H01L29/78 658F

H01L29/78 658G

H01L29/44 Y

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022038212

(22)【出願日】2022-03-11

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】一関 健太郎

(72)【発明者】

【氏名】河村 圭子

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104BB01

4M104DD43

4M104EE02

4M104EE09

4M104EE12

4M104FF07

4M104FF10

4M104GG09

4M104GG18

(57)【要約】

【課題】トレンチゲート構造の信頼性を向上させた半導体装置を提供する。
【解決手段】半導体装置は、半導体部と、第１～第３電極と、制御電極と、第１～第３絶縁膜と、を備える。前記第１電極は、前記半導体部の裏面上、前記第２電極は、表面上に設けられる。前記半導体部は、前記表面に開口を有するトレンチを有し、前記第３電極は、前記トレンチの内部に設けられる。前記制御電極は、前記トレンチの内部において、前記開口側に設けられ、前記裏面に平行な方向に並ぶ第１および第２制御部を有する。前記第１絶縁膜は、前記半導体部と前記第３電極との間、前記第２絶縁膜は、前記半導体部と前記制御電極との間に設けられる。前記第３電極は、前記第１および第２制御部の間に延伸する端部を有し、前記第１絶縁膜は、前記第３電極の端部と前記制御電極との間に延びる延伸部を有する。前記第３絶縁膜は、前記延伸部と前記第３電極の前記端部との間に延在する。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体部と、
前記半導体部の裏面上の第１電極と、
前記半導体部の前記裏面とは反対側の表面の上に設けられる第２電極と、
前記第１電極と前記第２電極との間に設けられる第３電極であって、前記半導体部は、前記表面に開口を有するトレンチを有し、前記トレンチの内部において、前記第１電極から前記第２電極に向かう第１方向に延在する第３電極と、
前記トレンチの内部において、前記開口側に設けられ、前記半導体部の前記裏面に平行な第２方向に並ぶ第１制御部と第２制御部とを有する制御電極であって、前記第３電極の端部が前記第１制御部と前記第２制御部との間に延伸する、制御電極と、
前記半導体部と前記第３電極との間に設けられ、前記第３電極を前記半導体部から電気的に絶縁する第１絶縁膜と、
前記半導体部と前記制御電極との間に設けられ、前記制御電極を前記半導体部から電気的に絶縁する第２絶縁膜と、
前記第３電極の前記端部を覆い、前記第３電極を前記制御電極から電気的に絶縁する第３絶縁膜と、
を備え、
前記制御電極は、前記第１絶縁膜と前記第２電極との間に位置し、
前記第１絶縁膜は、前記第３電極の端部と前記制御電極との間に延びる延伸部を有し、
前記第３絶縁膜は、前記第１絶縁膜の前記延伸部と前記第３電極の前記端部との間に延在する、半導体装置。

【請求項2】

前記制御電極の前記第２電極側の第１端は、前記第３絶縁膜に接し、
前記制御電極の前記第１絶縁膜側の第２端は、前記第１絶縁膜に接する請求項１記載の半導体装置。

【請求項3】

前記第１絶縁膜の前記延伸部は、前記第１方向の先端において、前記第２方向の第１膜厚を有し、前記制御電極の前記第２端と前記第３電極との間において、前記第２方向の第２膜厚を有し、前記第１膜厚は、前記第２膜厚よりも薄い請求項２記載の半導体装置。

【請求項4】

前記第３絶縁膜は、前記制御電極の第１端に接する部分における第３膜厚と、前記第１絶縁膜の前記延伸部を介して前記制御電極の前記第２端に向き合う部分における第４膜厚と、を有し、
前記第３膜厚は、前記第４膜厚よりも厚い請求項２または３に記載の半導体装置。

【請求項5】

前記第２電極と前記制御電極との間、および、前記第２電極と前記第３電極との間に設けられ、前記第３電極から前記制御電極を電気的に絶縁する第４絶縁膜をさらに備える請求項１乃至４のいずれか１つに記載の半導体装置。

【請求項6】

前記半導体部は、前記第１電極と前記第２電極との間に延在する第１導電形の第１層と、前記第１層と前記第２電極との間に設けられる第２導電形の第２層と、前記第２層と前記第２電極との間に設けられ、前記第２絶縁膜に接する前記第１導電形の第３層と、を含み、
前記第２層は、前記第２絶縁膜を介して、前記制御電極に向き合う請求項１乃至５のいずれか１つに記載の半導体装置。

【請求項7】

前記半導体部は、前記第２層と前記第２電極との間に設けられ、前記第２層の第２導電形不純物よりも高濃度の第２導電形不純物を含む前記第２導電形の第４層をさらに含み、
前記第２電極は、前記第３層および前記第４層に接し、且つ、電気的に接続される第１コンタクト部を有する請求項６記載の半導体装置。

【請求項8】

前記第２電極は、前記第３絶縁膜中に延在し、前記第３電極に接続される第２コンタクト部を有し、前記第２コンタクト部を介して、前記第３電極に電気的に接続される請求項１乃至７のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体装置には、信頼性の向上が求められる。例えば、トレンチゲート型ＭＯＳＦＥＴにおいて、ゲートトレンチの内部にフィールドプレートを配置した構造を有するものがある。このような半導体装置では、フィールドプレートからゲート電極を電気的に絶縁する絶縁膜の絶縁耐圧を高くすることが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－１５０１８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、トレンチゲート構造の信頼性を向上させた半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、半導体部と、第１乃至第３電極と、制御電極と、第１乃至第３絶縁膜と、を備える。前記第１電極は、前記半導体部の裏面上、前記第２電極は、前記半導体部の前記裏面とは反対側の表面の上に設けられる。前記第３電極は、前記第１電極と前記第２電極との間に設けられる。前記半導体部は、前記表面に開口を有するトレンチを有し、前記第３電極は、前記トレンチの内部において、前記第１電極から前記第２電極に向かう第１方向に延在する。前記制御電極は、前記トレンチの内部において、前記トレンチの前記開口側に設けられ、前記半導体部の前記裏面に平行な第２方向に並ぶ第１制御部と第２制御部とを有する。前記第３電極は、前記制御電極の前記第１制御部と前記第２制御部との間に延伸する端部を有する。前記第１絶縁膜は、前記半導体部と前記第３電極との間に設けられ、前記第３電極を前記半導体部から電気的に絶縁する。前記第２絶縁膜は、前記半導体部と前記制御電極との間に設けられ、前記制御電極を前記半導体部から電気的に絶縁する。前記第３絶縁膜は、前記第３電極の前記端部を覆い、前記第３電極を前記制御電極から電気的に絶縁する。前記制御電極は、前記第１絶縁膜と前記第２電極との間に位置し、前記第１絶縁膜は、前記第３電極の端部と前記制御電極との間に延びる延伸部を有する。前記第３絶縁膜は、前記第１絶縁膜の前記延伸部と前記第３電極の前記端部との間に延在する。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置を示す模式断面図である。

【図2】実施形態に係る半導体装置の製造過程を示す模式断面図である。

【図3】図２に続く製造過程を示す模式断面図である。

【図4】図３に続く製造過程を示す模式断面図である。

【図5】図４に続く製造過程を示す模式断面図である。

【図6】実施形態に係る半導体装置を示す別の模式断面図である。

【図7】実施形態の変形例に係る半導体装置を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、パワーＭＯＳＦＥＴである。半導体装置１は、例えば、半導体部１０と、ドレイン電極２０と、ソース電極３０と、フィールドプレート電極（以下、ＦＰ電極４０）と、ゲート電極５０と、を備える。

【0010】

半導体部１０は、例えば、シリコンである。半導体部１０は、裏面１０Ｂと、裏面１０Ｂとは反対側の表面１０Ｆを有する。ドレイン電極２０（第１電極）は、半導体部１０の裏面１０Ｂ上に設けられる。ソース電極３０（第２電極）は、半導体部１０の表面１０Ｆ上に設けられる。ＦＰ電極４０は、ドレイン電極２０とソース電極３０との間において、半導体部１０の内部に設けられる。

【0011】

半導体部１０は、例えば、ｎ形ドリフト層１１と、ｐ形ベース層１３と、ｎ形ソース層１５と、ｐ形コンタクト層１７と、ｎ形バッファ層１９と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。

【0012】

ｎ形ドリフト層１１（第１層）は、ドレイン電極２０とソース電極３０との間に延在する。ｐ形ベース層１３（第２層）は、ｎ形ドリフト層１１とソース電極３０との間に設けられる。ｐ形ソース層１５（第３層）は、ｐ形ベース層１３とソース電極３０との間に設けられる。

【0013】

半導体部１０は、ゲートトレンチＧＴを有する。ゲートトレンチＧＴは、半導体部１０の表面１０Ｆに開口を有する（図２（ａ）参照）。ゲートトレンチＧＴは、半導体部１０の表面１０Ｆからｎ形ドリフト層１１中に至る深さを有する。ＦＰ電極４０およびゲート電極５０は、ゲートトレンチＧＴの内部に設けられる。

【0014】

ＦＰ電極４０（第３電極）は、ゲートトレンチＧＴの内部において、ドレイン電極２０からソース電極３０に向かう第１方向、例えば、Ｚ方向に延在する。ＦＰ電極４０は、フィールドプレート絶縁膜４３（第１絶縁膜）により半導体部１０から電気的に絶縁される。フィールドプレート絶縁膜４３（以下、ＦＰ絶縁膜４３）は、半導体部１０とＦＰ電極４０との間に設けられる。ＦＰ電極４０は、ＦＰ絶縁膜４３を介して、ｎ形ドリフト層１１に向き合うように設けられる。

【0015】

ゲート電極５０（制御電極）は、ゲートトレンチＧＴの開口側に設けられる。ゲート電極５０は、ゲート絶縁膜５３（第２絶縁膜）により半導体部１０から電気的に絶縁される。ゲート絶縁膜５３は、半導体部１０とゲート電極５０との間に設けられる。ゲート電極５０は、ゲート絶縁膜５３を介して、ｐ形ベース層１３に向き合う。また、ｎ形ソース層１５は、ｐ形ベース層１３とソース電極３０との間において、ゲート絶縁膜５３に接するように設けられる。

【0016】

さらに、ゲート電極５０は、第１制御部５０ａと、第２制御部５０ｂと、を含む。第１制御部５０ａおよび第２制御部５０ｂは、半導体部１０の裏面１０Ｂに平行な第２方向、例えば、Ｘ方向に並ぶ。第１制御部５０ａおよび第２制御部５０ｂは、例えば、図示しない部分で接続され、同電位になるようにバイアスされる。

【0017】

図１に示すように、ＦＰ電極４０は、ゲート電極５０の第１制御部５０ａと第２制御部５０ｂとの間に延在する端部４０ｅを有する。ＦＰ電極４０の端部４０ｅは、電極間絶縁膜４５（第３絶縁膜）によりゲート電極５０から電気的に絶縁される。電極間絶縁膜４５は、ＦＰ電極４０の端部４０ｅを覆う。

【0018】

ゲート電極５０は、ＦＰ絶縁膜４３とソース電極３０との間に位置する。ＦＰ絶縁膜４３は、ＦＰ電極４０の端部４０ｅとゲート電極５０との間に延びる延伸部４３ｅを含む。電極間絶縁膜４５は、ＦＰ電極４０の端部４０ｅとＦＰ絶縁膜４３の延伸部４３ｅとの間に延在するように設けられる。

【0019】

すなわち、ＦＰ電極４０の端部４０ｅと、ゲート電極５０の第１制御部５０ａおよび第２制御部５０ｂのそれぞれとの間に、ＦＰ絶縁膜４３の延伸部４３ｅおよび電極間絶縁膜４５が介在する。ＦＰ電極４０は、端部４０ｅからゲート電極５０に向かう方向に並ぶ２層の絶縁膜によりゲート電極５０から電気的に絶縁される。これにより、ＦＰ電極４０とゲート電極５０との間の絶縁耐圧を高くすることができる。

【0020】

ＦＰ電極５０およびゲート電極５０の上方には、層間絶縁膜５５（第４絶縁膜）が設けられる。層間絶縁膜５５は、半導体部１０とソース電極３０との間、ＦＰ電極４０とソース電極３０との間、および、ゲート電極５０とソース電極３０との間に設けられる。層間絶縁膜５５は、ソース電極３０からゲート電極５０を電気的に絶縁する。

【0021】

ソース電極３０は、層間絶縁膜５５を貫いて半導体部１０に接続されるコンタクト部３０ｃを有する。コンタクト部３０ｃは、層間絶縁膜５５に設けられるコンタクトホール中に延びる。

【0022】

ソース電極３０のコンタクト部３０ｃは、ｎ形ソース層１５およびｐ形コンタクト層１７に接し、且つ、電気的に接続される。ｐ形コンタクト層１７は、ｐ形ベース層１３とコンタクト部３０ｃとの間に設けられる。ｐ形コンタクト層１７は、ｐ形ベース層１３中のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。ｐ形ベース層１３は、ｐ形コンタクト層１７を介して、ソース電極３０に電気的に接続される。

【0023】

ｎ形バッファ層１９は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形バッファ層１９は、ｎ形ドリフト層１１中のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、ｎ形バッファ層１９を介して、ｎ形ドリフト層に電気的に接続される。

【0024】

次に、図２（ａ）～図５（ｃ）参照して、半導体装置１の製造方法を説明する。図２（ａ）～図５（ｃ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。

【0025】

半導体装置１には、例えば、シリコンウェーハ１００を用いる。シリコンウェーハ１００は、ｎ形シリコン基板１０１と、ｎ形シリコン層１０３と、を含む。ｎ形シリコン層１０３は、例えば、ｎ形シリコン基板１０１上にエピタキシャル成長される。ｎ形シリコン層１０３は、ｎ形シリコン基板１０１中のｎ形不純物の濃度よりも低濃度のｎ形不純物を含む。

【0026】

図２（ａ）に示すように、ゲートトレンチＧＴをｎ形シリコン層１０３中に形成する。ゲートトレンチＧＴは、ｎ形シリコン層１０３の表面１０３Ｆに開口を有する。ゲートトレンチＧＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて形成される。

【0027】

図２（ｂ）に示すように、ｎ形シリコン層１０３上に、ＦＰ絶縁膜４３を形成する。ＦＰ絶縁膜４３は、ゲートトレンチＧＴの内面を覆うように形成される。ＦＰ絶縁膜４３は、ゲートトレンチＧＴの内部にスペースＳＰ１を残すように形成される。

【0028】

ＦＰ絶縁膜４３は、例えば、ｎ形シリコン層１０３を熱酸化した後、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。ＦＰ絶縁膜４３は、例えば、シリコン酸化膜である。ＦＰ絶縁膜４３は、例えば、シリコンの熱酸化膜と、ＣＶＤによる堆積膜と、を含む。

【0029】

図２（ｃ）に示すように、ＦＰ絶縁膜４３上に、導電膜１０５を形成する。導電膜１０５は、ゲートトレンチＧＴ内のスペースＳＰ１を埋め込むように形成される。導電膜１０５は、例えば、導電性のポリシリコン膜である。導電膜１０５は、例えば、ＣＶＤを用いて形成される。

【0030】

図３（ａ）に示すように、導電膜１０５を部分的に除去することにより、ゲートトレンチＧＴ内にＦＰ電極４０を形成する。導電膜１０５は、例えば、等方性のドライエッチングにより、ゲートトレンチＧＴ内に埋め込まれた部分を残して除去される。

【0031】

図３（ｂ）に示すように、ＦＰ絶縁膜４３を部分的に除去し、ｎ形シリコン層１０３の表面１０３Ｆ側を平坦化する。ＦＰ絶縁膜４３は、例えば、等方性のドライエッチングを用いて除去される。

【0032】

図３（ｃ）に示すように、ＦＰ絶縁膜４３を部分的に除去することにより、ゲートスペースＧＳを形成する。ＦＰ絶縁膜４３は、例えば、図示しないエッチングマスクを用いたドライエッチングにより除去される。ゲートスペースＧＳは、ゲートトレンチＧＴの内壁の上部が露出するように形成される。ゲートスペースＧＳは、ＦＰ電極４０の端部４０ｅの両側に形成される。ゲートスペースＧＳとＦＰ電極４０の端部４０ｅとの間には、ＦＰ絶縁膜４３の延伸部４３ｅが残される。

【0033】

図４（ａ）に示すように、電極間絶縁膜４５およびゲート絶縁膜５３を形成する。電極間絶縁膜４５およびゲート絶縁膜５３は、例えば、熱酸化により形成される。ゲート絶縁膜５３は、ｎ形シリコン層１０３の露出された表面を酸化することにより形成される。電極間絶縁膜４５は、ＦＰ電極４０の端部４０ｅを熱酸化することにより形成される。この際、ＦＰ電極４０の露出された上端に加えて、端部４０ｅの側面も酸化される。ＦＰ電極４０の端部４０ｅは、ＦＰ絶縁膜４３の延伸部４３ｅを通り抜けた酸素により酸化される。言い換えれば、ＦＰ絶縁膜４３の延伸部４３ｅは、ＦＰ電極４０の端部４０ｅを酸化できる厚さに設けられる。これにより、電極間絶縁膜４５は、ＦＰ電極４０の端部４０ｅを覆い、端部４０ｅとＦＰ絶縁膜４３の延伸部４３ｅとの間に延在するように設けられる。

【0034】

電極間絶縁膜４５およびゲート絶縁膜５３は、例えば、シリコン酸化膜である。電極間絶縁膜４５は、例えば、ＦＰ絶縁膜４３の延伸部４３ｅとは異なる膜密度を有する。言い換えれば、電極間絶縁膜４５中における酸素と結合していないシリコン原子の未結合手は、ＦＰ絶縁膜４３中のシリコン原子の未結合手よりも少ない。このため、断面ＴＥＭ像もしくはＳＥＭ像において、電極間絶縁膜４５の輝度は、ＦＰ絶縁膜４３の延伸部４３ｅの輝度とは異なる。

【0035】

図４（ｂ）に示すように、ｎ形シリコン層１０３の表面１０３Ｆ側に、導電膜１０７を形成する。導電膜１０７は、ゲートスペースＧＳを埋め込むように設けられる。導電膜１０５は、例えば、導電性を有するポリシリコンである。導電膜１０７は、例えば、ＣＶＤを用いて形成される。

【0036】

図４（ｃ）に示すように、ゲートスペースＧＳを埋め込んだ部分を残して、導電膜１０７を除去する。これにより、ゲート電極５０の第１制御部５０ａおよび第２制御部５０ｂが形成される。ＦＰ電極４０の端部４０ｅは、第１制御部５０ａおよび第２制御部５０ｂの間に位置する。

【0037】

図５（ａ）に示すように、ｎ形シリコン層１０３上に、ｐ形ベース層１３およびｎ形ソース層１５を形成する。ｎ形ソース層１５は、ｐ形ベース層１３上に形成される。ｐ形ベース層１３は、ｎ形シリコン層１０３にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、熱処理することにより形成される。イオン注入されたｐ形不純物は、熱処理により活性化され、ｎ形シリコン層１０３中に拡散する。ｎ形ソース層１５は、ｐ形ベース層１３にｎ形不純物、例えば、砒素（Ａｓ）をイオン注入し、熱処理により活性化させることにより形成される。ｎ形不純物は、ｐ形ベース層１３中に拡散しないように熱処理される。

【0038】

図５（ｂ）に示すように、層間絶縁膜５５をｎ形シリコン層１０３の表面１０３Ｆ側に形成する。層間絶縁膜５５は、ＦＰ電極４０およびゲート電極５０を覆うように形成される。層間絶縁膜５５は、例えば、シリコン酸化膜である。層間絶縁膜５５は、例えば、ＣＶＤを用いて形成される。

【0039】

続いて、ｎ形ソース層１５の上方に、コンタクトトレンチＣＴを形成する。コンタクトトレンチＣＴは、層間絶縁膜５５の表面から半導体部１０に至る深さを有する。コンタクトトレンチＣＴは、例えば、ｎ形ソース層１５を貫いて、ｐ形ベース層１３に至る深さに形成される。

【0040】

図５（ｃ）に示すように、ｐ形ベース層１３上にｐ形コンタクト層１７を形成した後、ソース電極３０を層間絶縁膜５５上に形成する。ｐ形コンタクト層１７は、コンタクトトレンチＣＴを介して、ｐ形不純物、例えば、ボロン（Ｂ）を半導体部１０に注入し、熱処理により活性化させることにより形成される。ソース電極３０は、コンタクトトレンチＣＴ内に延在し、ｎ形ソース層１５およびｐ形コンタクト層１７に接するコンタクト部３０ｃを有する。

【0041】

ソース電極３０は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）などを含む。ソース電極３０は、例えば、コンタクトトレンチＣＴを埋め込むように形成されるタングステン膜と、タングステン膜上に形成されるアルミニウム膜と、を含む。タングステン膜は、例えば、ＣＶＤを用いて形成される。アルミニウム膜は、例えば、スパッタ法を用いて形成される。

【0042】

続いて、ｎ形シリコン基板１０１の裏面側を研削もしくはエッチングすることにより薄層化する。これにより、ｎ形シリコン基板１０１を薄層化したｎ形バッファ層１９が形成される。ｎ形シリコン層１０３は、ｎ形ドリフト層１１となる。さらに、ｎ形バッファ層１９の裏面側にドレイン電極２０を形成することにより、半導体装置１を完成させる。ドレイン電極２０は、例えば、スパッタ法を用いて形成され、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）などを含む。

【0043】

上記の製造方法は例示であって、実施形態はこれに限定される訳ではない。例えば、ＦＰ絶縁膜４３および電極間絶縁膜４５は、シリコン酸化膜以外の絶縁膜であってもよい。また、ＦＰ絶縁膜４３は、電極間絶縁膜４５とは異なる組成を有する絶縁膜であっても良い。

【0044】

図６は、実施形態に係る半導体装置１を示す別の模式断面図である。
図６に示すように、ソース電極３０は、例えば、コンタクト部３０ｄをさらに有する。コンタクト部３０ｄは、例えば、電極間絶縁膜４５および層間絶縁膜５５に設けられるコンタクトホール中に形成され、ソース電極３０に接続される。ＦＰ電極４０は、コンタクト部３０ｄを介して、ソース電極３０に電気的に接続される。これにより、ＦＰ電極４０は、ソース電極３０と同電位となる。

【0045】

図７は、実施形態の変形例に係る半導体装置２を示す模式断面図である。この例でも、ＦＰ電極４０は、ゲート電極５０の第１制御部５０ａと第２制御部５０ｂとの間に延びる端部４０ｅを有する。また、ＦＰ電極４０は、図示しない部分において、ソース電極３０に電気的に接続される。

【0046】

ＦＰ絶縁膜４３は、ＦＰ電極４０の端部４０ｅとゲート電極５０との間に延びる延伸部４３ｅを含む。延伸部４３ｅは、例えば、Ｚ方向の先端におけるＸ方向の第１膜厚と、ゲート電極５０のＦＰ絶縁膜４３に接する下端とＦＰ電極４０との間におけるＸ方向の第２膜厚と、を有し、第１膜厚が第２膜厚よりも薄くなるように設けられる。

【0047】

また、ゲート電極５０における層間絶縁膜５５に向き合う上端は、電極間絶縁膜４５に接する。電極間絶縁膜４５において、ゲート電極５０に接する部分のＸ方向の膜厚（第３膜厚）は、ＦＰ絶縁膜４３の延伸部４３ｅを介してゲート電極５０の下端に向き合う部分のＸ方向の膜厚（第４膜厚）よりも厚い。

【0048】

この例でも、ＦＰ電極４０の端部４０ｅとゲート電極５０との間に、ＦＰ絶縁膜４３の延伸部４３ｅおよび電極間絶縁膜４５を含む２層構造の絶縁膜を設けることにより、ＦＰ電極４０とゲート電極５０との間の絶縁耐圧を高くすることができる。これにより、トレンチゲート電極の信頼性を向上させることができる。

【0049】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0050】

１、２…半導体装置、 １０…半導体部、 １０Ｂ…裏面、 １０Ｆ、１０３Ｆ…表面、 １１…ｎ形ドリフト層、 １３…ｐ形ベース層、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 １９…ｎ形バッファ層、 ２０…ドレイン電極、 ３０…ソース電極、 ３０ｃ、３０ｄ…コンタクト部、 ４０…フィールドプレート（ＦＰ）電極、 ４０ｅ…端部、 ４３…フィールドプレート（ＦＰ）絶縁膜、 ４３ｅ…延伸部、 ４５…電極間絶縁膜、 ５０…ゲート電極、 ５０ａ…第１制御部、 ５０ｂ…第２制御部、 ５３…ゲート絶縁膜、 ５５…層間絶縁膜、 １００…シリコンウェーハ、 １０１…ｎ形シリコン基板、 １０３…ｎ形シリコン層、 １０５、１０７…導電膜、 ＣＴ…コンタクトトレンチ、 ＧＳ…ゲートスペース、 ＧＴ…ゲートトレンチ、 ＳＰ１…スペース

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】