特開 2023-132957 差動増幅回路及び回路切替方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023132957

(43)【公開日】2023-09-22

(54)【発明の名称】差動増幅回路及び回路切替方法

(51)【国際特許分類】

   H03F 1/30 20060101AFI20230914BHJP

   H03F 3/45 20060101ALI20230914BHJP

【ＦＩ】

H03F1/30 220

H03F3/45

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022038579

(22)【出願日】2022-03-11

(71)【出願人】

【識別番号】000006507

【氏名又は名称】横河電機株式会社

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100169823

【弁理士】

【氏名又は名称】吉澤 雄郎

(74)【代理人】

【識別番号】100202326

【弁理士】

【氏名又は名称】橋本 大佑

(72)【発明者】

【氏名】河原崎 太

(72)【発明者】

【氏名】桑原 啓輔

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA12

5J500AC04

5J500AC12

5J500AF10

5J500AF18

5J500AH10

5J500AH38

5J500AK05

5J500AT07

5J500DN01

5J500NF06

(57)【要約】

【課題】ＰＢＴＩによる差動増幅回路の特性変動を抑制可能な差動増幅回路を提供する。
【解決手段】本開示に係る差動増幅回路１０は、第１ＭＯＳトランジスタ１１の第１ゲートへの第１入力電位と、第２ＭＯＳトランジスタ１２の第２ゲートへの第２入力電位との電位差が所定範囲内にあるとき、第１バックゲートを第１ソースに接続し、第２バックゲートを第２ソースに接続し、電位差が所定範囲内にないとき、第１バックゲート及び第２バックゲートを基準電位源に接続し、所定範囲は、第１入力電位が第１バックゲートの電位と同一となるときの第１境界値と、第２入力電位が第２バックゲートの電位と同一となるときの第２境界値との間に含まれる。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの第１ゲート及び前記第２ＭＯＳトランジスタの第２ゲートに接続されている比較器と、
前記比較器、並びに前記第１ＭＯＳトランジスタの第１バックゲート及び前記第２ＭＯＳトランジスタの第２バックゲートに接続され、前記比較器からの出力に応じて接続先を切り替える切替素子と、
を備え、
前記切替素子は、
前記第１ゲートへの第１入力電位と前記第２ゲートへの第２入力電位との電位差が所定範囲内にあるとき、前記第１バックゲートを前記第１ＭＯＳトランジスタの第１ソースに接続し、前記第２バックゲートを前記第２ＭＯＳトランジスタの第２ソースに接続し、
前記電位差が前記所定範囲内にないとき、前記第１バックゲート及び前記第２バックゲートを、前記第１ソースの電位及び前記第２ソースの電位、並びに前記第１入力電位及び前記第２入力電位に対して前記第１ＭＯＳトランジスタの第１ドレインの電位及び前記第２ＭＯＳトランジスタの第２ドレインの電位と反対側に位置する基準電位を有する基準電位源に接続し、
前記所定範囲は、前記第１入力電位が前記第１バックゲートの電位と同一となるときの第１境界値と、前記第２入力電位が前記第２バックゲートの電位と同一となるときの第２境界値との間に含まれる、
差動増幅回路。

【請求項2】

請求項１に記載の差動増幅回路であって、
前記所定範囲は、前記第１境界値と前記第２境界値との間の全範囲を含む、
差動増幅回路。

【請求項3】

請求項１又は２に記載の差動増幅回路であって、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＰＭＯＳトランジスタである、
差動増幅回路。

【請求項4】

請求項３に記載の差動増幅回路であって、
前記切替素子は、前記第１ソースの電位及び前記第２ソースの電位、並びに前記第１入力電位及び前記第２入力電位よりも高い電位を有する前記基準電位源としての第１電源に接続されている、
差動増幅回路。

【請求項5】

請求項１又は２に記載の差動増幅回路であって、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＮＭＯＳトランジスタである、
差動増幅回路。

【請求項6】

請求項５に記載の差動増幅回路であって、
前記切替素子は、前記第１ソースの電位及び前記第２ソースの電位、並びに前記第１入力電位及び前記第２入力電位よりも低い電位を有する前記基準電位源としてのグランド又は第２電源に接続されている、
差動増幅回路。

【請求項7】

請求項４又は６に記載の差動増幅回路であって、
前記切替素子は、前記第１入力電位又は前記第２入力電位と前記基準電位との電位差が一定となるように前記第１入力電位又は前記第２入力電位に応じて前記基準電位を変動させる前記基準電位源に接続されている、
差動増幅回路。

【請求項8】

第１ＭＯＳトランジスタの第１ゲート及び第２ＭＯＳトランジスタの第２ゲートに接続されている比較器からの出力に応じて、前記第１ＭＯＳトランジスタの第１バックゲート及び前記第２ＭＯＳトランジスタの第２バックゲートの接続先を切り替える回路切替方法であって、
前記第１ゲートへの第１入力電位と前記第２ゲートへの第２入力電位との電位差が所定範囲内にあるとき、前記第１バックゲートを前記第１ＭＯＳトランジスタの第１ソースに接続し、前記第２バックゲートを前記第２ＭＯＳトランジスタの第２ソースに接続するステップと、
前記電位差が前記所定範囲内にないとき、前記第１バックゲート及び前記第２バックゲートを、前記第１ソースの電位及び前記第２ソースの電位、並びに前記第１入力電位及び前記第２入力電位に対して前記第１ＭＯＳトランジスタの第１ドレインの電位及び前記第２ＭＯＳトランジスタの第２ドレインの電位と反対側に位置する基準電位を有する基準電位源に接続するステップと、
を含み、
前記所定範囲は、前記第１入力電位が前記第１バックゲートの電位と同一となるときの第１境界値と、前記第２入力電位が前記第２バックゲートの電位と同一となるときの第２境界値との間に含まれる、
回路切替方法。

【請求項9】

請求項８に記載の回路切替方法であって、
前記所定範囲は、前記第１境界値と前記第２境界値との間の全範囲を含む、
回路切替方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、差動増幅回路及び回路切替方法に関する。

【背景技術】

【0002】

従来、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタを用いた差動増幅回路に関する技術が知られている。例えば、特許文献１には、過電圧に対する保護機能を有する差動増幅回路が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１７６３２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＭＯＳトランジスタにおいて、通常であれば、バックゲート電位は、他の３つの端子の電位よりも高くなるか、又は低くなる。しかしながら、ＭＯＳトランジスタのソースとバックゲートとの間の電位差により生じる基板バイアス効果を避けるために、バックゲートをソースに接続した状態でＭＯＳトランジスタを差動増幅回路に用いることがある。この場合、動作状態によっては、ＭＯＳトランジスタのゲート電位がバックゲート電位を高電位側又は低電位側に超えることがある。このような状態になると、ＰＢＴＩ（Positive Bias Temperature Instability）という現象が発生し、ＭＯＳトランジスタの特性が変化して、差動増幅回路の特性が変動してしまうという問題があった。

【0005】

本開示は、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能な差動増幅回路及び回路切替方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

幾つかの実施形態に係る差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの第１ゲート及び前記第２ＭＯＳトランジスタの第２ゲートに接続されている比較器と、前記比較器、並びに前記第１ＭＯＳトランジスタの第１バックゲート及び前記第２ＭＯＳトランジスタの第２バックゲートに接続され、前記比較器からの出力に応じて接続先を切り替える切替素子と、を備え、前記切替素子は、前記第１ゲートへの第１入力電位と前記第２ゲートへの第２入力電位との電位差が所定範囲内にあるとき、前記第１バックゲートを前記第１ＭＯＳトランジスタの第１ソースに接続し、前記第２バックゲートを前記第２ＭＯＳトランジスタの第２ソースに接続し、前記電位差が前記所定範囲内にないとき、前記第１バックゲート及び前記第２バックゲートを、前記第１ソースの電位及び前記第２ソースの電位、並びに前記第１入力電位及び前記第２入力電位に対して前記第１ＭＯＳトランジスタの第１ドレインの電位及び前記第２ＭＯＳトランジスタの第２ドレインの電位と反対側に位置する基準電位を有する基準電位源に接続し、前記所定範囲は、前記第１入力電位が前記第１バックゲートの電位と同一となるときの第１境界値と、前記第２入力電位が前記第２バックゲートの電位と同一となるときの第２境界値との間に含まれる。

【0007】

これにより、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能である。差動増幅回路は、第１ＭＯＳトランジスタの第１ゲートへの第１入力電位と第２ＭＯＳトランジスタの第２ゲートへの第２入力電位との電位差が所定範囲内にあるか否かを識別し、第１バックゲート及び第２バックゲートの接続先を切り替える。これにより、差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいてゲート電位がバックゲート電位を高電位側又は低電位側に超えることで通常とは異なる状態となることを回避可能である。したがって、差動増幅回路は、ＰＢＴＩの発生を回避可能であり、差動増幅回路の特性変動を抑制可能である。

【0008】

一実施形態における差動増幅回路では、前記所定範囲は、前記第１境界値と前記第２境界値との間の全範囲を含んでもよい。これにより、差動増幅回路は、第１バックゲート及び第２バックゲートを基準電位源に接続するときを、差動増幅回路として機能しないときに限定できる。したがって、第１バックゲート及び第２バックゲートを基準電位源に接続することで生じる基板バイアス効果の影響を考慮する必要性が低減する。

【0009】

一実施形態における差動増幅回路では、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＰＭＯＳトランジスタであってもよい。これにより、差動増幅回路は、ソースからドレインに向けて電流が流れ、かつ通常であればバックゲート電位が他の３つの端子の電位よりも高くなるような回路系を用いて回路切替方法を実行可能である。

【0010】

一実施形態における差動増幅回路では、前記切替素子は、前記第１ソースの電位及び前記第２ソースの電位、並びに前記第１入力電位及び前記第２入力電位よりも高い電位を有する前記基準電位源としての第１電源に接続されていてもよい。これにより、差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいてゲート電位がバックゲート電位よりも高い状態になることを回避可能である。

【0011】

一実施形態における差動増幅回路では、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＮＭＯＳトランジスタであってもよい。これにより、差動増幅回路は、ドレインからソースに向けて電流が流れ、かつ通常であればバックゲート電位が他の３つの端子の電位よりも低くなるような回路系を用いて回路切替方法を実行可能である。

【0012】

一実施形態における差動増幅回路では、前記切替素子は、前記第１ソースの電位及び前記第２ソースの電位、並びに前記第１入力電位及び前記第２入力電位よりも低い電位を有する前記基準電位源としてのグランド又は第２電源に接続されていてもよい。これにより、差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいてゲート電位がバックゲート電位よりも低い状態になることを回避可能である。

【0013】

一実施形態における差動増幅回路では、前記切替素子は、前記第１入力電位又は前記第２入力電位と前記基準電位との電位差が一定となるように前記第１入力電位又は前記第２入力電位に応じて前記基準電位を変動させる前記基準電位源に接続されていてもよい。これにより、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいてバックゲートが基準電位源に接続されているときのゲート電位とバックゲート電位との電位差が一定になり、ソース電位とバックゲート電位との電位差の変動も抑制される。したがって、ソース電位とバックゲート電位との電位差により基板バイアス効果として生じるＶｔｈの変動も抑制される。

【0014】

幾つかの実施形態に係る回路切替方法は、第１ＭＯＳトランジスタの第１ゲート及び第２ＭＯＳトランジスタの第２ゲートに接続されている比較器からの出力に応じて、前記第１ＭＯＳトランジスタの第１バックゲート及び前記第２ＭＯＳトランジスタの第２バックゲートの接続先を切り替える回路切替方法であって、前記第１ゲートへの第１入力電位と前記第２ゲートへの第２入力電位との電位差が所定範囲内にあるとき、前記第１バックゲートを前記第１ＭＯＳトランジスタの第１ソースに接続し、前記第２バックゲートを前記第２ＭＯＳトランジスタの第２ソースに接続するステップと、前記電位差が前記所定範囲内にないとき、前記第１バックゲート及び前記第２バックゲートを、前記第１ソースの電位及び前記第２ソースの電位、並びに前記第１入力電位及び前記第２入力電位に対して前記第１ＭＯＳトランジスタの第１ドレインの電位及び前記第２ＭＯＳトランジスタの第２ドレインの電位と反対側に位置する基準電位を有する基準電位源に接続するステップと、を含み、前記所定範囲は、前記第１入力電位が前記第１バックゲートの電位と同一となるときの第１境界値と、前記第２入力電位が前記第２バックゲートの電位と同一となるときの第２境界値との間に含まれる。

【0015】

これにより、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能である。回路切替方法では、第１ＭＯＳトランジスタの第１ゲートへの第１入力電位と第２ＭＯＳトランジスタの第２ゲートへの第２入力電位との電位差が所定範囲内にあるか否かを識別し、第１バックゲート及び第２バックゲートの接続先が切り替わる。これにより、回路切替方法を用いた差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいてゲート電位がバックゲート電位を高電位側又は低電位側に超えることで通常とは異なる状態となることを回避可能である。したがって、このような差動増幅回路は、ＰＢＴＩの発生を回避可能であり、差動増幅回路の特性変動を抑制可能である。

【0016】

一実施形態における回路切替方法では、前記所定範囲は、前記第１境界値と前記第２境界値との間の全範囲を含んでもよい。これにより、回路切替方法を用いた差動増幅回路は、第１バックゲート及び第２バックゲートを基準電位源に接続するときを、差動増幅回路として機能しないときに限定できる。したがって、第１バックゲート及び第２バックゲートを基準電位源に接続することで生じる基板バイアス効果の影響を考慮する必要性が低減する。

【発明の効果】

【0017】

本開示によれば、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能な差動増幅回路及び回路切替方法を提供可能である。

【図面の簡単な説明】

【0018】

【図1】本開示の第１実施形態に係る差動増幅回路の概略構成図である。

【図2】図１の差動増幅回路の動作を説明するための模式図である。

【図3】本開示の一実施形態に係る回路切替方法を示すフローチャートである。

【図4】図１の差動増幅回路の変形例の概略構成図である。

【図5】本開示の第２実施形態に係る差動増幅回路の概略構成図である。

【図6】図５の差動増幅回路の動作を説明するための模式図である。

【図7】図５の差動増幅回路の変形例の概略構成図である。

【発明を実施するための形態】

【0019】

従来技術の背景及び問題点についてより詳細に説明する。

【0020】

従来技術における差動増幅回路の一態様として、後述の図１に示されている比較器１３と切替素子１４とが省略された回路が考えられる。このとき、ゲートへの第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２の電位差により、ＰＭＯＳ（Positive-channel Metal-Oxide Semiconductor）トランジスタである第１ＭＯＳトランジスタ１１に流れる第１ドレイン電流Ｉｄ１と、ＰＭＯＳトランジスタである第２ＭＯＳトランジスタ１２に流れる第２ドレイン電流Ｉｄ２と、が定まる。増幅出力回路１６は、これらの電流に応じた電圧Ｖｏｕｔを出力する。

【0021】

一般的に、ＰＭＯＳトランジスタのドレイン電流Ｉｄは、Ｖｓｇ－Ｖｔｈの関数で表される。ここで、Ｖｓｇは、ソース及びゲート間の電位差であり、Ｖｓをソース電位、Ｖｇをゲート電位とすると、Ｖｓ－Ｖｇで表される。Ｖｔｈは、ゲート閾値電圧である。ＭＯＳがオンする方向を正の値とする。

【0022】

Ｖｓｇ－Ｖｔｈが増加すると、ドレイン電流Ｉｄが増加する。Ｖｓｇ－Ｖｔｈが減少すると、ドレイン電流Ｉｄが減少する。ここで、第１ＭＯＳトランジスタ１１の第１ソース電位Ｖｓ１及び第２ＭＯＳトランジスタ１２の第２ソース電位Ｖｓ２は互いに同一であり、まとめてＶｓと表記する。ゲート閾値電圧Ｖｔｈも、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２において互いに同一であるとする。電位差Ｖｉｎ１－Ｖｉｎ２によって、第１ＭＯＳトランジスタ１１のＶｓｇ１（＝Ｖｓ－Ｖｉｎ１）及び第２ＭＯＳトランジスタ１２のＶｓｇ２（＝Ｖｓ－Ｖｉｎ２）が変化し、第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２が決定する。第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２の総和は、電流源１５から一定となるように出力される電流Ｉと等しくなる。第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２は、以下のような関係となる。

【0023】

第１に、Ｖｉｎ１＝Ｖｉｎ２のとき、Ｖｓｇ１＝Ｖｓｇ２となり、Ｉｄ１＝Ｉｄ２となる。第２に、Ｖｉｎ１＞Ｖｉｎ２のとき、Ｖｓｇ１＜Ｖｓｇ２となり、Ｉｄ１＜Ｉｄ２となる。第３に、Ｖｉｎ１＜Ｖｉｎ２のとき、Ｖｓｇ１＞Ｖｓｇ２となり、Ｉｄ１＞Ｉｄ２となる。

【0024】

ここで、第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差が大きくなると、一方のＭＯＳトランジスタについてＶｓｇ－Ｖｔｈが０以下になり、他方のＭＯＳトランジスタのみに電流Ｉが流れる。例えば、Ｖｉｎ１＞Ｖｉｎ２の状態で第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差が大きくなると、第１ＭＯＳトランジスタ１１のＶｓｇ１は小さくなり、第２ＭＯＳトランジスタ１２のＶｓｇ２は大きくなる。第１ＭＯＳトランジスタ１１のＶｓｇ１がさらに小さくなってＶｓｇ１－Ｖｔｈが０以下になると、第２ＭＯＳトランジスタ１２のみに電流Ｉが流れる。

【0025】

第２ＭＯＳトランジスタ１２のＶｓｇ２は、第２ドレイン電流Ｉｄ２＝電流Ｉとなる値となり、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のソース電位Ｖｓは、Ｖｉｎ２＋Ｖｓｇ２によって定まる。第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差がさらに大きくなると、第１ＭＯＳトランジスタ１１のＶｓｇ１が０よりも小さくなり、その第１ゲート電位Ｖｇ１＞第１ソース電位Ｖｓ１となる。

【0026】

ところで、ＰＭＯＳトランジスタにおいて、通常であれば、バックゲート電位は、他の３つの端子の電位よりも高くなる。このような関係を満たすために、ＰＭＯＳトランジスタのバックゲートは、例えば図１の電源２０に接続される。

【0027】

ＰＭＯＳトランジスタのバックゲートが電源２０に接続されると、ソースとバックゲートとの間に電位差が生じる。この電位差により、基板バイアス効果と呼ばれるＶｔｈの変動が生じる。この電位差は、電源２０の電位及びゲートへの入力電位に依存して変化する。したがって、基板バイアス効果によるＶｔｈ変動も電源２０の電位及びゲートへの入力電位に依存して変化する。

【0028】

通常、素子ばらつきが存在するため、第１ＭＯＳトランジスタ１１と第２ＭＯＳトランジスタ１２との間で、基板バイアス効果によるＶｔｈ変動が完全に一致することは稀である。すなわち、第１ＭＯＳトランジスタ１１と第２ＭＯＳトランジスタ１２との間で、Ｖｔｈの変動量に差が生じる。このＶｔｈの変動量の差は、差動増幅回路におけるオフセット電圧の変動となって表れる。したがって、例えば電源２０の変動によってオフセット電圧の変動が生じ、ＰＳＲＲ（Power Supply Rejection Ratio）特性が悪化する。また、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２のコモンモード電圧の変動によりオフセット電圧の変動が生じ、ＣＭＲＲ（Common Mode Rejection Ratio）特性が悪化する。

【0029】

このような基板バイアス効果による問題点を避けるために、ＰＭＯＳトランジスタのバックゲートをソースに接続した状態でＰＭＯＳトランジスタを差動増幅回路に用いることがある。例えば第１ＭＯＳトランジスタ１１の第１ソースと第１バックゲートとが接続されていると、上記の第１ゲート電位Ｖｇ１＞第１ソース電位Ｖｓ１という関係式は、第１ゲート電位Ｖｇ１＞第１バックゲート電位Ｖｂ１となる。

【0030】

この状態になると、ＰＢＴＩという現象が発生し、ＰＭＯＳトランジスタの特性が変化する。ＰＢＴＩは、ＰＭＯＳトランジスタのゲート電位がバックゲート電位よりも高い状態にあることで、ゲート閾値電圧Ｖｔｈなどのトランジスタ特性が経時変化する現象である。ＰＢＴＩによるトランジスタ特性の変化は、ＰＢＴＩの状態が解消された後も残る。したがって、ＰＢＴＩによりトランジスタ特性が変化すると、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２と、第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２との関係が変動し、差動増幅回路の特性が変動してしまうという問題があった。

【0031】

以上のような問題点は、Ｖｉｎ２＞Ｖｉｎ１の状態で第２入力電位Ｖｉｎ２と第１入力電位Ｖｉｎ１との電位差が大きくなる場合、並びに第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２がＮＭＯＳ（Negative-channel Metal-Oxide Semiconductor）トランジスタである場合においても同様に生じる。

【0032】

本開示は、以上のような問題点を解決するために、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能な差動増幅回路及び回路切替方法を提供することを目的とする。以下では、添付図面を参照しながら本開示の一実施形態について主に説明する。

【0033】

（第１実施形態）
図１は、本開示の第１実施形態に係る差動増幅回路１０の概略構成図である。図１を参照しながら、第１実施形態に係る差動増幅回路１０の構成について主に説明する。図１において、第１ＭＯＳトランジスタ１１の第１ソース電位Ｖｓ１及び第２ＭＯＳトランジスタ１２の第２ソース電位Ｖｓ２は互いに同一であり、まとめてソース電位Ｖｓと表記する。第１ＭＯＳトランジスタ１１の第１バックゲート電位Ｖｂ１及び第２ＭＯＳトランジスタ１２の第２バックゲート電位Ｖｂ２は互いに同一であり、まとめてバックゲート電位Ｖｂと表記する。第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２において、ゲート閾値電圧Ｖｔｈも互いに同一であるとする。

【0034】

差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２を有する。第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタである。

【0035】

差動増幅回路１０は、第１ＭＯＳトランジスタ１１の第１ゲート及び第２ＭＯＳトランジスタ１２の第２ゲートに接続されている比較器１３を有する。比較器１３は、差動増幅回路１０の差動入力に備わる。差動増幅回路１０は、比較器１３、並びに第１ＭＯＳトランジスタ１１の第１バックゲート及び第２ＭＯＳトランジスタ１２の第２バックゲートに接続されている切替素子１４を有する。

【0036】

切替素子１４は、入力差動対のＰＭＯＳトランジスタのバックゲートの接続先を切り替えるスイッチである。切替素子１４は、比較器１３からの出力に応じて接続先を切り替える。切替素子１４の接続先の一方は、第１ＭＯＳトランジスタ１１の第１ソース及び第２ＭＯＳトランジスタ１２の第２ソースである。切替素子１４の接続先の他方は、差動増幅回路１０に接続されている電源２０である。電源２０は、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２よりも高い一定の電位を有する基準電位源としての第１電源に相当する。

【0037】

差動増幅回路１０は、電源２０に接続されている電流源１５を有する。電流源１５から一定の電流Ｉが出力される。差動増幅回路１０は、第１ＭＯＳトランジスタ１１の第１ドレイン及び第２ＭＯＳトランジスタ１２の第２ドレインに接続されている増幅出力回路１６を有する。増幅出力回路１６は、電源３０に接続されている。

【0038】

差動増幅回路１０は、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２を差動入力として第１ＭＯＳトランジスタ１１の第１ゲート及び第２ＭＯＳトランジスタ１２の第２ゲートでそれぞれ受けて、増幅出力回路１６から電圧Ｖｏｕｔを出力する。

【0039】

図２は、図１の差動増幅回路１０の動作を説明するための模式図である。図２は、比較器１３及び切替素子１４によるバックゲートの接続先の電位差Ｖｉｎ１－Ｖｉｎ２に対する特性を示したものである。図１及び図２を参照しながら、第１実施形態に係る差動増幅回路１０の動作について主に説明する。

【0040】

比較器１３は、第１ＭＯＳトランジスタ１１の第１ゲートへの第１入力電位Ｖｉｎ１と第２ＭＯＳトランジスタ１２の第２ゲートへの第２入力電位Ｖｉｎ２との電位差が所定範囲内にあるか否かを検出する。切替素子１４は、比較器１３における比較結果を反映した出力を比較器１３から受けて、第１ＭＯＳトランジスタ１１の第１バックゲート及び第２ＭＯＳトランジスタ１２の第２バックゲートの接続先を切り替える。

【0041】

切替素子１４は、第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差が所定範囲内にあるとき、第１バックゲートを第１ＭＯＳトランジスタ１１の第１ソースに接続し、第２バックゲートを第２ＭＯＳトランジスタ１２の第２ソースに接続する。すなわち、切替素子１４は、図１に示す端子０と端子１とを接続する。

【0042】

切替素子１４は、第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差が所定範囲内にないとき、第１バックゲート及び第２バックゲートを、基準電位源である第１電源としての電源２０に接続する。すなわち、切替素子１４は、図１に示す端子０と端子２とを接続する。上記のような基準電位源は、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２に対して第１ＭＯＳトランジスタ１１の第１ドレイン電位及び第２ＭＯＳトランジスタ１２の第２ドレイン電位と反対側に位置する基準電位を有する。

【0043】

比較器１３で識別する所定範囲は、バックゲート及びソースを互いに接続しているときに差動増幅回路１０がＰＢＴＩの状態にならない範囲とする。所定範囲は、第１入力電位Ｖｉｎ１が第１バックゲートの電位と同一となるときの第１境界値Ｖ１と、第２入力電位Ｖｉｎ２が第２バックゲートの電位と同一となるときの第２境界値Ｖ２との間に含まれる。例えば、図２では、所定範囲は、第１境界値Ｖ１と第２境界値Ｖ２との間の全範囲を含む。

【0044】

差動増幅回路１０がＰＢＴＩの状態になるとき、電流源１５からの電流Ｉが第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のいずれか一方のみに流れる。電流源１５からの電流Ｉが第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２の両方に流れるとき、第１ゲート電位Ｖｇ１＜第１ソース電位Ｖｓ（＝第１バックゲート電位Ｖｂ）であり、かつ第２ゲート電位Ｖｇ２＜第２ソース電位Ｖｓ（＝第２バックゲート電位Ｖｂ）であるため、差動増幅回路１０はＰＢＴＩの状態にならない。

【0045】

第１に、電流源１５の電流Ｉが第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のうち第２ＭＯＳトランジスタ１２のみに流れる場合、すなわちＶｉｎ１＞Ｖｉｎ２である場合を考える。第２ＭＯＳトランジスタ１２に電流Ｉが流れるときのＶｓｇ２をＶｓｇ２＠Ｉと表記すると、ソース電位Ｖｓ及びバックゲート電位Ｖｂは、Ｖｓ＝Ｖｂ＝Ｖｉｎ２＋Ｖｓｇ２＠Ｉとなる。第１ＭＯＳトランジスタ１１がＰＢＴＩの状態にならないための条件は、Ｖｉｎ１≦Ｖｂなので、Ｖｉｎ１≦Ｖｉｎ２＋Ｖｓｇ２＠ＩからＶｉｎ１－Ｖｉｎ２≦Ｖｓｇ２＠Ｉとなる。

【0046】

第２に、電流源１５の電流Ｉが第１ＭＯＳトランジスタ１１のみに流れる場合、すなわちＶｉｎ２＞Ｖｉｎ１である場合を考える。このときも同様に、ＰＢＴＩの状態にならないための条件は、Ｖｉｎ２－Ｖｉｎ１≦Ｖｓｇ１＠Ｉとなる。

【0047】

以上により、差動増幅回路１０がＰＢＴＩの状態にならない所定範囲は－Ｖｓｇ１＠Ｉ≦Ｖｉｎ１－Ｖｉｎ２≦Ｖｓｇ２＠Ｉとなる。すなわち、図２の第１境界値Ｖ１がＶｓｇ２＠Ｉに対応し、第２境界値Ｖ２が－Ｖｓｇ１＠Ｉに対応する。理想的には、差動増幅回路１０では、第１ＭＯＳトランジスタ１１と第２ＭＯＳトランジスタ１２とが互いに同一特性を有するように設計される。このような場合、Ｖｓｇ１＠Ｉ＝Ｖｓｇ２＠Ｉとなり、第１境界値Ｖ１の絶対値と第２境界値Ｖ２の絶対値とが互いに同一となる。実際には、第１ＭＯＳトランジスタ１１の特性と第２ＭＯＳトランジスタ１２の特性とが互いに完全に同一となることは稀であるので、第１境界値Ｖ１の絶対値と第２境界値Ｖ２の絶対値とは、互いに若干異なる。

【0048】

比較器１３により識別する所定範囲は、第１境界値Ｖ１と第２境界値Ｖ２との間の全範囲を含む。これに限定されず、所定範囲は、第１境界値Ｖ１と第２境界値Ｖ２との間の任意の範囲であってもよい。切替素子１４は、電位差Ｖｉｎ１－Ｖｉｎ２が所定範囲を超えた場合、接続を切り替えて、第１バックゲート及び第２バックゲートを電源２０に接続する。

【0049】

第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２は、電源２０の電位より低い電位である。したがって、第１バックゲート及び第２バックゲートが電源２０に接続されると、第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２がバックゲート電位Ｖｂより高い状態にならない。

【0050】

第１バックゲート及び第２バックゲートが電源２０に接続されると、従来技術の問題点において述べた基板バイアス効果により、ゲート閾値電圧Ｖｔｈが大きくなる。しかしながら、第１バックゲート及び第２バックゲートを電源２０に接続するときは、一方のＭＯＳトランジスタのみに電流Ｉが流れ、差動増幅回路１０は、差動増幅回路として機能する状態ではないため問題とならない。加えて、基板バイアス効果は、経時的な変化であるＰＢＴＩと異なり可逆的な変化である。すなわち、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のゲート閾値電圧Ｖｔｈは、電位差Ｖｉｎ１－Ｖｉｎ２が所定範囲内に戻りバックゲート及びソースが互いに接続されると、基板バイアス効果によるＶｔｈ変動が解消され、元の値に戻る。

【0051】

図３は、本開示の一実施形態に係る回路切替方法を示すフローチャートである。図３を参照しながら、一実施形態に係る回路切替方法について説明する。当該回路切替方法では、第１ＭＯＳトランジスタ１１の第１ゲート及び第２ＭＯＳトランジスタ１２の第２ゲートに接続されている比較器１３からの出力に応じて、第１ＭＯＳトランジスタ１１の第１バックゲート及び第２ＭＯＳトランジスタ１２の第２バックゲートの接続先が切り替わる。

【0052】

ステップＳ１００では、比較器１３は、第１ＭＯＳトランジスタ１１の第１ゲートへの第１入力電位Ｖｉｎ１と第２ＭＯＳトランジスタ１２の第２ゲートへの第２入力電位Ｖｉｎ２との電位差を検出する。

【0053】

ステップＳ１０１では、ステップＳ１００において比較器１３により検出された電位差が所定範囲内にあるか否かで場合分けされる。電位差が所定範囲内にあるとき、ステップＳ１０２の動作が実行される。電位差が所定範囲内にないとき、ステップＳ１０３の動作が実行される。

【0054】

ステップＳ１０２では、切替素子１４は、ステップＳ１００において比較器１３により検出された電位差が所定範囲内にあるとき、第１ＭＯＳトランジスタ１１の第１バックゲートをその第１ソースに接続し、第２ＭＯＳトランジスタ１２の第２バックゲートをその第２ソースに接続する。

【0055】

ステップＳ１０３では、切替素子１４は、ステップＳ１００において比較器１３により検出された電位差が所定範囲内にないとき、第１ＭＯＳトランジスタ１１の第１バックゲート及び第２ＭＯＳトランジスタ１２の第２バックゲートを、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２に対して第１ＭＯＳトランジスタ１１の第１ドレイン電位及び第２ＭＯＳトランジスタ１２の第２ドレイン電位と反対側に位置する基準電位を有する基準電位源に接続する。例えば、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２がＰＭＯＳトランジスタである場合、切替素子１４は、第１ＭＯＳトランジスタ１１の第１バックゲート及び第２ＭＯＳトランジスタ１２の第２バックゲートを、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２よりも高い電位を有する基準電位源としての電源２０に接続する。

【0056】

ステップＳ１０４では、差動増幅回路１０の動作が終了したか否かで場合分けされる。差動増幅回路１０の動作が終了した場合、フローは終了する。差動増幅回路１０の動作が終了していない場合、フローはステップＳ１０１に戻る。「差動増幅回路１０の動作が終了する」とは、例えば差動増幅回路１０に接続されている電源２０及び電源３０がオフとなり、差動増幅回路１０への電源供給が停止している状態を意味する。

【0057】

以上のような第１実施形態に係る差動増幅回路１０によれば、ＰＢＴＩによる差動増幅回路１０の特性変動を抑制可能である。差動増幅回路１０は、第１ＭＯＳトランジスタ１１の第１ゲートへの第１入力電位Ｖｉｎ１と第２ＭＯＳトランジスタ１２の第２ゲートへの第２入力電位Ｖｉｎ２との電位差が所定範囲内にあるか否かを識別し、第１バックゲート及び第２バックゲートの接続先を切り替える。これにより、差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてゲート電位がバックゲート電位よりも高い状態になることを回避可能である。したがって、差動増幅回路１０は、ＰＢＴＩの発生を回避可能であり、差動増幅回路１０の特性変動を抑制可能である。

【0058】

所定範囲が第１境界値Ｖ１と第２境界値Ｖ２との間の全範囲を含むことで、差動増幅回路１０は、第１バックゲート及び第２バックゲートを基準電位源としての電源２０に接続するときを、差動増幅回路として機能しないときに限定できる。これにより、第１バックゲート及び第２バックゲートを電源２０に接続することで生じる基板バイアス効果の影響を考慮する必要性が低減する。

【0059】

第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタである。これにより、差動増幅回路１０は、ソースからドレインに向けて電流が流れ、かつ通常であればバックゲート電位が他の３つの端子の電位よりも高くなるような回路系を用いて回路切替方法を実行可能である。

【0060】

切替素子１４は、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２よりも高い電位を有する基準電位源としての第１電源、すなわち電源２０に接続されている。より具体的には、切替素子１４の端子２が電源２０に接続されている。これにより、差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてゲート電位がバックゲート電位よりも高い状態になることを回避可能である。

【0061】

図４は、図１の差動増幅回路１０の変形例の概略構成図である。図１では、電流源１５に接続されている電源２０に対して切替素子１４の端子２が接続されると説明したが、これに限定されない。差動増幅回路１０は、電流源１５に接続されている電源２０とは異なる電源４０を第１電源として、切替素子１４の端子２が電源４０に接続されるように構成されてもよい。すなわち、差動増幅回路１０は、電流源１５に接続する電源２０と切替素子１４に接続する電源４０とが分離されるように構成されてもよい。

【0062】

電源４０は、電源２０と必ずしも同一の電源である必要はなく、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２よりも高い一定の電位を有する基準電位源としての任意の他の電源であってもよい。

【0063】

以上に加えて、図１の第１電源としての電源２０及び図４の第１電源としての電源４０は、第１入力電位Ｖｉｎ１又は第２入力電位Ｖｉｎ２と基準電位との電位差が一定となるように第１入力電位Ｖｉｎ１又は第２入力電位Ｖｉｎ２に応じて基準電位を変動させる基準電位源であってもよい。これにより、差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてゲート電位がバックゲート電位よりも高い状態になることを回避可能である。したがって、ＰＢＴＩによる差動増幅回路１０の特性変動を抑制可能である。

【0064】

加えて、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてバックゲートが第１電源に接続されているときのゲート電位とバックゲート電位との電位差が一定になり、ソース電位とバックゲート電位との電位差の変動も抑制される。したがって、ソース電位とバックゲート電位との電位差により基板バイアス効果として生じるＶｔｈの変動も抑制される。

【0065】

（第２実施形態）
図５は、本開示の第２実施形態に係る差動増幅回路１０の概略構成図である。図５を参照しながら、第２実施形態に係る差動増幅回路１０の構成及び動作について主に説明する。第２実施形態に係る差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２がＮＭＯＳトランジスタである点で第１実施形態と相違する。ＮＭＯＳトランジスタの場合、ゲート電位がバックゲート電位より低い状態になるとＰＢＴＩが発生し、ＮＭＯＳトランジスタの特性が変化する。

【0066】

その他の構成、機能、効果、及び変形例などについては、第１実施形態と同様であり、対応する説明が第２実施形態に係る差動増幅回路１０にも当てはまる。以下では、第１実施形態と同様の構成部については同一の符号を付し、その説明を省略する。第１実施形態と異なる点について主に説明する。

【0067】

切替素子１４は、入力差動対のＮＭＯＳトランジスタのバックゲートの接続先を切り替えるスイッチである。切替素子１４の接続先の一方は、第１ＭＯＳトランジスタ１１の第１ソース及び第２ＭＯＳトランジスタ１２の第２ソースである。切替素子１４の接続先の他方は、差動増幅回路１０に接続されている電源５０である。電源５０は、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２よりも低い一定の電位を有する基準電位源としての第２電源に相当する。

【0068】

差動増幅回路１０では、電源５０に接続されている電流源１５から一定の電流Ｉが出力される。第１ＭＯＳトランジスタ１１の第１ドレイン及び第２ＭＯＳトランジスタ１２の第２ドレインに接続されている増幅出力回路１６は、電源６０に接続されている。

【0069】

図６は、図５の差動増幅回路１０の動作を説明するための模式図である。図６は、比較器１３及び切替素子１４によるバックゲートの接続先の電位差Ｖｉｎ１－Ｖｉｎ２に対する特性を示したものである。図５及び図６を参照しながら、第２実施形態に係る差動増幅回路１０の動作について主に説明する。

【0070】

切替素子１４は、第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差が所定範囲内にあるとき、第１バックゲートを第１ＭＯＳトランジスタ１１の第１ソースに接続し、第２バックゲートを第２ＭＯＳトランジスタ１２の第２ソースに接続する。すなわち、切替素子１４は、図５に示す端子０と端子１とを接続する。

【0071】

切替素子１４は、第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差が所定範囲内にないとき、第１バックゲート及び第２バックゲートを、基準電位源である第２電源としての電源５０に接続する。すなわち、切替素子１４は、図５に示す端子０と端子２とを接続する。上記のような基準電位源は、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２に対して第１ＭＯＳトランジスタ１１の第１ドレイン電位及び第２ＭＯＳトランジスタ１２の第２ドレイン電位と反対側に位置する基準電位を有する。

【0072】

差動増幅回路１０がＰＢＴＩの状態になるとき、電流源１５からの電流Ｉが第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のいずれか一方のみに流れる。電流源１５からの電流Ｉが第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２の両方に流れるとき、第１ゲート電位Ｖｇ１＞第１ソース電位Ｖｓ（＝第１バックゲート電位Ｖｂ）であり、かつ第２ゲート電位Ｖｇ２＞第２ソース電位Ｖｓ（＝第２バックゲート電位Ｖｂ）であるため、差動増幅回路１０はＰＢＴＩの状態にならない。

【0073】

第１に、電流源１５の電流Ｉが第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のうち第２ＭＯＳトランジスタ１２のみに流れる場合、すなわちＶｉｎ１＜Ｖｉｎ２である場合を考える。第２ＭＯＳトランジスタ１２に電流Ｉが流れるときのＶｇｓ２をＶｇｓ２＠Ｉと表記すると、ソース電位Ｖｓ及びバックゲート電位Ｖｂは、Ｖｓ＝Ｖｂ＝Ｖｉｎ２－Ｖｇｓ２＠Ｉとなる。ここで、Ｖｇｓ２は、ゲート及びソース間の電位差であり、Ｖｇ２－Ｖｓで表される。第１ＭＯＳトランジスタ１１がＰＢＴＩの状態にならないための条件は、Ｖｉｎ１≧Ｖｂなので、Ｖｉｎ１≧Ｖｉｎ２－Ｖｇｓ２＠ＩからＶｉｎ１－Ｖｉｎ２≧－Ｖｇｓ２＠Ｉとなる。

【0074】

第２に、電流源１５の電流Ｉが第１ＭＯＳトランジスタ１１のみに流れる場合、すなわちＶｉｎ２＜Ｖｉｎ１である場合を考える。このときも同様に、ＰＢＴＩの状態にならないための条件は、Ｖｉｎ２－Ｖｉｎ１≧－Ｖｇｓ１＠Ｉとなる。ここで、Ｖｇｓ１は、ゲート及びソース間の電位差であり、Ｖｇ１－Ｖｓで表される。

【0075】

以上により、差動増幅回路１０がＰＢＴＩの状態にならない所定範囲は－Ｖｇｓ２＠Ｉ≦Ｖｉｎ１－Ｖｉｎ２≦Ｖｇｓ１＠Ｉとなる。すなわち、図６の第１境界値Ｖ１が－Ｖｇｓ２＠Ｉに対応し、第２境界値Ｖ２がＶｇｓ１＠Ｉに対応する。理想的には、差動増幅回路１０では、第１ＭＯＳトランジスタ１１と第２ＭＯＳトランジスタ１２とが互いに同一特性を有するように設計される。このような場合、Ｖｇｓ１＠Ｉ＝Ｖｇｓ２＠Ｉとなり、第１境界値Ｖ１の絶対値と第２境界値Ｖ２の絶対値とが互いに同一となる。実際には、第１ＭＯＳトランジスタ１１の特性と第２ＭＯＳトランジスタ１２の特性とが互いに完全に同一となることは稀であるので、第１境界値Ｖ１の絶対値と第２境界値Ｖ２の絶対値とは、互いに若干異なる。

【0076】

比較器１３により識別する所定範囲は、第１境界値Ｖ１と第２境界値Ｖ２との間の全範囲を含む。これに限定されず、所定範囲は、第１境界値Ｖ１と第２境界値Ｖ２との間の任意の範囲であってもよい。切替素子１４は、電位差Ｖｉｎ１－Ｖｉｎ２が所定範囲を超えた場合、接続を切り替えて、第１バックゲート及び第２バックゲートを電源５０に接続する。

【0077】

第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２は、電源５０の電位より高い電位である。したがって、第１バックゲート及び第２バックゲートが電源５０に接続されると、第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２がバックゲート電位Ｖｂより低い状態にならない。

【0078】

第１バックゲート及び第２バックゲートが電源５０に接続されると、従来技術の問題点において述べた基板バイアス効果により、ゲート閾値電圧Ｖｔｈが大きくなる。しかしながら、第１バックゲート及び第２バックゲートを電源５０に接続するときは、一方のＭＯＳトランジスタのみに電流Ｉが流れ、差動増幅回路１０は、差動増幅回路として機能する状態ではないため問題とならない。加えて、基板バイアス効果は、経時的な変化であるＰＢＴＩと異なり可逆的な変化である。すなわち、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のゲート閾値電圧Ｖｔｈは、電位差Ｖｉｎ１－Ｖｉｎ２が所定範囲内に戻りバックゲート及びソースが互いに接続されると、基板バイアス効果によるＶｔｈ変動が解消され、元の値に戻る。

【0079】

以上のような第２実施形態に係る差動増幅回路１０によれば、第１実施形態と同様にＰＢＴＩによる差動増幅回路１０の特性変動を抑制可能である。差動増幅回路１０は、第１ＭＯＳトランジスタ１１の第１ゲートへの第１入力電位Ｖｉｎ１と第２ＭＯＳトランジスタ１２の第２ゲートへの第２入力電位Ｖｉｎ２との電位差が所定範囲内にあるか否かを識別し、第１バックゲート及び第２バックゲートの接続先を切り替える。これにより、差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてゲート電位がバックゲート電位よりも低い状態になることを回避可能である。したがって、差動増幅回路１０は、ＰＢＴＩの発生を回避可能であり、差動増幅回路１０の特性変動を抑制可能である。

【0080】

所定範囲が第１境界値Ｖ１と第２境界値Ｖ２との間の全範囲を含むことで、差動増幅回路１０は、第１バックゲート及び第２バックゲートを基準電位源としての電源５０に接続するときを、差動増幅回路として機能しないときに限定できる。これにより、第１バックゲート及び第２バックゲートを電源５０に接続することで生じる基板バイアス効果の影響を考慮する必要性が低減する。

【0081】

第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２は、ＮＭＯＳトランジスタである。これにより、差動増幅回路１０は、ドレインからソースに向けて電流が流れ、かつ通常であればバックゲート電位が他の３つの端子の電位よりも低くなるような回路系を用いて回路切替方法を実行可能である。

【0082】

切替素子１４は、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２よりも低い電位を有する基準電位源としての第２電源、すなわち電源５０に接続されている。より具体的には、切替素子１４の端子２が電源５０に接続されている。これにより、差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてゲート電位がバックゲート電位よりも低い状態になることを回避可能である。

【0083】

図７は、図５の差動増幅回路１０の変形例の概略構成図である。図５では、電流源１５に接続されている電源５０に対して切替素子１４の端子２が接続されると説明したが、これに限定されない。差動増幅回路１０は、電流源１５に接続されている電源５０とは異なる電源７０を第２電源として、切替素子１４の端子２が電源７０に接続されるように構成されてもよい。すなわち、差動増幅回路１０は、電流源１５に接続する電源５０と切替素子１４に接続する電源７０とが分離されるように構成されてもよい。

【0084】

電源７０は、電源５０と必ずしも同一の電源である必要はなく、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２よりも低い一定の電位を有する基準電位源としての任意の他の電源であってもよい。

【0085】

以上に加えて、図５の第２電源としての電源５０及び図７の第２電源としての電源７０は、第１入力電位Ｖｉｎ１又は第２入力電位Ｖｉｎ２と基準電位との電位差が一定となるように第１入力電位Ｖｉｎ１又は第２入力電位Ｖｉｎ２に応じて基準電位を変動させる基準電位源であってもよい。これにより、差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてゲート電位がバックゲート電位よりも低い状態になることを回避可能である。したがって、ＰＢＴＩによる差動増幅回路１０の特性変動を抑制可能である。

【0086】

加えて、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてバックゲートが第２電源に接続されているときのゲート電位とバックゲート電位との電位差が一定になり、ソース電位とバックゲート電位との電位差の変動も抑制される。したがって、ソース電位とバックゲート電位との電位差により基板バイアス効果として生じるＶｔｈの変動も抑制される。

【0087】

上記第２実施形態では、第１ソース電位及び第２ソース電位であるＶｓ、並びに第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２よりも低い電位を有する基準電位源は、第２電源、すなわち電源５０又は電源７０であると説明したが、これに限定されない。このような基準電位源は、グランドであってもよい。

【0088】

本開示を諸図面及び実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形及び修正を行うことが容易であることに注意されたい。したがって、これらの変形及び修正は本開示の範囲に含まれることに留意されたい。例えば、各構成又は各ステップなどに含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の構成又はステップなどを１つに組み合わせたり、或いは分割したりすることが可能である。

【0089】

例えば、本開示は、上述した差動増幅回路１０の各機能を実現する処理内容を記述したプログラム又はプログラムを記録した記憶媒体としても実現し得る。本開示の範囲には、これらも包含されると理解されたい。

【0090】

例えば、上述した各構成部の配置及び個数は、上記の説明及び図面における図示の内容に限定されない。各構成部の配置及び個数は、その機能を実現できるのであれば、任意に構成されてもよい。

【符号の説明】

【0091】

１０ 差動増幅回路
１１ 第１ＭＯＳトランジスタ
１２ 第２ＭＯＳトランジスタ
１３ 比較器
１４ 切替素子
１５ 電流源
１６ 増幅出力回路
２０ 電源（第１電源）
３０ 電源
４０ 電源（第１電源）
５０ 電源（第２電源）
６０ 電源
７０ 電源（第２電源）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】