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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023133064
(43)【公開日】2023-09-22
(54)【発明の名称】時間デジタル変換器
(51)【国際特許分類】
   G01R 29/02 20060101AFI20230914BHJP
   G01R 23/10 20060101ALI20230914BHJP
【FI】
G01R29/02 B
G01R23/10 G
【審査請求】有
【請求項の数】8
【出願形態】OL
(21)【出願番号】P 2022109675
(22)【出願日】2022-07-07
(62)【分割の表示】P 2022036064の分割
【原出願日】2022-03-09
(11)【特許番号】
(45)【特許公報発行日】2022-11-15
(71)【出願人】
【識別番号】521296144
【氏名又は名称】アズールテスト株式会社
(74)【代理人】
【識別番号】100128934
【弁理士】
【氏名又は名称】横田 一樹
(74)【代理人】
【識別番号】100112689
【弁理士】
【氏名又は名称】佐原 雅史
(72)【発明者】
【氏名】猪鼻 俊行
(72)【発明者】
【氏名】稲村 友孝
(72)【発明者】
【氏名】田中 雄也
【テーマコード(参考)】
2G029
【Fターム(参考)】
2G029AA02
2G029AC01
2G029AC08
2G029AD05
2G029AE06
(57)【要約】
【課題】ASICやアナログ回路設計を必要とすることなく、高精度、高分解能、ハイスピードを実現可能な時間デジタル変換器を提供する。
【解決手段】 入力波形における第1時点t1と第2時点t2の間の時間間隔Tを計測する時間デジタル変換器10は、入力される基準クロックの周期の整数倍として主時間間隔TM計数する基準計数手段16と、時間間隔Tに対する主時間間隔TMの過不足分として端数時間間隔TFを計数する端数計数手段17と、を備え、端数計数手段17は、第1時点t1の契機となる第1信号を受信する第1逓倍手段群と、第2時点t2の契機となる第2信号を受信する第2逓倍手段群と、位相シフト手段172と、を有し、第1逓倍手段群および第2逓倍手段群はそれぞれ、端数時間間隔TFに対応する信号を基準クロックのm逓倍(mは2以上の整数)でサンプリングするための信号をそれぞれ生成するn個(nは2以上の整数)の逓倍手段171からなる。
【選択図】図3
【特許請求の範囲】
【請求項1】
入力波形における第1時点と第2時点の間の時間間隔を計測する時間デジタル変換器であって、
基準クロックの周期の整数倍として前記時間間隔に対する主時間間隔を計数する基準計数手段と、
前記時間間隔に対する前記主時間間隔の過不足分として端数時間間隔を計数する端数計数手段と、
を備え、
前記端数計数手段は、
前記第1時点の契機となる第1信号を受信する第1逓倍手段群と、
前記第2時点の契機となる第2信号を受信する第2逓倍手段群と、
位相シフト手段と、を有し、
第1逓倍手段群および前記第2逓倍手段群はそれぞれ、前記端数時間間隔に対応する信号を前記基準クロックのm逓倍(mは2以上の整数)でサンプリングするための信号をそれぞれ生成するn個(nは2以上の整数)の逓倍手段からなる、
ことを特徴とする時間デジタル変換器。
【請求項2】
前記第1信号は、第1配線を介して前記第1逓倍手段群の前記n個の逓倍手段のうちの第1逓倍手段に入力され、
前記第2信号は、第2配線を介して前記第2逓倍手段群の前記n個の逓倍手段のうちの第1逓倍手段に入力され、
前記第1配線と前記第2配線は等長である、
ことを特徴とする請求項1に記載の時間デジタル変換器。
【請求項3】
前記第1信号は、第3配線を介して前記第1逓倍手段群の前記n個の逓倍手段のうちの第2逓倍手段に入力され、
前記第2信号は、第4配線を介して前記第2逓倍手段群の前記n個の逓倍手段のうちの第2逓倍手段に入力され、
前記第3配線と前記第4配線は等長である、
ことを特徴とする請求項1または請求項2に記載の時間デジタル変換器。
【請求項4】
前記位相シフト手段は、前記n個の逓倍手段が生成した前記信号のそれぞれの位相を360°/nずつシフトさせるものであり、
第1逓倍手段群の前記n個の逓倍手段と前記第2逓倍手段群の前記n個の逓倍手段はそれぞれ、前記位相シフト手段による位相シフト量が等しい、
ことを特徴とする請求項1に記載の時間デジタル変換器。
【請求項5】
前記位相シフト量が等しい前記逓倍手段同士が、前記第1信号および前記第2信号の信号発生手段と等長で配線される、
ことを特徴とする請求項4に記載の時間デジタル変換器。
【請求項6】
前記位相シフト手段は、前記第1逓倍手段群および前記第2逓倍手段群で共用される、
ことを特徴とする請求項4または請求項5に記載の時間デジタル変換器。
【請求項7】
前記mは8である、
ことを特徴とする請求項1から請求項6のいずれかに記載の時間デジタル変換器。
【請求項8】
前記nは8である、
ことを特徴とする請求項1から請求項7のいずれかに記載の時間デジタル変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、時間デジタル変換器に係り、特に、半導体検査装置(半導体テスタ)に用いて好適な時間デジタル変換器に関する。
【背景技術】
【0002】
従来、被検査対象、例えばIC、LSI等を検査する半導体検査装置において、信号の時間測定を行うものが知られている(例えば、特許文献1参照)。
【0003】
ところで、時間や周波数の測定方法としてはこれまで様々な手法が提案されており、代表的なものとしては、ユニバーサルカウント方式、タイム・エキスパンション方式、時間電圧変換方式、タイム・バーニア方式などが挙げられる。
【0004】
このうち例えば、ユニバーサルカウント方式では内蔵する基準クロック入力信号を指定された時間計測することで時間測定を行うものである。また、タイム・エキスパンション方式は時間を電圧に変換して測定する方式であり、端数時間のパルス幅を積分回路によって充放電を行い、パルス幅伸張を行うものである。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2003-139817号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、半導体検査装置における一機能として時間測定を行う場合、従来の手法では限界があった。
【0007】
すなわち、半導体検査装置においては、時間デジタル変換器を備えることにより時間測定が可能となるが、この場合、ASIC(application specific integrated circuit)やアナログ回路設計を必要としない汎用的な技術としてFPGA(field-programmable gate array)を用いた時間デジタル変換器の採用が一般的となっている。ここで、通常のFPGAでは、クロック周波数が数100MHzとなっており、測定可能な最小量がnsecオーダーに制限されている。
【0008】
一方、半導体検査装置に採用される時間デジタル変換器にあっては、測定(計測)の分解能の高さ、測定ダイナミックレンジの広さ、そして測定の高速性が重要となり、現状では例えば、100ps程度の分解能での測定が望まれる。この場合、基準クロックとしては10GHzが必要になり、高精度、高分解能、ハイスピードを実現するためには結局、ASICを作成するか、アナログ回路を別途設計する必要が生じ、時間デジタル変換器のコストが高くなる問題がある。これはユニバーサルカウント方式に限らず、従来既知の他の方式を採用する時間デジタル変換器においても同様である。
【0009】
また、オシロスコープとPC(パソコン)を使用して高精度、高分解能の測定をすることはできるが、この場合、高速処理には限界がある。
【0010】
本発明は、斯かる実情に鑑み、ASICやアナログ回路設計を必要とすることなく、高精度、高分解能、ハイスピードを実現可能な時間デジタル変換器を提供しようとするものである。
【課題を解決するための手段】
【0011】
本発明は、入力波形における第1時点と第2時点の間の時間間隔を計測する時間デジタル変換器であって、基準クロックの周期の整数倍として前記時間間隔に対する主時間間隔を計数する基準計数手段と、前記時間間隔に対する前記主時間間隔の過不足分として端数時間間隔を計数する端数計数手段と、を備え、前記端数計数手段は、前記第1時点の契機となる第1信号を受信する第1逓倍手段群と、前記第2時点の契機となる第2信号を受信する第2逓倍手段群と、位相シフト手段と、を有し、第1逓倍手段群および前記第2逓倍手段群はそれぞれ、前記端数時間間隔に対応する信号を前記基準クロックのm逓倍(mは2以上の整数)でサンプリングするための信号をそれぞれ生成するn個(nは2以上の整数)の逓倍手段からなる、ことを特徴とする時間デジタル変換器に係るものである。
【発明の効果】
【0012】
本発明によれば、ASICやアナログ回路設計を必要とすることなく、高精度、高分解能、ハイスピードを実現可能な時間デジタル変換器を提供できる、という優れた効果を奏し得る。
【図面の簡単な説明】
【0013】
図1】本実施形態の時間デジタル変換器を説明する図であり(A)時間デジタル変換器の回路構成の一例を示す概要ブロック図、(B)時間デジタル変換器における時間測定の概要図、である。また、図2は、図1(C)の一部拡大図である。
図2】本実施形態の時間デジタル変換器における時間測定の概要図であり、図1(C)の一部拡大図である。
図3】本実施形態の演算手段の一例を示す回路ブロック概要図である。
図4】本実施形態の端数計数手段の一例を示す回路ブロック概要図である。
図5】本実施形態のサンプリング回路の一例を示す回路ブロック概要図である。
図6】本実施形態の端数計数手段におけるサンプリングクロックの一例である。
図7】本実施形態における信号発生手段から、逓倍手段までの配線の状態を撮影した画像である。
図8】本実施形態における信号発生手段から、逓倍手段までの配線の状態を撮影した画像である。
【発明を実施するための形態】
【0014】
以下、本発明の実施の形態について添付図面を参照して説明する。本実施形態の各図面において同一の符号を付した部分は同一物を表わす。
【0015】
図1は、本実施形態の時間デジタル変換器10の概要を示す図であり、同図(A)が時間デジタル変換器10の回路構成の一例を示す概要ブロック図であり、同図(B)が本実施形態の時間デジタル変換器10における時間測定の概要図である。また、図2は、図1(C)の一部拡大図である。
【0016】
図1(A)を参照して、本実施形態の時間デジタル変換器10は、例えば、減衰器11と、フィルター回路(例えば、ローパスフィルタ)12と、第1信号発生手段13と、第2信号発生手段14と、演算手段20を有する。演算手段20は、計数手段15(基準計数手段16および端数計数手段17)と、計数・変換手段19などを有する。
【0017】
同図(B)を参照して、時間デジタル変換器10は、減衰器11およびフィルター回路12を介して入力される入力波形における、第1時点t1と第2時点t2の間の時間間隔Tを計測するものである。本実施形態の時間デジタル変換器10は例えば、減衰器11の上流において不図示のDUT(被測定対象、例えば半導体素子)と(必要に応じてバッファ回路を介して)接続する。つまり入力波形とは、この例では被測定対象である半導体素子が出力する例えば、電圧波形である。この場合の時間測定の一例としては、DUTが出力する電圧(波形)のva%(例えば、20%)に達する第1時点t1とvb%(例えば、80%)に達する第2時点t2の間の時間間隔Tの測定、などである。時間デジタル変換器10は、例えば他の情報処理装置(例えば、PCなど)とともに半導体検査装置を構成する。
【0018】
第1時点t1および第2時点t2は、それぞれ、所定の信号(タイミング信号、トリガー信号)の発生を契機とする時点である。時間デジタル変換器10は、一例として、第1信号発生手段13と、第2信号発生手段14を有し、所定の信号は、2つの信号発生手段13,14により発生する信号である。すなわち、第1信号発生手段13は、第1時点t1の契機となる第1信号(タイミング信号、トリガー信号)を発生する手段であり、第2信号発生手段14は、第2時点t2の契機となる第2信号(タイミング信号、トリガー信号)を発生する手段である。第1信号発生手段13および第2信号発生手段14はそれぞれ、例えば比較器(コンパレータ)A,比較器(コンパレータ)Bである。
【0019】
一例として、第1信号発生手段13は、第1参照電圧Vref1と入力波形の電圧Vinを比較し、入力波形の電圧Vinが第1参照電圧Vref1より低い場合に「L」を出力し(オフとなり)、入力波形の電圧Vinが第1参照電圧Vref1より高くなると第1信号である「H」を出力する(オンとなる)。第2信号発生手段14は、第2参照電圧Vref2と入力波形の電圧Vinを比較し、入力波形の電圧Vinが第2参照電圧Vref2より低い場合に「L」を出力し(オフとなり)、入力波形の電圧Vinが第2参照電圧Vref2より高くなると第2信号である「H」を出力する(オンとなる)。つまり、第1信号(「H」)の出力タイミングが第1時点t1であり、第2信号(「H」)の出力タイミングが第2時点t2である。
【0020】
同図(C)の例では、第1信号発生手段が「H」となるタイミング(第1時点t1)が測定開始のタイミングであり、第2信号発生手段が「H」となるタイミング(第2時点t2)が測定終了のタイミングであって、第1時点t1から第2時点t2までが測定対象の時間間隔Tである。
【0021】
計数手段15は、基準クロックに基づき時間間隔Tを計数する手段であり、基準計数手段16と端数計数手段17を有する。ここでは基準クロックは、例えば、水晶発振器などから入力される外部クロックに基づき、例えば位相同期回路(PLL:phase locked loop:PLL回路)などによって生成される内部クロックである。基準計数手段16は、生成された基準クロックを、主となるサンプリングクロックMain CLKとして、その1周期の整数倍として時間間隔Tを計数する手段である。具体的に、図2を参照して、基準計数手段16は、例えば、周波数125MHz(1周期8ns)の基準クロック(内部クロック)をサンプリングクロックMain CLKとして、時間間隔Tに含まれるクロック数(整数)を計数する。ここで任意の時間間隔Tは、サンプリングクロックMain CLK(基準クロック)の1周期の整数倍の時間になるとは限らない。
【0022】
基準計数手段16は、例えば、時間間隔Tの開始時点とサンプリングクロックMain CLKが同期している場合には当該サンプリングクロックMain CLKを開始クロック(1番目のクロック)とし、時間間隔Tの開始時点とサンプリングクロックMain CLKが非同期の場合は、開始時点以後に最初に到来するサンプリングクロックMain CLKを開始クロック(1番目のクロック)とする。また、時間間隔Tの終了時点とサンプリングクロックMain CLKが同期している場合には当該サンプリングクロックMain CLKを終了クロック(N番目のクロック、Nは整数)とし、時間間隔Tの終了時点とサンプリングクロックMain CLKが非同期の場合は、終了時点以後に最初に到来するサンプリングクロックMain CLKを終了クロック(N番目のクロック、Nは整数)とする。そして、時間間隔Tに含まれるクロック数(N-1クロック)を計数し、当該クロック数に対応する時間を主時間間隔TMとして計測する。
【0023】
図2に示す例では、第1時点t1、および第2時点t2のいずれも、サンプリングクロックMain CLKの1周期の途中にあり、すなわち、時間間隔Tの開始時点(t1)と終了時点(t2)のいずれも、サンプリングクロックMain CLKと非同期である。この場合、基準計数手段16は、開始クロック(開始時点以後に最初に到来するサンプリングクロックMain CLK(「1」番目のクロック)から終了クロック(終了時点以後に最初に到来するサンプリングクロックMain CLK(「12」番目のクロック)までに含まれるクロック数(11=12-1)を、時間間隔Tに含まれる(主時間間隔TMに対応する)サンプリングクロックMain CLKとしてカウントする。
【0024】
また、端数計数手段17は、時間間隔Tに対する主時間間隔TMの過不足分として端数時間間隔TFを計数する手段である。すなわち、サンプリングクロックMain CLKの1周期に満たない時間(同図(C)においてハッチングで示す端数時間間隔TF)について、サンプリングクロックMain CLKの1周期よりも短い周期(高分解能)で計数する。
【0025】
同図(C)に示す例では、測定対象の時間間隔Tと主時間間隔TMを比較すると、第1時点t1から開始クロック(1番目のサンプリングクロックMain CLK)の立ち上がりまでの時間間隔(測定開始側の端数時間間隔)TF1と、第2時点t2から終了クロック(12番目のサンプリングクロックMain CLK)の立ち上がりのタイミングまでの時間間隔(測定終了側の端数時間間隔)TF2が存在している。端数計数手段17は、端数時間間隔TF1と端数時間間隔TF2に対応するクロック数をカウントするが、この場合のクロックの1周期は、サンプリングクロックMain CLKの1周期よりも短い周期であり、これについては後述する。
【0026】
計数・変換手段19は、基準計数手段の計数結果と端数計数手段の計数結果に基づき、時間間隔を算出し、デジタル値に変換する。具体的に、時間間隔Tは、主時間間隔TMに、端数時間間隔TF1を加算または減算し、端数時間間隔TF2を減算または加算(基本的には減算)して算出される。この例では、時間間隔T=主時間間隔TM+端数時間間隔TF1-端数時間間隔TF2である。また計数・変換手段19は、算出した時間間隔Tをデジタル変換して出力する。
【0027】
図3から図6を参照して、端数計数手段17について説明する。図3は、演算手段20の一例を概略で示す回路ブロック図であり、図4は、端数計数手段17の一例を概略で示す回路ブロック図であり、図5は、端数計数回路170の一例を概略で示す回路ブロック図であり、図6は、端数計数手段17におけるサンプリングクロックMain CLKの一例である。
【0028】
図3に示すように、本実施形態の演算手段20は、基準計数手段16と端数計数手段17と計数・変換手段19を含み、一例として、FPGA(field-programmable gate array)アプリケーションにより構成される。端数計数手段17には、第1信号発生手段13および第2信号発生手段14からのデータが入力される。端数計数手段17は、例えば、FPGAアプリケーションの一要素であり、クロックの分周、逓倍、位相シフトなどの処理を実行可能である。なお、これらの処理はデジタルクロックマネージャー(DCM)によって構成してもよい。
【0029】
本実施形態では端数計数手段17は、n個(nは2以上の整数)の逓倍手段171からなる逓倍手段群と、位相シフト手段172を有する。また、本実施形態では、第1信号発生手段13と、第2信号発生手段14はそれぞれ、逓倍手段群と接続する。逓倍手段群の構成は同様であるので、以下一例として、第1信号発生手段13に接続する逓倍手段群(逓倍手段171A~171H)について説明するが、第2信号発生手段14に接続する逓倍手段群(逓倍手段171I~171P)についても同様である。
【0030】
逓倍手段群は、複数の逓倍手段171(例えば、逓倍手段171A~171H)により構成され、逓倍手段171はそれぞれに、例えば、SERDES回路(SERializer/DESerializer:シリアルパラレル相互変換回路)により構成される。逓倍手段171は第1信号発生手段13(第2信号発生手段14)から入力される信号(端数時間間隔TF1、TF2に対応するデータ)を、基準クロック(サンプリングクロックMain CLK)のm逓倍(mは2以上の整数)でサンプリングする信号を生成する。
【0031】
また、n個の位相シフト手段172は、n個の逓倍手段171がそれぞれ生成する逓倍サンプリングクロックMCLKの位相をそれぞれ360°/n(逓倍手段171の数)ずつシフトさせるものであり、例えば位相同期回路(PLL回路)を含む手段である。
【0032】
ここでは一例としてnは8であり、mも8である(なお、nとmは同数でなくてもよい)。つまり図3に示す例では、端数計数手段17は、8個の逓倍手段(SERDES回路)171A~171Hから構成される逓倍手段群と、8個の逓倍手段(SERDES回路)171I~171Pから構成される逓倍手段群とを有する。それぞれの逓倍手段171A~171Pは、端数時間間隔TF1、TF2に対応するデータを、基準クロック(サンプリングクロックMain CLK)の8逓倍でサンプリングする信号(逓倍サンプリングクロックMCLK(図2参照))を生成する。
【0033】
位相シフト手段172は、一の逓倍手段群(逓倍手段171A~171H)がそれぞれ生成する逓倍サンプリングクロックMCLKの位相を45°(=360/8°)ずつシフトする。位相シフト手段172は、逓倍手段171A~171Hに対応して設けられるが、本実施形態では一例として、4個の位相シフト手段(PLL回路)172(172A~172D)のそれぞれに反転回路(不図示)を設けて位相反転回路(位相シフト手段)172E~172Hとすることにより、逓倍手段171A~171Hが生成する逓倍サンプリングクロックMCLKの位相をシフトする手段としている。なお、位相反転回路を用いず、逓倍手段171A~171H対応する8個の位相シフト手段(PLL回路)172A~172Hを設けてもよい。
【0034】
また、図3に示す回路図では、一例として、第1信号発生手段13に接続する逓倍手段群(逓倍手段171A~171H)と、第2信号発生手段14に接続する逓倍手段群(逓倍手段171I~171P)とで、位相シフト手段172A~172H、基準計数手段16および計数・変換手段19が共用されている。しかしこの構成に限らず、逓倍手段群に対応してそれぞれ、位相シフト手段172、基準計数手段16および計数・変換手段19が設けられてもよい。
【0035】
図4を参照して具体的に説明する。同図は、図3の端数計数手段17(第1信号発生手段13に接続する逓倍手段群)を抜き出して示す回路ブロック図である。
【0036】
位相シフト手段172Aは、逓倍手段171Aが生成する逓倍サンプリングクロックMCLKを、基準クロック(サンプリングクロックMain CLK)の或る1周期の立ち上がりのタイミング(以下、基準タイミング)と同位相(位相0°)に維持し、逓倍サンプリングクロックMCLK1を発生(生成、出力)させる。
【0037】
位相シフト手段172Cは、逓倍手段171Cが生成する逓倍サンプリングクロックMCLKの位相を、上記基準タイミングから45°シフトさせ、逓倍サンプリングクロックMCLK3を発生させる。
【0038】
位相シフト手段172Eは、逓倍手段171Eが生成する逓倍サンプリングクロックMCLKの位相を、基準タイミングから90°シフトさせ、逓倍サンプリングクロックMCLK5を発生させる。
【0039】
位相シフト手段172Gは、逓倍手段171Gが生成する逓倍サンプリングクロックMCLKの位相を、基準タイミングから135°シフトさせ、逓倍サンプリングクロックMCLK7を発生させる。
【0040】
位相シフト手段172Bは、逓倍手段171Bが生成する逓倍サンプリングクロックMCLKの位相をシフトする。この例では、位相シフト手段172Bは、反転回路(不図示)により位相シフト手段172Aの出力を180°反転させるものであり、これにより基準タイミングから180°位相がシフトした逓倍サンプリングクロックMCLK2が発生する。
【0041】
位相シフト手段172Dは、逓倍手段171Dが生成する逓倍サンプリングクロックMCLKの位相をシフトする。この例では、位相シフト手段172Dは、反転回路(不図示)により位相シフト手段172Cの出力を180°反転させるものであり、これにより基準タイミングから225°位相がシフトした逓倍サンプリングクロックMCLK4が発生する。
【0042】
位相シフト手段172Fは、逓倍手段171Fが生成する逓倍サンプリングクロックMCLKの位相をシフトする。この例では、位相シフト手段172Fは、反転回路(不図示)により位相シフト手段172Eの出力を180°反転させるものであり、これにより基準タイミングから270°位相がシフトした逓倍サンプリングクロックMCLK6が発生する。
【0043】
位相シフト手段172Hは、逓倍手段171Hが生成する逓倍サンプリングクロックMCLKの位相をシフトする。この例では、位相シフト手段172Hは、反転回路(不図示)により位相シフト手段172Gの出力を180°反転させるものであり、これにより基準タイミングから315°位相がシフトした逓倍サンプリングクロックMCLK8が発生する。
【0044】
このように、一組の逓倍手段171と位相シフト手段172はサンプリング回路170を構成し、端数計数手段17は複数(ここでは8個)のサンプリング回路170A~170Hを有している。
【0045】
図5は、サンプリング回路170(例えば、逓倍手段171Aと位相シフト手段172Aからなるサンプリング回路170A)の構成の一例を示す概略ブロック図である。
【0046】
逓倍手段171(例えば、逓倍手段171A)は、受信回路(例えば、フリップフロップ回路)201と、1/m分周器202と、1:mデマルチプレクサ(Demux)203と、を有する。mは上記のとおり逓倍数(逓倍率、ここでは一例としてm=8)である。また位相シフト手段172(例えば、位相シフト手段172A)は、入力信号を逓倍するPLL回路204と、位相調整器15を有する。
【0047】
位相シフト手段172では、外部クロックCLK(ここでは例えば50MHzの水晶発振器のクロック)の入力を受けて、これをPLL経路204において例えば20倍に逓倍し、1GHzのクロックRCLKを発生させる。また位相調整器205は、クロックRCLKの位相を、基準タイミングから360°/n(ここではn=8)ずつシフト(遅延)させた逓倍サンプリングクロックMCLKを生成し、逓倍手段171の受信回路201に出力する。
【0048】
ここで、位相シフト手段172Aは、基準タイミングからの位相のシフト量を0°とし、他の位相シフト手段172B~172Hは、基準タイミングから45°(=360°/8)ずつシフトさせる。
【0049】
逓倍手段171の受信回路201は、比較器(比較器Aまたは比較器B)からの入力データDin(第1信号または第2信号に基づく端数時間間隔TFに対応するデータ)を受信し、1GHzの逓倍サンプリングクロックMCLKに同期させて1ビットずつ、逓倍率(ここでは8)に応じたビット数(ここでは8ビット)のシリアルデータ信号をDemux203に送信する。つまり、この場合、入力データDinは1GHzの周期でサンプリングされる。
【0050】
1/n(以下、1/8)分周器202は、位相調整器205が生成した逓倍サンプリングクロックMCLK(1GHz)を逓倍率の逆数(1/8)で分周して分周クロック(125MHz)を生成する。またこの周波数(125MHz)が内部クロック(サンプリングクロックMain CLK)となる。
【0051】
Demux203では、受信回路201が出力したシリアルデータ信号および、分周クロック(125MHz)に基づいて、シリアルデータ信号を8ビットのパラレルデータ信号に変換し、分周クロックに同期して8ビットのパラレルデータ信号Doutとして出力する。つまりDemux203からの出力は、Dinの1入力に対して逓倍(8倍)のデータ数となる。
【0052】
それぞれのサンプリング回路170において、位相調整器205によって位相がシフトした逓倍サンプリングクロックMCLK、Demux203の出力であるパラレルデータ信号Dout、1/8分周された125MHzの分周クロック(サンプリングクロックMain CLK)のいずれも、1GHzのクロックRCLKから生成されたものであり、いずれも同じ位相となる。
【0053】
また、それぞれのサンプリング回路170(170A~170H)において、位相調整器205による位相シフト量(位相変化率)は360°/nであり、この場合のnは、受信回路201への入力数である。位相調整器205は、この入力数またはこの入力数/2(反転回路を使用する場合)に相当する数が必要である。
【0054】
このような構成により、本実施形態の端数計数手段17では、以下の式1で示されるサンプリング数(分解能)が得られる。
【0055】
サンプリング数(分解能)=
基準クロック(サンプリングクロックMain CLK)の逆数/(逓倍手段171の数(入力数)×逓倍数) (式1)
【0056】
具体的に、本実施形態の例では、分解能=(1/125MHz)/(8×8)=125psである。
【0057】
この結果、図6に示すように、端数計数手段17においては、サンプリングクロックMain CLK(125MHz、分解能1周期8ns)を疑似的に(見かけ上)64逓倍した(1GHz、分解能1周期125ps)の逓倍サンプリングクロックMCLK1~MCLK8によって入力される端数時間間隔TF(第1信号および第2信号に基づく信号)を測定でき、高分解能のサンプリングが可能となる。
【0058】
つまり、図2に示した第1信号の発生に基づく端数時間間隔TF1(に相当するクロック数)は、この逓倍サンプリングクロックMCLK1~MCLK8により計数され、第2信号の発生に基づく端数時間間隔TF2(に相当するクロック数)は、同様に端数計数手段17の逓倍サンプリングクロックMCLK1~MCLK8により計数される。
【0059】
計数・変換手段19では、主時間間隔TMに相当するクロック数と、端数時間間隔TF1,TF2に相当するクロック数を演算して時間間隔Tを算出する。この例では、時間間隔T=主時間間隔TM+端数時間間隔TF1-端数時間間隔TF2である(図2参照)。また計数・変換手段19は、算出した時間間隔Tをデジタル変換して出力する。
【0060】
なお、詳細な図示は省略しているが、例えば、位相をシフトさせてサンプリングされたデータ(位相45°~315°の逓倍サンプリングクロックMCLK1~MCLK8で取得されたデータ)は例えば、計数・変換手段19においてサンプリングクロックMain CLK(125MHz)に基づき全て同位相(位相0°)に整えられ(復元され)、整列された(順番の並び替えがなされた)上で演算される。
【0061】
このように、本実施形態では、基準クロック(サンプリングクロックMain CLK)をm逓倍(例えば8逓倍)する逓倍サンプリングクロックを発生することが可能な逓倍手段171をn個(この例では8個)設けることにより、例えば、125MHz(1周期8ns)のサンプリングクロックMain CLKを、見かけ64逓倍し、125psの逓倍サンプリングクロックにすることができる。これにより、端数時間間隔TF1,TF2を高分解能で(高精度に)計数することができ、DUTの時間計測を行う半導体検査装置に用いて好適な、時間デジタル変換器10を提供できる。
【0062】
また、演算手段20(逓倍手段171、位相シフト手段172、計数・変換手段19など)は、FPGAで構成可能であるので、ASICアナログ回路設計を必要とすることなく、コストを抑えて高分解能(高精度)化が実現可能となる。また、従来、オシロスコープとPC(パソコン)を使用することで、高精度、高分解能の測定は可能であったが、高速処理には限界があった。本実施形態によれば、演算手段20をFPGAで構成可能であるので、高分解能(高精度)化に加えて高速処理も可能となる。
【0063】
ここで、第1信号発生手段13が接続する逓倍手段群(逓倍手段171A~171H)と第2信号発生手段14が接続する逓倍手段群(171I~171P)の構成は同様であり、それぞれの逓倍手段群において、同位相の逓倍サンプリングクロックMCLKを生成する逓倍手段171に接続する場合にはそれぞれの配線が等長となっている。
【0064】
具体的に、第1信号発生手段13は、逓倍手段171A(位相シフト0°)と第1配線WA1により接続し、第2信号発生手段14は、逓倍手段171I(位相シフト0°)と第2配線WA2により接続する。そして第1配線WA1と第2配線WA2は等長である。ここで、本実施形態において配線が「等長」とは、複数の配線(例えば、第1配線WA1と第2配線WA2)が設計上の長さとして等しく、実質的に(略)等しい長さである(設計上の誤差は含む場合があるが意図的に長さを変えていない)ことをいう。
【0065】
同様に、第1信号発生手段13は、逓倍手段171B(位相シフト180°)と第1配線WB1により接続し、第2信号発生手段14は、逓倍手段171J(位相シフト180°Bと第2配線WB2により接続する。そして第1配線WB1と第2配線WB2は等長である。
【0066】
また、第1信号発生手段13は、逓倍手段171C(位相シフト45°)と第1配線WC1により接続し、第2信号発生手段14は、逓倍手段171K(位相シフト45°)Cと第2配線WC2により接続する。そして第1配線WC1と第2配線WC2は等長である。
【0067】
また、第1信号発生手段13は、逓倍手段171D(位相シフト225°)と第1配線WD1により接続し、第2信号発生手段14は、逓倍手段171L(位相シフト225°)と第2配線WD2により接続する。そして第1配線WD1と第2配線WD2は等長である。
【0068】
また、第1信号発生手段13は、逓倍手段171E(位相シフト90°)と第1配線WE1により接続し、第2信号発生手段14は、逓倍手段171M(位相シフト90°)と第2配線WE2により接続する。そして第1配線WE1と第2配線WE2は等長である。
【0069】
また、第1信号発生手段13は、逓倍手段171F(位相シフト270°)と第1配線WF1により接続し、第2信号発生手段14は、逓倍手段171N(位相シフト270°)Fと第2配線WF2により接続する。そして第1配線WF1と第2配線WF2は等長である。
【0070】
また、第1信号発生手段13は、逓倍手段171G(位相シフト135°)と第1配線WG1により接続し、第2信号発生手段14は、逓倍手段171O(位相シフト135°)と第2配線WG2により接続する。そして第1配線WG1と第2配線WG2は等長である。
【0071】
また、第1信号発生手段13は、逓倍手段171H(位相シフト315°)と第1配線WH1により接続し、第2信号発生手段14は、逓倍手段171P(位相シフト315°)と第2配線WH2により接続する。そして第1配線WH1と第2配線WH2は等長である。
【0072】
図7および図8は、第1信号発生手段13および第2信号発生手段14から、逓倍手段171までの実際の配線の状態を撮影した画像であり、例えば図7(A)が逓倍手段171A、171I付近の第1配線WA1および第2配線WA2、同図(B)が逓倍手段171B、171J付近の第1配線WB1および第2配線WB2、図8(A)が逓倍手段171C、171K付近の第1配線WC1および第2配線WC2、図(B)が逓倍手段171D、171L付近の第1配線WD1および第2配線WD2を示す画像である。なお、既述のとおり逓倍手段171A~171D、171I~171Lは例えばFPGAに組み込まれている。
【0073】
このようにすることで、測定開始側の端数時間間隔TF1と、測定終了側の端数時間間隔TF2の計数に際し、同位相となる逓倍サンプリングクロックの生成手段(逓倍手段171までの配線長が等しくなる。つまり、第1信号発生手段13が出力する第1信号と、第2信号発生手段14が出力する第2信号とを契機とする時間測定に際し、配線長の違いによる信号遅延を回避できる。
【0074】
本実施形態ではサンプリングクロックMain CLKを見かけ上64逓倍にすることで、1周期125psのサンプリングが可能である。一方で、測定対象の時間間隔Tは、第1信号を契機とするタイミングと第2信号を契機とするタイミングの間の時間であり(2つの信号を用いるため)、第1信号および/または第2信号の入力の遅延は、ピコ秒オーダーの測定において致命的な問題となる。
【0075】
具体的に、例えば、第1配線WA1と第2配線WA2の配線長が異なると、逓倍手段171Aに入力される第1信号および/または第2信号に、意図しないタイミングのずれが生じる(極端な例では、第1信号と第2信号の到達のタイミングが逆転するなど)、正確な時間測定が不可となる。
【0076】
本実施形態では、同位相の逓倍サンプルクロックを発生する逓倍手段群(171A~171H,171I~171P)に対し、第1信号と第2信号が同じ配線長で入力されるため、ハードウェア的にも誤差なく、時間の絶対的な精度を保証することができる。より詳細には、等長配線することで、基準クロックの1周期以下の長さの時間測定が可能となり、時間遅延(時間測定)の誤差を最小分解能以下に抑えることができる。具体的には、基準クロック周波数や逓倍数により変化するが、本実施形態では等長配線することにより、測定誤差を最小分解能である125ps以下(1周期8nsの場合)に抑えることができる。
【0077】
また、位相シフト手段172、計数・変換手段19は、第1信号発生手段13と第2信号発生手段14で共用(同一手段(回路)を使用)するため、装置の小型化、低コスト化に寄与でき、回路の性能ばらつきも回避し、高精度の測定が可能となる。
【0078】
以上、本実施形態の時間デジタル変換器10について説明したが、信号発生手段は、単数であってもよい。すなわち1つの信号発生手段の信号(第1信号)の立ち上がりと立下りのタイミングを契機として、両タイミング間の時間を計測するものであってもよい。また、信号発生手段の数は、3以上(例えば、4)であってもよい。
【0079】
また、上記の実施形態では入力波形が1つである場合を例示したが、入力波形は複数であってもよい。例えば、第1信号は入力波形aのあるタイミング(例えば、入力電圧aの50%になる第1時点t1など)を特定する信号であり、第2信号は入力波形bのあるタイミング(例えば、入力電圧bの50%になる第2時点t2など)を特定する信号であり、第1時点t1と第2時点t2の間の時間間隔Tを測定するものであってもよい。
【0080】
また、第1信号および/または第2信号は、立ち上がりを契機とするものであってもよいし、立下りを契機とするものであってもよい。このように、本実施形態は時間の測定方法に依らず、適用可能である。
【0081】
また、上記の例では第1信号発生手段13と第2信号発生手段14が接続する位相シフト手段172および計数・変換手段19などは供用される構成を示したが、位相シフト手段172は、第1信号発生手段13と第2信号発生手段14のそれぞれに設けられてもよい。
【0082】
また、上記の実施形態では、計数手段15は、基準計数手段16と端数計数手段17を有し、基準計数手段16で計数された主時間間隔TMの過不足分として、端数計数手段17によって端数時間間隔TFを計数する構成を例示した。しかしこれに限らず、計測すべき時間間隔Tの全ての期間中の計数を端数計数手段17によって行う(全期間において高分解能の計数を行う)構成であってもよい。その場合、端数計数手段17による高感度(高分解能)測定による、第1信号発生手段13(第2信号発生手段14も同様)の第1参照電圧Vref1付近におけるノイズによる誤動作を防止するため、第1信号発生手段13の感度を調整すると望ましい。一方、上記実施形態のように、計数手段15として、基準計数手段16と端数計数手段17を併用することにより、FPGAの容量の節約が可能となる。
【0083】
また、例えば入力電圧が0%から上昇する或るタイミング(例えば50%になるタイミング)と100%から下降する或るタイミング(例えば50%になるタイミング)間の周波数をカウントする(周波数カウンタとして使用する)ものであってもよい。
【0084】
また、上記実施形態では、第1信号発生手段13に接続する逓倍手段群(逓倍手段171A~171H)と、第2信号発生手段14に接続する逓倍手段群(逓倍手段171I~171P)が異なる逓倍手段群である場合を例示したが、これらは一つの逓倍手段群を共用してもよい。
【0085】
尚、本発明の時間デジタル変換器10は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【0086】
本発明の時間デジタル変換器は、例えば、半導体検査装置の分野で利用できる。
【符号の説明】
【0087】
10 時間デジタル変換器
11 減衰器
12 フィルター回路
13 第1信号発生手段
14 第2信号発生手段
15 計数手段
16 基準計数手段
17 端数計数手段
19 演算手段
171、171A~171H 逓倍手段
172、172A~172H 位相シフト手段
TF、TF1,TF2 端数時間間隔
TM 主時間間隔
図1
図2
図3
図4
図5
図6
図7
図8
【手続補正書】
【提出日】2022-08-16
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
入力波形における第1時点と第2時点の間の時間間隔を計測する時間デジタル変換器であって、
基準クロックの周期の整数倍として前記時間間隔に対する主時間間隔を計数する基準計数手段と、
前記時間間隔に対する前記主時間間隔の過不足分として端数時間間隔を計数する端数計数手段と、
を備え、
前記端数計数手段は、
前記第1時点の契機となる第1信号を受信する第1逓倍手段群と、
前記第2時点の契機となる第2信号を受信する第2逓倍手段群と、
位相シフト手段と、を有し、
第1逓倍手段群および前記第2逓倍手段群はそれぞれ、前記端数時間間隔に対応する信号を前記基準クロックのm逓倍(mは2以上の整数)でサンプリングするための信号をそれぞれ生成するn個(nは2以上の整数)の逓倍手段からなり、
前記位相シフト手段は、前記n個の逓倍手段が生成した前記信号のそれぞれの位相を360°/nずつシフトさせるものである、
ことを特徴とする時間デジタル変換器。
【請求項2】
前記第1信号は、第1配線を介して前記第1逓倍手段群の前記n個の逓倍手段のうちの第1逓倍手段に入力され、
前記第2信号は、第2配線を介して前記第2逓倍手段群の前記n個の逓倍手段のうちの第1逓倍手段に入力され、
前記第1配線と前記第2配線は等長である、
ことを特徴とする請求項1に記載の時間デジタル変換器。
【請求項3】
前記第1信号は、第3配線を介して前記第1逓倍手段群の前記n個の逓倍手段のうちの第2逓倍手段に入力され、
前記第2信号は、第4配線を介して前記第2逓倍手段群の前記n個の逓倍手段のうちの第2逓倍手段に入力され、
前記第3配線と前記第4配線は等長である、
ことを特徴とする請求項1または請求項2に記載の時間デジタル変換器。
【請求項4】
前記第1逓倍手段群の前記n個の逓倍手段と前記第2逓倍手段群の前記n個の逓倍手段はそれぞれ、前記位相シフト手段による位相シフト量が等しい、
ことを特徴とする請求項1に記載の時間デジタル変換器。
【請求項5】
前記位相シフト量が等しい前記逓倍手段同士が、前記第1信号および前記第2信号の信号発生手段と等長で配線される、
ことを特徴とする請求項4に記載の時間デジタル変換器。
【請求項6】
前記位相シフト手段は、前記第1逓倍手段群および前記第2逓倍手段群で共用される、
ことを特徴とする請求項4または請求項5に記載の時間デジタル変換器。
【請求項7】
前記mは8である、
ことを特徴とする請求項1から請求項6のいずれかに記載の時間デジタル変換器。
【請求項8】
前記nは8である、
ことを特徴とする請求項1から請求項7のいずれかに記載の時間デジタル変換器。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0011
【補正方法】変更
【補正の内容】
【0011】
本発明は、入力波形における第1時点と第2時点の間の時間間隔を計測する時間デジタル変換器であって、基準クロックの周期の整数倍として前記時間間隔に対する主時間間隔を計数する基準計数手段と、前記時間間隔に対する前記主時間間隔の過不足分として端数時間間隔を計数する端数計数手段と、を備え、前記端数計数手段は、前記第1時点の契機となる第1信号を受信する第1逓倍手段群と、前記第2時点の契機となる第2信号を受信する第2逓倍手段群と、位相シフト手段と、を有し、第1逓倍手段群および前記第2逓倍手段群はそれぞれ、前記端数時間間隔に対応する信号を前記基準クロックのm逓倍(mは2以上の整数)でサンプリングするための信号をそれぞれ生成するn個(nは2以上の整数)の逓倍手段からなり、前記位相シフト手段は、前記n個の逓倍手段が生成した前記信号のそれぞれの位相を360°/nずつシフトさせるものである、ことを特徴とする時間デジタル変換器に係るものである。