特開 2023-133263 半導体スイッチングデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023133263

(43)【公開日】2023-09-22

(54)【発明の名称】半導体スイッチングデバイス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230914BHJP

   H01L 29/12 20060101ALI20230914BHJP

【ＦＩ】

H01L29/78 652F

H01L29/78 652T

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023037659

(22)【出願日】2023-03-10

(31)【優先権主張番号】17/692,489

(32)【優先日】2022-03-11

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】506388923

【氏名又は名称】ジーイー・アビエイション・システムズ・エルエルシー

(74)【代理人】

【識別番号】100188558

【弁理士】

【氏名又は名称】飯田 雅人

(74)【代理人】

【識別番号】100154922

【弁理士】

【氏名又は名称】崔 允辰

(74)【代理人】

【識別番号】100207158

【弁理士】

【氏名又は名称】田中 研二

(72)【発明者】

【氏名】コリン・ウィリアム・ヒッチコック

(72)【発明者】

【氏名】ステーシー・ジェイ・ケネリー

(72)【発明者】

【氏名】リュビサ・ディー・ステヴァノヴィク

(57)【要約】

【課題】本開示の態様は、熱発生モジュールによって実行される機能にかかわらず、熱発生モジュールを冷却するための任意の環境、装置、または方法において実施することができる。
【解決手段】半導体デバイスセルは、第１の導電型を有するドリフト領域と、前記ドリフト領域に隣接して配置される第２の導電型を有するウェル領域とを含み、前記ウェル領域は、一組のウェル領域セグメントを画定する。前記第１の導電型を有するソース領域は、前記ウェル領域に隣接して配置され、前記ウェル領域に囲まれている。前記第２の導電型を有し、一組のチャネル領域セグメントを画定するチャネル領域であって、前記チャネル領域セグメントの周囲が前記ウェル領域によって囲まれている、チャネル領域。前記ウェル領域、ソース領域、およびチャネル領域は、協働して、前記表面にわたって延びる第１の軸方向長さを画定する。
【選択図】図７

【特許請求の範囲】

【請求項1】

半導体デバイスセルであって：
第１の導電型を有するドリフト領域を含む半導体層と；
前記半導体層の表面に近接して配置された第２の導電型を有するウェル領域であって、一組のウェル領域セグメントを画定する、ウェル領域と；
前記ウェル領域に隣接して配置された前記第１の導電型を有するソース領域であって、前記ソース領域の周囲が前記ウェル領域によって囲まれている、ソース領域と；
前記第２の導電型を有し前記半導体層の前記表面に近接するチャネル領域であって、前記チャネル領域が一組のチャネル領域セグメントを画定し、前記一組のチャネル領域セグメントの周囲が前記ウェル領域によって囲まれている、チャネル領域と；
を備え、
前記ウェル領域、ソース領域、およびチャネル領域は、協働して、前記表面にわたって延びる第１の軸方向長さを画定する、半導体デバイスセル。

【請求項2】

ＪＦＥＴ領域をさらに含み、前記ＪＦＥＴ領域の一部が前記チャネル領域によって囲まれている、請求項１に記載の半導体デバイスセル。

【請求項3】

直接隣接するチャネル領域セグメントの対は、互いに間隔を置いて配置され、それらの間にギャップを画定し、前記ギャップは、前記第１の軸方向長さに直交するそれぞれの第３の軸方向長さを画定し、それぞれのウェル領域セグメントは、前記ギャップ内に配置される、請求項１に記載の半導体デバイスセル。

【請求項4】

前記第１の軸方向長さは、６マイクロメートルから１８マイクロメートルの範囲内である、請求項３に記載の半導体デバイスセル。

【請求項5】

前記第３の軸方向長さは、０．３マイクロメートルから１．６マイクロメートルの範囲内である、請求項４に記載の半導体デバイスセル。

【請求項6】

前記第３の軸方向長さが、前記第１の軸方向長さの８％～１５％の範囲内である、請求項４に記載の半導体デバイスセル。

【請求項7】

各それぞれのチャネル領域セグメントがそれぞれの第１の長手方向軸を画定し、各ウェル領域セグメントがそれぞれの第２の長手方向軸を画定し、前記第１のおよび第２の長手方向軸が互いに平行である、請求項３に記載の半導体デバイスセル。

【請求項8】

前記ウェル領域の一部の上に配置された第２の導電型を有するボディコンタクト領域をさらに備え、前記ボディコンタクト領域は、前記表面によって画定される前記ソース領域の平面の実質的に中心に配置される、請求項１に記載の半導体デバイスセル。

【請求項9】

前記一組のチャネル領域セグメント、前記一組のウェル領域セグメント、および前記ドリフト領域の一部は、一連の交互の実質的に平行なバンドを画定するように配置される、請求項３に記載の半導体デバイスセル。

【請求項10】

前記半導体デバイスセルはＭＯＳＦＥＴである、請求項１に記載の半導体デバイスセル。

【請求項11】

システムであって：
炭化ケイ素（ＳｉＣ）半導体層の表面に配置された一組の半導体デバイスセルを備え；
前記一組の半導体デバイスセルは各々：
第１の導電型を有するドリフト領域を含む半導体層と；
前記半導体層の表面に近接して配置された第２の導電型を有するウェル領域であって、一組のウェル領域セグメントを画定する、ウェル領域と；
前記ウェル領域に隣接して配置された前記第１の導電型を有するソース領域であって、前記ソース領域の周囲が前記ウェル領域によって囲まれている、ソース領域と；
前記第２の導電型を有し前記表面に近接するチャネル領域であって、前記チャネル領域が一組のチャネル領域セグメントを画定し、前記一組のチャネル領域セグメントの周囲が前記ウェル領域によって囲まれている、チャネル領域と；
を備え、
前記ウェル領域、ソース領域、およびチャネル領域は、協働して、前記表面にわたって延びる第１の軸方向長さを画定する、システム。

【請求項12】

ＪＦＥＴ領域をさらに含み、前記ＪＦＥＴ領域の一部が前記チャネル領域によって囲まれている、請求項１１に記載のシステム。

【請求項13】

各それぞれのチャネル領域セグメントは、別の直接隣接するチャネル領域セグメントから間隔を置いて配置され、それらの間にギャップを画定し、前記ギャップは、前記第１の軸方向長さに直交するそれぞれの第３の軸方向長さを画定し、それぞれのウェル領域セグメントは、前記ギャップ内に配置される、請求項１１に記載のシステム。

【請求項14】

前記第１の軸方向長さは、６マイクロメートルから１８マイクロメートルの範囲内である、請求項１１に記載のシステム。

【請求項15】

前記第３の軸方向長さは、０．３マイクロメートルから１．６マイクロメートルの範囲内である、請求項１３に記載のシステム。

【請求項16】

前記第３の軸方向長さは、前記第１の軸方向長さの５％～２０％の範囲内である、請求項１３に記載のシステム。

【請求項17】

各それぞれのチャネル領域セグメントがそれぞれの第１の長手方向軸を画定し、各ウェル領域セグメントがそれぞれの第２の長手方向軸を画定し、前記第１のおよび第２の長手方向軸が互いに平行である、請求項１３に記載のシステム。

【請求項18】

前記ウェル領域の一部の上に配置された第２の導電型を有するボディコンタクト領域をさらに備え、前記ボディコンタクト領域は、前記表面によって画定される前記ソース領域の平面の実質的に中心に配置される、請求項１１に記載のシステム。

【請求項19】

前記一組のチャネル領域セグメント、前記一組のウェル領域セグメント、および前記ドリフト領域の一部は、一連の交互の実質的に平行なバンドを画定するように配置される、請求項１３に記載のシステム。

【請求項20】

前記一組の半導体デバイスセルが、ＭＯＳＦＥＴを画定する、請求項１１に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願への相互参照
［０００１］ 本出願は、２０２２年３月１１日に出願された米国特許出願第１７／６９２，４８９号の利益を主張し、その全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

［０００２］ 炭化ケイ素（ＳｉＣ）パワーデバイスのような半導体デバイスは、従来の電気システムにおいて、負荷によって消費される電力をスイッチまたは変換するために広く使用されている。多くの電子システムは、サイリスタ、ダイオード、および様々なタイプのトランジスタ（例えば、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）などの様々な半導体デバイスおよび構成要素を利用する。例えば、ＭＯＳＦＥＴは、高電力用途のための個別のトランジスタパッケージとして、又は数百万個のトランジスタを有するチップとして製造することができる。比較的高い電流および電圧を処理するために、何千ものこれらのトランジスタ「セル」を１つのデバイスに組み合わせることができる。

【0003】

［０００３］ 多くの従来のＭＯＳＦＥＴは、チップの両側にソース端子とドレイン端子を有する垂直構造を使用する。垂直配向は、ゲートでの混雑を排除し、より大きなチャネル幅を提供する。一般に、半導体デバイスが電流を伝導しているとき、デバイスのオン状態抵抗はその伝導損失を表し、これはデバイスの効率およびそのコストに影響を及ぼす。すなわち、従来の半導体デバイスセルは、デバイスを通って流れる電流に対する抵抗を生成することができる多くの内部構成要素を含む。

【図面の簡単な説明】

【0004】

【図1】［０００４］ ［０００５］ 典型的な平面型ＭＯＳＦＥＴデバイスの概略図である。

【図2】［０００６］ 典型的なＭＯＳＦＥＴデバイスの様々な領域の抵抗を示す概略図である。

【図3】［０００７］ 図２のＭＯＳＦＥＴデバイス構造の領域の相対的な抵抗の寄与を示すチャートである。

【図4】［０００８］ ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。

【図5】［０００９］ ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。

【図6】［００１０］ セルラレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。

【図7】［００１１］ 本明細書中に記載される様々な態様による、半導体デバイスセルのアレイを含むシステムの上面図である。

【図8】［００１２］ 本明細書中に記載される様々な態様による、半導体デバイスセルの代替アレイを含むシステムの上面図である。

【図9】［００１３］ 図８の半導体デバイスセルの断面図である。

【発明を実施するための形態】

【0005】

［００１４］ 本開示の態様は、熱発生モジュールによって実行される機能にかかわらず、熱発生モジュールを冷却するための任意の環境、装置、または方法において実施することができる。

【0006】

［００１５］ 本明細書で使用されるように、「組」または要素の「組」という用語は、１つだけを含む、任意の数の要素であり得る。本開示の様々な実施形態の要素を導入する場合、冠詞「ａ」、「ａｎ」、および「ｔｈｅ」は、１つまたは複数の要素が存在することを意味することを意図する。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」という用語は、包括的であることが意図され、列挙された要素以外の追加の要素が存在し得ることを意味する。さらに、本開示の「１つの態様」または「ある態様」への言及は、特定された特徴も組み込む追加の態様の存在を排除するものとして解釈されることを意図しないことが理解されるべきである。現在開示されている特徴の形状、位置、および位置合わせは、簡単にするために、比較的理想的であるもの（例えば、完全にまっすぐで位置合わせされた特徴を有する正方形、長方形、および六角形のセルおよび遮蔽領域）として図示され、説明されることを理解されたい。しかし、当業者には理解されるように、プロセス変動および技術的制限は、理想的ではない形状を有するセルラ設計をもたらし得るか、または不規則な特徴が依然として本開示に従ってもよい。したがって、特徴の形状、位置、または位置合わせを記載するために本明細書中で使用される用語「実質的に」は、当業者によって理解され得るように、半導体製造プロセスにおける変動性から生じる、理想的なまたは標的の形状、位置、および位置合わせ、ならびに不完全に実施された形状、位置、および位置合わせを包含することを意味する。

【0007】

［００１６］ さらに、半導体デバイスセルは、本明細書では、半導体層の「表面に」、「表面内に」、「表面上に」、または「表面に沿って」配置または加工されるものとして記載され、半導体層のバルク内に配置される部分、半導体層の表面に近接して配置される部分、半導体層の表面とともに配置される部分、および／または半導体層の表面の上または頂部に配置される部分を有する半導体デバイスセルを含むことが意図される。

【0008】

［００１７］ 「電圧」、「電流」、および「電力」などの用語を本明細書で使用することができるが、電気回路または回路動作の態様を説明する際に、これらの用語が相互に関連し得ることは、当業者には明らかであろう。

【0009】

［００１８］ 全ての方向参照（例えば、半径方向、軸方向、上、下、上向き、下向き、左、右、横方向、前、後、頂部、底部、上、下、垂直、水平、時計回り、反時計回り）は、本開示の読者の理解を助けるための識別目的のためにのみ使用され、特にその位置、向き、または使用に関して制限を生じさせない。接続参照（例えば、取り付けられた、結合された、接続された、および接合された）は、広く解釈されるべきであり、特に明記されない限り、要素の集合の間の中間部材および要素間の相対運動を含むことができる。したがって、接続参照は、必ずしも２つの要素が直接接続され、互いに固定された関係にあることを意味するわけではない。非限定的な実施例では、接続または切断は、それぞれの要素間の電気的接続を提供、有効化、無効化などするように選択的に構成することができる。例示的な図面は、説明のみを目的としたものであり、ここに添付された図面に反映される寸法、位置、順序、および相対的な大きさは、変化し得る。

【0010】

［００１９］ 本明細書で使用されるように、制御可能なスイッチング素子、または「スイッチ」は、スイッチが非常に低抵抗状態であるか、「オン」状態であるか、またはそうでなければ導通モードであり、スイッチ入力からスイッチ出力に電流を伝送することを意図する第１の動作モードと、スイッチが非常に高抵抗状態であるか、オフ状態であるか、またはそうでなければ非導通モードであり、スイッチ入力とスイッチ出力との間で電流が伝送されることを防止することを意図する第２の動作モードとの間でトグルするように制御可能であり得る電気装置である。非限定的な例では、制御可能なスイッチング素子によって有効または無効にされる接続などの接続または切断は、それぞれの素子間の電気的接続を提供、有効、無効などにするように選択的に構成することができる。

【0011】

［００２０］ さらに、説明および理解を容易にするために、ＳｉＣ ＭＯＳＦＥＴデバイスに関連して様々な態様を以下に説明することができるが、本アプローチは、ＳｉＣ ＤＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、およびＶＭＯＳＦＥＴなどであるがこれらに限定されない他のタイプのＭＯＳＦＥＴに適用可能であることが理解されるべきである。様々な材料系（例えば、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、ダイヤモンド（Ｃ）、または任意の他の適切なワイドバンドギャップ半導体）が使用され得ることが企図される。ｎチャネルまたはｐチャネル設計を利用する他のタイプのデバイス構造（例えば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、または任意の他の適切なＦＥＴおよび／またはＭＯＳデバイス）が、様々な非限定的な態様で使用され得ることがさらに企図される。

【0012】

［００２１］ 現代のパワーエレクトロニクスで使用される最も一般的な固体半導体スイッチングデバイスのうちの１つは、ＭＯＳＦＥＴデバイスである。理想的なスイッチは、低抵抗の「オン」または導通状態にあるときに電気抵抗がゼロで電流を伝導するが、ＭＯＳＦＥＴは常に有限の電気抵抗を示す。したがって、一般に、総抵抗（例えば、オン状態抵抗）を可能な限り最小の値に低減することが望ましい。また、オフ状態の抵抗、デバイスのスイッチング速度、またはその両方を減少させることなく、ＭＯＳＦＥＴのオン状態の抵抗を最小にすることが望ましい。

【0013】

［００２２］ 従来のＭＯＳＦＥＴは、典型的には、周期的な単位セルのアレイからなる。各単位セルはそれぞれの電気抵抗を有することができ、ＭＯＳＦＥＴのオン状態の電気抵抗は、並列電気回路におけるそれぞれのセル抵抗の合計によって定義することができる。さらに、各単位セル抵抗は、直列に結合されたセルの構造構成要素のそれぞれの抵抗値の組によって定義することができる。したがって、特定のＭＯＳＦＥＴのオン状態抵抗は、それぞれのセル内の様々な機能構成要素の相対的な幾何学的構造に少なくとも部分的に基づいて定義することができる。

【0014】

［００２３］ ＭＯＳＦＥＴがオンまたは導通状態にある場合、電子は、ＳｉＣ半導体本体の上面上の「ソース金属」から、ＳｉＣ半導体本体内に画定された様々な構造を通って、本体の裏面上の「ドレイン金属」へと、各個々のセルを通って流れる。各それぞれのＭＯＳＦＥＴ単位セル表面は、本明細書でソースコンタクト領域、ｎ＋／ｐ－ウェル領域、およびチャネル／蓄積領域（ＣＨＡＮ）およびＪＦＥＴ領域と呼ばれる４つの相互に排他的な非重複領域を含むことができる。４つの領域は、電気的に直列に結合することができ、それぞれのセルの実質的に全体面積を占めることができる。

【0015】

［００２４］ ＭＯＳＦＥＴのオン状態の電気抵抗に対するソースコンタクトおよびＣＨＡＮ領域の抵抗の寄与は、それらのそれぞれの面積に反比例する。ＭＯＳＦＥＴのオン状態の電気抵抗に対するｎ＋／ｐ－ウェル領域の抵抗の寄与は、その面積にほぼ正比例する。ＣＨＡＮ領域の抵抗の寄与は、ｎ＋／ｐウェルまたはソースコンタクト領域のそれよりも相対的に大きいので、ＭＯＳＦＥＴのオン状態の電気抵抗は、ｎ＋／ｐウェルまたはソースコンタクト領域に対する単位セル内のＣＨＡＮ領域の相対面積を最大にすることによって低減することができる。したがって、従来の技術は、典型的には、ＣＨＡＮ領域に対するｎ＋／ｐ－ウェル領域面積、またはソースコンタクト領域面積、またはその両方の相対的割合を最小にするようにセル形状を配置することによって、ＣＨＡＮ領域面積の相対的割合を最大にしたＭＯＳＦＥＴ構造を使用する。

【0016】

［００２５］ しかし、ＳｉＣ ＭＯＳＦＥＴの場合、現在の製造技術は、そのような最適化を制限する可能性がある。例えば、従来の技術は、ＣＨＡＮ領域に対して、最小サイズのソースコンタクト領域を最小サイズのｎ＋領域で囲むことによって生成される周期セルを使用して、ＭＯＳＦＥＴのオン状態抵抗を低減することに焦点を当ててきた。しかし、（従来の製造技術を使用して）製造可能なソースコンタクト領域の最小寸法は、計算または決定された最適化された面積よりも大きくなり得る。さらに、ＣＨＡＮ領域は、ｎ＋／ｐウェル領域の最小幅だけソースコンタクト領域から分離されて、製造に関連するデバイスの故障を回避しなければならない。しかし、注目すべきことに、ｎ＋／ｐウェル領域の幾何学的形状は、そのような製造上の懸念によって比較的制約されない。

【0017】

［００２６］ 従って、本明細書中でより詳細に記載されるように、非限定的な態様において、セルは、ソースコンタクト領域面積およびＣＨＡＮ領域面積を最小限に増加させながら、ｎ＋／ｐ－ウェル領域面積の相対的割合を最小限にするように配置され得る。このようにして、本明細書に記載される態様は、それによって、従来技術と比較して、ソースコンタクト領域またはサイズｎ＋領域、またはその両方に関して、ＣＨＡＮ領域面積のより大きな正味の相対的割合を配置することができ、それによって、従来のデバイスよりも、それぞれのセルについて改善された（すなわち、より低い）オン状態抵抗を達成することができる。

【0018】

［００２７］ 例えば、非限定的な態様は、従来のデバイスよりもさらに間隔を置いたセルのアレイを含むセルラ構造を使用することができる。結果として生じる隣接するセル間の増加した空間または面積は、ｎ＋／ｐ－ウェルおよびＣＨＡＮ領域の交互のバンドまたはセグメントを含むことができる。この新規な構成では、ｎ＋／ｐ－ウェル、またはソースコンタクト領域、またはその両方に対するＣＨＡＮ領域の相対的割合は、ｎ＋／ｐ－ウェル、またはソースコンタクト領域、またはそれらの組み合わせを最小化することによってＣＨＡＮ面積の相対的割合を増加させる従来技術を使用して達成可能なレベルを超えて有利に増加させることができる。本明細書中でより詳細に記載されるように、ｎ＋／ｐウェル領域の増大した面積（例えば、交互のバンドにおける）から生じるオン状態抵抗の望ましくない増大は、ＣＨＡＮ領域の対応する増大した面積によって達成されるオン状態抵抗の減少のために、所定の寸法範囲内で打ち消されるか、または克服され得、それによって、従来の設計と比較して、それぞれのセルのオン状態抵抗の正味の減少を生じる。

【0019】

［００２８］ 図１は、ＤＭＯＳＦＥＴ、以下ＭＯＳＦＥＴデバイス１０のような従来の平面型ｎチャネル電界効果トランジスタのアクティブセルを示す。ＭＯＳＦＥＴデバイス１０の特定の構成要素、および以下に説明する他のデバイスをより明確に図示および説明するために、特定の一般的に理解されている設計要素（例えば、上部メタライゼーション、パッシベーション、エッジ終端など）を省略してもよいことを理解されたい。

【0020】

［００２９］ 図１に示す従来のＭＯＳＦＥＴデバイス１０は、第１の表面４及び第２の表面６を有する半導体層２（例えば、エピタキシャルＳｉＣ半導体層）を含む。半導体層２は、第１の導電型を有するドリフト領域１６（例えば、ｎ型ドリフト領域１６）と、ドリフト領域１６に隣接し、第１の表面４に近接して配置された第２の導電型を有するウェル領域１８（例えば、ｐ型ウェル領域１８）とを含む。また、半導体層２は、ウェル領域１８に隣接し、第１の表面４に近接する第１の導電型のソース領域２０（例えば、ｎ型ソース領域２０）を含む。半導体層２の第１の表面４の一部上には、誘電体層２４（ゲート絶縁層、ゲート誘電体層ともいう）が配置されており、誘電体層２４上には、ゲート電極２６が配置されている。半導体層２の第２の表面６は、基板層１４（例えば、ＳｉＣ基板層）であり、ドレインコンタクト１２は、基板層１４に沿ってＭＯＳＦＥＴデバイス１０の底部に配置される。ソースコンタクト２２は、半導体層２の上部に配置され、ソース領域２０およびウェル領域１８を部分的に覆う。

【0021】

［００３０］ オン状態動作中、適切なゲート電圧（例えば、ＭＯＳＦＥＴデバイス１０の閾値電圧（Ｖ_ＴＨ）以上または超）は、チャネル領域２８内に反転層を形成させると共に、キャリアの蓄積により接合電界効果トランジスタ（ＪＦＥＴ）領域２９内の導電経路を強化させ、ドレインコンタクト１２（すなわち、ドレイン電極）からソースコンタクト２２（すなわち、ソース電極）へ電流が流れることを可能にする。本明細書で説明するＭＯＳＦＥＴデバイスでは、チャネル領域２８は、一般に、ゲート電極２６および誘電体層２４の下に配置されたウェル領域１８の上部として定義することができることを理解されたい。

【0022】

［００３１］ 図２は、図１の従来のＭＯＳＦＥＴデバイス１０の概略断面図である。図２に示されるＭＯＳＦＥＴデバイス１０のソースコンタクト２２は、一般に、ソース電極へのオーム接続を提供し、ソース領域２０の一部およびウェル領域１８の一部の両方の上に配置される。ソースコンタクト２２は、一般に、ＭＯＳＦＥＴデバイス１０のこれらの半導体部分と金属ソース電極との間に位置する１つ以上の金属層を含む金属界面である。明確にするために、ソースコンタクト２２の下に配置されるＭＯＳＦＥＴデバイス１０のソース領域２０（例えば、ｎ＋ソース領域２０）の一部は、本明細書では、より具体的には、ＭＯＳＦＥＴデバイス１０のソースコンタクト領域４２と呼ぶことができる。同様に、ウェル領域１８の残りの部分よりも高いレベルでｐ＋ドープされ得る、ＭＯＳＦＥＴデバイス１０のウェル領域１８の一部（例えば、ｐ－ウェル領域１８）は、本明細書において、より具体的には、ＭＯＳＦＥＴデバイス１０のボディ領域４４（例えば、ｐ＋ボディ領域４４）と呼ばれ得る。明確にするために、ソースコンタクト２２の下に配置される（例えば、ソースコンタクト２２によって覆われる、ソースコンタクト２２に直接電気的に接続される）ボディ領域４４の一部を、本明細書では、より具体的には、ＭＯＳＦＥＴデバイス１０のボディコンタクト領域４４（例えば、ｐ＋ボディコンタクト領域４４）と呼ぶことができる。一貫性のために、ソースコンタクト２２の一部は、ソースコンタクト２２の下に配置される半導体デバイスの一部に基づいて、本明細書で指定されてもよい。例えば、ボディコンタクト領域４４の上に配置されたソースコンタクト２２の一部は、本明細書では、ソースコンタクト２２のボディコンタクト部分と呼ぶことができる。同様に、ＭＯＳＦＥＴデバイス１０のソースコンタクト領域４２の上に配置されたソースコンタクト２２の一部は、本明細書では、ソースコンタクト２２のソースコンタクト部分と呼ぶことができる。

【0023】

［００３２］ 図２に概略的に示すように、ＭＯＳＦＥＴデバイス１０の様々な領域は、それぞれ、関連する抵抗と、ＭＯＳＦＥＴデバイス１０の総抵抗（例えば、オン状態抵抗、Ｒｄｓ（ｏｎ））とを有することができ、これらの抵抗のそれぞれの合計として表すことができる。例えば、図２に示すように、ＭＯＳＦＥＴデバイス１０のオン状態抵抗Ｒｄｓ（ｏｎ）は：抵抗Ｒｓ ３０（例えば、ソース領域２０の抵抗およびソースコンタクト２２の抵抗）と；抵抗Ｒｃｈ ３２（例えば、図２に示すチャネル領域２８の反転チャネル抵抗）と；抵抗Ｒａｃｃ ３４（例えば、誘電体層２４と、ウェル領域１８の間に位置するドリフト領域１６の一部との間の蓄積層の抵抗）と；抵抗ＲＪＦＥＴ ３６（例えば、ウェル領域１８の間の空乏化されていないネック領域の抵抗）と；抵抗Ｒｄｒｉｆｔ ３８（例えば、ドリフト領域１６の周りの抵抗）と；抵抗Ｒｓｕｂ ４０（例えば、基板層１４の周りの抵抗）と；の和として近似することができる。図２に示した抵抗は網羅的なものではなく、他の抵抗（例えば、ドレイン接触抵抗、拡散抵抗など）がＭＯＳＦＥＴデバイス１０内に存在する可能性があることに留意されたい。

【0024】

［００３３］ 場合によっては、図２に示す１つまたは２つの抵抗成分がＭＯＳＦＥＴデバイス１０の伝導損失を支配することがあり、これらの要因に対処することがＲｄｓ（ｏｎ）に大きな影響を与えることがある。例えば、ドリフト抵抗３８、基板抵抗４０および接触抵抗が無視できるデバイス、例えば、低電圧デバイスまたは低い反転層移動度に悩むデバイス（例えば、ＳｉＣデバイス）では、チャネル抵抗（Ｒｃｈ ３２）がデバイスの伝導損失のかなりの部分を占めることがある。

【0025】

［００３４］ さらなる例によって、中電圧および高電圧デバイスにおいて、ＪＦＥＴ領域抵抗（ＲＪＦＥＴ ３６）は、全伝導損失のかなりの部分を占めることができる。場合によっては、ＭＯＳＦＥＴチャネルおよびＪＦＥＴは、典型的な半導体デバイスのオン状態抵抗の約５５％を含むことができる。

【0026】

［００３５］ 図３を参照すると、図２のＭＯＳＦＥＴデバイス構造の様々な領域の相対的な抵抗の寄与の例を示すチャートが示されている。各領域の相対抵抗は、それぞれの領域距離（例えば、経路長）の関数として示されている。チャネル領域２８の反転チャネル抵抗Ｒｃｈ ３２は、ＭＯＳＦＥＴデバイス１０のオン状態抵抗Ｒｄｓ（ｏｎ）に最も大きく寄与することができ、一方、抵抗Ｒｓ ３０（例えば、ソース領域２０の抵抗およびソースコンタクト２２の抵抗）、および基板またはバックコンタクト領域の抵抗Ｒｓｕｂ ４０（例えば、基板層１４の周りの抵抗）は、ＭＯＳＦＥＴデバイス１０のオン状態抵抗Ｒｄｓ（ｏｎ）への抵抗に最も小さく寄与することが分かる。

【0027】

［００３１］ 図４は、従来のストライプセルレイアウト（すなわち、非セルラレイアウト）を有するＭＯＳＦＥＴデバイス構造４１を含む従来の半導体層２の上面図を示す。図４に示すストライプレイアウトは、チャネル領域２８、ソース領域２０、ソースコンタクト領域４２、ボディコンタクト領域４４、およびＪＦＥＴ領域２９を含む。一組のソースコンタクト領域４２及び一組のボディコンタクト領域４４は、図４に示すストライプレイアウトの場合、半導体の表面に沿った連続ストライプとして形成することができることが理解されよう。寸法に関して、従来のＭＯＳＦＥＴデバイス構造４１は、特定のチャネル長（Ｌｃｈ）４３、チャネル領域２８からオーム領域までの距離（Ｌｃｈ－ｔｏ－ｏｈｍ）４５、オーム領域（Ｗｏｈｍ ４７）の幅、およびＪＦＥＴ領域（ＷＪＦＥＴ）４９の幅を有するものとして説明することができる。図４に示された従来のストライプセルレイアウトは、良好な信頼性（例えば、長期および高温性能）を提供するが、ＭＯＳＦＥＴデバイス構造４１の比較的高いチャネル抵抗（Ｒｃｈ）３２およびＪＦＥＴ抵抗（ＲＪＦＥＴ）３６は、比較的高いＲｄｓ（ｏｎ）をもたらし、デバイスの電気的性能を低下させる。

【0028】

［００３２］ 別の従来のデバイスレイアウトの例が図５に示されており、これは、セグメント化されたソース／ボディコンタクトを有するストライプラダーデバイスレイアウト５０（すなわち、非セルラレイアウト）の上面または平面図である。図示のストライプラダーデバイスレイアウト５０は、チャネル領域２８、ソース領域２０、一組のセグメント化されたソース／ボディコンタクト４６（ボディコンタクト領域４４およびソースコンタクト領域４２を含む）、ならびにＪＦＥＴ領域２９を含む。図５は、図示されたストライプラダーデバイスレイアウト５０について、チャネル長（Ｌｃｈ）４３、チャネルからオーム領域までの距離（Ｌｃｈ－ｔｏ－ｏｈｍ）４５、オーム領域（Ｗｏｈｍ）４７の幅、ＪＦＥＴ領域（ＷＪＦＥＴ）４９の幅、ソースコンタクト領域セグメント（Ｌｎ）５１の長さ、ボディコンタクト領域セグメント（Ｌｐ）５２の長さ、デバイス面積のサブセット（破線の長方形５３によって表されるＡｃｅｌｌ ５３）、Ａｃｅｌｌ ５３内のＪＦＥＴ面積（斜線の面積５４によって表されるＡＮＥＴ ５４）、およびＡｃｅｌｌ ５４内のチャネル（Ｗｃｈ）５５の幅を含む、ストライプラダーデバイスレイアウト５０の寸法をさらに示す。

【0029】

［００３３］ さらなる比較のために、従来のデバイスレイアウトの別の例を図６に示すが、これは、セグメント化されたソース／ボディコンタクトを含まない正方形のセルラデバイスレイアウト６０の上面または平面図である。正方形のセルラデバイスレイアウト６０は、チャネル領域２８、ソース領域２０、ボディコンタクト領域４４、ソースコンタクト２２、およびＪＦＥＴ領域２９を含む。図６は、図示された正方形のセルラデバイスレイアウト６０のセルについて、チャネル長（Ｌｃｈ ６２）、チャネルからオーム領域までの距離（Ｌｃｈ－ｔｏ－ｏｈｍ）６３、オーム領域の幅（Ｗｏｈｍ）６４、ＪＦＥＴ領域の幅（ＷＪＦＥＴ）６５、ボディコンタクト領域の幅（Ｗｐ）６７、デバイスセル面積（破線の長方形６８によって表されるＡｃｅｌｌ）、斜線の面積６９によって表されるセル当たりのＪＦＥＴ面積（ＡＪＦＥＴ）を含む、正方形のセルラデバイスレイアウト６０の寸法をさらに示す。

【0030】

［００３４］ 図６に示されるデバイスレイアウトは、図３に示されるように、ストライプセルレイアウトと比較してより低いＲｄｓ（ｏｎ）を可能にし得るが、そのような設計は、ブロッキング条件下で、隣接するデバイスセルのウェル領域１８の角の間のＪＦＥＴ領域２９の一部において実質的により高い電界を有し得ることが認識される。ＳｉＣ ＭＯＳデバイスの場合、ＪＦＥＴ領域２９（図１および図２に示す）の上に配置された誘電体層２４（例えば、ＳｉＯ２）内の電界は、デバイスセルが逆バイアス下で動作する場合、Ｓｉデバイス内の電界と比較して約１０倍高くなり得る。ＳｉＣは、一般に、より高い電界に対して頑強であるが、誘電体層２４は、長期間の動作中に絶縁破壊を経験することがあり、その結果、ＳｉＣデバイスセルに信頼性の問題が生じる。

【0031】

［００３５］ 前述のことを念頭に置いて、本実施形態は、改善された半導体デバイス性能を可能にする半導体デバイス設計およびレイアウトに向けられる。特に、デバイスのオン状態伝導損失を低減または最小化する（例えば、Ｒｄｓ（ｏｎ）を最小化する）ために、本明細書に記載される態様は、ＭＯＳＦＥＴデバイスの構成要素の抵抗を有利に低減することができる。例えば、非限定的な態様は、チャネル抵抗（Ｒｃｈ ３２）を減少させ、それによって、オン状態伝導損失を減少させるために、従来の設計よりも増加したチャネル幅または増加したチャネル密度を提供するセルラデバイス設計およびレイアウトを含むことができる。本明細書で使用される「チャネル密度」という用語は、特定のデバイスセルのチャネル周囲の長さの、デバイスセルの総面積に対する比を指すことができることを理解されたい。したがって、本明細書に記載および図示された態様では、チャネル密度は、１つのデバイスセルの総チャネル周囲長をデバイスセルの面積で割った値に等しくてもよい。以下でより詳細に説明するように、本明細書で説明する非限定的な態様は、デバイスピッチの縮小を可能にし、したがって、単位面積当たりのチャネル周囲を増加させるか、またはＭＯＳＦＥＴデバイスのチャネル領域２８の密度を増加させる。

【0032】

［００３６］ 図７は、非限定的な態様による、半導体デバイスセル７２のアレイを含むシステム７０（例えば、ＭＯＳＦＥＴのようなセルラ半導体デバイス）を図示する、上面図または平面図を示す。本明細書でより詳細に説明するように、半導体デバイスセル７２は、ＭＯＳＦＥＴデバイス１０のオン状態抵抗Ｒｄｓ（ｏｎ）の低減を可能にするように構成することができる。各半導体デバイスセル７２は、半導体層２（例えば、炭化ケイ素（ＳｉＣ）半導体層）の第１の表面４に配置することができる。半導体デバイスセル７２は、例えばｘ軸に沿って、半導体デバイスセル７２の第１の表面４の範囲を横切って延びる垂直ピッチ又は第１の軸方向長さＤ１を画定することができる。また、半導体デバイスセル７２は、例えばｙ軸に沿って、第１の軸方向長さＤ１に直交する半導体デバイスセル７２の第１の表面４の範囲を横切って延びる水平ピッチ又は第２の軸方向長さＤ２を画定することができる。半導体デバイスセル７２の面積は、第１の軸方向長さＤ１と第２の軸方向長さＤ２との積に基づいて決定することができることが理解されよう。

【0033】

［００３７］ 非限定的な態様において、半導体デバイスセル７２のボディコンタクト領域４４は、第１の導電型（例えば、ｎ型またはｐ型）のソース領域２０によって囲まれてもよい。ソース領域２０の周囲は、第２の導電型のウェル領域１８によって囲まれ得る。ソースコンタクト２２の下に配置されたソース領域２０の一部は、半導体デバイスセル７２のソースコンタクト領域４２の一部として機能することを理解されたい。半導体デバイスセル７２は、第１の導電型を有するドリフト領域１６を含むことができる。

【0034】

［００３８］ 第２の導電型（例えばｐ型またはｎ型）を有するウェル領域１８は、ドリフト領域１６に隣接して配置することができる。ある態様では、ウェル領域１８は、互いに間隔を置いた一組の細長いウェル領域セグメント１７を含むことができる。各ウェル領域セグメント１７は、それぞれのウェル領域セグメント長手方向軸１７ａを画定することができる。例えば、図示されるように、いくつかの態様において、それぞれのウェル領域セグメント長手方向軸１７ａは、例えばｘ軸に沿って、第１の表面４を横切って延びることができる。非限定的な態様では、２つ以上のウェル領域セグメント長手方向軸１７ａは、互いにほぼ平行であってもよい。非限定的な態様では、ウェル領域セグメントの長手方向軸１７ａは、第１の軸方向長さＤ１とほぼ平行であり得る。ソース領域２０は、ウェル領域１８に直接隣接して配置され、ウェル領域１８によって囲まれることができる。

【0035】

［００３９］ 第２の導電型を有するチャネル領域２８は、第１の表面４に近接して配置することができる。チャネル領域２８は、互いに間隔を置いた一組の細長いチャネル領域セグメント２８ａを含むことができる。非限定的な態様では、チャネル領域セグメント２８ａは、チャネル領域２８の周囲を画定することができる。各チャネル領域セグメント２８ａは、それぞれのチャネル領域セグメント長手方向軸３１を画定することができる。図示のように、いくつかの態様では、それぞれのチャネル領域セグメント長手方向軸３１は、例えばｘ軸に沿って、第１の表面４を横切って延びることができる。この意味で、それぞれのチャネル領域セグメント長手方向軸３１は、第１の軸方向長さＤ１に平行であってもよい。非限定的な態様では、２つ以上のチャネル領域セグメントの長手方向軸３１は、互いにほぼ平行であり得る。さらに、いくつかの態様において、２つ以上のチャネル領域セグメント長手方向軸３１は、２つ以上のウェル領域セグメント長手方向軸１７ａとほぼ平行であり得る。非限定的な態様では、１対の直接隣接するチャネル領域セグメント２８ａは、それらのそれぞれの長手方向軸３１に沿って互いに間隔を置いて配置され、それらの間にギャップ３３を画定することができる。各ギャップ３３は、それぞれのチャネル領域セグメント長手方向軸３１に直交するそれぞれの第３の軸方向長さＤ３を画定することができる。ある態様では、第３の軸方向長さＤ３は、第１の軸方向長さＤ１に実質的に直交することができる。非限定的な態様では、それぞれのウェル領域セグメント１７をギャップ３３内に配置することができ、ウェルそれぞれのウェル領域セグメントの長手方向軸１７ａをそれぞれのチャネル領域セグメントの長手方向軸３１に平行にすることができる。

【0036】

［００４０］ さらに、チャネル領域セグメント２８ａは、ウェル領域１８によって少なくとも部分的に囲まれることができる。例えば、非限定的な態様では、チャネル領域セグメント２８ａの周囲は、それぞれのウェル領域セグメント１７およびドリフト領域１６によって協働して囲まれ得る。図７に示すように、一組のチャネル領域セグメント２８ａの周囲、一組のウェル領域セグメント１７、および電界効果トランジスタ（ＪＦＥＴ）領域２９の一部は、一連の交互の実質的に平行な細長いバンドまたはストライプを画定するように配置することができる。したがって、非限定的な態様は、従来技術よりも単位セル面積当たりの導通チャネル領域２８の密度を増加させることができる。

【0037】

［００４１］ 非限定的な態様では、第２の導電型を有するボディコンタクト領域４４は、ウェル領域１８の一部の上に配置することができる。非限定的な態様では、ボディコンタクト領域４４は、第１の表面４によって画定されるソース領域２０の平面の実質的に中心に配置することができる。

【0038】

［００４２］ 非限定的な態様では、ウェル領域１８、ソース領域２０、およびチャネル領域２８は、協働的にまたは累積的に、半導体デバイスセル７２の第１の表面４を横切って延びる第１の軸方向長さＤ１またはピッチを画定することができる。非限定的な態様では、第１の軸方向長さＤ１は、チャネル領域セグメント長手方向軸３１またはウェル領域セグメント長手方向軸１７ａ、またはその両方と実質的に平行であり得る。ある態様では、第１の軸方向長さＤ１は、半導体デバイスセル７２の第１の表面４の実質的に全体長さにわたって広がることができる。非限定的な態様では、各ウェル領域セグメント１７は、例えばｙ軸に沿って、表面４を横切って延びるそれぞれの第３の軸方向長さＤ３またはピッチを画定することができる。非限定的な態様では、第３の軸方向長さＤ３は、第１の軸方向長さＤ１に直交するように配置することができる。

【0039】

［００４３］ 非限定的な態様では、第１の軸方向長さＤ１は、６マイクロメートルと１８マイクロメートルとの範囲内とすることができる。いくつかの非限定的な態様において、第３の軸方向長さＤ３は、０．３マイクロメートルから１．６マイクロメートルの範囲内であり得る。さらに他の非限定的な態様では、第１のおよび第３の軸方向長さＤ１、Ｄ３、第３の軸方向長さＤ３の相対寸法は、第１の軸方向長さＤ１の５％～２０％の範囲内とすることができる。他の態様は、そのように限定されず、第１の軸方向長さＤ１、または第３の軸方向長さＤ３、またはその両方の寸法は、本明細書の開示の範囲から逸脱することなく、様々な用途に対して所望されるように変化させることができる。

【0040】

［００４４］ 第１のおよび第３の軸方向長さＤ１、Ｄ３の寸法、または互いに対する相対的な寸法、またはその両方にかかわらず、第１のおよび第３の軸方向長さＤ１、Ｄ３の特定の寸法は、チャネル領域２８の抵抗の寄与（すなわち、反転チャネル抵抗の比較的高い抵抗の寄与）を減少させるという特定の目的のために、ウェル領域１８の抵抗の寄与の結果的な増加が比較的小さいことを犠牲にしても、配置または画定される。

【0041】

［００４５］ 図８は、別の非限定的な態様に従った、半導体デバイスセル７２を含むシステム８０のアレイを図示する、上面図または平面図を示す。図８の非限定的な態様は、図７に示した態様に類似しているが、１つの相違点は、半導体デバイスセル７２がセルラ型レイアウトで配置されていることである。同時に、図８の半導体デバイスセル７２のＩＸ－ＩＸ線に沿ってとられた断面図を示す図９も参照する。

【0042】

［００４６］ 図８および図９に示す非限定的な態様では、半導体デバイスセル７２は、システム８０のオン状態抵抗Ｒｄｓ（ｏｎ）の低減を可能にするように構成される。各半導体デバイスセル７２は、半導体層２（例えば、ＳｉＣ半導体層２）の第１の表面４に配置される。半導体デバイスセル７２は、例えばｘ軸に沿って、半導体デバイスセル７２の第１の表面４の範囲を横切って延びる垂直ピッチ又は第１の軸方向長さＤ１を画定することができる。

【0043】

［００４７］ 半導体層２の第１の表面４の一部上には、誘電体層２４（例えば、ゲート絶縁層）が配置されており、誘電体層２４上には、ゲート電極２６が配置されている。半導体デバイスセル７２のボディコンタクト領域４４は、第１の導電型（例えば、ｎ型またはｐ型）のソース領域２０によって囲まれている。第１の導電型のソース領域２０の周囲は、第２の導電型のウェル領域１８によって囲まれ得る。ソースコンタクト２２の下に配置されたソース領域２０の一部は、半導体デバイスセル７２のソースコンタクト領域４２の一部として機能する。半導体デバイスセル７２は、第１の導電型を有するドリフト領域１６を含むことができる。

【0044】

［００４８］ 第２の導電性を有するウェル領域１８は、ドリフト領域１６に隣接して配置することができる。ある態様では、ウェル領域１８は、互いに間隔を置いて配置され、それぞれのウェル領域セグメント長手方向軸１７ａを画定する一組の細長いウェル領域セグメント１７を含むことができる。非限定的な態様では、各ウェル領域セグメントの長手方向軸１７ａは、互いにほぼ平行であり得る。非限定的な態様では、ウェル領域セグメントの長手方向軸１７ａは、第１の軸方向長さＤ１とほぼ平行であり得る。ソース領域２０は、ウェル領域１８に直接隣接して配置され、ウェル領域１８によって囲まれている。

【0045】

［００４９］ 第２の導電型を有するチャネル領域２８は、第１の表面４に近接して配置することができる。チャネル領域２８は、互いに間隔を置いて配置され、それぞれのチャネル領域セグメントの長手方向軸３１を画定する一組の細長いチャネル領域セグメント２８ａを含む。非限定的な態様では、各チャネル領域セグメントの長手方向軸３１は、互いにほぼ平行であってもよい。いくつかの態様では、それぞれのチャネル領域セグメント長手方向軸３１は、例えばｘ軸に沿って、第１の表面４を横切って延びることができる。この意味で、それぞれのチャネル領域セグメント長手方向軸３１は、第１の軸方向長さＤ１に平行であってもよい。さらに、いくつかの態様において、各チャネル領域セグメント長手方向軸３１は、ウェル領域セグメント長手方向軸１７ａとほぼ平行であり得る。

【0046】

［００５０］ 非限定的な態様では、１つまたは複数のそれぞれのチャネル領域セグメント２８ａは、別の直接隣接するチャネル領域セグメント２８ａから間隔を置いて配置され、それらの間にギャップ３３を画定することができる。各ギャップ３３は、それぞれのチャネル領域セグメント長手方向軸３１に直交するそれぞれの第３の軸方向長さＤ３を画定することができる。ある態様では、第３の軸方向長さＤ３は、第１の軸方向長さＤ１に実質的に直交することができる。非限定的な態様では、それぞれのウェル領域セグメント１７は、それぞれのウェル領域セグメント長手方向軸１７ａがそれぞれのチャネル領域セグメント長手方向軸３１に平行であり得るように、ギャップ３３内に配置され得る。チャネル領域セグメント２８ａの周囲は、ウェル領域１８によって少なくとも部分的に囲まれ得る。例えば、非限定的な態様では、チャネル領域セグメント２８ａは、それぞれのウェル領域セグメント１７およびドリフト領域１６によって協働して囲まれ得る。図８に示すように、一組のチャネル領域セグメント２８ａ、一組のウェル領域セグメント１７、およびドリフト領域１６の一部は、一連の交互の実質的に平行なバンドまたはストライプを画定するように配置することができる。この意味で、図８に示すように、半導体デバイスセル７２は、チャネル領域セグメント２８ａの両側に配置されたウェル領域セグメント１７を有するものとして説明することができる。したがって、非限定的な態様は、セルサイズを最小化し、単位セル当たりの導通チャネル領域２８の密度を増加させることができる。

【0047】

［００５１］ いくつかの非限定的な態様では、第２の導電型を有するボディコンタクト領域４４は、ウェル領域１８の一部の上に配置することができる。ボディコンタクト領域４４は、第１の表面４によって画定されるソース領域２０の平面の実質的に中心に配置することができる。

【0048】

［００５２］ 非限定的な態様では、ウェル領域１８、ソース領域２０、およびチャネル領域２８は、協働的にまたは累積的に、半導体デバイスセル７２の第１の表面４を横切って延びる第１の軸方向長さＤ１またはピッチを画定することができる。非限定的な態様では、第１の軸方向長さＤ１は、チャネル領域セグメント長手方向軸３１またはウェル領域セグメント長手方向軸１７ａ、またはその両方と実質的に平行であり得る。ある態様では、第１の軸方向長さＤ１は、半導体デバイスセル７２の第１の表面４の実質的に全体長さにわたって広がることができる。非限定的な態様では、各ウェル領域セグメント１７は、例えばｙ軸に沿って、表面４を横切って延びるそれぞれの第３の軸方向長さＤ３またはピッチを画定することができる。非限定的な態様では、第３の軸方向長さＤ３は、第１の軸方向長さＤ１に直交するように配置することができる。

【0049】

［００５３］ 非限定的な態様では、第１の軸方向長さＤ１は、６マイクロメートルと１８マイクロメートルとの範囲内とすることができる。いくつかの非限定的な態様において、第３の軸方向長さＤ３は、０．３マイクロメートルから１．６マイクロメートルの範囲内であり得る。さらに他の非限定的な態様では、第１のおよび第３の軸方向長さＤ１、Ｄ３、第３の軸方向長さＤ３の相対寸法は、第１の軸方向長さＤ１の５％～２０％の範囲内とすることができる。他の態様は、そのように限定されず、第１の軸方向長さＤ１、または第３の軸方向長さＤ３、またはその両方の寸法は、本明細書の開示の範囲から逸脱することなく、様々な用途に対して所望されるように変化させることができる。

【0050】

［００５４］ 第１のおよび第３の軸方向長さＤ１、Ｄ３の寸法、または互いに対する相対的な寸法、またはその両方にかかわらず、第１のおよび第３の軸方向長さＤ１、Ｄ３の特定の寸法は、チャネル領域２８の抵抗の寄与（すなわち、反転チャネル抵抗の比較的高い抵抗の寄与）を減少させるという特定の目的のために、ウェル領域１８の抵抗の寄与の結果的な増加が比較的小さいことを犠牲にしても、配置または画定される。さらに、図示した半導体デバイスセル７２は、チャネル領域セグメント２８ａの両側に配置されたウェル領域１８の一部を有するものとして説明することができる。したがって、非限定的な態様は、セルサイズを最小化し、単位セル当たりの導通チャネル領域２８の密度を増加させることができる。

【0051】

［００５５］ 従って、現在開示されている半導体デバイスセル７２は、セルサイズを最小化し、単位セル当たりの導通領域（例えば、チャネル）の密度を増加させる。特に、本発明の態様は、増大したチャネル幅および／または増大したチャネル密度を提供してチャネル抵抗を低減することによって、デバイスの伝導損失を低減する（例えば、Ｒｄｓ（ｏｎ）を最小化する）。

【0052】

［００５６］ 既に説明していない範囲で、様々な態様の異なる特徴および構造は、所望に応じて互いに組み合わせて使用することができる。１つの特徴を全ての態様において例示することができないことは、それが不可能であると解釈されることを意味するものではなく、説明の簡潔さのために行われる。従って、新しい態様が明示的に記載されているか否かにかかわらず、異なる態様の様々な特徴を所望に応じて混合し、適合させて、新しい態様を形成することができる。本明細書に記載される特徴の組み合わせまたは変形は、本開示によってカバーされる。

【0053】

［００５７］ この書面による説明は、実施例を用いて、最良のモードを含む本開示の態様を開示し、また、当業者が、任意のデバイスまたはシステムを作製および使用すること、ならびに任意の組み込まれた方法を実施することを含む本開示の態様を実施できるようにする。本開示の特許可能な範囲は、特許請求の範囲によって定義され、当業者が思いつく他の例を含むことができる。そのような他の例は、それらが特許請求の範囲の文言と異ならない構成要素を有する場合、又はそれらが特許請求の範囲の文言と実質的な相違のない同等の構成要素を含む場合、特許請求の範囲の範囲内であることが意図される。

【0054】

［００５８］ 前述の説明、以下の特許請求の範囲、および／または添付の図面に開示された特徴は、別々に、およびそれらの任意の組み合わせの両方で、その多様な形態の実施形態を実現するための材料となり得る。

【0055】

［００５９］ 本開示の様々な特徴、態様、および利点は、列挙された態様で定義される以下の技術的解決策を含むが、これらに限定されない、本開示の態様の任意の変形で具体化することもできる。

【0056】

［００６０］ １．半導体デバイスセル（７２）であって：
［００６１］ 第１の導電型を有するドリフト領域（１６）を含む半導体層（２）と；前記半導体層（２）の表面（４）に近接して配置された第２の導電型を有するウェル領域（１８）であって、一組のウェル領域セグメント（１７）を画定する、ウェル領域（１８）と；前記ウェル領域（１８）に隣接して配置された前記第１の導電型を有するソース領域（２０）であって、前記ソース領域（２０）の周囲が前記ウェル領域（１８）によって囲まれている、ソース領域と；前記第２の導電型を有し前記半導体層（２）の前記表面（４）に近接するチャネル領域（２８）であって、前記チャネル領域（２８）が一組のチャネル領域セグメント（２８ａ）を画定し、前記一組のチャネル領域セグメント（２８ａ）の周囲が前記ウェル領域（１８）によって囲まれている、チャネル領域（２８）と；を備え、前記ウェル領域（１８）、ソース領域（２０）、およびチャネル領域（２８）は、協働して、前記表面（４）にわたって延びる第１の軸方向長さ（Ｄ１）を画定する、半導体デバイスセル（７２）。

【0057】

［００６２］ ２．ＪＦＥＴ領域をさらに含み、前記ＪＦＥＴ領域の一部が前記チャネル領域によって囲まれている、任意の前項に記載の半導体デバイスセル（７２）。

【0058】

［００６３］ ３．直接隣接するチャネル領域セグメント（２８ａ）の対は、互いに間隔を置いて配置され、それらの間にギャップ（３３）を画定し、前記ギャップ（３３）は、前記第１の軸方向長さ（Ｄ１）に直交するそれぞれの第３の軸方向長さ（Ｄ３）を画定し、それぞれのウェル領域セグメント（１７）は、前記ギャップ（３３）内に配置される、任意の前項に記載の半導体デバイスセル（７２）。

【0059】

［００６４］ ４．前記第１の軸方向長さ（Ｄ１）は、６マイクロメートルから１８マイクロメートルの範囲内である、任意の前項に記載の半導体デバイスセル（７２）。

【0060】

［００６５］ ５．前記第３の軸方向長さ（Ｄ３）は、０．３マイクロメートルから１．６マイクロメートルの範囲内である、任意の前項に記載の半導体デバイスセル（７２）。

【0061】

［００６６］ ６．前記第３の軸方向長さ（Ｄ３）が、前記第１の軸方向長さ（Ｄ１）の８％～１５％の範囲内である、任意の前項に記載の半導体デバイスセル（７２）。

【0062】

［００６７］ ７．各それぞれのチャネル領域セグメント（２８ａ）がそれぞれの第１の長手方向軸（３１）を画定し、各ウェル領域セグメント（１７）がそれぞれの第２の長手方向軸（１７ａ）を画定し、前記第１のおよび第２の長手方向軸（３１）、（１７ａ）が互いに平行である、任意の前項に記載の半導体デバイスセル（７２）。

【0063】

［００６８］ ８．前記ウェル領域（１８）の一部の上に配置された第２の導電型を有するボディコンタクト領域（４４）をさらに備え、前記ボディコンタクト領域（４４）は、前記表面（４）によって画定される前記ソース領域（２０）の平面の実質的に中心に配置される、任意の前項に記載の半導体デバイスセル（７２）。

【0064】

［００６９］ ９．前記一組のチャネル領域セグメント（２８ａ）、前記一組のウェル領域セグメント（１７）、および前記ドリフト領域（１６）の一部は、一連の交互の実質的に平行なバンドを画定するように配置される、任意の前項に記載の半導体デバイスセル（７２）。

【0065】

［００７０］ １０．前記半導体デバイスセル（７２）はＭＯＳＦＥＴ（７０）である、任意の前項に記載の半導体デバイスセル（７２）。

【0066】

［００７１］ １１．システム（７０）、（８０）であって：炭化ケイ素（ＳｉＣ）半導体層（２）の表面（４）に配置された一組の半導体デバイスセル（７２）を備え；
［００７２］ 前記一組の半導体デバイスセル（７２）は各々：第１の導電型を有するドリフト領域（１６）を含む半導体層（２）と；
［００７３］ 前記半導体層（２）の表面（４）に近接して配置された第２の導電型を有するウェル領域（１８）であって、一組のウェル領域セグメント（１７）を画定する、ウェル領域と；前記ウェル領域（１８）に隣接して配置された前記第１の導電型を有するソース領域（２０）であって、前記ソース領域（２０）の周囲が前記ウェル領域（１８）によって囲まれている、ソース領域と；前記第２の導電型を有し前記表面（４）に近接するチャネル領域（２８）であって、前記チャネル領域（２８）が一組のチャネル領域セグメント（２８ａ）を画定し、前記一組のチャネル領域セグメント（２８ａ）の周囲が前記ウェル領域（１８）によって囲まれている、チャネル領域（２８）と；を備え、前記ウェル領域（１８）、ソース領域（２０）、およびチャネル領域（２８）は、協働して、前記表面（４）にわたって延びる第１の軸方向長さを画定する、システム（７０）、（８０）。

【0067】

［００７４］ １２．ＪＦＥＴ領域をさらに含み、前記ＪＦＥＴ領域の一部が前記チャネル領域によって囲まれている、任意の前項に記載のシステム（７０）、（８０）。

【0068】

［００７５］ １３．各それぞれのチャネル領域セグメント（２８ａ）は、別の直接隣接するチャネル領域セグメント（２８ａ）から間隔を置いて配置され、それらの間にギャップ（３３）を画定し、前記ギャップ（３３）は、前記第１の軸方向長さ（Ｄ１）に直交するそれぞれの第３の軸方向長さ（Ｄ３）を画定し、それぞれのウェル領域セグメント（１６）は、前記ギャップ（３３）内に配置される、任意の前項に記載のシステム（７０）、（８０）。

【0069】

［００７６］ １４．前記第１の軸方向長さ（Ｄ１）は、６マイクロメートルから１８マイクロメートルの範囲内である、任意の前項に記載のシステム（７０）、（８０）。

【0070】

［００７７］ １５．前記第３の軸方向長さ（Ｄ３）は、０．３マイクロメートルから１．６マイクロメートルの範囲内である、任意の前項に記載のシステム（７０）、（８０）。

【0071】

［００７８］ １６．前記第３の軸方向長さ（Ｄ３）は、前記第１の軸方向長さ（Ｄ１）の５％～２０％の範囲内である、任意の前項に記載のシステム（７０）、（８０）。

【0072】

［００７９］ １７．各それぞれのチャネル領域セグメント（２８ａ）がそれぞれの第１の長手方向軸（３１）を画定し、各ウェル領域セグメント（１７）がそれぞれの第２の長手方向軸（１７ａ）を画定し、前記第１のおよび第２の長手方向軸（３１）、（１７ａ）が互いに平行である、任意の前項に記載のシステム（７０）、（８０）。

【0073】

［００８０］ １８．前記ウェル領域（１８）の一部の上に配置された第２の導電型を有するボディコンタクト領域（４４）をさらに備え、前記ボディコンタクト領域（４４）は、前記表面（４）によって画定される前記ソース領域（２０）の平面の実質的に中心に配置される、任意の前項に記載のシステム（７０）、（８０）。

【0074】

［００８１］ １９．前記一組のチャネル領域セグメント（２８ａ）、前記一組のウェル領域セグメント（１７）、および前記ドリフト領域（１６）の一部は、一連の交互の実質的に平行なバンドを画定するように配置される、任意の前項に記載のシステム（７０）、（８０）。

【0075】

［００８２］ ２０．前記一組の半導体デバイスセル（７２）が、ＭＯＳＦＥＴを画定する、任意の前項に記載のシステム（７０）、（８０）。

【0076】

［００８３］ 本発明のさらなる態様は、以下の条項の主題によって提供される。

【0077】

［００８４］ １．半導体デバイスセルであって：第１の導電型を有するドリフト領域を含む半導体層と；前記半導体層の表面に近接して配置された第２の導電型を有するウェル領域であって、一組のウェル領域セグメントを画定する、ウェル領域と；前記ウェル領域に隣接して配置された前記第１の導電型を有するソース領域であって、前記ソース領域の周囲が前記ウェル領域によって囲まれている、ソース領域と；前記第２の導電型を有し前記半導体層の前記表面に近接するチャネル領域であって、前記チャネル領域が一組のチャネル領域セグメントを画定し、前記一組のチャネル領域セグメントの周囲が前記ウェル領域によって囲まれている、チャネル領域と；を備え、前記ウェル領域、ソース領域、およびチャネル領域は、協働して、前記表面にわたって延びる第１の軸方向長さを画定する、半導体デバイスセル。

【0078】

［００８５］ ２．ＪＦＥＴ領域をさらに含み、前記ＪＦＥＴ領域の一部が前記チャネル領域によって囲まれている、任意の前項に記載の半導体デバイスセル。

【0079】

［００８６］ ３．直接隣接するチャネル領域セグメントの対は、互いに間隔を置いて配置され、それらの間にギャップを画定し、前記ギャップは、前記第１の軸方向長さに直交するそれぞれの第３の軸方向長さを画定し、それぞれのウェル領域セグメントは、前記ギャップ内に配置される、任意の前項に記載の半導体デバイスセル。

【0080】

［００８７］ ４．前記第１の軸方向長さは、６マイクロメートルから１８マイクロメートルの範囲内である、任意の前項に記載の半導体デバイスセル。

【0081】

［００８８］ ５．前記第３の軸方向長さは、０．３マイクロメートルから１．６マイクロメートルの範囲内である、任意の前項に記載の半導体デバイスセル。

【0082】

［００８９］ ６．前記第３の軸方向長さが、前記第１の軸方向長さの８％～１５％の範囲内である、任意の前項に記載の半導体デバイスセル。

【0083】

［００９０］ ７．各それぞれのチャネル領域セグメントがそれぞれの第１の長手方向軸を画定し、各ウェル領域セグメントがそれぞれの第２の長手方向軸を画定し、前記第１のおよび第２の長手方向軸が互いに平行である、任意の前項に記載の半導体デバイスセル。

【0084】

［００９１］ ８．前記ウェル領域の一部の上に配置された第２の導電型を有するボディコンタクト領域をさらに備え、前記ボディコンタクト領域は、前記表面によって画定される前記ソース領域の平面の実質的に中心に配置される、任意の前項に記載の半導体デバイスセル。

【0085】

［００９２］ ９．前記一組のチャネル領域セグメント、前記一組のウェル領域セグメント、および前記ドリフト領域の一部は、一連の交互の実質的に平行なバンドを画定するように配置される、任意の前項に記載の半導体デバイスセル。

【0086】

［００９３］ １０．前記半導体デバイスセルはＭＯＳＦＥＴである、任意の前項に記載の半導体デバイスセル。

【0087】

［００９４］ １１．システムであって：炭化ケイ素（ＳｉＣ）半導体層の表面に配置された一組の半導体デバイスセルを備え；前記一組の半導体デバイスセルは各々：第１の導電型を有するドリフト領域を含む半導体層と；前記半導体層の表面に近接して配置された第２の導電型を有するウェル領域であって、一組のウェル領域セグメントを画定する、ウェル領域と；前記ウェル領域に隣接して配置された前記第１の導電型を有するソース領域であって、前記ソース領域の周囲が前記ウェル領域によって囲まれている、ソース領域と；前記第２の導電型を有し前記表面に近接するチャネル領域であって、前記チャネル領域が一組のチャネル領域セグメントを画定し、前記一組のチャネル領域セグメントの周囲が前記ウェル領域によって囲まれている、チャネル領域と；を備え、前記ウェル領域、ソース領域、およびチャネル領域は、協働して、前記表面にわたって延びる第１の軸方向長さを画定する、システム。

【0088】

［００９５］ １２．ＪＦＥＴ領域をさらに含み、前記ＪＦＥＴ領域の一部が前記チャネル領域によって囲まれている、任意の前項に記載のシステム。

【0089】

［００９６］ １３．各それぞれのチャネル領域セグメントは、別の直接隣接するチャネル領域セグメントから間隔を置いて配置され、それらの間にギャップを画定し、前記ギャップは、前記第１の軸方向長さに直交するそれぞれの第３の軸方向長さを画定し、それぞれのウェル領域セグメントは、前記ギャップ内に配置される、任意の前項に記載のシステム。

【0090】

［００９７］ １４．前記第１の軸方向長さは、６マイクロメートルから１８マイクロメートルの範囲内である、任意の前項に記載のシステム。

【0091】

［００９８］ １５．前記第３の軸方向長さは、０．３マイクロメートルから１．６マイクロメートルの範囲内である、任意の前項に記載のシステム。

【0092】

［００９９］ １６．前記第３の軸方向長さは、前記第１の軸方向長さの５％～２０％の範囲内である、任意の前項に記載のシステム。

【0093】

［０１００］ １７．各それぞれのチャネル領域セグメントがそれぞれの第１の長手方向軸を画定し、各ウェル領域セグメントがそれぞれの第２の長手方向軸を画定し、前記第１のおよび第２の長手方向軸が互いに平行である、任意の前項に記載のシステム。

【0094】

［０１０１］ １８．前記ウェル領域の一部の上に配置された第２の導電型を有するボディコンタクト領域をさらに備え、前記ボディコンタクト領域は、前記表面によって画定される前記ソース領域の平面の実質的に中心に配置される、任意の前項に記載のシステム。

【0095】

［０１０２］ １９．前記一組のチャネル領域セグメント、前記一組のウェル領域セグメント、および前記ドリフト領域の一部は、一連の交互の実質的に平行なバンドを画定するように配置される、任意の前項に記載のシステム。

【0096】

［０１０３］ ２０．前記一組の半導体デバイスセルが、ＭＯＳＦＥＴを画定する、任意の前項に記載のシステム。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【外国語明細書】