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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023133798
(43)【公開日】2023-09-27
(54)【発明の名称】窒化物半導体デバイス
(51)【国際特許分類】
H01L 21/337 20060101AFI20230920BHJP
H01L 21/338 20060101ALI20230920BHJP
H01L 21/336 20060101ALI20230920BHJP
【ＦＩ】
H01L29/80 V
H01L29/80 H
H01L29/80 C
H01L29/78 301B
H01L29/78 301V
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022038999
(22)【出願日】2022-03-14
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２６年度、環境省、未来のあるべき社会・ライフスタイルを創造する技術イノベーション事業委託業務、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000005821
【氏名又は名称】パナソニックホールディングス株式会社
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(74)【代理人】
【識別番号】100137235
【弁理士】
【氏名又は名称】寺谷 英作
(74)【代理人】
【識別番号】100131417
【弁理士】
【氏名又は名称】道坂 伸一
(72)【発明者】
【氏名】鳥居 直生
(72)【発明者】
【氏名】柴田 大輔
(72)【発明者】
【氏名】田村 聡之
【テーマコード（参考）】
5F102
5F140
【Ｆターム（参考）】
5F102GB04
5F102GC09
5F102GD04
5F102GD10
5F102GJ01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GK04
5F102GK08
5F102GL04
5F102GL07
5F102GM04
5F102GM07
5F102GQ01
5F102GR04
5F102GV05
5F102GV06
5F102GV07
5F102GV08
5F102HC01
5F102HC11
5F102HC15
5F140AA06
5F140AC23
5F140BA06
5F140BB06
5F140BB18
5F140BC12
5F140BD04
5F140BD05
5F140BD07
5F140BF05
5F140BF08
5F140BF43
5F140BG30
5F140BJ05
5F140BJ07
5F140BK29
5F140BK38
(57)【要約】
【課題】オフ特性が改善された窒化物半導体デバイスを提供する。
【解決手段】窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、第１の下地層１４と、第２の下地層１６と、ゲート開口部２０と、ゲート開口部２０の内面に沿って一部が配置され、かつ、第２の下地層１６の上方に他の一部が配置され、チャネル領域を有する半導体多層膜２１と、閾値調整層２８と、ゲート電極３４と、ソース電極３２と、ドレイン電極３６と、終端部３に設けられた、第１の下地層１４を貫通して少なくともドリフト層１２に達する溝部４０と、ゲート電極３４の上方に配置された層間絶縁膜４２と、層間絶縁膜４２を貫通してソース電極３２に達するソース配線４４と、を備える。層間絶縁膜４２の端部は、平面視において、溝部４０の端部と一致し、または、溝部４０の端部よりも内側の範囲で、かつ、ソース電極３２のうち最外周に位置する部分よりも外側に位置する。
【選択図】図１
【解決手段】窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、第１の下地層１４と、第２の下地層１６と、ゲート開口部２０と、ゲート開口部２０の内面に沿って一部が配置され、かつ、第２の下地層１６の上方に他の一部が配置され、チャネル領域を有する半導体多層膜２１と、閾値調整層２８と、ゲート電極３４と、ソース電極３２と、ドレイン電極３６と、終端部３に設けられた、第１の下地層１４を貫通して少なくともドリフト層１２に達する溝部４０と、ゲート電極３４の上方に配置された層間絶縁膜４２と、層間絶縁膜４２を貫通してソース電極３２に達するソース配線４４と、を備える。層間絶縁膜４２の端部は、平面視において、溝部４０の端部と一致し、または、溝部４０の端部よりも内側の範囲で、かつ、ソース電極３２のうち最外周に位置する部分よりも外側に位置する。
【選択図】図１
【特許請求の範囲】
【請求項1】
窒化物半導体デバイスであって、
基板と、
前記基板の上方に配置された第１の導電型の第１の半導体層と、
前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、
前記第２の半導体層の上方に配置された第３の半導体層と、
前記第３の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部と、
前記第１の開口部の内面に沿って一部が配置され、かつ、前記第３の半導体層の上方に他の一部が配置され、前記第１の導電型のチャネル領域を有する半導体多層膜と、
前記半導体多層膜の上面に沿って配置された前記第２の導電型の第４の半導体層と、
前記第４の半導体層の上方に配置されたゲート電極と、
前記ゲート電極と離間して配置されたソース電極と、
前記基板の下面側に配置されたドレイン電極と、
前記窒化物半導体デバイスの終端部に設けられた、前記第２の半導体層を貫通して少なくとも前記第１の半導体層に達する溝部と、
前記ゲート電極の上方に配置された層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース電極に達するソース配線と、を備え、
前記層間絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する、
窒化物半導体デバイス。
基板と、
前記基板の上方に配置された第１の導電型の第１の半導体層と、
前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、
前記第２の半導体層の上方に配置された第３の半導体層と、
前記第３の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部と、
前記第１の開口部の内面に沿って一部が配置され、かつ、前記第３の半導体層の上方に他の一部が配置され、前記第１の導電型のチャネル領域を有する半導体多層膜と、
前記半導体多層膜の上面に沿って配置された前記第２の導電型の第４の半導体層と、
前記第４の半導体層の上方に配置されたゲート電極と、
前記ゲート電極と離間して配置されたソース電極と、
前記基板の下面側に配置されたドレイン電極と、
前記窒化物半導体デバイスの終端部に設けられた、前記第２の半導体層を貫通して少なくとも前記第１の半導体層に達する溝部と、
前記ゲート電極の上方に配置された層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース電極に達するソース配線と、を備え、
前記層間絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する、
窒化物半導体デバイス。
【請求項2】
前記ソース配線の上方に配置された表面保護膜を備え、
前記表面保護膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する、
請求項１に記載の窒化物半導体デバイス。
前記表面保護膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する、
請求項１に記載の窒化物半導体デバイス。
【請求項3】
前記溝部の側壁と前記第２の半導体層の上面とがなす角度は、９０度未満である、
請求項１または２に記載の窒化物半導体デバイス。
請求項１または２に記載の窒化物半導体デバイス。
【請求項4】
前記溝部の深さは、１μｍ以上であり、または、前記溝部は、前記基板まで達する、
請求項１から３のいずれか１項に記載の窒化物半導体デバイス。
請求項１から３のいずれか１項に記載の窒化物半導体デバイス。
【請求項5】
前記層間絶縁膜は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される１つの単層または多層膜である、
請求項１から４のいずれか１項に記載の窒化物半導体デバイス。
請求項１から４のいずれか１項に記載の窒化物半導体デバイス。
【請求項6】
前記第１の半導体層と前記第２の半導体層との間に配置された高抵抗層を備える、
請求項１から５のいずれか１項に記載の窒化物半導体デバイス。
請求項１から５のいずれか１項に記載の窒化物半導体デバイス。
【請求項7】
前記高抵抗層には、ＣまたはＦｅが含まれている
請求項６に記載の窒化物半導体デバイス。
請求項６に記載の窒化物半導体デバイス。
【請求項8】
窒化物半導体デバイスであって、
基板と、
前記基板の上方に配置された第１の導電型の第１の半導体層と、
前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、
前記第２の半導体層の上方に配置された第５の半導体層と、
前記第５の半導体層の上方に配置された第６の半導体層と、
前記第６の半導体層、前記第５の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第２の開口部と、
前記第２の開口部の内面に沿って配置され、かつ、前記第６の半導体層の上方に他の一部が配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に沿って配置されたゲート電極と、
前記ゲート電極と離間して配置されたソース電極と、
前記基板の下面側に配置されたドレイン電極と、
前記窒化物半導体デバイスの終端部に設けられた、前記第２の半導体層を貫通して少なくとも前記第１の半導体層に達する溝部と、
前記ゲート電極の上方に配置された層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース電極に達するソース配線と、を備え、
前記層間絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する、
窒化物半導体デバイス。
基板と、
前記基板の上方に配置された第１の導電型の第１の半導体層と、
前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、
前記第２の半導体層の上方に配置された第５の半導体層と、
前記第５の半導体層の上方に配置された第６の半導体層と、
前記第６の半導体層、前記第５の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第２の開口部と、
前記第２の開口部の内面に沿って配置され、かつ、前記第６の半導体層の上方に他の一部が配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に沿って配置されたゲート電極と、
前記ゲート電極と離間して配置されたソース電極と、
前記基板の下面側に配置されたドレイン電極と、
前記窒化物半導体デバイスの終端部に設けられた、前記第２の半導体層を貫通して少なくとも前記第１の半導体層に達する溝部と、
前記ゲート電極の上方に配置された層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース電極に達するソース配線と、を備え、
前記層間絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する、
窒化物半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、窒化物半導体デバイスに関する。
【背景技術】
【0002】
ＧａＮ（窒化ガリウム）に代表される窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓ（ヒ化ガリウム）などの化合物半導体またはＳｉ（シリコン）半導体などに比べて大きいという特長を有している。例えば、ＧａＮおよびＡｌＮ（窒化アルミニウム）のバンドギャップはそれぞれ、室温で３．４ｅＶ、６．２ｅＶである。このため、高出力化、かつ、高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が行われている。
【0003】
例えば、特許文献１には、ＧａＮ系半導体層を備える縦型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第６１０７４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記従来の半導体デバイスに対して、オフ特性の改善の余地がある。
【0006】
本開示は、オフ特性が改善された窒化物半導体デバイスを提供する。
【課題を解決するための手段】
【0007】
本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、前記第２の半導体層の上方に配置された第３の半導体層と、前記第３の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部と、前記第１の開口部の内面に沿って一部が配置され、かつ、前記第３の半導体層の上方に他の一部が配置され、前記第１の導電型のチャネル領域を有する半導体多層膜と、前記半導体多層膜の上面に沿って配置された前記第２の導電型の第４の半導体層と、前記第４の半導体層の上方に配置されたゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下面側に配置されたドレイン電極と、前記窒化物半導体デバイスの終端部に設けられた、前記第２の半導体層を貫通して少なくとも前記第１の半導体層に達する溝部と、前記ゲート電極の上方に配置された層間絶縁膜と、前記層間絶縁膜を貫通して前記ソース電極に達するソース配線と、を備える。前記層間絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する。
【0008】
本開示の別の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、前記第２の半導体層の上方に配置された第５の半導体層と、前記第５の半導体層の上方に配置された第６の半導体層と、前記第６の半導体層、前記第５の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第２の開口部と、前記第２の開口部の内面に沿って配置され、かつ、前記第６の半導体層の上方に他の一部が配置されたゲート絶縁膜と、前記ゲート絶縁膜の上面に沿って配置されたゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下面側に配置されたドレイン電極と、前記窒化物半導体デバイスの終端部に設けられた、前記第２の半導体層を貫通して少なくとも前記第１の半導体層に達する溝部と、前記ゲート電極の上方に配置された層間絶縁膜と、前記層間絶縁膜を貫通して前記ソース電極に達するソース配線と、を備える。前記層間絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する。
【発明の効果】
【0009】
本開示によれば、オフ特性が改善された窒化物半導体デバイスを提供することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（本開示の基礎となった知見）
本発明者は、「背景技術」の欄において記載した従来の半導体デバイスに関し、以下の問題が生じることを見出した。
本発明者は、「背景技術」の欄において記載した従来の半導体デバイスに関し、以下の問題が生じることを見出した。
【0012】
特許文献１には、縦型のトレンチゲートＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である半導体装置が開示されている。当該半導体装置の外周部には、ｐｎ接合界面が露出する段差部が設けられている。当該半導体装置は、段差部の側面および底面を覆う保護膜と、保護膜を介して段差部の側面および底面を覆うフィールドプレート電極と、を備える。
【0013】
特許文献１に開示された半導体装置では、段差部を覆う保護膜を形成する際のプロセスダメージにより、ｐｎ接合界面が劣化し、オフ時のリーク電流が増加する。すなわち、特許文献１に開示された半導体装置では、オフリーク特性が劣化するという問題がある。
【0014】
そこで、上記課題を解決するために、本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、前記第２の半導体層の上方に配置された第３の半導体層と、前記第３の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部と、前記第１の開口部の内面に沿って一部が配置され、かつ、前記第３の半導体層の上方に他の一部が配置され、前記第１の導電型のチャネル領域を有する半導体多層膜と、前記半導体多層膜の上面に沿って配置された前記第２の導電型の第４の半導体層と、前記第４の半導体層の上方に配置されたゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下面側に配置されたドレイン電極と、前記窒化物半導体デバイスの終端部に設けられた、前記第２の半導体層を貫通して少なくとも前記第１の半導体層に達する溝部と、前記ゲート電極の上方に配置された層間絶縁膜と、前記層間絶縁膜を貫通して前記ソース電極に達するソース配線と、を備える。前記層間絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する。
【0015】
これにより、窒化物半導体デバイスの終端部に設けられた溝部には層間絶縁膜が形成されないので、ｐｎ接合界面へのプロセスダメージを無くすことができる。よって、オフリーク特性を改善することができる。
【0016】
また、例えば、本開示の一態様に係る窒化物半導体デバイスは、前記ソース配線の上方に配置された表面保護膜を備える。前記表面保護膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置してもよい。
【0017】
これにより、窒化物半導体デバイスの表面に対する埃、塵などの付着を抑制することができる。また、表面保護膜が水分の進入を抑制することができるので、窒化物半導体デバイスの信頼性を高めることができる。
【0018】
また、例えば、前記溝部の側壁と前記第２の半導体層の上面とがなす角度は、９０度未満であってもよい。
【0019】
これにより、窒化物半導体デバイスの終端部における電界の集中を緩和することができるので、オフリーク特性を改善することができる。
【0020】
また、例えば、前記溝部の深さは、１μｍ以上であり、または、前記溝部は、前記基板まで達してもよい。
【0021】
これにより、溝部が深くなることによって、窒化物半導体デバイスの表面と溝部との距離を長くすることができる。このため、窒化物半導体デバイスの終端部における電界の集中を緩和することができ、オフリーク特性を改善することができる。
【0022】
また、例えば、前記層間絶縁膜は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される１つの単層または多層膜であってもよい。
【0023】
これにより、吸湿性が低く、膜質の良好な層間絶縁膜を形成することができる。よって、水分の進入を抑制することができ、窒化物半導体デバイスの信頼性を高めることができる。
【0024】
また、例えば、前記第１の半導体層と前記第２の半導体層との間に配置された高抵抗層を備えてもよい。
【0025】
仮に、高抵抗層が設けられていない窒化物半導体デバイスのトランジスタ部を逆導通動作させた場合、ソース電極からドレイン電極に向けて第２の半導体層を電流が流れた場合に、耐圧が低下するおそれがある。この耐圧の低下によるオフ特性の劣化を逆導通劣化と呼ぶ場合がある。本態様に係る窒化物半導体デバイスでは、高抵抗層が設けられていることにより、逆導通動作時に第２の半導体層を流れる電流を抑制することができる。よって、逆導通劣化を抑制することができる。
【0026】
なお、逆導通動作とは、ソース電極とゲート電極とを短絡させることにより、トランジスタ部をダイオード動作させることである。この場合、ソース電極がアノード電極となり、ドレイン電極がカソード電極となる。
【0027】
また、例えば、前記高抵抗層には、ＣまたはＦｅが含まれていてもよい。
【0028】
これにより、高抵抗層の電気抵抗を高めることができ、逆導通劣化を更に抑制することができる。
【0029】
また、本開示の別の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、前記第２の半導体層の上方に配置された第５の半導体層と、前記第５の半導体層の上方に配置された第６の半導体層と、前記第６の半導体層、前記第５の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第２の開口部と、前記第２の開口部の内面に沿って配置され、かつ、前記第６の半導体層の上方に他の一部が配置されたゲート絶縁膜と、前記ゲート絶縁膜の上面に沿って配置されたゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下面側に配置されたドレイン電極と、前記窒化物半導体デバイスの終端部に設けられた、前記第２の半導体層を貫通して少なくとも前記第１の半導体層に達する溝部と、前記ゲート電極の上方に配置された層間絶縁膜と、前記層間絶縁膜を貫通して前記ソース電極に達するソース配線と、を備える。前記層間絶縁膜の端部は、平面視において、前記溝部の端部と一致し、または、前記溝部の端部よりも内側の範囲で、かつ、前記ソース電極のうち最外周に位置する部分よりも外側に位置する。
【0030】
これにより、窒化物半導体デバイスの終端部に設けられた溝部には層間絶縁膜が形成されないので、ｐｎ接合界面へのプロセスダメージを無くすことができる。よって、オフリーク特性を改善することができる。
【0031】
以下では、実施の形態について、図面を参照しながら具体的に説明する。
【0032】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0033】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
【0034】
また、本明細書において、平行または直交などの要素間の関係性を示す用語、および、矩形または台形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
【0035】
また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。ｘ軸およびｙ軸はそれぞれ、基板の平面視形状が矩形である場合に、当該矩形の第１の辺、および、当該第１の辺に直交する第２の辺に平行な方向である。ｚ軸は、基板の厚み方向である。なお、本明細書において、基板の「厚み方向」とは、基板の主面に垂直な方向のことをいう。厚み方向は、半導体層の積層方向と同じであり、「縦方向」とも記載される。また、基板の主面に平行な方向を「横方向」と記載する場合がある。
【0036】
また、基板に対してゲート電極およびソース電極が設けられた側（ｚ軸の正側）を「上方」または「上側」とみなし、基板に対してドレイン電極が設けられた側（ｚ軸の負側）を「下方」または「下側」とみなす。
【0037】
なお、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【0038】
また、本明細書において、「平面視」とは、窒化物半導体デバイスの基板の主面に対して垂直な方向から見たとき、すなわち、基板の主面を正面から見たときのことをいう。
【0039】
また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
【0040】
また、本明細書において、ＡｌＧａＮとは、三元混晶ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮなどでもって略記される。例えば、窒化物半導体の一例であるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０＜ｘ＜１、０＜ｙ＜１、かつ、０＜ｘ＋ｙ＜１）は、ＡｌＧａＩｎＮと略記される。
【0041】
【0042】
図１は、本実施の形態に係る窒化物半導体デバイス１の断面図である。図２は、本実施の形態に係る窒化物半導体デバイス１の平面図である。図１は、図２のＩ－Ｉ線における断面を表している。なお、図１では、トランジスタ部２と終端部３との間を模式的に分離して図示している。
【0043】
図１に示されるように、窒化物半導体デバイス１は、トランジスタ部２と、終端部３と、を備える。具体的には、窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、第１の下地層１４と、第２の下地層１６と、ゲート開口部２０と、半導体多層膜２１と、閾値調整層２８と、ソース開口部３０と、ソース電極３２と、ゲート電極３４と、ドレイン電極３６と、層間絶縁膜４２と、ソース配線４４と、を備える。半導体多層膜２１は、電子走行層２２と、電子供給層２４との積層体であり、チャネル領域としての二次元電子ガス（２ＤＥＧ）２６を含む。また、窒化物半導体デバイス１は、終端部３に設けられた溝部４０を備える。
【0044】
トランジスタ部２は、ＦＥＴを含む領域であり、図２に示されるように、窒化物半導体デバイス１の中央を含む領域である。具体的には、トランジスタ部２は、平面視において、第２の下地層１６、ゲート開口部２０、半導体多層膜２１、閾値調整層２８、ソース電極３２およびゲート電極３４が配置された領域である。
【0045】
なお、図２では、トランジスタ部２に配置された各構成要素の図示が省略されている。一例として、平面視形状が一方向に長尺の複数のソース電極３２がストライプ状に配置されており、ゲート電極３４、閾値調整層２８およびゲート開口部２０が隣り合うソース電極３２間に配置されている。あるいは、平面視形状が六角形の複数のソース電極３２が互いに隙間を空けながら平面充填されるように配置されていてもよい。
【0046】
終端部３は、トランジスタ部２以外の領域であり、トランジスタ部２を囲むリング状に設けられている。終端部３には、第２の下地層１６、ゲート開口部２０、半導体多層膜２１、閾値調整層２８、ソース電極３２およびゲート電極３４が配置されていない。なお、ソース電極３２と電気的に分離されていれば、第２の下地層１６、半導体多層膜２１および閾値調整層２８が終端部３に配置されていてもよい。この場合においても、溝部４０は、少なくともドリフト層１２まで達している。
【0047】
本実施の形態では、窒化物半導体デバイス１は、ＧａＮおよびＡｌＧａＮなどの窒化物半導体を主成分とする半導体層の積層構造を有するデバイスである。具体的には、窒化物半導体デバイス１は、ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造を有する。
【0048】
ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造において、（０００１）面上での自発分極またはピエゾ分極によって、ヘテロ界面には高濃度の二次元電子ガス２６が発生する。このため、アンドープ状態であっても、当該界面には、１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴を有する。
【0049】
本実施の形態に係る窒化物半導体デバイス１は、ＡｌＧａＮ／ＧａＮのヘテロ界面に発生する二次元電子ガス２６をチャネルとして利用した電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体デバイス１は、いわゆる縦型ＦＥＴである。
【0050】
本実施の形態に係る窒化物半導体デバイス１は、ノーマリオフ型のＦＥＴである。窒化物半導体デバイス１では、例えば、ソース電極３２が接地され（すなわち、電位が０Ｖ）、ドレイン電極３６に正の電位が与えられている。ドレイン電極３６に与えられる電位は、例えば１００Ｖ以上１２００Ｖ以下であるが、これに限らない。窒化物半導体デバイス１がオフ状態である場合には、ゲート電極３４には０Ｖまたは負の電位（例えば－５Ｖ）が印加されている。窒化物半導体デバイス１がオン状態である場合には、ゲート電極３４には正の電位（例えば＋５Ｖ）が印加されている。なお、窒化物半導体デバイス１は、ノーマリオン型のＦＥＴであってもよい。
【0051】
［構成］
以下では、窒化物半導体デバイス１が備える各構成要素の詳細について説明する。
以下では、窒化物半導体デバイス１が備える各構成要素の詳細について説明する。
【0052】
基板１０は、窒化物半導体からなる基板であり、図１に示されるように、互いに背向する第１の主面１０ａおよび第２の主面１０ｂを有する。第１の主面１０ａは、ドリフト層１２が形成される側の主面（上面）である。具体的には、第１の主面１０ａは、ｃ面に略一致する。第２の主面１０ｂは、ドレイン電極３６が形成される側の主面（下面）である。基板１０の平面視形状は、例えば矩形であるが、これに限らない。
【0053】
基板１０は、例えば、厚さが３００μｍであり、キャリア濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。なお、ｎ型およびｐ型は、半導体の導電型を示している。ｎ＋型は、半導体にｎ型のドーパントが高濃度に添加された状態、いわゆるヘビードープを表している。また、ｎ－型とは、半導体にｎ型のドーパントが低濃度に添加された状態、いわゆるライトドープを表している。ｐ＋型およびｐ－型についても同様である。ｎ型、ｎ＋型およびｎ－型は、第１の導電型の一例である。ｐ型、ｐ＋型およびｐ－型は、第２の導電型の一例である。第２の導電型は、第１の導電型の逆極性の導電型である。
【0054】
なお、基板１０は、窒化物半導体基板でなくてもよい。例えば、基板１０は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、または、酸化亜鉛（ＺｎＯ）基板などであってもよい。
【0055】
ドリフト層１２は、基板１０の上方に配置された第１の導電型の第１の窒化物半導体層の一例である。ドリフト層１２は、例えば、厚さが８μｍのｎ－型のＧａＮからなる膜である。ドリフト層１２のドナー濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下の範囲であり、一例として１×１０１６ｃｍ－３である。また、ドリフト層１２の炭素濃度（Ｃ濃度）は、１×１０１５ｃｍ－３以上２×１０１７ｃｍ－３以下の範囲である。
【0056】
ドリフト層１２は、例えば、基板１０の第１の主面１０ａに接触して設けられている。ドリフト層１２は、例えば、有機金属気相エピタキシャル成長（ＭＯＶＰＥ）法などの結晶成長により、基板１０の第１の主面１０ａ上に形成される。
【0057】
第１の下地層１４は、ドリフト層１２の上方に配置された第２の導電型の第２の窒化物半導体層の一例である。第１の下地層１４は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。第１の下地層１４は、ドリフト層１２の上面に接触して設けられている。第１の下地層１４は、例えば、ＭＯＶＰＥ法などの結晶成長により、ドリフト層１２上に形成される。なお、第１の下地層１４は、成膜したアンドープのＧａＮ膜にマグネシウム（Ｍｇ）を注入することで形成されてもよい。アンドープについては後で説明を行う。
【0058】
第１の下地層１４は、ソース電極３２とドレイン電極３６との間のリーク電流を抑制する。例えば、第１の下地層１４とドリフト層１２とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、ソース電極３２よりもドレイン電極３６が高電位となった場合に、ドリフト層１２に空乏層が延びる。これにより、窒化物半導体デバイス１の高耐圧化が可能である。本実施の形態では、オフ状態およびオン状態のいずれにおいても逆導通動作の場合を除いて、ソース電極３２よりドレイン電極３６が高電位となっている。このため、窒化物半導体デバイス１の高耐圧化が実現される。
【0059】
本実施の形態では、図１に示されるように、第１の下地層１４は、ソース電極３２と接触している。このため、第１の下地層１４は、ソース電極３２と同電位に固定されている。
【0060】
第２の下地層１６は、第１の下地層１４の上方に配置された第３の窒化物半導体層の一例である。第２の下地層１６は、第１の下地層１４より抵抗が高い高抵抗層である。第２の下地層１６は、絶縁性または半絶縁性の窒化物半導体から形成されている。第２の下地層１６は、例えば、厚さが２００ｎｍのアンドープＧａＮからなる膜である。第２の下地層１６は、第１の下地層１４に接触して設けられている。第２の下地層１６は、例えば、ＭＯＶＰＥ法などの結晶成長により、第１の下地層１４上に形成される。
【0061】
なお、ここで“アンドープ”とは、ＧａＮの極性をｎ型またはｐ型に変化させるＳｉまたはＭｇなどのドーパントがドープされていないことを意味する。本実施の形態では、第２の下地層１６には、炭素（Ｃ）がドープされている。具体的には、第２の下地層１６の炭素濃度は、第１の下地層１４の炭素濃度より高い。
【0062】
また、第２の下地層１６には、成膜時に混入する珪素（Ｓｉ）または酸素（Ｏ）が含まれる場合がある。この場合に、第２の下地層１６の炭素濃度は、珪素濃度（Ｓｉ濃度）または酸素濃度（Ｏ濃度）より高い。例えば、第２の下地層１６の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上でもよい。第２の下地層１６の珪素濃度または酸素濃度は、例えば、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下でもよい。
【0063】
なお、第２の下地層１６は、炭素以外に、マグネシウム（Ｍｇ）、鉄（Ｆｅ）またはホウ素（Ｂ）などのイオン注入により形成されてもよい。ＧａＮの高抵抗化を実現できるイオン種であれば、他のイオン種を用いてもよい。
【0064】
ここで、仮に、窒化物半導体デバイス１が第２の下地層１６を備えない場合、ソース電極３２とドレイン電極３６との間には、電子走行層２２とｐ型の第１の下地層１４とｎ型のドリフト層１２という寄生ｎｐｎ構造、すなわち、寄生バイポーラトランジスタが存在することになる。このため、窒化物半導体デバイス１がオフ状態である場合において、ｐ型の第１の下地層１４に電流が流れた場合に、寄生バイポーラトランジスタがオン状態になり、窒化物半導体デバイス１の耐圧を低下させる恐れがある。この場合、窒化物半導体デバイス１の誤動作が発生しやすい。本実施の形態では、高抵抗の第２の下地層１６が設けられていることで、寄生ｎｐｎ構造が形成されることを抑制し、窒化物半導体デバイス１の誤動作を抑制することができる。
【0065】
なお、第２の下地層１６の上面には、第１の下地層１４からＭｇなどのｐ型不純物が拡散するのを抑制するための層が設けられていてもよい。例えば、第２の下地層１６上には、厚さが２０ｎｍのＡｌＧａＮ層が設けられていてもよい。
【0066】
ゲート開口部２０は、第２の下地層１６および第１の下地層１４を貫通してドリフト層１２に達する第１の開口部の一例である。ゲート開口部２０は、第２の下地層１６および第１の下地層１４の両方を貫通している。ゲート開口部２０の底部２０ａは、ドリフト層１２の上面の一部である。図１に示されるように、底部２０ａは、第１の下地層１４の下面より下側に位置している。なお、第１の下地層１４の下面は、第１の下地層１４とドリフト層１２との界面に相当する。底部２０ａは、例えば、基板１０の第１の主面１０ａに平行である。
【0067】
本実施の形態では、ゲート開口部２０は、基板１０から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部２０の側壁２０ｂは、斜めに傾斜している。図１に示されるように、ゲート開口部２０の断面視形状は、逆台形、より具体的には、逆等脚台形である。
【0068】
底部２０ａに対する側壁２０ｂの傾斜角は、例えば３０°以上４５°以下の範囲である。傾斜角が小さい程、側壁２０ｂがｃ面に近づくので、結晶再成長により側壁２０ｂに沿って形成される電子走行層２２などの膜質を高めることができる。一方で、傾斜角が大きい程、ゲート開口部２０が大きくなりすぎることが抑制され、窒化物半導体デバイス１の小型化が実現される。
【0069】
ゲート開口部２０は、基板１０の第１の主面１０ａ上に、ドリフト層１２、第１の下地層１４および第２の下地層１６をこの順で連続的な成膜により形成した後、部分的にドリフト層１２を露出させるように、第２の下地層１６および第１の下地層１４の各々の一部を除去することで形成される。このとき、ドリフト層１２の表層部分を所定の厚さ分、除去することで、ゲート開口部２０の底部２０ａは、第１の下地層１４の下面よりも下方に形成される。
【0070】
第２の下地層１６および第１の下地層１４の除去は、レジストの塗布およびパターニング、ならびに、ドライエッチングによって行われる。具体的には、レジストをパターニングした後、ベークすることにより、レジストの端部が斜めに傾斜する。その後にドライエッチングを行うことで、レジストの形状が転写されるようにして側壁２０ｂが斜めになったゲート開口部２０が形成される。
【0071】
半導体多層膜２１は、ゲート開口部２０の内面に沿って一部が配置され、かつ、第２の下地層１６の上方に他の一部が配置されている。半導体多層膜２１は、電子走行層２２と、電子供給層２４との積層膜である。
【0072】
電子走行層２２は、ゲート開口部２０の内面に沿って設けられた第１の再成長層の一例である。具体的には、電子走行層２２の一部は、ゲート開口部２０の底部２０ａおよび側壁２０ｂに沿って設けられ、電子走行層２２の他の部分は、第２の下地層１６の上面上に設けられている。電子走行層２２は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層２２は、アンドープではなく、Ｓｉドープなどにより、ｎ型化されてもよい。
【0073】
電子走行層２２は、ゲート開口部２０の底部２０ａおよび側壁２０ｂにおいてドリフト層１２に接触している。電子走行層２２は、ゲート開口部２０の側壁２０ｂにおいて、第１の下地層１４および第２の下地層１６の各々の端面に接触している。さらに、電子走行層２２は、第２の下地層１６の上面に接触している。電子走行層２２は、ゲート開口部２０を形成した後に、結晶の再成長により形成される。
【0074】
電子走行層２２は、チャネル領域を有する。具体的には、電子走行層２２と電子供給層２４との界面の近傍には、二次元電子ガス２６が発生する。二次元電子ガス２６が電子走行層２２のチャネルとして機能する。図１では、二次元電子ガス２６が模式的に破線で図示されている。二次元電子ガス２６は、電子走行層２２と電子供給層２４との界面に沿って、すなわち、ゲート開口部２０の内面に沿って屈曲している。
【0075】
また、図１には示されていないが、電子走行層２２と電子供給層２４との間に、厚さが１ｎｍ程度のＡｌＮ膜が第２の再成長層として設けられていてもよい。ＡｌＮ膜は、合金散乱を抑制し、チャネルの移動度を向上させることができる。
【0076】
電子供給層２４は、ゲート開口部２０の内面に沿って設けられた第３の再成長層の一例である。電子走行層２２と電子供給層２４とは、基板１０側からこの順で設けられている。電子供給層２４は、電子走行層２２の上面に沿った形状で略均一な厚さで形成されている。電子供給層２４は、例えば、厚さが５０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層２４は、電子走行層２２の形成工程に続いて、結晶の再成長により形成される。
【0077】
電子供給層２４は、電子走行層２２との間でＡｌＧａＮ／ＧａＮのヘテロ界面を形成している。これにより、電子走行層２２内に二次元電子ガス２６が発生する。電子供給層２４は、電子走行層２２に形成されるチャネル領域（すなわち、二次元電子ガス２６）への電子の供給を行う。
【0078】
閾値調整層２８は、半導体多層膜２１の上面に沿って配置された第２の導電型の第４の窒化物半導体層の一例である。具体的には、閾値調整層２８は、ゲート電極３４と電子供給層２４との間に設けられている。閾値調整層２８は、電子供給層２４の上面に沿った形状で略均一な厚さで形成されている。
【0079】
閾値調整層２８は、例えば、厚さが１００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮまたはＡｌＧａＮからなる窒化物半導体層である。閾値調整層２８は、電子供給層２４の形成工程から引き続いてＭＯＶＰＥ法による再成長で成膜され、パターニングされることで形成される。
【0080】
閾値調整層２８が設けられていることによって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、窒化物半導体デバイス１の閾値電圧を高くすることができる。したがって、窒化物半導体デバイス１をノーマリオフ型のＦＥＴとして実現することができる。つまり、ゲート電極３４に対して０Ｖの電位を印加した場合に、窒化物半導体デバイス１をオフ状態にすることができる。
【0081】
ソース開口部３０は、ゲート開口部２０から離れた位置において、半導体多層膜２１および第２の下地層１６を貫通して第１の下地層１４に達する第２の開口部の一例である。ソース開口部３０は、平面視において、ゲート電極３４から離れた位置に配置されている。
【0082】
ソース開口部３０の底部３０ａは、第１の下地層１４の上面の一部である。図１に示されるように、底部３０ａは、第２の下地層１６の下面よりも下側に位置している。なお、第２の下地層１６の下面は、第２の下地層１６と第１の下地層１４との界面に相当する。底部３０ａは、例えば基板１０の第１の主面１０ａに平行である。
【0083】
図１に示されるように、ソース開口部３０は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、ソース開口部３０の側壁３０ｂは、底部３０ａに対して垂直である。つまり、ソース開口部３０の断面視形状は、矩形である。
【0084】
あるいは、ソース開口部３０は、ゲート開口部２０と同様に、基板１０から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ソース開口部３０の側壁３０ｂは、斜めに傾斜していてもよい。例えば、ソース開口部３０の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。このとき、底部３０ａに対する側壁３０ｂの傾斜角は、例えば、３０°以上６０°以下の範囲であってもよい。例えば、ソース開口部３０の側壁３０ｂの傾斜角は、ゲート開口部２０の側壁２０ｂの傾斜角よりも大きくてもよい。側壁３０ｂが斜めに傾斜していることで、ソース電極３２と電子走行層２２（二次元電子ガス２６）との接触面積が増えるので、オーミック接続が行われやすくなる。なお、二次元電子ガス２６は、ソース開口部３０の側壁３０ｂに露出し、露出部分でソース電極３２に接続されている。
【0085】
ソース開口部３０は、例えば、閾値調整層２８の形成工程（すなわち、結晶の再成長工程）に続いて、ゲート開口部２０とは異なる領域において第１の下地層１４を露出させるように、閾値調整層２８、電子供給層２４、電子走行層２２および第２の下地層１６をエッチングすることにより形成される。このとき、第１の下地層１４の表層部分も除去することにより、ソース開口部３０の底部３０ａが第２の下地層１６の下面よりも下方に形成される。ソース開口部３０は、例えば、フォトリソグラフィによるパターニング、および、ドライエッチングなどによって所定形状に形成される。
【0086】
ソース電極３２は、ゲート電極３４と離間して配置されている。本実施の形態では、ソース電極３２は、ソース開口部３０の内面に沿って設けられている。具体的には、ソース電極３２は、電子供給層２４、電子走行層２２および第１の下地層１４の各々に接続されている。ソース電極３２は、電子走行層２２および電子供給層２４の各々に対してオーミック接続されている。ソース電極３２は、側壁３０ｂにおいて二次元電子ガス２６と直接接触している。これにより、ソース電極３２と二次元電子ガス２６（チャネル）とのコンタクト抵抗を低減することができる。
【0087】
ソース電極３２は、金属などの導電性の材料を用いて形成されている。ソース電極３２の材料としては、例えば、Ｔｉ／Ａｌなど、熱処理することでｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。ソース電極３２は、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
【0088】
ゲート電極３４は、閾値調整層２８の上方に配置されている。具体的には、ゲート電極３４は、ゲート開口部２０を覆うように閾値調整層２８の上面に接して設けられている。ゲート電極３４は、例えば、閾値調整層２８の上面に沿った形状で略均一な膜厚で形成されている。あるいは、ゲート電極３４は、閾値調整層２８の上面の凹部を埋めるように形成されていてもよい。
【0089】
ゲート電極３４は、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極３４は、パラジウム（Ｐｄ）を用いて形成されている。なお、ゲート電極３４の材料としては、ｐ型のＧａＮ層に対してオーミック接続される材料を用いることができ、例えば、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極３４は、閾値調整層２８の成膜後、ソース開口部３０の形成後、または、ソース電極３２の形成後、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
【0090】
ドレイン電極３６は、基板１０の下面側、すなわち、ドリフト層１２とは反対側に設けられている。具体的には、ドレイン電極３６は、基板１０の第２の主面１０ｂに接触して設けられている。ドレイン電極３６は、金属などの導電性の材料を用いて形成されている。ドレイン電極３６の材料としては、ソース電極３２の材料と同様に、例えばＴｉ／Ａｌなど、ｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。ドレイン電極３６は、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
【0091】
［特徴的な構成］
続いて、本実施の形態に係る窒化物半導体デバイス１の主な特徴的な構成を説明する。まず、窒化物半導体デバイス１の終端部３の構成について説明する。
続いて、本実施の形態に係る窒化物半導体デバイス１の主な特徴的な構成を説明する。まず、窒化物半導体デバイス１の終端部３の構成について説明する。
【0092】
図１に示されるように、本実施の形態では、終端部３では、第２の下地層１６、半導体多層膜２１および閾値調整層２８は設けられていない。例えば、ソース開口部３０の形成と同時に、終端部３における第２の下地層１６、半導体多層膜２１および閾値調整層２８が除去される。終端部３において、第１の下地層１４の上面は、ソース開口部３０の底部３０ａと同じ高さに位置している。なお、「同じ高さ」とは、基板１０の第１の主面１０ａからの距離が同じであることを意味する。
【0093】
終端部３には、溝部４０が設けられている。溝部４０は、トランジスタ部２を区画し分離するためのアイソレーション用のトレンチである。溝部４０は、第１の下地層１４を貫通してドリフト層１２に達している。
【0094】
溝部４０は、底部４０ａと、側壁４０ｂと、を有する。本実施の形態では、溝部４０は、トランジスタ部２側にのみ側壁４０ｂを有する段差部である。つまり、溝部４０の底部４０ａは、窒化物半導体デバイス１の端面に繋がっている。溝部４０は、図２に示されるように、トランジスタ部２を囲むリング状に設けられている。
【0095】
溝部４０の底部４０ａは、ドリフト層１２の上面の一部である。図１に示されるように、底部４０ａは、第１の下地層１４の下面よりも下側に位置している。底部４０ａは、例えば基板１０の第１の主面１０ａに平行である。
【0096】
図１に示されるように、溝部４０は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、溝部４０の側壁４０ｂは、底部４０ａに対して垂直である。つまり、溝部４０の断面視形状は、矩形である。
【0097】
溝部４０の深さは、例えば、１μｍ以上である。溝部４０の深さとは、側壁４０ｂの高さであり、終端部３における第１の下地層１４の上面と溝部４０の底部４０ａとの距離（ｚ軸方向の長さ）である。溝部４０が深くなることにより、終端部３において窒化物半導体デバイス１の表面（上面）と溝部４０の底部４０ａとの距離が長くなる。これにより、終端部３における電界の集中を緩和することができ、オフ時のリーク電流を低減することができる。
【0098】
なお、溝部４０は、基板１０に達していてもよい。すなわち、溝部４０の底部４０ａは、基板１０の第１の主面１０ａであってもよい。溝部４０の深さを最大限大きくすることにより、リーク電流をさらに低減することができる。
【0099】
溝部４０は、層間絶縁膜４２を形成した後、ドライエッチングを行うことにより形成される。あるいは、ソース配線４４を形成した後、ドライエッチングによって溝部４０を形成してもよい。
【0100】
層間絶縁膜４２は、ゲート電極３４の上方に配置されている。具体的には、層間絶縁膜４２は、トランジスタ部２のほぼ全域を覆い、かつ、端部が終端部３に配置されている。層間絶縁膜４２には、ソース電極３２を露出させるためのコンタクトホール４３が設けられている。
【0101】
層間絶縁膜４２は、例えば、無機材料を主成分として含む絶縁膜である。具体的には、層間絶縁膜４２は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される１つの単層または多層膜である。
【0102】
このような無機材料を利用することにより、有機材料を使用する場合に比べて、層間絶縁膜４２の水分透過率を低減することができる。すなわち、層間絶縁膜４２は、水分の進入をより強く抑制することができる。
【0103】
例えば、層間絶縁膜４２は、ゲート電極３４およびソース電極３２を形成した後、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはスパッタリングなどによって無機膜を全面に形成した後、所定形状にパターニングすることによって形成される。パターニングによって、コンタクトホール４３が形成される。コンタクトホール４３の形成と同時に、後工程で溝部４０を形成するための終端部分も同時に除去されてもよい。
【0104】
図１に示されるように、層間絶縁膜４２を覆うようにソース配線４４が設けられている。ソース配線４４は、層間絶縁膜４２を貫通してソース電極３２に達している。具体的には、ソース配線４４は、コンタクトホール４３を埋めるように設けられており、複数のソース電極３２を電気的に接続している。
【0105】
ソース配線４４は、金属などの導電性材料を用いて形成されている。例えば、ソース配線４４の材料としては、ソース電極３２と同じ材料を用いることができる。
【0106】
本実施の形態では、層間絶縁膜４２の端部は、平面視において、溝部４０の端部よりも内側の範囲で、かつ、ソース電極３２のうち最外周に位置する部分よりも外側に位置している。図１に示されるように、層間絶縁膜４２の端部と、溝部４０の端部（すなわち、側壁４０ｂの上端）との距離をｄとする。また、ソース電極３２のうち、最も溝部４０の端部に近い部分と、溝部４０の端部との距離をＡとする。この場合において、０≦ｄ＜Ａが満たされる。
【0107】
０≦ｄは、層間絶縁膜４２は、溝部４０には設けられていないことを意味している。具体的には、層間絶縁膜４２を形成した後、溝部４０が形成されるので、０≦ｄを容易に満すことができる。例えば、溝部４０を形成するためのドライエッチングに使用されるマスクを用いて、層間絶縁膜４２の端部を除去することで、ｄ＝０を容易に実現することができる。層間絶縁膜４２の端部の除去から連続して溝部４０を形成することで、溝部４０内に層間絶縁膜４２が形成されないようにすることができる。
【0108】
溝部４０の側壁４０ｂには、ｎ型のドリフト層１２とｐ型の第１の下地層１４との界面、すなわち、ｐｎ接合界面の端部が露出している。ｐｎ接合界面は、溝部４０が形成される際に露出する。すなわち、ｐｎ接合界面は、層間絶縁膜４２を形成した後の工程で露出する。
【0109】
層間絶縁膜４２を形成する際のプラズマＣＶＤおよびスパッタリングは、成膜時に下地となる層に対してプロセスダメージを与えやすい。このため、溝部４０内に層間絶縁膜４２を形成した場合には、プロセスダメージによって側壁４０ｂに露出したｐｎ接合界面が劣化するおそれがある。本実施の形態によれば、層間絶縁膜４２を形成した後に、溝部４０を形成することができるので、層間絶縁膜４２の形成の際のプロセスダメージをなくすことができる。したがって、層間絶縁膜４２の形成時のダメージがｐｎ接合界面に入るのを抑制することができる。よって、ｐｎ接合界面の劣化が抑制されるので、オフ時のリーク電流が増加するのを抑制することができる。
【0110】
また、ｄ＜Ａを満たすことによって、すなわち、終端部３の近傍において、ソース電極３２が露出しないように層間絶縁膜４２が設けられていることによって、ソース電極３２を介した短絡またはリーク電流の発生を抑制することができる。ｄが０に近づくことにより、すなわち、層間絶縁膜４２の端部が溝部４０の側壁４０ｂに近づくにつれて、保護範囲が広くなるのでトランジスタ部２の保護機能を高めることができる。
【0111】
（実施の形態２）
続いて、実施の形態２について説明する。
続いて、実施の形態２について説明する。
【0112】
実施の形態２では、実施の形態１と比較して、表面保護膜を備える点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
【0113】
図３は、本実施の形態に係る窒化物半導体デバイス１０１の断面図である。図３に示されるように、窒化物半導体デバイス１０１は、図１に示される窒化物半導体デバイス１と比較して、表面保護膜１４６をさらに備える。
【0114】
表面保護膜１４６は、ソース配線４４の上方に配置されている。具体的には、表面保護膜１４６は、トランジスタ部２のほぼ全域を覆い、かつ、端部が終端部３に配置されている。表面保護膜１４６は、ソース配線４４の上面と、ソース配線４４が設けられていない部分では層間絶縁膜４２の上面と、を接触して覆っている。
【0115】
表面保護膜１４６は、例えば、有機材料を主成分として含む絶縁膜である。例えば、表面保護膜１４６は、ソース配線４４を形成した後、塗布法などによって有機材料を全面に塗布した後、所定形状にパターニングすることによって形成される。パターニングは、例えば、溝部４０を形成する前に行われる。表面保護膜１４６は、例えば、水分透過率が低い材料を用いて形成される。
【0116】
なお、表面保護膜１４６は、無機材料を主成分として含む絶縁膜であってもよい。例えば、表面保護膜１４６は、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、ＨｆＯＮおよびＺｒＯＮからなる群から選択される１つの単層または多層膜であってもよい。
【0117】
本実施の形態では、表面保護膜１４６の端部は、平面視において、溝部４０の端部よりも内側の範囲で、かつ、ソース電極３２のうち最外周に位置する部分よりも外側に位置している。図３に示されるように、表面保護膜１４６の端部は、平面視において、層間絶縁膜４２の端部と一致している。例えば、表面保護膜１４６と層間絶縁膜４２とを一括してエッチングすることにより、端部を一致させることができる。表面保護膜１４６および層間絶縁膜４２の各々の端部を除去した後、溝部４０を形成することにより、表面保護膜１４６および層間絶縁膜４２を形成する際のプロセスダメージが側壁４０ｂのｐｎ接合界面に入るのを抑制することができる。これにより、オフ時のリーク電流を抑制することができる。
【0118】
表面保護膜１４６が設けられていることによって、トランジスタ部２（トランジスタ動作をする部分）への水分の進入を抑制することができる。よって、窒化物半導体デバイス１０１の信頼性を高めることができる。
【0119】
なお、表面保護膜１４６の端部は、層間絶縁膜４２の端部と一致していなくてもよい。以下では、図４および図５を用いて本実施の形態の変形例について説明する。図４および図５はそれぞれ、本実施の形態の変形例１および２に係る窒化物半導体デバイス１０２および１０３の断面図である。
【0120】
図４に示される窒化物半導体デバイス１０２では、表面保護膜１４６の端部は、層間絶縁膜４２の端部よりも溝部４０に近い位置に位置している。すなわち、表面保護膜１４６の端部は、平面視において、溝部４０の端部（側壁４０ｂの上端）と層間絶縁膜４２の端部との間に位置している。このような表面保護膜１４６は、例えば、層間絶縁膜４２の端部の除去を行った後、溝部４０を形成する前に形成することができる。
【0121】
これにより、層間絶縁膜４２の端部を露出させないように表面保護膜１４６によって覆うことができる。表面保護膜１４６が覆う領域が大きくなることによって、水分の進入の抑制効果をさらに高めることができる。よって、窒化物半導体デバイス１０２の信頼性をさらに高めることができる。
【0122】
図５に示される窒化物半導体デバイス１０３では、表面保護膜１４６の端部は、層間絶縁膜４２の端部よりもソース電極３２に近い位置に位置している。すなわち、表面保護膜１４６の端部は、平面視において、層間絶縁膜４２の端部とソース電極３２のうち最外周に位置する部分との間に位置している。このような表面保護膜１４６は、例えば、層間絶縁膜４２の端部の除去を行った後、溝部４０を形成する前に形成することができる。あるいは、表面保護膜１４６は、層間絶縁膜４２の端部の除去を行う前に形成されてもよい。
【0123】
（実施の形態３）
続いて、実施の形態３について説明する。
続いて、実施の形態３について説明する。
【0124】
実施の形態３では、実施の形態２と比較して、溝部の形状が相違する。以下では、実施の形態２との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
【0125】
図６は、本実施の形態に係る窒化物半導体デバイス２０１の断面図である。図６に示されるように、窒化物半導体デバイス２０１は、図３に示される窒化物半導体デバイス１０１と比較して、溝部４０の代わりに溝部２４０を備える。
【0126】
溝部２４０は、傾斜した側壁２４０ｂを有する。側壁２４０ｂと第１の下地層１４の上面とがなす角度θは、９０度未満である。傾斜した側壁２４０ｂは、ドライエッチングに使用するマスクとして、端部が斜めに傾斜したマスクを利用することにより、形成することができる。例えば、レジストをパターニングした後、ベークすることにより、レジストの端部が斜めに傾斜する。その後に、レジストをマスクとしてドライエッチングを行うことで、レジストの形状が転写されるようにして側壁２４０ｂが斜めになった溝部２４０が形成される。
【0127】
なお、図６に示される例では、溝部２４０は、底部を有さず、第１の下地層１４の端部を斜めに切り落とした形状を有するが、これに限定されない。溝部２４０は、例えば、基板１０の第１の主面１０ａに平行な底部を有してもよい。
【0128】
このように、溝部２４０の側壁２４０ｂが斜めに傾斜していることにより、終端部３における電界の集中を緩和することができる。よって、オフ時のリーク電流を低減することができる。
【0129】
なお、本実施の形態では、実施の形態２に係る窒化物半導体デバイス１０１が溝部２４０を備える構成を説明したが、側壁２４０ｂが傾斜した溝部２４０は、他の実施の形態または変形例に係る窒化物半導体デバイスに備えられていてもよい。具体的には、窒化物半導体デバイス１または１０２または１０３が溝部２４０を備えてもよい。
【0130】
（実施の形態４）
続いて、実施の形態４について説明する。
続いて、実施の形態４について説明する。
【0131】
実施の形態４では、実施の形態２と比較して、層間絶縁膜および表面保護膜の各々の端部の位置が相違する。以下では、実施の形態２との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
【0132】
図７は、本実施の形態に係る窒化物半導体デバイス３０１の断面図である。図７に示されるように、窒化物半導体デバイス３０１では、層間絶縁膜４２の端部と表面保護膜１４６の端部とが、平面視において、溝部４０の端部（側壁４０ｂの上端）に一致している。すなわち、層間絶縁膜４２の端部と溝部４０の端部との距離ｄが０である。この構成は、例えば、表面保護膜１４６および層間絶縁膜４２をこの順でエッチングすることにより端部を除去し、同じマスクを利用して連続的に第１の下地層１４とドリフト層１２の一部とを除去することによって形成される。つまり、エッチングのマスク交換が不要で簡単なプロセスで製造することができる。
【0133】
なお、層間絶縁膜４２の端部と、表面保護膜１４６の端部と、溝部４０の端部との位置関係は、図７に示した例には限定されず、他の実施の形態および変形例で示した位置関係であってもよい。
【0134】
また、本実施の形態に係る窒化物半導体デバイス３０１では、溝部４０の代わりに、実施の形態３に係る溝部２４０が設けられていてもよい。
【0135】
（実施の形態５）
続いて、実施の形態５について説明する。
続いて、実施の形態５について説明する。
【0136】
実施の形態５では、実施の形態４と比較して、高抵抗層を備える点が相違する。以下では、実施の形態４との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
【0137】
図８は、本実施の形態に係る窒化物半導体デバイス４０１の断面図である。図８に示されるように、窒化物半導体デバイス４０１は、図７に示される窒化物半導体デバイス３０１と比較して、高抵抗層４１８をさらに備える。
【0138】
高抵抗層４１８は、ドリフト層１２と第１の下地層１４との間に各々に配置されている。高抵抗層４１８は、ドリフト層１２よりも抵抗が高い層である。例えば、高抵抗層４１８は、ドリフト層１２よりも第１の導電型の不純物濃度が低い層である。高抵抗層４１８は、例えば絶縁性または半絶縁性の窒化物半導体から形成されている。高抵抗層４１８の不純物濃度（ドナー濃度）は、例えば、１×１０１６ｃｍ－３以下である。高抵抗層４１８は、例えば厚さが２００ｎｍのアンドープＧａＮからなる膜である。
【0139】
高抵抗層４１８には、炭素（Ｃ）または鉄（Ｆｅ）が含まれている。高抵抗層４１８の炭素濃度または鉄濃度は、例えば、２×１０１６ｃｍ－３以上、１×１０２０ｃｍ－３以下の範囲であり、一例として１×１０１８ｃｍ－３である。なお、ＧａＮの高抵抗化を実現できる元素であれば、他の元素を用いてもよい。
【0140】
本実施の形態では、図８に示されるように、溝部４０は、高抵抗層４１８を貫通している。すなわち、実施の形態１と同様に、溝部４０の底部４０ａは、ドリフト層１２に位置している。
【0141】
なお、溝部４０の底部４０ａは、高抵抗層４１８の上面の一部であってもよい。すなわち、溝部４０は、高抵抗層４１８を貫通していなくてもよい。これにより、溝部４０の近傍で、高抵抗層４１８の横方向に空乏層が延びやすくなり、電界集中の緩和が可能になる。よって、窒化物半導体デバイス４０１のオフ特性を改善することができる。
【0142】
以上のように、本実施の形態に係る窒化物半導体デバイス４０１では、高抵抗層４１８が設けられていることによって、トランジスタ部２の逆導通動作時に、第１の下地層１４とドリフト層１２とのｐｎ接合に電流が流れにくくすることができる。これにより、逆導通劣化が抑制されるので、窒化物半導体デバイス４０１のオフ特性の劣化を抑制することができる。
【0143】
なお、本実施の形態では、実施の形態４に係る窒化物半導体デバイス３０１が高抵抗層４１８を備える構成を説明したが、高抵抗層４１８は、他の実施の形態または変形例に係る窒化物半導体デバイスに備えられていてもよい。すなわち、窒化物半導体デバイス１、１０１～１０３または２０１が高抵抗層４１８を備えてもよい。
【0144】
また、本実施の形態に係る窒化物半導体デバイス４０１では、溝部４０の代わりに、実施の形態３に係る溝部２４０が設けられていてもよい。
【0145】
（実施の形態６）
続いて、実施の形態６について説明する。
続いて、実施の形態６について説明する。
【0146】
実施の形態６では、実施の形態４と比較して、半導体多層膜の配置が主に相違する。以下では、実施の形態４との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
【0147】
図９は、本実施の形態に係る窒化物半導体デバイス５０１の断面図である。図９に示されるように、窒化物半導体デバイス５０１は、図７に示される窒化物半導体デバイス３０１と比較して、ゲート開口部２０、半導体多層膜２１および閾値調整層２８の代わりに、ゲート開口部５２０、半導体多層膜５２１およびゲート絶縁膜５２８を備える点が相違する。
【0148】
半導体多層膜５２１は、電子走行層５２２および電子供給層５２４を備える。
【0149】
電子走行層５２２は、第１の下地層１４の上方に配置された第５の窒化物半導体層の一例である。電子走行層５２２は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層５２２は、アンドープではなく、Ｓｉドープなどにより、ｎ型化されてもよい。電子走行層５２２は、第２の下地層１６と同じ機能を有する。
【0150】
電子供給層５２４は、電子走行層５２２の上方に配置された第６の窒化物半導体層の一例である。電子供給層５２４は、例えば、厚さが５０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層５２４は、電子走行層５２２の形成工程に続いて、結晶の成長により形成される。
【0151】
電子供給層５２４は、電子走行層５２２との間でＡｌＧａＮ／ＧａＮのヘテロ界面を形成している。これにより、電子走行層５２２内に二次元電子ガス（図示せず）が発生する。電子供給層５２４は、電子走行層５２２に形成される二次元電子ガスへの電子の供給を行う。
【0152】
本実施の形態では、ゲート開口部５２０は、電子供給層５２４、電子走行層５２２および第１の下地層１４を貫通してドリフト層１２に達する。ゲート開口部５２０の底部５２０ａは、ドリフト層１２の上面の一部である。図９に示されるように、底部５２０ａは、第１の下地層１４の下面より下側に位置している。なお、第１の下地層１４の下面は、第１の下地層１４とドリフト層１２との界面に相当する。底部５２０ａは、例えば、基板１０の第１の主面１０ａに平行である。
【0153】
図９に示されるように、ゲート開口部５２０は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、ゲート開口部５２０の側壁５２０ｂは、底部５２０ａに対して垂直である。つまり、ゲート開口部５２０の断面視形状は、矩形である。
【0154】
あるいは、ゲート開口部５２０は、実施の形態１のゲート開口部２０と同様に、基板１０から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ゲート開口部５２０の側壁５２０ｂは、斜めに傾斜していてもよい。例えば、ゲート開口部５２０の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。
【0155】
ゲート開口部５２０は、基板１０の第１の主面１０ａ上に、ドリフト層１２、第１の下地層１４、電子走行層５２２および電子供給層５２４をこの順で連続的な成膜により形成した後、部分的にドリフト層１２を露出させるように、電子供給層５２４、電子走行層５２２および第１の下地層１４の各々の一部を除去することで形成される。このとき、ドリフト層１２の表層部分を所定の厚さ分、除去することで、ゲート開口部５２０の底部５２０ａは、第１の下地層１４の下面よりも下方に形成される。
【0156】
ゲート絶縁膜５２８は、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３などの酸化膜である。本実施の形態に係る窒化物半導体デバイス５０１では、ゲート絶縁膜５２８およびゲート電極３４がこの順で、ゲート開口部５２０の内面に沿って設けられている。具体的には、ゲート絶縁膜５２８の一部は、ゲート開口部５２０の底部５２０ａおよび側壁５２０ｂに沿って設けられ、ゲート絶縁膜５２８の他の部分は、電子供給層５２４の上面上に設けられている。ゲート絶縁膜５２８は、ゲート開口部５２０の側壁５２０ｂにおいて、第１の下地層１４、電子走行層５２２および電子供給層５２４の各々の端面に接触している。
【0157】
ゲート電極３４に所定の電圧が印加された場合、ｐ型の第１の下地層１４の、ゲート絶縁膜５２８に接する端面の近傍には、ｎ型に反転した反転領域が形成される。当該反転領域がチャネルとして機能することにより、電子走行層５２２とドリフト層１２とが導通するので、ソース電極３２とドレイン電極３６との間で電流が流れる。このように、本実施の形態に係る窒化物半導体デバイス５０１では、いわゆるＭＯＳＦＥＴと同等の動作が可能になる。
【0158】
本実施の形態においても、終端部３では、層間絶縁膜４２の端部が、平面視において、溝部４０の端部に一致している。したがって、他の実施の形態と同様に、オフ時のリーク電流を低減することができる。
【0159】
なお、他の実施の形態と同様に、層間絶縁膜４２の端部は、平面視において、溝部４０の端部よりも内側の範囲で、かつ、ソース電極３２のうち最外周に位置する部分よりも外側に位置していてもよい。また、表面保護膜１４６の端部は、実施の形態２およびその変形例のように、層間絶縁膜４２の端部と一致していなくてもよい。
【0160】
（他の実施の形態）
以上、１つまたは複数の態様に係る窒化物半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
以上、１つまたは複数の態様に係る窒化物半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
【0161】
例えば、ソース開口部３０が設けられていなくてもよい。この場合、ソース電極３２は、半導体多層膜２１の上面において、閾値調整層２８から離れた位置に設けられている。
【0162】
また、例えば、ドリフト層１２は、基板１０側から第１の下地層１４側にかけて徐々に不純物濃度（ドナー濃度）を低減させていくグレーデッド構造にしてもよい。なお、ドナー濃度の制御は、ドナーとなるＳｉで制御してもよいし、Ｓｉを補償するようなアクセプターとなる炭素で制御してもよい。あるいは、ドリフト層１２は、不純物濃度が異なる複数の窒化物半導体層の積層構造を有してもよい。
【0163】
また、例えば、終端部３は、窒化物半導体デバイス１の端面を含んでいなくてもよい。終端部３は、トランジスタ部２を他の装置から分離するための部分である。トランジスタ部２の終端部３を挟んだ隣の領域に他の素子が配置されていてもよい。例えば、他の素子は、ドリフト層１２と第１の下地層１４とのｐｎ接合を利用したｐｎダイオードである。窒化物半導体デバイス１は、トランジスタ部２と、終端部３と、ｐｎダイオードと、を備えてもよい。
【0164】
また、第１の導電型がｐ型、ｐ＋型、ｐ－型であり、第２の導電型がｎ型、ｎ＋型、ｎ－型であってもよい。
【0165】
また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【0166】
本開示は、オフ特性が改善された窒化物半導体デバイスとして利用でき、例えばテレビなどの民生機器の電源回路などで用いられるパワートランジスタなどのパワーデバイスなどに利用することができる。
【符号の説明】
【0167】
１、１０１、１０２、１０３、２０１、３０１、４０１、５０１ 窒化物半導体デバイス
２ トランジスタ部
３ 終端部
１０ 基板
１０ａ 第１の主面
１０ｂ 第２の主面
１２ ドリフト層
１４ 第１の下地層
１６ 第２の下地層
２０、５２０ ゲート開口部
２０ａ、３０ａ、４０ａ、５２０ａ 底部
２０ｂ、３０ｂ、４０ｂ、２４０ｂ、５２０ｂ 側壁
２１、５２１ 半導体多層膜
２２、５２２ 電子走行層
２４、５２４ 電子供給層
２６ 二次元電子ガス
２８ 閾値調整層
３０ ソース開口部
３２ ソース電極
３４ ゲート電極
３６ ドレイン電極
４０、２４０ 溝部
４２ 層間絶縁膜
４３ コンタクトホール
４４ ソース配線
１４６ 表面保護膜
４１８ 高抵抗層
５２８ ゲート絶縁膜
２ トランジスタ部
３ 終端部
１０ 基板
１０ａ 第１の主面
１０ｂ 第２の主面
１２ ドリフト層
１４ 第１の下地層
１６ 第２の下地層
２０、５２０ ゲート開口部
２０ａ、３０ａ、４０ａ、５２０ａ 底部
２０ｂ、３０ｂ、４０ｂ、２４０ｂ、５２０ｂ 側壁
２１、５２１ 半導体多層膜
２２、５２２ 電子走行層
２４、５２４ 電子供給層
２６ 二次元電子ガス
２８ 閾値調整層
３０ ソース開口部
３２ ソース電極
３４ ゲート電極
３６ ドレイン電極
４０、２４０ 溝部
４２ 層間絶縁膜
４３ コンタクトホール
４４ ソース配線
１４６ 表面保護膜
４１８ 高抵抗層
５２８ ゲート絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】