特開 2023-134168 半導体回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023134168

(43)【公開日】2023-09-27

(54)【発明の名称】半導体回路

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20230920BHJP

   H03K 19/0185 20060101ALN20230920BHJP

【ＦＩ】

H03K19/0175 210

H03K19/0185 210

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2022039537

(22)【出願日】2022-03-14

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100097113

【弁理士】

【氏名又は名称】堀 城之

(74)【代理人】

【識別番号】100162363

【弁理士】

【氏名又は名称】前島 幸彦

(72)【発明者】

【氏名】井上 隆

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA37

5J056BB02

5J056BB52

5J056CC06

5J056CC11

5J056CC14

5J056CC15

5J056CC21

5J056DD13

5J056DD28

5J056FF08

5J056GG09

5J056KK01

(57)【要約】

【課題】低電位側から高電位側への信号伝達を、シングルレベルシフト回路を用いて応答性の遅延なく実施できる半導体回路を提供する。
【解決手段】低電位側で生成された入力信号Ｈ_ＩＮの立ち上がりエッジを検出してダブルパルス以上をセット信号ＳＥとして生成すると共に、立ち下がりエッジを検出してセット信号ＳＥのパルス幅の２倍幅を超えるパルス幅のリセット信号ＲＥを生成し、セット信号ＳＥとリセット信号ＲＥとを重畳したシフト用信号ＳＨを出力するパルス発生回路２０と、シフト用信号ＳＨを高電位側にレベルシフトしたシフト済信号ＳＨ’を出力するレベルシフト回路と、シフト済信号ＳＨ’に重畳されたセット信号ＳＥ及びリセット信号ＲＥを判別するパルス判別回路３０と、パルス判別回路の検出結果に基づいて、入力信号を高電位側にレベルシフトした出力信号Ｈ_ＯＵＴを生成する出力固定回路４０と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

低電位側から高電位側に信号を伝達する半導体回路であって、
前記低電位側で生成された入力信号のエッジを検出してダブルパルス以上をセット信号として生成すると共に、次のエッジを検出して前記セット信号のパルス幅の２倍を超えるパルス幅のリセット信号を生成し、前記セット信号と前記リセット信号とを重畳したシフト用信号を出力するパルス発生回路と、
前記シフト用信号を前記高電位側にレベルシフトしたシフト済信号を出力するレベルシフト回路と、
前記シフト済信号に重畳された前記セット信号及び前記リセット信号を判別するパルス判別回路と、
前記パルス判別回路の判別結果に基づいて、前記入力信号を前記高電位側にレベルシフトした出力信号を生成する出力固定回路と、を備えることを特徴とする半導体回路。

【請求項2】

前記パルス判別回路は、１発目のパルスが検出された後、閾時間以内に前記１発目に引き続くパルスが検出された場合に、前記セット信号として判別することを特徴とする請求項１に記載の半導体回路。

【請求項3】

前記閾時間は、前記セット信号のパルス幅の２倍を超え、前記リセット信号のパルス幅未満に設定されていることを特徴とする請求項２に記載の半導体回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号をレベルシフトして電位が異なる回路に伝達する半導体回路に関するものである。

【背景技術】

【0002】

高耐圧スイッチング素子、例えば、ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）を備えたレベルシフト回路を用いて、低電位側回路から高電位側回路に信号を伝達する信号伝達回路が知られている（例えば、特許文献１、２参照）。

【0003】

レベルシフト回路を用いた信号伝達回路は、高圧が印加される高耐圧スイッチング素子の発熱を抑える必要がある。そこで、信号伝達回路は、信号を元の波形のまま伝送することなく、エッジを時間長（パルス幅）が短いセット信号及びリセット信号として伝達するのが一般的である。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００３－３３９１５１号公報

【特許文献2】特許第５８８０２２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１は、セット信号のパルス幅よりもリセット信号のパルス幅の方を長く設定することで、入力パルス幅が短くなった場合の誤動作を防止している。しかしながら、特許文献１は、レベルシフト回路としてセット信号用とリセット信号用のそれぞれに高耐圧スイッチング素子を備える必要があるため、コスト高になってしまう。

【0006】

特許文献２は、セット信号及びリセット信号を論理信号とすることで、１個の高耐圧スイッチング素子（シングルレベルシフト回路）で信号伝達を可能にして、コストダウンを図っている。しかしながら、特許文献２は、論理信号（データ）を電位が異なる回路間で送信／受信する方式であり、応答性について問題がある。

【0007】

本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、低電位側から高電位側への信号伝達を、シングルレベルシフト回路を用いて応答性の遅延なく実施できる半導体回路を提供する点にある。

【課題を解決するための手段】

【0008】

本発明に係る半導体回路は、上記の目的を達成するため、次のように構成される。
本発明に係る半導体回路は、低電位側から高電位側に信号を伝達する半導体回路であって、前記低電位側で生成された入力信号のエッジを検出してダブルパルス以上をセット信号として生成すると共に、次のエッジを検出して前記セット信号のパルス幅の２倍を超えるパルス幅のリセット信号を生成し、前記セット信号と前記リセット信号とを重畳したシフト用信号を出力するパルス発生回路と、前記シフト用信号を前記高電位側にレベルシフトしたシフト済信号を出力するレベルシフト回路と、前記シフト済信号に重畳された前記セット信号及び前記リセット信号を判別するパルス判別回路と、前記パルス判別回路の判別結果に基づいて、前記入力信号を前記高電位側にレベルシフトした出力信号を生成する出力固定回路と、を備える。

【発明の効果】

【0009】

本発明の半導体回路は、エッジを検出して生成したセット信号ＳＥ及びリセット信号ＲＥを１系統のシフト用信号ＳＨとしてレベルシフトすることができ、低電位側から高電位側への信号伝達を、シングルレベルシフト回路を用いて応答性の遅延なく実施できるという効果を奏する。

【図面の簡単な説明】

【0010】

【図1】本発明に係る半導体回路の実施の形態の構成を示す回路図である。

【図2】図1に示すパルス発生回路の動作を示す波形図である。

【図3】図1に示すパルス発生回路の回路図である。

【図4】図1に示すパルス判別回路の構成を示す回路図である。

【図5】図1に示すパルス判別回路の動作を示す波形図である。

【発明を実施するための形態】

【0011】

以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。

【0012】

本実施の形態の半導体回路は、図１を参照すると、低電位側から高電位側に信号を伝達する信号伝達回路１０であり、パワーＭＯＳＦＥＴ等の高電位側スイッチング素子の駆動信号ＨＯを出力するハイサイド駆動回路１Ｈに備えられている。なお、低電位側スイッチング素子の駆動信号ＬＯを出力するローサイド駆動回路１Ｌは、従来の構成を採用することができるため、説明を省略する。

【0013】

ハイサイド駆動回路１Ｈは、シュミットトリガバッファ２と、抵抗Ｒ１と、ドライバ回路３と、スイッチング素子Ｑ１、Ｑ２とを備えている。

【0014】

シュミットトリガバッファ２は、電源入力端が低電位側の電源電圧Ｖｃｃに接続され、グランド入力端が共通グランド電位端ＣＯＭに接地されている。また、シュミットトリガバッファ２は、入力端が抵抗Ｒ１を介して共通グランド電位端ＣＯＭに接地され、出力端が信号伝達回路１０の入力端に接続されている。

【0015】

ドライバ回路３は、電源入力端が高電位側の電源電圧ＶＢに接続され、グランド入力端が高電位側のグランド電位端ＶＳに接地されている。また、ドライバ回路３は、入力端が信号伝達回路１０の出力端に接続され、出力端がスイッチング素子Ｑ１、Ｑ２の制御端子（ゲート）に接続されている。

【0016】

スイッチング素子Ｑ１はＰチャンネルのＭＯＳＦＥＴ、スイッチング素子Ｑ２はＮチャンネルのＭＯＳＦＥＴでそれぞれ構成され、高電位側の電源電圧ＶＢ－グランド電位端ＶＳ間に直列に接続されている。高電位側の電源電圧ＶＢにスイッチング素子Ｑ１のドレインが、スイッチング素子Ｑ１のソースにスイッチング素子Ｑ２のドレインが、スイッチング素子Ｑ２のソースに高電位側のグランド電位端ＶＳがそれぞれ接続されている。そして、スイッチング素子Ｑ１とスイッチング素子Ｑ２との接続点の電位が駆動信号ＨＯとして出力される。

【0017】

シュミットトリガバッファ２の入力端には、スイッチング素子Ｑ１、Ｑ２のオン・オフを制御する、低電位側で生成された入力信号Ｈ_ｉｎが入力される。信号伝達回路１０は、シュミットトリガバッファ２によって波形成形された入力信号Ｈ_ＩＮを、レベルシフトした高電位側の出力信号Ｈ_ＯＵＴに変換する。出力信号Ｈ_ＯＵＴは、スイッチング素子Ｑ１、Ｑ２の制御信号として、ドライバ回路３を経由してスイッチング素子Ｑ１、Ｑ２の制御端子（ゲート）に入力される。

【0018】

信号伝達回路１０は、パルス発生回路２０と、高耐圧スイッチング素子Ｑ１１と、抵抗Ｒ１１と、パルス判別回路３０と、出力固定回路４０とを備える。

【0019】

図２を参照すると、パルス発生回路２０は、シュミットトリガバッファ２によって波形成形された入力信号Ｈ_ＩＮの正のエッジ（立ち上がりエッジ）を検出してダブル以上のパルスをセット信号ＳＥとして生成すると共に、負のエッジ（立ち下がりエッジ）を検出してセット信号ＳＥのパルス幅の２倍幅を超えるパルス幅のリセット信号ＲＥを生成する。そして、パルス発生回路２０は、セット信号ＳＥとリセット信号ＲＥとを重畳（オア）した信号を１系統のシフト用信号ＳＨとして出力する。なお、本実施の形態において、パルス発生回路２０は、ダブルパルスをセット信号ＳＥとして生成するものとする。レベルシフトする信号を１系統のシフト用信号ＳＨとすることで、高耐圧スイッチング素子Ｑ１１の個数を１個にでき、チップ面積を小さくでき、コストダウンが可能になる。

【0020】

パルス発生回路２０は、図３を参照すると、アップエッジパルス生成回路２１と、パルス幅調整回路２２と、２発目パルス生成回路２３と、ダウンエッジパルス生成回路２４と、オア回路ＯＲ１、ＯＲ２とを備えている。

【0021】

アップエッジパルス生成回路２１は、インバータＩＮＶ１～ＩＮＶ３と、フィルタ回路ＦＩＬ１と、ノア回路ＮＯＲ１とを備える。インバータＩＮＶ１及びインバータＩＮＶ２の入力端は、パルス発生回路２０の入力端であり、シュミットトリガバッファ２によって波形成形された入力信号Ｈ_ＩＮが入力される。インバータＩＮＶ１の出力端は、ノア回路ＮＯＲ１の一方の入力端に接続され、インバータＩＮＶ２の出力端は、フィルタ回路ＦＩＬ１及びインバータＩＮＶ３からなるディレイ回路を経由してノア回路ＮＯＲ１の他方の入力端に接続されている。

【0022】

フィルタ回路ＦＩＬ１は、例えば、ＲＣフィルタである。インバータＩＮＶ３は、インバータＩＮＶ１から出力される信号に対し、フィルタ回路ＦＩＬ１の時定数で決まる時間Ｔ１分遅延した反転信号を出力する。従って、アップエッジパルス生成回路２１は、入力信号Ｈ_ＩＮの立ち上がりエッジを検出し、出力端（ノア回路ＮＯＲ１の出力端）から時間Ｔ１をハイレベルのパルス幅とする１ショットパルスを出力する。

【0023】

パルス幅調整回路２２は、ＲＳ型のフリップフロップＦＦ１と、パルス生成器ＰＵＬ１と、インバータＩＮＶ４～ＩＮＶ６と、フィルタ回路ＦＩＬ２と、ノア回路ＮＯＲ２とを備える。ＲＳ型のフリップフロップＦＦ１は、セット端子がアップエッジパルス生成回路２１（ノア回路ＮＯＲ１）の出力端に、リセット端子がパルス生成器ＰＵＬ１の出力端に、出力端子がインバータＩＮＶ４及びインバータＩＮＶ５の入力端にそれぞれ接続されている。インバータＩＮＶ４の出力端は、ノア回路ＮＯＲ２の一方の入力端に接続され、インバータＩＮＶ５の出力端は、フィルタ回路ＦＩＬ２及びインバータＩＮＶ６からなるディレイ回路を経由してノア回路ＮＯＲ２の他方の入力端に接続されている。

【0024】

フィルタ回路ＦＩＬ２は、例えば、ＲＣフィルタである。インバータＩＮＶ６は、インバータＩＮＶ４から出力される信号に対し、フィルタ回路ＦＩＬ２の時定数で決まる時間Ｔ２分遅延した反転信号を出力する。従って、パルス幅調整回路２２は、アップエッジパルス生成回路２１から出力される１ショットパルスの立ち上がりエッジを検出し、出力端（ノア回路ＮＯＲ２の出力端）から時間Ｔ２をハイレベルのパルス幅とする１ショットパルスを出力する。なお、パルス生成器ＰＵＬ１は、アップエッジパルス生成回路２１から出力される１ショットパルスの立ち上がりエッジから時間Ｔ２以上の経過したタイミングでＲＳ型のフリップフロップＦＦ１をリセットするために設けられている。

【0025】

２発目パルス生成回路２３は、インバータＩＮＶ７～ＩＮＶ８と、フィルタ回路ＦＩＬ３と、アンド回路ＡＮＤ１とを備える。インバータＩＮＶ７は、入力端がパルス幅調整回路２２の出力端に接続され、出力端がフィルタ回路ＦＩＬ３及びインバータＩＮＶ８からなるディレイ回路を経由してアンド回路ＡＮＤ１の一方の入力端に接続されている。アンド回路ＡＮＤ１の他方の入力端は、パルス幅調整回路２２の出力端に接続されている。

【0026】

フィルタ回路ＦＩＬ３は、例えば、ＲＣフィルタである。インバータＩＮＶ８は、パルス幅調整回路２２から出力される１ショットパルスの立ち上がりエッジからフィルタ回路ＦＩＬ３の時定数で決まる時間Ｔ３分遅延したタイミングでハイレベルの信号を出力する。ここで、時間Ｔ３は、時間Ｔ１よりも長く、時間Ｔ２より短い時間に設定されている。従って、２発目パルス生成回路２３は、アップエッジパルス生成回路２１から出力される１ショットパルスの立ち下がりエッジから時間（Ｔ３－Ｔ１）が経過したタイミングで、出力端（アンド回路ＡＮＤ１の出力端）から時間（Ｔ２－Ｔ３）をハイレベルのパルス幅とする１ショットパルスを出力する。

【0027】

オア回路ＯＲ１は、一方の入力端がアップエッジパルス生成回路２１の出力端に、他方の入力端が２発目パルス生成回路２３の出力端にそれぞれ接続され、出力端がオア回路ＯＲ２は、一方の入力端に接続されている。これにより、オア回路ＯＲ１は、入力信号Ｈ_ＩＮの立ち上がりエッジを検出して生成されたダブルパルスのセット信号ＳＥをオア回路ＯＲ２の一方の入力端に出力する。

【0028】

ダウンエッジパルス生成回路２４は、インバータＩＮＶ９～ＩＮＶ１５と、フィルタ回路ＦＩＬ４～ＦＩＬ５と、ノア回路ＮＯＲ３～ＮＯＲ７とを備える。ノア回路ＮＯＲ３は、一方の入力端がオア回路ＯＲ１の出力端に、他方の入力端がノア回路ＮＯＲ５の出力端に、出力端がノア回路ＮＯＲ４及びノア回路ＮＯＲ５の一方の入力端にそれぞれ接続されている。ノア回路ＮＯＲ４の他方の入力端は、パルス発生回路２０の入力端であり、シュミットトリガバッファ２によって波形成形された入力信号Ｈ_ＩＮが入力される。ノア回路ＮＯＲ４の出力端は、インバータＩＮＶ９とフィルタ回路ＦＩＬ４及びインバータＩＮＶ１０からなるディレイ回路とを経由してノア回路ＮＯＲ５の他方の入力端に接続されていると共に、ノア回路ＮＯＲ７の一方の入力端に接続されている。

【0029】

インバータＩＮＶ１１は、入力端がパルス発生回路２０の入力端であり、出力端がインバータＩＮＶ１２及びインバータＩＮＶ１３の入力端に接続されている。これにより、インバータＩＮＶ１２及びインバータＩＮＶ１３の入力端には、シュミットトリガバッファ２によって波形成形された入力信号Ｈ_ＩＮが反転入力される。インバータＩＮＶ１２の出力端は、ノア回路ＮＯＲ６の一方の入力端に接続され、インバータＩＮＶ１３の出力端は、フィルタ回路ＦＩＬ５及びインバータＩＮＶ１４からなるディレイ回路を経由してノア回路ＮＯＲ６の他方の入力端に接続されている。ノア回路ＮＯＲ６の出力端は、ノア回路ＮＯＲ７の他方の入力端に接続され、ノア回路ＮＯＲ７の出力端がオア回路ＯＲ２の他方の入力端に接続されている。

【0030】

フィルタ回路ＦＩＬ５は、例えば、ＲＣフィルタである。インバータＩＮＶ１４は、インバータＩＮＶ１２から出力される信号に対し、フィルタ回路ＦＩＬ５の時定数で決まる時間Ｔ５分遅延した反転信号を出力する。従って、ダウンエッジパルス生成回路２４は、入力信号Ｈ_ＩＮの立ち下がりエッジを検出し、出力端（ノア回路ＮＯＲ６の出力端）から時間Ｔ５をハイレベルのパルス幅とする１ショットパルスをノア回路ＮＯＲ７の他方の入力端に出力する。

【0031】

ここで、時間Ｔ５は、時間（Ｔ２－Ｔ１）、すなわち、セット信号ＳＥにおける１発目のパルスの立下りから２発目のパルスの立下りまでの時間を超える時間に設定されている。ここで、セット信号ＳＥのパルス幅（間隔）が同じ場合、すなわちＴ１＝（Ｔ３－Ｔ１）＝（Ｔ２－Ｔ３）である場合、リセット信号ＲＥのパルス幅は、セット信号ＳＥのパルス幅の２倍を超える時間に設定されている。従って、ノア回路ＮＯＲ６は、入力信号Ｈ_ＩＮの立ち下がりエッジを検出して生成された、セット信号ＳＥのパルス幅の２倍幅を超えるパルスをリセット信号ＲＥとしてノア回路ＮＯＲ７及びインバータＩＮＶ１５を経由してオア回路ＯＲ２の他方の入力端に出力する。

【0032】

オア回路ＯＲ２の出力端は、パルス発生回路２０の出力端であり、パルス発生回路２０は、セット信号ＳＥとリセット信号ＲＥとを重畳（オア）した信号を１系統のシフト用信号ＳＨとして出力する。

【0033】

高耐圧スイッチング素子Ｑ１１は、ＮチャンネルのＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）で構成されている。パルス発生回路２０の出力端は、高耐圧スイッチング素子Ｑ１１のゲートに接続され、高耐圧スイッチング素子Ｑ１１のオン・オフは、シフト用信号ＳＨによって制御される。高耐圧スイッチング素子Ｑ１１は、ソースが共通グランド電位端ＣＯＭに接続され、ドレインが抵抗Ｒ１１を介して高電位側の電源電圧ＶＢに接続されている。そして、高耐圧スイッチング素子Ｑ１１のドレインと抵抗Ｒ１１との接続点は、パルス判別回路３０の入力端に接続されている。

【0034】

高耐圧スイッチング素子Ｑ１１及び抵抗Ｒ１１は、低電位側で生成されたシフト用信号ＳＨを高電位側にレベルシフトするレベルシフト回路として機能する。高耐圧スイッチング素子Ｑ１１がシフト用信号ＳＨによってオン・オフ制御されることで、高耐圧スイッチング素子Ｑ１１のドレインと抵抗Ｒ１１との接続点の電位は、シフト用信号ＳＨを論理反転して高電位側にレベルシフトしたシフト済信号ＳＨ’となってパルス判別回路３０の入力端に入力される。

【0035】

パルス判別回路３０は、電源入力端が高電位側の電源電圧ＶＢに接続され、グランド入力端が高電位側のグランド電位端ＶＳに接地されている。また、パルス判別回路３０は、入力端が高耐圧スイッチング素子Ｑ１１のドレインと抵抗Ｒ１１との接続点に接続され、２つの出力端がＲＳ型のフリップフロップで構成された出力固定回路４０のセット端子及びリセット端子にそれぞれ接続されている。

【0036】

パルス判別回路３０は、セット信号ＳＥを検出して出力信号Ｈ_ＯＵＴを立ち上げると共に、リセット信号ＲＥを検出して出力信号Ｈ_ＯＵＴを立ち下げる。セット信号ＳＥはダブルパルスで、
リセット信号ＲＥは、パルス幅がセット信号ＳＥの２倍幅を超える時間に設定されている。従って、パルス判別回路３０は、ノイズのよるセット信号ＳＥの誤検出を防止できると共に、セット信号ＳＥとリセット信号ＲＥとを容易に判別できる。

【0037】

パルス判別回路３０は、例えば、図４を参照すると、Ｄ型のフリップフロップＦＦ２～ＦＦ３と、インバータＩＮＶ１６～ＩＮＶ２４と、ＲＳ型のフリップフロップＦＦ４～ＦＦ６と、ナンド回路ＮＡＮＤ１と、ノア回路ＮＯＲ８と、アンド回路ＡＮＤ２と、オア回路ＯＲ３と、フィルタ回路ＦＩＬ６～ＦＩＬ７と、パルス生成器ＰＵＬ２とを備えて構成される。

【0038】

Ｄ型のフリップフロップＦＦ２は、クロック端子がパルス判別回路３０の入力端であり、反転出力端子がデータ端子及びＲＳ型のフリップフロップＦＦ４のセット端子に、非反転出力端子がＤ型のフリップフロップＦＦ３のクロック端子にそれぞれ接続されている。

【0039】

Ｄ型のフリップフロップＦＦ３は、反転出力端子がデータ端子に接続され、非反転出力端子がインバータＩＮＶ１６を介してナンド回路ＮＡＮＤ１の一方の入力端に接続されている。また、Ｄ型のフリップフロップＦＦ３は、非反転出力端子がＲＳ型のフリップフロップＦＦ５のリセット端子に接続されている。

【0040】

ＲＳ型のフリップフロップＦＦ４は、リセット端子がパルス生成器ＰＵＬ２の出力端に、出力端子がインバータＩＮＶ１７及びインバータＩＮＶ１８の入力端にそれぞれ接続されている。インバータＩＮＶ１７の出力端は、ノア回路ＮＯＲ８の一方の入力端に接続され、インバータＩＮＶ１８の出力端は、フィルタ回路ＦＩＬ６及びインバータＩＮＶ１９からなるディレイ回路を経由してノア回路ＮＯＲ８の他方の入力端に接続されている。そして、ノア回路ＮＯＲ８の出力端は、ナンド回路ＮＡＮＤ１の他方の入力端に接続されている。

【0041】

フィルタ回路ＦＩＬ６は、例えば、ＲＣフィルタである。インバータＩＮＶ１９は、インバータＩＮＶ１７から出力される信号に対し、フィルタ回路ＦＩＬ６の時定数で決まる時間Ｔ６分遅延した反転信号を出力する。従って、ＲＳ型のフリップフロップＦＦ４がセットされると、ノア回路ＮＯＲ８は、時間Ｔ６をハイレベルのパルス幅とする１ショットパルスを出力する。なお、パルス生成器ＰＵＬ２は、アップエッジパルス生成回路２１から出力される１ショットパルスの立ち下がりエッジから時間Ｔ５以上が経過したタイミングでＲＳ型のフリップフロップＦＦ１をリセットするために設けられている。

【0042】

ナンド回路ＮＡＮＤ１は、出力端がインバータＩＮＶ２０を介して出力固定回路４０のセット端子に接続されている。すなわち、インバータＩＮＶ２０の出力端がパルス判別回路３０の一方の出力端である。

【0043】

図５に示すように、シフト用信号ＳＨ（セット信号ＳＥ、リセット信号ＲＥ）の立ち下がりエッジは、シフト済信号ＳＨ’において立ち上がりエッジとなる。従って、Ｄ型のフリップフロップＦＦ２は、セット信号ＳＥおける１発目のパルスの立ち下がりエッジを検知すると、反転出力端子の出力をハイレベルに遷移させ、ＲＳ型のフリップフロップＦＦ４をセットする。これにより、ノア回路ＮＯＲ８は、時間Ｔ６をハイレベルのパルス幅とする１ショットパルスが出力する。

【0044】

Ｄ型のフリップフロップＦＦ２は、セット信号ＳＥおける２発目のパルスの立ち下がりエッジを検知すると、非反転出力端子の出力をハイレベルに遷移させる。これにより、Ｄ型のフリップフロップＦＦ３は、非反転出力端子の出力をローレベルに遷移させ、ナンド回路ＮＡＮＤ１の一方の入力端には、インバータＩＮＶ１６で反転されたハイレベルが入力される。この時、ナンド回路ＮＡＮＤ１の他方の入力端に入力されるノア回路ＮＯＲ８の出力がハイレベルである場合、ナンド回路ＮＡＮＤ１の出力がローレベルになる。このナンド回路ＮＡＮＤ１の出力は、パルス判別回路３０によるセット信号ＳＥの判別結果として、インバータＩＮＶ２０を介して出力固定回路４０のセット端子に入力される。これにより、出力固定回路４０は、出力信号Ｈ_ＯＵＴをハイレベルに立ち上がる。

【0045】

時間Ｔ６は、セット信号ＳＥにおいて１発目のパルスの立ち下りエッジから２発目のパルスの立ち下りエッジまでの期間である時間（Ｔ２－Ｔ１）よりも長い時間に設定されている。従って、セット信号ＳＥが正常にレベルシフトされた場合、ノア回路ＮＯＲ８がハイレベルの間にセット信号ＳＥおける２発目のパルスの立ち下がりエッジを検知され、出力信号Ｈ_ＯＵＴが応答性の遅延無くハイレベルに立ち上がる。

【0046】

時間Ｔ６は、リセット信号ＲＥのパルス幅である時間Ｔ５よりも短い時間に設定されている。従って、セット信号ＳＥの２発目パルスにリセット信号ＲＥのパルスが重なってしまった場合でも、リセット信号ＲＥの立ち下りエッジよりも前に、１発目のパルスの立ち下りエッジから時間Ｔ６が経過してノア回路ＮＯＲ８がローレベルになる。そのため、リセット信号ＲＥの立ち下りエッジによってナンド回路ＮＡＮＤ１の出力がローレベルになって出力信号Ｈ_ＯＵＴがハイレベルに立ち上がることが防止され、セット信号ＳＥとリセット信号ＲＥとの重なりによる誤検出が防止される。

【0047】

インバータＩＮＶ２１は、入力端がパルス判別回路３０の入力端であり、出力端がアンド回路ＡＮＤ２の一方の入力端に接続されている。アンド回路ＡＮＤ２の他方の入力端には、ナンド回路ＮＡＮＤ１の出力端が接続され、アンド回路ＡＮＤ２の出力端は、ＲＳ型のフリップフロップＦＦ５のセット端子に接続されている。

【0048】

ＲＳ型のフリップフロップＦＦ５は、リセット端子がＤ型のフリップフロップＦＦ３の非反転出力端子に接続され、出力端子がＲＳ型のフリップフロップＦＦ６のセット端子に接続されていると共に、インバータＩＮＶ２２及びインバータＩＮＶ２３の入力端にそれぞれ接続されている。インバータＩＮＶ２２の出力端は、オア回路ＯＲ３の一方の入力端に接続され、インバータＩＮＶ２３の出力端は、フィルタ回路ＦＩＬ７及びインバータＩＮＶ１２４からなるディレイ回路を経由してオア回路ＯＲ３の他方の入力端に接続されている。そして、オア回路ＯＲ３の出力端は、ＲＳ型のフリップフロップＦＦ５のリセット端子に接続されて、ＲＳ型のフリップフロップＦＦ５の出力端子は、パルス判別回路３０の一方の出力端子として出力固定回路４０のリセット端子に接続されている。

【0049】

出力信号Ｈ_ＯＵＴがハイレベルに立ち上がった後、ノア回路ＮＯＲ８がローレベルになると、ナンド回路ＮＡＮＤ１の出力がハイレベルとなる。この状態で、リセット信号ＲＥが立ち上がると、アンド回路ＡＮＤ２の出力がハイレベルとなり、ＲＳ型のフリップフロップＦＦ５がセットされる。

【0050】

フィルタ回路ＦＩＬ７は、例えば、ＲＣフィルタである。インバータＩＮＶ２４は、インバータＩＮＶ２２から出力される信号に対し、フィルタ回路ＦＩＬ７の時定数で決まる時間Ｔ７分遅延した反転信号を出力する。従って、ＲＳ型のフリップフロップＦＦ６がセットされると、オア回路ＯＲ３の出力は、時間Ｔ７が経過した後にハイレベルとなり、ＲＳ型のフリップフロップＦＦ６がリセットされる。これにより、リセット信号ＲＥの立ち上がりが検出されると、ＲＳ型のフリップフロップＦＦ６は、時間Ｔ７をハイレベルのパルス幅とする１ショットパルスを出力する。このＲＳ型のフリップフロップＦＦ６の出力は、パルス判別回路３０によるリセット信号ＲＥの判別結果として、出力固定回路４０のリセット端子に入力される。これにより、出力固定回路４０は、出力信号Ｈ_ＯＵＴをローレベルに立ち下げる。

【0051】

なお、本実施の形態において、パルス判別回路３０は、リセット信号ＲＥの立ち上がりエッジの検出タイミングで出力信号Ｈ_ＯＵＴを立ち下げるように構成した。これに対し、出力信号Ｈ_ＯＵＴの立ち下がりタイミングは、図５に点線で示すように、セット信号ＳＥのダブルパルスの遅れ動作分（時間Ｔ２）を補償して遅延させても良い。出力信号Ｈ_ＯＵＴの立ち下がりタイミングの遅延は、例えば、ＲＳ型のフリップフロップＦＦ５の後段に、出力を時間Ｔ２分遅延させるディレイ回路を設けることで実現できる。これにより、入力信号Ｈ_ｉｎと出力信号ＨＯのデューティ再現性が向上する。

【0052】

以上説明したように、本実施の形態は、低電位側から高電位側に信号を伝達する信号伝達回路１０（半導体回路）であって、低電位側で生成された入力信号Ｈ_ＩＮの立ち上がりエッジ（エッジ）を検出してダブルパルス以上をセット信号ＳＥとして生成すると共に、立ち下がりエッジ（次のエッジ）を検出してセット信号ＳＥのパルス幅の２倍幅を超えるパルス幅のリセット信号ＲＥを生成し、セット信号ＳＥとリセット信号ＲＥとを重畳したシフト用信号ＳＨを出力するパルス発生回路２０と、シフト用信号ＳＨを高電位側にレベルシフトしたシフト済信号ＳＨ’を出力するレベルシフト回路である高耐圧スイッチング素子Ｑ１１及び抵抗Ｒ１１と、シフト済信号ＳＨ’に重畳されたセット信号ＳＥ及びリセット信号ＲＥを判別するパルス判別回路３０と、パルス判別回路の検出結果に基づいて、入力信号を高電位側にレベルシフトした出力信号Ｈ_ＯＵＴを生成する出力固定回路４０と、を備える。
この構成により、エッジを検出して生成したセット信号ＳＥ及びリセット信号ＲＥを１系統のシフト用信号ＳＨとしてレベルシフトすることができ、低電位側から高電位側への信号伝達を、シングルレベルシフト回路を用いて応答性の遅延なく実施できる。また、シングルレベルシフト回路で良いため、チップ面積を小さくできてコストダウンが可能になる。

【0053】

さらに、本実施形態において、パルス判別回路３０は、１発目のパルスが検出された後、閾時間（時間Ｔ６）以内に１発目に引き続くパルスが検出された場合に、セット信号ＳＥとして判別する。
この構成により、パルス判別回路３０は、セット信号ＳＥを容易に判別でき、ノイズのよるセット信号ＳＥの誤検出を防止できる。

【0054】

さらに、本実施形態において、閾時間（時間Ｔ６）は、セット信号ＳＥのパルス幅の２倍幅を超え、リセット信号ＲＥのパルス幅未満に設定されている。
この構成により、パルス判別回路３０は、セット信号ＳＥとリセット信号ＲＥとを容易に精度よく判別できる。

【0055】

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、同一構成要素には、各図において、同一符号を付している。

【符号の説明】

【0056】

１Ｈ ハイサイド駆動回路
１Ｌ ローサイド駆動回路
２ シュミットトリガバッファ
３ ドライバ回路
１０ 信号伝達回路
２０ パルス発生回路
２１ アップエッジパルス生成回路
２２ パルス幅調整回路
２３ ２発目パルス生成回路
２４ ダウンエッジパルス生成回路
３０ パルス判別回路
４０ 出力固定回路
ＡＮＤ１～ＡＮＤ２ アンド回路
ＦＦ１～ＦＦ６ フリップフロップ
ＦＩＬ１～ＦＩＬ７ フィルタ回路
ＩＮＶ１～ＩＮＶ２４ インバータ
ＮＡＮＤ１ ナンド回路
ＮＯＲ１～ＮＯＲ８ ノア回路
ＯＲ１～ＯＲ３ オア回路
ＰＵＬ１～ＰＵＬ２ パルス生成器
Ｑ１～Ｑ２ スイッチング素子
Ｑ１１ 高耐圧スイッチング素子
Ｒ１、Ｒ１１ 抵抗

【図1】

【図2】

【図3】

【図4】

【図5】