▶ サムソン エレクトロ−メカニックス カンパニーリミテッド．の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023134353
(43)【公開日】2023-09-27
(54)【発明の名称】プリント回路基板及びこれを含む半導体パッケージ
(51)【国際特許分類】
H01L 23/12 20060101AFI20230920BHJP
H01L 25/04 20230101ALI20230920BHJP
H05K 3/46 20060101ALI20230920BHJP
【ＦＩ】
H01L23/12 N
H01L25/04 Z
H05K3/46 B
H05K3/46 Q
H05K3/46 N
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023001338
(22)【出願日】2023-01-06
(31)【優先権主張番号】63/319,575
(32)【優先日】2022-03-14
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/954,603
(32)【優先日】2022-09-28
(33)【優先権主張国・地域又は機関】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＢＬＵＥＴＯＯＴＨ
(71)【出願人】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】ゴパル・ガーグ
(72)【発明者】
【氏名】▲チョ▼ 正鉉
(72)【発明者】
【氏名】白 龍浩
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA02
5E316AA04
5E316AA12
5E316AA15
5E316AA22
5E316AA32
5E316AA38
5E316AA43
5E316BB02
5E316BB03
5E316BB04
5E316CC04
5E316CC09
5E316CC10
5E316CC32
5E316CC33
5E316CC34
5E316CC37
5E316CC38
5E316CC39
5E316DD23
5E316DD24
5E316DD46
5E316EE09
5E316EE33
5E316FF07
5E316FF08
5E316FF09
5E316FF10
5E316FF13
5E316FF14
5E316GG15
5E316GG17
5E316GG23
5E316GG28
5E316HH33
5E316JJ02
(57)【要約】
【課題】実装される半導体チップの数が多くなるほど累積する、インターコネクトに関連する整合性問題が解決でき、半導体チップが実装されるフロント面の平坦度に優れて、パッケージングの歩留まりの改善が可能であるプリント回路基板及びこれを含む半導体パッケージを提供する。
【解決手段】本開示は、第１絶縁材、上記第１絶縁材に配置される複数の第１配線層、及び上記第１絶縁材に配置される複数の第１ビア層を含む基板構造体と、第２絶縁材、上記第２絶縁材に配置される複数の第２配線層、及び上記第２絶縁材に配置される一層以上の第２ビア層を含む連結構造体と、を含み、上記連結構造体は上記基板構造体の上側に配置され、上記連結構造体は第１及び第２連結領域を含み、上記連結構造体内で上記第１及び第２連結領域は互いに離隔して配置され、且つ互いに連結されないプリント回路基板と、これを含む半導体パッケージに関するものである。
【選択図】図６
【解決手段】本開示は、第１絶縁材、上記第１絶縁材に配置される複数の第１配線層、及び上記第１絶縁材に配置される複数の第１ビア層を含む基板構造体と、第２絶縁材、上記第２絶縁材に配置される複数の第２配線層、及び上記第２絶縁材に配置される一層以上の第２ビア層を含む連結構造体と、を含み、上記連結構造体は上記基板構造体の上側に配置され、上記連結構造体は第１及び第２連結領域を含み、上記連結構造体内で上記第１及び第２連結領域は互いに離隔して配置され、且つ互いに連結されないプリント回路基板と、これを含む半導体パッケージに関するものである。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１絶縁材、前記第１絶縁材に配置される複数の第１配線層、及び前記第１絶縁材に配置される複数の第１ビア層を含む基板構造体と、
第２絶縁材、前記第２絶縁材に配置される複数の第２配線層、及び前記第２絶縁材に配置される一層以上の第２ビア層を含む連結構造体と、を含み、
前記連結構造体は、前記基板構造体の上側に配置され、
前記連結構造体は、第１及び第２連結領域を含み、
前記連結構造体内で、前記第１及び第２連結領域は互いに離隔して配置され、互いに連結されない、プリント回路基板。
第２絶縁材、前記第２絶縁材に配置される複数の第２配線層、及び前記第２絶縁材に配置される一層以上の第２ビア層を含む連結構造体と、を含み、
前記連結構造体は、前記基板構造体の上側に配置され、
前記連結構造体は、第１及び第２連結領域を含み、
前記連結構造体内で、前記第１及び第２連結領域は互いに離隔して配置され、互いに連結されない、プリント回路基板。
【請求項2】
前記第１及び第２連結領域は、前記複数の第２配線層のうち互いに異なる一部及び前記一層以上の第２ビア層のうち互いに異なる一部をそれぞれ含む、請求項１に記載のプリント回路基板。
【請求項3】
前記連結構造体は、第３～第５連結領域をさらに含み、
前記連結構造体内で、前記第１～第５連結領域は互いに離隔して配置され、互いに連結されない、請求項１に記載のプリント回路基板。
前記連結構造体内で、前記第１～第５連結領域は互いに離隔して配置され、互いに連結されない、請求項１に記載のプリント回路基板。
【請求項4】
前記第１～第５連結領域は、前記複数の第２配線層のうち互いに異なる一部及び前記一層以上の第２ビア層のうち互いに異なる一部をそれぞれ含む、請求項３に記載のプリント回路基板。
【請求項5】
前記複数の第２配線層に含まれる配線の平均ピッチは、前記複数の第１配線層に含まれる配線の平均ピッチよりも小さい、請求項１に記載のプリント回路基板。
【請求項6】
前記複数の第２配線層間の層間平均絶縁距離は、前記複数の第１配線層間の層間平均絶縁距離よりも小さい、請求項５に記載のプリント回路基板。
【請求項7】
前記複数の第２配線層のうち最上側に配置された第２配線層は、上面が前記第２絶縁材の上面から露出するように前記第２絶縁材の上側に埋め込まれる、請求項１に記載のプリント回路基板。
【請求項8】
前記第２絶縁材は、上面が前記第１絶縁材の上面から露出されるが、下面及び側面の少なくとも一部が前記第１絶縁材で覆われる、請求項１に記載のプリント回路基板。
【請求項9】
前記第２絶縁材は、前記第１絶縁材よりも小さい平面積を有する、請求項８に記載のプリント回路基板。
【請求項10】
前記複数の第１配線層のうち最上側に配置される第１配線層及び前記複数の第１ビア層のうち最上側に配置される第１ビア層は、前記第２絶縁材の周囲に配置され、
前記複数の第１配線層のうち最上側に配置される第１配線層は、上面が前記第１絶縁材の上面から露出するように前記第１絶縁材の上側に埋め込まれる、請求項８に記載のプリント回路基板。
前記複数の第１配線層のうち最上側に配置される第１配線層は、上面が前記第１絶縁材の上面から露出するように前記第１絶縁材の上側に埋め込まれる、請求項８に記載のプリント回路基板。
【請求項11】
前記第２絶縁材は、下面の少なくとも一部が前記第１絶縁材で覆われるが、側面が前記第１絶縁材から露出する、請求項１に記載のプリント回路基板。
【請求項12】
前記第１及び第２絶縁材は、実質的に同一の平面積を有する、請求項１１に記載のプリント回路基板。
【請求項13】
前記第１絶縁材は、上側に積層された複数の第１絶縁層及び下側に積層された複数の第２絶縁層を含み、
前記複数の第１及び第２絶縁層は、互いに異なる絶縁材料を含む、請求項１に記載のプリント回路基板。
前記複数の第１及び第２絶縁層は、互いに異なる絶縁材料を含む、請求項１に記載のプリント回路基板。
【請求項14】
前記第２絶縁層のそれぞれは、前記第１絶縁層のそれぞれよりもエラスティックモジュラスが大きい、請求項１３に記載のプリント回路基板。
【請求項15】
基板構造体、及び前記基板構造体の上側に配置される連結構造体を含み、前記連結構造体は、それぞれ配線層及びビア層からなる第１及び第２連結領域を含み、前記連結構造体内で前記第１及び第２連結領域は、互いに離隔して配置され、且つ互いに連結されないプリント回路基板と、
前記プリント回路基板上に実装される第１半導体チップと、
前記プリント回路基板上に実装され、前記第１連結領域を介して前記第１半導体チップと電気的に連結される第２半導体チップと、
前記プリント回路基板上に実装され、前記第２連結領域を介して前記第１半導体チップと電気的に連結される第３半導体チップと、を含む、半導体パッケージ。
前記プリント回路基板上に実装される第１半導体チップと、
前記プリント回路基板上に実装され、前記第１連結領域を介して前記第１半導体チップと電気的に連結される第２半導体チップと、
前記プリント回路基板上に実装され、前記第２連結領域を介して前記第１半導体チップと電気的に連結される第３半導体チップと、を含む、半導体パッケージ。
【請求項16】
前記連結構造体は、第３～第５連結領域をさらに含み、
前記連結構造体内で、前記第１～第５連結領域は互いに離隔して配置され、互いに連結されない、請求項１５に記載の半導体パッケージ。
前記連結構造体内で、前記第１～第５連結領域は互いに離隔して配置され、互いに連結されない、請求項１５に記載の半導体パッケージ。
【請求項17】
前記基板構造体は、複数の配線層及び複数のビア層を含み、
前記第１～第３半導体チップは、前記第３～第５連結領域を介して前記基板構造体の複数の配線層の互いに異なる一部とそれぞれ電気的に連結される、請求項１６に記載の半導体パッケージ。
前記第１～第３半導体チップは、前記第３～第５連結領域を介して前記基板構造体の複数の配線層の互いに異なる一部とそれぞれ電気的に連結される、請求項１６に記載の半導体パッケージ。
【請求項18】
前記連結構造体は、前記第１～第３半導体チップが実装される前記プリント回路基板の最外側の実装面を提供する、請求項１５に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、プリント回路基板及びこれを含む半導体パッケージに関するものである。
【背景技術】
【0002】
サーバ製品のＣＰＵ、ＧＰＵのコア数が急激に増加することによって、効果的にコア数を増加させることができるダイスプリット技術が普遍化されている。また、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）を含むパッケージの要求が増大するにつれて、ダイツーダイを微細回路の線幅に連結する技術が求められている。このような技術要求を満たすために、シリコンブリッジを埋め込む技術、シリコンインターポーザを利用する技術などが開発されたが、価格問題や複雑な組立工程などで商品化に限界がある。例えば、シリコンブリッジを埋め込む技術は、複数のダイを連結するとき、各シリコンブリッジの整合が異なって整合性（ａｌｉｇｎｍｅｎｔ）の問題が発生する可能性があり、ダイが実装される基板のフロント面にアンジュレーションが発生してパッケージングの歩留まりに問題が発生する可能性がある。また、シリコンインターポーザを利用する技術は高価であり、これを製造する工程が複雑であるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本開示のいくつかの目的の一つは、実装される半導体チップの数が多くなるほど累積し得るインターコネクトに関連する整合性問題が解決できるプリント回路基板及びこれを含む半導体パッケージを提供することである。
【0004】
本開示のいくつかの目的のもう一つは、半導体チップが実装されるフロント面の平坦度に優れて、パッケージングの歩留まりの改善が可能であるプリント回路基板及びこれを含む半導体パッケージを提供することである。
【課題を解決するための手段】
【0005】
本開示によって提案するいくつかの解決手段のうち１つは、互いに区分される複数の連結領域を含む連結構造体を予め製造し、キャリア上に予め製造した連結構造体の部分または全体を埋め込んだ後、その上に基板構造体をビルドアップ工程で形成してプリント回路基板を製造する。
【0006】
例えば、一例によるプリント回路基板は、第１絶縁材、上記第１絶縁材に配置される複数の第１配線層、及び上記第１絶縁材に配置される複数の第１ビア層を含む基板構造体と、第２絶縁材、上記第２絶縁材に配置される複数の第２配線層、及び上記第２絶縁材に配置される一層以上の第２ビア層を含む連結構造体と、を含み、上記連結構造体は上記基板構造体の上側に配置され、上記連結構造体は第１及び第２連結領域を含み、上記連結構造体内で上記第１及び第２連結領域は、互いに離隔して配置され、互いに連結されないものであることができる。
【0007】
例えば、一例による半導体パッケージは、基板構造体、及び上記基板構造体の上側に配置される連結構造体を含み、上記連結構造体は、それぞれ配線層及びビア層からなる第１及び第２連結領域を含み、上記連結構造体内で上記第１及び第２連結領域は互いに離隔して配置され、且つ互いに連結されないプリント回路基板と、上記プリント回路基板上に実装される第１半導体チップと、上記プリント回路基板上に実装され、上記第１連結領域を介して上記第１半導体チップと電気的に連結される第２半導体チップと、上記プリント回路基板上に実装され、上記第２連結領域を介して上記第１半導体チップと電気的に連結される第３半導体チップと、を含むものであることができる。
【発明の効果】
【0008】
本開示の様々な効果の一つとして、実装される半導体チップの数が多くなるほど累積し得るインターコネクトに関連する整合性問題が解決できるプリント回路基板及びこれを含む半導体パッケージを提供することができる。
【0009】
本開示の様々な効果のもう一つとして、半導体チップが実装されるフロント面の平坦度に優れて、パッケージングの歩留まりの改善が可能であるプリント回路基板及びこれを含む半導体パッケージを提供することができる。
【図面の簡単な説明】
【0010】
【図1】電子機器システムの例を概略的に示したブロック図である。
【図2】電子機器の一例を概略的に示した斜視図である。
【図3】ＢＧＡパッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図4】シリコンインターポーザパッケージがメインボードに実装された場合を概略的に示した断面図である。
【図5】有機インターポーザパッケージがメインボードに実装された場合を概略的に示した断面図である。
【図6】プリント回路基板の一例を概略的に示した断面図である。
【図8】半導体パッケージの一例を概略的に示した断面図である。
【図9】プリント回路基板の他の一例を概略的に示した断面図である。
【図11】半導体パッケージの他の一例を概略的に示した断面図である。
【発明を実施するための形態】
【0011】
以下、添付の図面を参照して本開示について説明する。図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。
【0012】
電子機器
図１は、電子機器システムの例を概略的に示したブロック図である。
図１は、電子機器システムの例を概略的に示したブロック図である。
【0013】
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の電子部品とも結合されて、様々な信号ライン１０９０を形成する。
【0014】
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップと、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップと、などが含まれるが、これらに限定されるものではなく、これ以外にもその他の形態のチップ関連の電子部品が含まれることもできる。さらに、これらのチップ関連部品１０２０を互いに組み合わせることもできる。チップ関連部品１０２０は、上述したチップや電子部品を含むパッケージ形態であることもできる。
【0015】
ネットワーク関連部品１０３０としては、Ｗｉ－Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されず、これ以外にもその他の多数の無線または有線標準やプロトコルのいずれかが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされることもできる。
【0016】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ｆｉｌｔｅｒ、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれる。但し、これらに限定されるものではなく、これ以外にもその他の様々な用途のために用いられるチップ部品の形態の受動素子などが含まれ得る。また、その他の部品１０４０をチップ関連部品１０２０及び／又はネットワーク関連部品１０３０と互いに組み合わせることもできる。
【0017】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されるか、または連結されない他の電子部品を含むことができる。他の電子部品の例を挙げると、カメラモジュール１０５０、アンテナモジュール１０６０、ディスプレイ１０７０、バッテリー１０８０などがある。但し、これらに限定されるものではなく、オーディオコーデック、ビデオコーデック、電力増幅器、羅針盤、加速度計、ジャイロスコープ、スピーカー、大容量記憶装置（例えば、ハードディスクドライブ）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）、ＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）などが挙げられる。これ以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の電子部品などが含まれることもできる。
【0018】
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末機（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されず、これ以外にもデータを処理する任意の他の電子機器であることもできる。
【0019】
図２は、電子機器の一例を概略的に示した斜視図である。
【0020】
図面を参照すると、電子機器は例えば、スマートフォン１１００であることができる。スマートフォン１１００の内部には、マザーボード１１１０が収容されており、このようなマザーボード１１１０には様々な部品１１２０が物理的及び／又は電気的に連結されている。さらに、カメラモジュール１１３０及び／又はスピーカ１１４０のように、マザーボード１１１０に物理的及び／又は電気的に連結されるか、または連結されないこともできる他の部品が内部に収容されている。部品１１２０の一部は、上述したチップ関連部品であることができ、例えば、部品パッケージ１１２１であることができるが、これに限定されるものではない。部品パッケージ１１２１は、能動部品及び／又は受動部品を含む電子部品が表面に実装配置されたプリント回路基板の形態であることができる。または、部品パッケージ１１２１は、能動部品及び／又は受動部品が内蔵されたプリント回路基板の形態であることもできる。一方、電子機器は必ずスマートフォン１１００に限定されるものではなく、上述したように他の電子機器であることもできる。
【0021】
インターポーザを含む半導体パッケージ
一般的に、半導体チップは多数の微細電気回路が集積されているが、それ自体としては半導体完成品としての役割を果たすことはできず、外部からの物理的または化学的衝撃によって損傷する可能性が存在する。そして、半導体チップ自体をそのまま用いずに、半導体チップをパッケージングしてパッケージ状態で電子機器などに用いている。
一般的に、半導体チップは多数の微細電気回路が集積されているが、それ自体としては半導体完成品としての役割を果たすことはできず、外部からの物理的または化学的衝撃によって損傷する可能性が存在する。そして、半導体チップ自体をそのまま用いずに、半導体チップをパッケージングしてパッケージ状態で電子機器などに用いている。
【0022】
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅に差があるためである。具体的には、半導体チップの場合、接続パッドのサイズと接続パッドとの間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードの場合、部品実装パッドのサイズ及び部品実装パッドの間隔が半導体チップのスケールよりも著しく大きい。したがって、半導体チップをこのようなメインボード上に直接装着することは困難であり、相互間の回路幅の差を緩和させることができるパッケージング技術が要求される。
【0023】
以下では、図面を参照して、このようなパッケージング技術で製造されるインターポーザを含む半導体パッケージについてより詳細に調べる。
【0024】
図３は、ＢＧＡパッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【0025】
半導体チップのうち、グラフィックスプロセッシングユニット（ＧＰＵ：Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、一つのチップの価格が非常に高いため、高い歩留まりでパッケージングを進めることが非常に重要である。この目的のために、半導体チップの実装前に数千から数十万個の接続パッドを再配線することができるボールグリッドアレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板２２１０などを先に用意し、ＧＰＵ２２２０などの高価の半導体チップを後続的にＢＧＡ基板２２１０上に表面実装技術（ＳＭＴ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）などで実装及びパッケージングし、その後、最終的にメインボード２１１０上に実装している。
【0026】
一方、ＧＰＵ２２２０の場合、高帯域幅メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリ（Ｍｅｍｏｒｙ）との信号経路を最小化することが必要であり、このために、ＨＢＭ２２４０などの半導体チップをインターポーザ２２３０上に実装した後にパッケージングし、これをＧＰＵ２２２０が実装されたパッケージ上にパッケージオンパッケージ（ＰＯＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）形態で積層して用いられている。但し、この場合、装置の厚さが非常に厚くなるという問題があり、信号経路も最小化するには限界がある。
【0027】
図４は、シリコンインターポーザパッケージがメインボードに実装された場合を概略的に示した断面図である。
【0028】
上述した問題点を解決するための方案として、シリコンインターポーザ２２５０上にＧＰＵ２２２０などの第１半導体チップとＨＢＭ２２４０などの第２半導体チップを並んで（Ｓｉｄｅ－ｂｙ－Ｓｉｄｅ）表面実装した後にパッケージングするインターポーザ技術を用いて有機インターポーザを含む半導体パッケージ２３１０を製造することを考慮することができる。この場合、インターポーザ２２５０を介して数千から数十万個の接続パッドを有するＧＰＵ２２２０及びＨＢＭ２２４０を再配線することもでき、これらを最小限の経路で電気的に連結することができる。また、このような有機インターポーザを含む半導体パッケージ２３１０を再びＢＧＡ基板２２１０などに実装して再配線すると、最終的にメインボード２１１０に実装することができる。
【0029】
但し、シリコンインターポーザ２２５０の場合、シリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）などの形成が非常に厳しいだけでなく、製造費用もかなり高いため、大面積化及び低コスト化に不利である。
【0030】
図５は、有機インターポーザパッケージがメインボードに実装された場合を概略的に示した断面図である。
【0031】
上述した問題点を解決するための方法として、シリコンインターポーザ２２５０の代わりに有機インターポーザ２２６０を用いることを考慮することができる。例えば、有機インターポーザ２２６０上にＧＰＵ２２２０などの第１半導体チップとＨＢＭ２２４０などの第２半導体チップを並んで表面実装した後にパッケージングするインターポーザ技術を用いて有機インターポーザを含む半導体パッケージ２３２０を製造することを考慮することができる。この場合、インターポーザ２２６０を介して数千から数十万個の接続パッドを有するＧＰＵ２２２０及びＨＢＭ２２４０を再配線することもでき、これらを最小限の経路で電気的に連結することができる。また、このような有機インターポーザを含む半導体パッケージ２３１０を再びＢＧＡ基板２２１０などに実装して再配線すると、最終的にメインボード２１１０に実装することができる。また、大面積化及び低コスト化に有利である。
【0032】
但し、有機インターポーザ２２６０を用いる場合にも、有機インターポーザ２２６０に半導体チップ２２２０、２２４０を実装し、これを再びＢＧＡ基板２２１０に実装する必要があるため、工程が多少複雑である可能性があり、パッケージングの歩留まりが低下するおそれがある。
【0033】
連結構造体を含むプリント回路基板及び半導体パッケージ
図６は、プリント回路基板の一例を概略的に示した断面図である。
図６は、プリント回路基板の一例を概略的に示した断面図である。
【0034】
図面を参照すると、一例によるプリント回路基板１００Ａは、第１絶縁材１１１Ａ及び第１絶縁材１１１Ａに配置される複数の第１配線層１１２Ａ及び第１絶縁材１１１Ａに配置される複数の第１ビア層１１３Ａを含む基板構造体１１０Ａ、及び基板構造体１１０Ａの上側に配置され、第２絶縁材１２１及び第２絶縁材１２１に配置される複数の第２配線層１２２及び第２絶縁材１２１に配置される一層以上の第２ビア層１２３を含む連結構造体（Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅ）１２０Ａを含む。
【0035】
このとき、連結構造体１２０Ａは第１及び第２連結領域Ｉ１、Ｉ２を含み、連結構造体１２０Ａ内において、第１及び第２連結領域Ｉ１、Ｉ２は互いに離隔して配置され、互いに連結されない。第１及び第２連結領域Ｉ１、Ｉ２はそれぞれ配線層及びビア層からなることができる。例えば、第１及び第２連結領域Ｉ１、Ｉ２は、複数の第２配線層１２２のうち互いに異なる一部と一層以上の第２ビア層１２３のうち互いに異なる一部をそれぞれ含むことができる。
【0036】
このように、一例によるプリント回路基板１００Ａは、互いに区分される複数の連結領域Ｉ１、Ｉ２を含むため、実装される半導体チップの数が多くなるほど、累積するインターコネクト関連整合性の問題を解決することができる。また、このような構造の連結構造体１２０Ａが基板構造体１１０Ａの上側に配置されるため、連結構造体１２０Ａが基板の最外側の実装面を提供することができ、その結果、半導体チップが実装されるフロント面の平坦度に優れて、パッケージングの歩留まりの改善に効果的であることができる。
【0037】
一方、連結構造体１２０Ａは、基板構造体１１０Ａの上側に埋め込まれた形態で配置されることができる。例えば、第２絶縁材１２１は、上面が第１絶縁材１１１Ａの上面から露出するが、下面及び側面の少なくとも一部が第１絶縁材１１１Ａで覆われることができる。例えば、第２絶縁材１２１は、第１絶縁材１１１Ａよりも平面上での面積、例えば、平面積がさらに小さいことができる。この場合、連結構造体１２０Ａの面積が小さくなることができ、歩留まりの側点でより有利であることができる。
【0038】
一方、連結構造体１２０Ａは、基板構造体１１０Ａに比べて回路密度がさらに高いことができる。例えば、複数の第２配線層１２２に含まれる配線の平均ピッチは、複数の第１配線層１１２Ａに含まれる配線の平均ピッチよりもさらに小さいことができる。ピッチは、プリント回路基板１００Ａの切断の断面を走査顕微鏡を用いて撮影して測定することができ、平均ピッチは任意の５ヶ所で測定した配線間のピッチの平均値であり得る。また、複数の第２配線層１２２間の層間平均絶縁距離は、複数の第１配線層１１２Ａ間の層間平均絶縁距離よりもさらに小さいことができる。層間絶縁距離もプリント回路基板１００Ａの切断の断面を走査顕微鏡を用いて撮影して測定することができ、層間平均絶縁距離は任意の５ヶ所で測定した隣接する配線層間の絶縁距離の平均値であり得る。すなわち、複数の第２配線層１２２に含まれた配線は、複数の第１配線層１１２Ａに含まれた配線よりＬ／Ｓ（Ｌｉｎｅ／Ｓｐａｃｅ）がさらに小さい高密度回路であり得る。制限されない一例として、第１及び第２連結領域Ｉ１、Ｉ２のそれぞれに含まれた配線は、ライン／スペースが約２／２μｍ程度であるが、これらに限定されるものではない。したがって、ダイツーダイのインターコネクションに効果的であることができる。
【0039】
一方、連結構造体１２０Ａは、ＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）構造を有することができる。例えば、複数の第２配線層１２２のうち最上側に配置された第２配線層１２２は、上面が第２絶縁材１２１の上面から露出するように第２絶縁材１２１の上側に埋め込まれることができる。このように、連結構造体１２０Ａをコアレス基板の形態で形成する場合、本体微細ピッチで配線設計が可能である。また、シリコンブリッジに比べて少ない費用で製造することができ、工程もより簡単である。
【0040】
一方、連結構造体１２０Ａの第２絶縁材１２１は、有機絶縁物質を含むことができる。例えば、連結構造体１２０Ａは有機ブリッジであることができる。したがって、基板構造体１１０Ａの上側に配置されても、シリコンブリッジとは異なって、ＣＴＥミスマッチによる信頼性の問題がほとんど発生しないことができる。また、連結構造体１２０Ａを形成するための工程難易度及び原価も下げることができる。微細回路の形成のために有機絶縁物質としては、感光性絶縁物質（ＰＩＤ：Ｐｈｏｔｏ Ｉｍａｇｅ－ａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）を用いることができるが、これらに限定されるものではない。
【0041】
以下では、図面を参照して一例によるプリント回路基板１００Ａの構成要素についてより詳細に説明する。
【0042】
基板構造体１１０Ａは、第１絶縁材１１１Ａ、第１絶縁材１１１Ａに配置される複数の第１配線層１１２Ａ、及び第１絶縁材１１１Ａに配置される複数の第１ビア層１１３Ａを含む。必要に応じて、第１絶縁材１１１Ａの下側に配置され、複数の第１配線層１１２Ａのうち最下側の配線層１１２ｄの少なくとも一部をそれぞれ開放させる複数の開口を有するパッシベーション層１１４をさらに含むことができる。一方、基板構造体１１０Ａはコアレス基板構造で示されているが、必ずしもこれらに限定されるものではなく、コア基板の構造にも適用されることができる。
【0043】
第１絶縁材１１１Ａは、連結構造体１２０Ａを覆う第１絶縁層１１１ａ、第１絶縁層１１１ａの下側に積層された複数の第２絶縁層１１１ｂ、及び複数の第２絶縁層１１１ｂの下側に積層された複数の第３絶縁層１１１ｃを含むことができる。複数の第２絶縁層１１１ｂ及び複数の第３絶縁層１１１ｃの層数は特に限定されず、図面に示したものより多いこともでき、さらに少ないこともできる。これらは互いに境界が区分できる場合もあり、必要に応じて境界が区分できない場合もある。例えば、互いに実質的に同一の絶縁物質を含む絶縁層は、境界がはっきりしないこともあるが、互いに異なる絶縁物質を含む絶縁層は、境界がより容易に区分されることもある。但し、必ずしもこれらに限定されるものではなく、絶縁物質とは関係なく境界が明確であることもある。
【0044】
第１絶縁層１１１ａ、複数の第２絶縁層１１１ｂ、及び複数の第３絶縁層１１１ｃは、それぞれ絶縁物質を含むことができる。絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂がシリカなどの無機フィラーと混合された材料、または無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、プリプレグ（Ｐｒｅｐｒｅｇ）などが用いられることができるが、これらに限定されない。制限されない一例として、第１絶縁層１１１ａ及び複数の第２絶縁層１１１ｂは、それぞれＡＢＦを含むことができ、複数の第３絶縁層１１１ｃはそれぞれプリプレグを含むことができるが、これらに限定されるものではない。第１絶縁層１１１ａは、第２絶縁材１２１と共にプリント回路基板１００Ａの最外側の実装面を提供することができる。複数の第２絶縁層１１１ｂ及び複数の第３絶縁層１１１ｃは、基板構造体１００Ａにビルドアップ絶縁層を提供することができる。複数の第３絶縁層１１１ｃは、基板構造体１００Ａにより優れた剛性を付与することができる。
【0045】
第１絶縁層１１１ａ及び複数の第２絶縁層１１１ｂは、互いに実質的に同一の絶縁材料を含むことができる。実質的に同一の絶縁材料は、同一商品名の絶縁材料を用いる場合であり得る。一方、複数の第３絶縁層１１１ｃは、これらと異なる絶縁材料を含むことができる。例えば、複数の第３絶縁層１１１ｃはそれぞれガラス繊維などの芯材を含むのに対し、複数の第２絶縁層１１１ｂのそれぞれと第１絶縁層１１１ａは、ガラス繊維などの芯材を含まないことができる。制限されない一例として、複数の第３絶縁層１１１ｃはそれぞれ、複数の第２絶縁層１１１ｂのそれぞれ及び第１絶縁層１１１ａよりもエラスティックモジュラスがさらに大きいことがある。エラスティックモジュラスは、応力と変形の比を意味し、測定方法としては、例えば、ＪＩＳ Ｃ－６４８１、ＫＳ Ｍ ３００１、ＫＳ Ｍ ５２７－３、ＡＳＴＭ Ｄ８８２などに明示された標準引張試験によって測定することができるが、これらに限定されるものではない。
【0046】
複数の第１配線層１１２Ａは、第１絶縁層１１１ａの上側に埋め込まれ、上面が第１絶縁層１１１ａの上面から露出する第１－１配線層１１２ａ、第１絶縁層１１１ａの下面上に配置される第１－２配線層１１２ｂ、複数の第２絶縁層１１１ｂのそれぞれの下面上に配置される複数の第１－３配線層１１２ｃ、及び複数の第３絶縁層１１１ｃのそれぞれの下面上に配置される複数の第１－４配線層１１２ｄを含むことができる。第１－１配線層１１２ａは、第２絶縁材１２１の周囲に配置されることができる。複数の第１－３配線層１１２ｃ及び複数の第１－４配線層１１２ｄの層数は特に限定されず、図面に示したものより多い場合もあり、さらに少ない場合もある。
【0047】
第１－１配線層１１２ａ、第１－２配線層１１２ｂ、複数の第１－３配線層１１２ｃ、及び複数の第１－４配線層１１２ｄは、それぞれ金属物質を含むことができる。金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などを用いることができる。第１－１配線層１１２ａは電解めっき層（または電気銅）を含むことができる。第１－２配線層１１２ｂ、複数の第１－３配線層１１２ｃ、及び複数の第１－４配線層１１２ｄはそれぞれ無電解めっき層（または化学銅）及び電解めっき層（または電気銅）を含むことができる。必要に応じて、銅箔をさらに含むことができる。第１－１配線層１１２ａ、第１－２配線層１１２ｂ、複数の第１－３配線層１１２ｃ、及び複数の第１－４配線層１１２ｄは、それぞれ当該層の設計デザインに応じて様々な機能を実行することができる。例えば、グランドパターン、パワーパターン、信号パターンなどを含むことができる。ここで、信号パターンは、グランドパターン、パワーパターンなどを除いた各種信号、例えば、データ信号などを含むことができる。これらのパターンは、それぞれライン（ｌｉｎｅ）パターン、プレーン（Ｐｌａｎｅ）パターン、及び／又はパッド（Ｐａｄ）パターンを含むことができる。第１－１配線層１１２ａの露出する上面上には、表面処理層が形成されることができる。
【0048】
複数の第１ビア層１１３Ａは、第１絶縁層１１１ａを貫通し、第１－１配線層１１２ａと第１－２配線層１１２ｂを電気的に連結する第１－１ビア層１１３ａ、複数の第２絶縁層１１１ｂのそれぞれを貫通し、第１－２配線層１１２ｂと複数の第１－３配線層１１２ｃのそれぞれを電気的に連結する第１－２ビア層１１３ｂ、及び複数の第３絶縁層１１１ｃのそれぞれを貫通し、複数の第１－３配線層１１２ｃのうち最下側の配線層１１２ｃと複数の第１－４配線層１１２ｄのそれぞれを電気的に連結する第１－３ビア層１１３ｃを含むことができる。第１－１ビア層１１３ａは、第２絶縁材１２１の周囲に配置されることができる。複数の第１－２ビア層１１３ｂ及び複数の第１－３ビア層１１３ｃの層数は特に限定されず、図面に示したものより多い場合もあり、さらに少ない場合もある。
【0049】
第１－１ビア層１１３ａ、複数の第１－２ビア層１１３ｂ、及び複数の第１－３ビア層１１３ｃは、それぞれ金属物質を含むことができる。金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などを用いることができる。第１－１ビア層１１３ａ、複数の第１－２ビア層１１３ｂ、及び複数の第１－３ビア層１１３ｃはそれぞれ無電解めっき層（または化学銅）と電解めっき層（または電気銅）を含むことができる。第１－１ビア層１１３ａ、複数の第１－２ビア層１１３ｂ、及び複数の第１－３ビア層１１３ｃは、それぞれ当該層の設計デザインに応じて様々な機能を実行することができる。例えば、グランドビア、パワービア、信号ビアなどを含むことができる。第１－１ビア層１１３ａ、複数の第１－２ビア層１１３ｂ、及び複数の第１－３ビア層１１３ｃの各ビアは、ビアホールが金属物質で充填されたフィールドタイプであってもよいが、これらに限定されず、ビアホールの壁面に沿って金属物質が配置されたコンフォーマルタイプであることもできる。第１－１ビア層１１３ａ、複数の第１－２ビア層１１３ｂ、及び複数の第１－３ビア層１１３ｃの各ビアは、断面上で上面の幅が下面の幅より狭いテーパー形状を有することができ、全て同一方向のテーパー形状であることができる。
【0050】
パッシベーション層１１４は、基板構造体１１０Ａの最下側に配置され、基板構造体１１０Ａの内部構成要素を保護することができる。パッシベーション層１１４の材料は特に限定されない。例えば、絶縁物質が用いられるが、このとき、絶縁物質としてはソルダーレジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）が用いられることができる。但し、これらに限定されるものではなく、ＡＢＦなどが用いられることもできる。
【0051】
連結構造体１２０Ａは、第２絶縁材１２１、第２絶縁材１２１に配置される複数の第２配線層１２２、及び第２絶縁材１２１に配置される一層以上の第２ビア層１２３を含む。連結構造体１２０Ａは、二酸化ケイ素を絶縁本体とし、蒸着工程などを介して回路層を形成して製造されるシリコンブリッジ、有機絶縁材料を絶縁本体とし、めっき工程などを介して回路層を形成して製造される有機ブリッジなどであることができ、好ましくは上述したように有機ブリッジであることができるが、必ずしもこれらに限定されるものではない。
【0052】
第２絶縁材１２１は、連結構造体１２０Ａの本体を提供することができる。第２絶縁材１２１は絶縁物質を含むことができ、このとき、絶縁物質は感光性絶縁物質（ＰＩＤ）であることができる。第２絶縁材１２１の材料として感光性絶縁物質（ＰＩＤ）を用いる場合、第２絶縁材１２１の厚さを最小化することができ、フォトビアホールを形成することができるため、複数の第２配線層１２２と一層以上の第２ビア層１２３を容易に高密度に設計することができる。但し、材料がこれらに限定されるものではなく、それ以外にもＡＢＦなどの他の有機絶縁物質が用いられることができる。第２絶縁材１２１は、複数の絶縁層を含むことができ、複数の絶縁層の層数は特に制限されない。複数の絶縁層は、互いに境界が区分できることもでき、不確実であることもできる。
【0053】
複数の第２配線層１２２は、ダイツーダイのインターコネクション経路を提供することができる。複数の第２配線層１２２は、該当層の設計に応じて様々な機能を実行することができ、少なくとも信号パターンを含むことができる。複数の第２配線層１２２は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの金属物質を含むことができる。最上側の第２配線層１２２は電解めっき層（または電気銅）を含むことができ、残りの第２配線層１２２はそれぞれ無電解めっき層（または化学銅）と電解めっき層（または電気銅）を含むことができる。複数の第２配線層１２２の層数も特に制限されない。最上側の第２配線層１２２の露出する上面には、表面処理層が形成されることができる。
【0054】
一層以上の第２ビア層１２３は、互いに異なる層に形成された複数の第２配線層１２２を電気的に連結させることができ、その結果、連結構造体１２０Ａ内に電気的経路を提供することができる。一層以上の第２ビア層１２３は、該当層の設計デザインに応じて様々な機能を実行することができ、少なくとも信号ビアを含むことができる。一層以上の第２ビア層１２３の各ビアは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの金属物質を含むことができる。これらはそれぞれ無電解めっき層（または化学銅）と電解めっき層（または電気銅）を含むことができる。一層以上の第２ビア層１２３の各ビアは、ビアホールが金属物質で充填されたフィールドタイプであることができるが、これらに限定されるものではなく、ビアホールの壁面に沿って金属物質が配置されたコンフォーマルタイプであることもできる。一層以上の第２ビア層１２３の各ビアは、断面上で上面の幅が下面の幅より狭いテーパー形状を有することができ、全て同一方向のテーパー形状であることができる。一層以上の第２ビア層１２３の層数も特に制限されない。
【0055】
【0056】
図７ａを参照すると、第１キャリア２１０を用意する。第１キャリア２１０はガラスキャリアであることができるが、これらに限定されるものではない。
【0057】
図７ｂを参照すると、第１キャリア２１０上にコアレス工程を用いて、第２絶縁材１２１と複数の第２配線層１２２と複数の第２ビア層１２３を含むＥＴＳ構造の連結構造体１２０Ａの前駆体を形成する。前駆体上には、第１絶縁層１１１ａの第１前駆体１１１ａ－１が配置されて、複数の第２配線層１２２などを保護することができる。
【0058】
図７ｃを参照すると、ソーイング工程を用いて連結構造体１２０Ａの前駆体を適切なサイズに切断して連結構造体１２０Ａを形成する。この後、第１キャリア２１０から連結構造体１２０Ａを分離する。
【0059】
図７ｄを参照すると、第２キャリア２２０を用意する。第２キャリア２２０は有機キャリアであることができ、両面に銅箔Ｍが配置されることができる。その後、銅箔Ｍ上に第１－１配線層１１２ａをめっき工程で形成し、第１絶縁層１１１ａの第２前駆体１１１ａ－２で埋め込み、第１絶縁層１１１ａの第２前駆体１１１ａ－２にキャビティｈを形成する。その後、予め製造した連結構造体１２０Ａをキャビティｈに合わせて配置する。必要に応じて、第１絶縁層１１１ａを形成するための追加的な絶縁層がさらに形成されることができる。
【0060】
図７ｅを参照すると、第１絶縁層１１１ａにビアホールを加工し、めっき工程を進行して、第１－２配線層１１２ｂ及び第１－１ビア層１１３ａを形成する。
【0061】
図７ｆを参照すると、第１絶縁層１１１ａ上に複数の第２絶縁層１１１ｂ及び複数の第３絶縁層１１１ｃを積層し、さらに複数の第２絶縁層１１１ｂ及び複数の第３絶縁層１１１ｃのそれぞれにビアホール加工及びめっき工程を行い、複数の第１－３配線層１１２ｃ、複数の第１－４配線層１１２ｄ、複数の第１－２ビア層１１３ｂ、及び複数の第１－３ビア層１１３ｃを形成する。その後、必要に応じて、はんだレジスト塗布またはＡＢＦ積層などで最外側にパッシベーション層１１４を形成し、フォトリソグラフィ工程またはレーザ加工などによってパッシベーション層１１４に複数の開口を形成する。一連の過程を介して、銅箔Ｍ上に基板構造体１１０Ａが形成されることができる。
【0062】
図７ｇを参照すると、第２キャリア２２０から銅箔Ｍを分離する。分離された銅箔Ｍ上には、連結構造体１２０Ａ及びこれを埋め込む基板構造体１１０Ａが配置されていることができる。
【0063】
図７ｈを参照すると、エッチング工程などにより銅箔Ｍを除去する。一連の過程を介して、上述した一例によるプリント回路基板１００Ａが製造されることができる。但し、これは製造の一例に過ぎず、上述の一例によるプリント回路基板１００Ａがこれと異なる工程でも製造されることもできる。
【0064】
このように、ガラスキャリアを用いて微細配線層を先に形成し、これを有機キャリアにそのまま移動した後、その上に基板資材を形成することで、ライン清浄度による汚染及び基板ハンドリング上の問題を効果的に解決することができる。
【0065】
その他の内容、例えば、上述の一例によるプリント回路基板１００Ａで説明した内容は矛盾しない限り、適用されることができ、これに対する重複内容の説明は省略する。
【0066】
図８は、半導体パッケージの一例を概略的に示した断面図である。
【0067】
図面を参照すると、一例による半導体パッケージ５００Ａは、上述した一例によるプリント回路基板１００Ａ、プリント回路基板１００Ａ上に実装される第１半導体チップ１３１、プリント回路基板１００Ａ上に実装され、第１連結領域Ｉ１を介して第１半導体チップ１３１と電気的に連結される第２半導体チップ１３２、及びプリント回路基板１００Ａ上に実装され、第２連結領域Ｉ２を介して第１半導体チップ１３１と電気的に連結される第３半導体チップ１３３を含む。第１～第３半導体チップ１３１、１３２、１３３は、それぞれ第１～第３バンプ１３１Ｂ、１３２Ｂ、１３３Ｂを介してプリント回路基板１００Ａに実装されることができる。第１～第３半導体チップ１３１、１３２、１３３はモールディング材１４０で覆われることができる。
【0068】
第１～第３半導体チップ１３１、１３２、１３３は、それぞれ数百～数百万個以上の素子が１つのチップ内に集積化している集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ダイ（Ｄｉｅ）を含むことができる。このとき、集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ、アプリケーションプロセッサ（例えば、ＡＰ）、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであることができるが、これらに限定されるものではなく、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリチップ、またはＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）などのように異なる種類であることもできる。例えば、第１半導体チップ１３１はＧＰＵなどのロジックチップを含むことができ、第２及び第３半導体チップ１３２、１３３はＨＢＭなどのメモリチップを含むことができる。または、第１～第３半導体チップ１３１、１３２、１３３は、ダイスプリットによって分割されて互いに異なるコアを有する分割されたロジックチップであることもできる。
【0069】
第１～第３半導体チップ１３１、１３２、１３３は、それぞれアクティブウェハーをベースに形成されたものであることができ、この場合、それぞれの本体をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には、様々な回路が形成されていることができる。各本体には、接続パッドが形成されることができ、接続パッドはアルミニウム（Ａｌ）、銅（Ｃｕ）などの導電性物質を含むことができる。第１～第３半導体チップ１３１、１３２、１３３はベアダイ（ｂａｒｅ ｄｉｅ）であることができ、この場合、接続パッド上には金属バンプが配置されることができる。第１～第３半導体チップ１３１、１３２、１３３は、パッケージングダイ（ｐａｃｋａｇｅｄ ｄｉｅ）であることもでき、この場合、接続パッド上にさらに再配線層が形成され、再配線層上に金属バンプが配置されることができる。
【0070】
第１～第３半導体チップ１３１、１３２、１３３は、第１～第３バンプ１３１Ｂ、１３２Ｂ、１３３Ｂを介してプリント回路基板１００Ａに実装されることができる。例えば、第１半導体チップ１３１は、第１バンプ１３１Ｂを介して連結構造体１２０Ａの第１及び第２連結領域Ｉ１、Ｉ２に含まれた最上側の第２配線層１２２と電気的に連結されることができる。また、第２半導体チップ１３２は、第２バンプ１３２Ｂを介して連結構造体１２０Ａの第１連結領域Ｉ１に含まれた最上側の第２配線層１２２及び基板構造体１１０Ａの左側の第１－１配線層１１２ａと電気的に連結されることができる。また、第３半導体チップ１３３は、第３バンプ１３３Ｂを介して連結構造体１２０Ａの第２連結領域Ｉ２に含まれた最上側の第２配線層１２２及び基板構造体１１０Ａの右側の第１－１配線層１１２ａと電気的に連結されることができる。
【0071】
第１～第３バンプ１３１Ｂ、１３２Ｂ、１３３Ｂは、それぞれ低融点金属、例えば、スズ（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）などのはんだなどで形成されることができるが、これは一例に過ぎず、材質が特にこれらに限定されるものではない。第１～第３バンプ１３１Ｂ、１３２Ｂ、１３３Ｂは、それぞれ多重層または単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及びはんだを含むことができ、単一層で形成される場合には、スズ－銀はんだ又は銅を含むことができるが、これに限定されるものではない。
【0072】
モールディング材１４０は、第１～第３半導体チップ１３１、１３２、１３３を保護することができる。モールディング材１４０の材料は特に限定されず、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）などの公知のモールディング材が用いられることができる。
【0073】
その他の内容、例えば、上述の一例によるプリント回路基板１００Ａで説明した内容は矛盾しない限り、適用されることができ、これに対する重複内容の説明は省略する。
【0074】
図９は、プリント回路基板の他の一例を概略的に示した断面図である。
【0075】
図面を参照すると、他の一例によるプリント回路基板１００Ｂは、一例によるプリント回路基板１００Ａと類似に、第１絶縁材１１１Ｂ及び第１絶縁材１１１Ｂに配置される複数の第１配線層１１２Ｂと第１絶縁材１１１Ｂに配置される複数の第１ビア層１１３Ｂを含む基板構造体１１０Ｂ、及び基板構造体１１０Ｂの上側に配置され、第２絶縁材１２１と第２絶縁材１２１に配置される複数の第２配線層１２２と第２絶縁材１２１に配置される一層以上の第２ビア層１２３とを含む連結構造体１２０Ｂを含む。
【0076】
但し、連結構造体１２０Ｂは基板構造体１１０Ｂの上側に積層される形態で配置されることができる。したがって、第１絶縁層１１１ａ、第１－１配線層１１２ａ、第１－２配線層１１２ｂ、及び第１－１ビア層１１３ａが省略されることができる。例えば、第２絶縁材１２１は、下面の少なくとも一部が第１絶縁材１１１Ｂで覆われるが、側面が第１絶縁材１１１Ｂの側面から露出することができる。例えば、第１絶縁材１１１Ｂ及び第２絶縁材１２１は、平面上での面積、例えば、平面積が実質的に同一であることができる。平面積が実質的に同一であるというのは、誤差範囲内で同一であることを意味するものであって、完全に平面積が同一である場合のみならず、ほぼ平面積が同一である場合を含むことができる。この場合、連結構造体１２０Ｂの第２絶縁材１２１が半導体チップが実装される最外側の実装面を単独で提供できるため、フロント面の平坦度により優れることがあり、したがってパッケージングの歩留まりの改善により効果的であることができる。
【0077】
また、連結構造体１２０Ｂは、第３～第５連結領域Ｉ３、Ｉ４、Ｉ５をさらに含むことができ、連結構造体１２０Ｂ内で第１～第５連結領域Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５は互いに離隔して配置され、互いに連結されないことができる。第１～第５連結領域Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５はそれぞれ配線層とビア層からなることができる。例えば、第１～第５連結領域Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５は、複数の第２配線層１２２のうち互いに異なる一部と、一層以上の第２ビア層１２３のうち互いに異なる一部をそれぞれ含むことができる。この場合、互いに区分される複数の連結領域Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５を介して半導体チップ間の電気的連結及び半導体チップと基板構造体１１０Ｂとの間の電気的連結を同時に解決することができ、したがってインターコネクト関連の整合性の問題をより効果的に解決することができる。
【0078】
その他の内容、例えば、上述の一例によるプリント回路基板１００Ａで説明した内容は矛盾しない限り、適用されることができ、これに対する重複内容の説明は省略する。
【0079】
【0080】
図１０ａを参照すると、第１キャリア２１０を用意する。
【0081】
図１０ｂを参照すると、第１キャリア２１０上にコアレス工程を用いて第２絶縁材１２１と複数の第２配線層１２２と複数の第２ビア層１２３を含むＥＴＳ構造の連結構造体１２０Ｂの前駆体を形成する。連結構造体１２０Ｂの前駆体上には、複数の第２絶縁層１１１ｂのうち一部が配置され、複数の第２配線層１２２などを保護することができる。
【0082】
図１０ｃを参照すると、ソーイング工程を用いて連結構造体１２０Ｂの前駆体を適切なサイズに切断して連結構造体１２０Ｂを形成する。この後、第１キャリア２１０から連結構造体１２０Ｂを分離する。
【0083】
図１０ｄを参照すると、第２キャリア２２０を用意する。その後、銅箔Ｍ上に予め製造した連結構造体１２０Ｂを配置する。
【0084】
図１０ｅを参照すると、第２絶縁層１１１ｂにビアホールを加工し、めっき工程を進行して、第１－３配線層１１２ｃ及び第１－２ビア層１１３ｂを形成する。
【0085】
図１０ｆを参照すると、第１絶縁層１１１ａ上に複数の第２絶縁層１１１ｂ及び複数の第３絶縁層１１１ｃをさらに積層し、また複数の第２絶縁層１１１ｂ及び複数の第３絶縁層１１１ｃのそれぞれにビアホール加工及びめっき工程を行い、複数の第１－３配線層１１２ｃ、複数の第１－４配線層１１２ｄ、複数の第１－２ビア層１１３ｂ及び複数の第１－３ビア層１１３ｃをさらに形成する。その後、必要に応じて、はんだレジスト塗布またはＡＢＦ積層などで最外側にパッシベーション層１１４を形成し、フォトリソグラフィ工程やレーザ加工などによりパッシベーション層１１４に複数の開口を形成する。一連の過程を介して、連結構造体１２０Ｂ上に基板構造体１１０Ｂが形成されることができる。
【0086】
図１０ｇを参照すると、第２キャリア２２０から銅箔Ｍを分離する。分離された銅箔Ｍ上には、連結構造体１２０Ｂ及び連結構造体１２０Ｂ上に積層された基板構造体１１０Ｂが配置されていることができる。
【0087】
図１０ｈを参照すると、エッチング工程などにより銅箔Ｍを除去する。一連の過程を介して、上述した他の一例によるプリント回路基板１００Ｂを製造されることができる。但し、これは製造の一例に過ぎず、上述した他の一例によるプリント回路基板１００Ｂがこれと異なる工程で製造されることもできる。
【0088】
それ以外の他の内容、例えば、上述した一例によるプリント回路基板１００Ａ、上述した他の一例によるプリント回路基板１００Ｂ、及び上述した一例によるプリント回路基板１００Ａの製造の一例で説明した内容は矛盾しない限り、適用されることができ、これに対する重複内容の説明は省略する。
【0089】
図１１は、半導体パッケージの他の一例を概略的に示した断面図である。
【0090】
図面を参照すると、他の一例による半導体パッケージ５００Ｂは、上述した他の一例によるプリント回路基板１００Ｂ、プリント回路基板１００Ｂ上に実装され、第３連結領域Ｉ３を介して基板構造体１１０Ｂと電気的に連結される第１半導体チップ１３１、プリント回路基板１００Ｂ上に実装され、第１連結領域Ｉ１を介して第１半導体チップ１３１と電気的に連結され、第４連結領域Ｉ４を介して基板構造体１１０Ｂと電気的に連結される第２半導体チップ１３２、及びプリント回路基板１００Ｂ上に実装され、第２連結領域Ｉ２を介して第１半導体チップ１３１と電気的に連結され、第５連結領域Ｉ５を介して基板構造１１０Ｂと電気的に連結される第３半導体チップ１３３を含む。第１～第３半導体チップ１３１、１３２、１３３は、それぞれ第１～第３バンプ１３１Ｂ、１３２Ｂ、１３３Ｂを介してプリント回路基板１００Ｂに実装されることができる。第１～第３半導体チップ１３１、１３２、１３３はモールディング材１４０で覆われることができる。
【0091】
このように、他の一例による半導体パッケージ５００Ｂでは、第１～第３半導体チップ１３１、１３２、１３３がそれぞれ連結構造体１２０Ｂの第３～第５連結領域Ｉ３、Ｉ４、Ｉ５を介して基板構造体１１０Ｂの複数の第１配線層１１２Ｂの互いに異なる一部とそれぞれ電気的に連結されることができる。
【0092】
その他の内容、例えば、上述した一例によるプリント回路基板１００Ａ、上述した他の一例によるプリント回路基板１００Ｂ、及び上述した一例による半導体基板５００Ａで説明した内容は矛盾しない限り、適用されることができ、これに対する重複内容の説明は省略する。
【0093】
本開示において、断面上での意味は、対象物を垂直に切断したときの断面形状、または対象物をサイドビューで見たときの断面形状を意味することができる。また、平面上での意味は、対象物を水平に切断したときの形状、または対象物をトップビューまたはボトムビューで見たときの平面形状であることができる。
【0094】
本開示において、下側、下部、下面などは、便宜上図面の断面を基準に有機インターポーザを含む半導体パッケージの実装面に向かう方向を意味するものとして用い、上側、上部、上面などはその逆方向に用いた。但し、これは説明の便宜上の方向を定義したものであって、特許請求の範囲の権利範囲がこの方向に対する記載によって特に限定されるものではない。
【0095】
本開示において、連結されるという意味は、直接連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、電気的に連結されるという意味は、物理的に連結された場合と、連結されていない場合をともに含む概念である。さらに、第１、第２などの表現は、ある構成要素と他の構成要素を区分するために用いられるものであって、該当構成要素の順序及び／又は重要度などを限定しない。場合によっては、権利範囲から逸脱することなく、第１構成要素は第２構成要素と命名されることもでき、同様に第２構成要素を第１構成要素と命名されることもできる。
【0096】
本開示で用いられた一例という表現は、互いに同一の実施例を意味するものではなく、それぞれ互いに異なる固有の特徴を強調して説明するために提供されたものである。しかしながら、上記提示された一例は、他の一例の特徴と組み合わせて実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対または矛盾する説明がない限り、他の一例に関連した説明があると理解することができる。
【0097】
本開示で用いられた用語は、単に一例を説明するために用いられたものであり、本開示を限定する意図ではない。このとき、単数の表現は、文脈上明らかに異なるものを意味しない限り、複数の表現を含む。
【符号の説明】
【0098】
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ バッテリー
１０９０ 信号ライン
１１００ スマートフォン
１１１０ マザーボード
１１２０ 部品
１１２１ 部品パッケージ
１１３０ カメラモジュール
１１４０ スピーカー
２１１０ メインボード
２２１０ ＢＧＡ基板
２２２０、２２４０ 半導体チップ
２２３０ インターポーザ
２２５０ シリコンインターポーザ
２２６０ 有機インターポーザ
２３１０、２３２０ インターポーザを含む半導体パッケージ
５００Ａ、５００Ｂ 半導体パッケージ
１００Ａ、１００Ｂ プリント回路基板
１１０Ａ、１１０Ｂ 基板構造体
１１１Ａ 第１絶縁材
１１１ａ 第１絶縁層
１１１ｂ 第２絶縁層
１１１ｃ 第３絶縁層
１１２Ａ、１１２Ｂ 第１配線層
１１２ａ 第１－１配線層
１１２ｂ 第１－２配線層
１１２ｃ 第１－３配線層
１１２ｄ 第１－４配線層
１１３Ａ、１１３Ｂ 第１ビア層
１１３ａ 第１－１ビア層
１１３ｂ 第１－２ビア層
１１３ｃ 第１－３ビア層
１１４ パッシベーション層
１２０Ａ、１２０Ｂ 連結構造体
１２１ 第２絶縁材
１２２ 第２配線層
１２３ 第２ビア層
１３１ 第１半導体チップ
１３２ 第２半導体チップ
１３３ 第３半導体チップ
１３１Ｂ 第１バンプ
１３２Ｂ 第２バンプ
１３３Ｂ 第３バンプ
１４０ モールディング材
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ バッテリー
１０９０ 信号ライン
１１００ スマートフォン
１１１０ マザーボード
１１２０ 部品
１１２１ 部品パッケージ
１１３０ カメラモジュール
１１４０ スピーカー
２１１０ メインボード
２２１０ ＢＧＡ基板
２２２０、２２４０ 半導体チップ
２２３０ インターポーザ
２２５０ シリコンインターポーザ
２２６０ 有機インターポーザ
２３１０、２３２０ インターポーザを含む半導体パッケージ
５００Ａ、５００Ｂ 半導体パッケージ
１００Ａ、１００Ｂ プリント回路基板
１１０Ａ、１１０Ｂ 基板構造体
１１１Ａ 第１絶縁材
１１１ａ 第１絶縁層
１１１ｂ 第２絶縁層
１１１ｃ 第３絶縁層
１１２Ａ、１１２Ｂ 第１配線層
１１２ａ 第１－１配線層
１１２ｂ 第１－２配線層
１１２ｃ 第１－３配線層
１１２ｄ 第１－４配線層
１１３Ａ、１１３Ｂ 第１ビア層
１１３ａ 第１－１ビア層
１１３ｂ 第１－２ビア層
１１３ｃ 第１－３ビア層
１１４ パッシベーション層
１２０Ａ、１２０Ｂ 連結構造体
１２１ 第２絶縁材
１２２ 第２配線層
１２３ 第２ビア層
１３１ 第１半導体チップ
１３２ 第２半導体チップ
１３３ 第３半導体チップ
１３１Ｂ 第１バンプ
１３２Ｂ 第２バンプ
１３３Ｂ 第３バンプ
１４０ モールディング材
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7a】
【図7b】
【図7c】
【図7d】
【図7e】
【図7f】
【図7g】
【図7h】
【図8】
【図9】
【図10a】
【図10b】
【図10c】
【図10d】
【図10e】
【図10f】
【図10g】
【図10h】
【図11】
