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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023134965
(43)【公開日】2023-09-28
(54)【発明の名称】整流回路、昇圧回路およびＳＭＦＥ回路
(51)【国際特許分類】
H02M 7/12 20060101AFI20230921BHJP
H02M 3/155 20060101ALI20230921BHJP
【ＦＩ】
H02M7/12 F
H02M3/155 F
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022039930
(22)【出願日】2022-03-15
(71)【出願人】
【識別番号】504160781
【氏名又は名称】国立大学法人金沢大学
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(72)【発明者】
【氏名】北川 章夫
【テーマコード（参考）】
5H006
5H730
【Ｆターム（参考）】
5H006CA02
5H006CC02
5H006DB01
5H006DC05
5H730AA14
5H730AS04
5H730BB02
5H730CC01
5H730DD04
5H730EE01
5H730FF01
(57)【要約】
【課題】電圧比較器を動作させるための電源が不要な理想ダイオードを実現できる整流回路などを提供する。
【解決手段】整流回路１００は、トランジスタ１０と、単電源の電圧比較器２０と、閾値制御回路３０と、を備え、第１端子ｂ１、負側入力端子ｃ２および第１入力端子ｄ１は、入力端子ａ１に接続され、第２端子ｂ２、正側入力端子ｃ１および第２入力端子ｄ２は、出力端子ａ２に接続され、第１制御端子ｂ３と第１出力端子ｃ３とは接続され、バックゲート端子ｂ４と第２出力端子ｄ３とは接続され、閾値制御回路３０は、第１入力端子ｄ１に入力される電圧および第２入力端子ｄ２に入力される電圧のうちの高い電圧を第２出力端子ｄ３から出力する。
【選択図】図１
【解決手段】整流回路１００は、トランジスタ１０と、単電源の電圧比較器２０と、閾値制御回路３０と、を備え、第１端子ｂ１、負側入力端子ｃ２および第１入力端子ｄ１は、入力端子ａ１に接続され、第２端子ｂ２、正側入力端子ｃ１および第２入力端子ｄ２は、出力端子ａ２に接続され、第１制御端子ｂ３と第１出力端子ｃ３とは接続され、バックゲート端子ｂ４と第２出力端子ｄ３とは接続され、閾値制御回路３０は、第１入力端子ｄ１に入力される電圧および第２入力端子ｄ２に入力される電圧のうちの高い電圧を第２出力端子ｄ３から出力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力端子から出力端子への電流を整流する整流回路であって、
第１端子、第２端子、第１制御端子およびバックゲート端子を有する第１トランジスタと、
正側入力端子、負側入力端子、第１出力端子および基準電圧端子を有する単電源の電圧比較器と、
第１入力端子、第２入力端子および第２出力端子を有する閾値制御回路と、を備え、
前記第１端子、前記負側入力端子および前記第１入力端子は、前記入力端子に接続され、
前記第２端子、前記正側入力端子および前記第２入力端子は、前記出力端子に接続され、
前記第１制御端子と前記第１出力端子とは接続され、
前記バックゲート端子と前記第２出力端子とは接続され、
前記閾値制御回路は、前記第１入力端子に入力される電圧および前記第２入力端子に入力される電圧のうちの高い電圧を前記第２出力端子から出力する、
整流回路。
第１端子、第２端子、第１制御端子およびバックゲート端子を有する第１トランジスタと、
正側入力端子、負側入力端子、第１出力端子および基準電圧端子を有する単電源の電圧比較器と、
第１入力端子、第２入力端子および第２出力端子を有する閾値制御回路と、を備え、
前記第１端子、前記負側入力端子および前記第１入力端子は、前記入力端子に接続され、
前記第２端子、前記正側入力端子および前記第２入力端子は、前記出力端子に接続され、
前記第１制御端子と前記第１出力端子とは接続され、
前記バックゲート端子と前記第２出力端子とは接続され、
前記閾値制御回路は、前記第１入力端子に入力される電圧および前記第２入力端子に入力される電圧のうちの高い電圧を前記第２出力端子から出力する、
整流回路。
【請求項2】
前記電圧比較器は、
前記負側入力端子に入力される電圧よりも前記正側入力端子に入力される電圧の方が大きい場合、前記正側入力端子に入力される電圧を前記第１出力端子から出力し、
前記正側入力端子に入力される電圧よりも前記負側入力端子に入力される電圧の方が大きい場合、前記基準電圧端子に入力される電圧を前記第１出力端子から出力する、
請求項１に記載の整流回路。
前記負側入力端子に入力される電圧よりも前記正側入力端子に入力される電圧の方が大きい場合、前記正側入力端子に入力される電圧を前記第１出力端子から出力し、
前記正側入力端子に入力される電圧よりも前記負側入力端子に入力される電圧の方が大きい場合、前記基準電圧端子に入力される電圧を前記第１出力端子から出力する、
請求項１に記載の整流回路。
【請求項3】
前記閾値制御回路は、第２トランジスタおよび第３トランジスタを備え、
前記第２トランジスタは、第３端子、第４端子および第２制御端子を有し、
前記第３トランジスタは、第５端子、第６端子および第３制御端子を有し、
前記第３端子および前記第３制御端子は、前記第１入力端子に接続され、
前記第５端子および前記第２制御端子は、前記第２入力端子に接続され、
前記第４端子および前記第６端子は、前記第２出力端子に接続される、
請求項１または２に記載の整流回路。
前記第２トランジスタは、第３端子、第４端子および第２制御端子を有し、
前記第３トランジスタは、第５端子、第６端子および第３制御端子を有し、
前記第３端子および前記第３制御端子は、前記第１入力端子に接続され、
前記第５端子および前記第２制御端子は、前記第２入力端子に接続され、
前記第４端子および前記第６端子は、前記第２出力端子に接続される、
請求項１または２に記載の整流回路。
【請求項4】
前記第１トランジスタは、ＳＯＴＢ（Ｓｉｌｉｃｏｎ ｏｎ Ｔｈｉｎ Ｂｕｒｉｅｄ Ｏｘｉｄｅ）（登録商標）構造のトランジスタまたはＦＤ－ＳＯＩ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタである、
請求項１～３のいずれか１項に記載の整流回路。
請求項１～３のいずれか１項に記載の整流回路。
【請求項5】
複数のダイオードを備える昇圧回路であって、
前記複数のダイオードのそれぞれは、請求項１～４のいずれか１項に記載の整流回路によって構成される、
昇圧回路。
前記複数のダイオードのそれぞれは、請求項１～４のいずれか１項に記載の整流回路によって構成される、
昇圧回路。
【請求項6】
スイッチング素子および阻止ダイオードを備えるＳＭＦＥ（Ｓｙｎｃｈｒｏｎｉｚｅｄ Ｍａｇｎｅｔｉｃ Ｆｌｕｘ Ｅｘｔｒａｃｔｉｏｎ）回路であって、
前記スイッチング素子および前記阻止ダイオードはそれぞれ、請求項１～４のいずれか１項に記載の整流回路によって構成される、
ＳＭＦＥ回路。
前記スイッチング素子および前記阻止ダイオードはそれぞれ、請求項１～４のいずれか１項に記載の整流回路によって構成される、
ＳＭＦＥ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、整流回路、昇圧回路およびＳＭＦＥ回路に関する。
【背景技術】
【0002】
特許文献１には、理想ダイオードについて記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】実開昭５９－１１９６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載されるような理想ダイオードには、電圧比較器を動作させるための電源が必要となる。
【0005】
そこで、本開示は、電圧比較器を動作させるための電源が不要な理想ダイオードを実現できる整流回路などを提供する。
【課題を解決するための手段】
【0006】
本開示の一態様に係る整流回路は、入力端子から出力端子への電流を整流する整流回路であって、第１端子、第２端子、第１制御端子およびバックゲート端子を有する第１トランジスタと、正側入力端子、負側入力端子、第１出力端子および基準電圧端子を有する単電源の電圧比較器と、第１入力端子、第２入力端子および第２出力端子を有する閾値制御回路と、を備え、前記第１端子、前記負側入力端子および前記第１入力端子は、前記入力端子に接続され、前記第２端子、前記正側入力端子および前記第２入力端子は、前記出力端子に接続され、前記第１制御端子と前記第１出力端子とは接続され、前記バックゲート端子と前記第２出力端子とは接続され、前記閾値制御回路は、前記第１入力端子に入力される電圧および前記第２入力端子に入力される電圧のうちの高い電圧を前記第２出力端子から出力する。
【0007】
本開示の一態様に係る昇圧回路は、複数のダイオードを備える昇圧回路であって、前記複数のダイオードのそれぞれは、上記の整流回路によって構成される。
【0008】
本開示の一態様に係るＳＭＦＥ回路は、スイッチング素子および阻止ダイオードを備えるＳＭＦＥ回路であって、前記スイッチング素子および前記阻止ダイオードはそれぞれ、上記の整流回路によって構成される。
【発明の効果】
【0009】
本開示の一態様に係る整流回路などによれば、電圧比較器を動作させるための電源が不要な理想ダイオードを実現できる。
【図面の簡単な説明】
【0010】
【図1】実施の形態に係る整流回路の一例を示す回路図である。
【図2】実施の形態に係る電圧比較器の一例を示す回路図である。
【図3】実施の形態に係る整流回路のＤＣ特性の一例を示すグラフである。
【図4】実施の形態に係る昇圧回路の一例を示す回路図である。
【図5A】実施の形態に係る昇圧回路の充電特性の一例を示すグラフである。
【図5B】比較例に係る昇圧回路の充電特性の一例を示すグラフである。
【図6A】実施の形態に係る昇圧回路および比較例に係る昇圧回路の電圧効率の一例を示すグラフである。
【図6B】実施の形態に係る昇圧回路および比較例に係る昇圧回路の電力効率の一例を示すグラフである。
【図7】実施の形態に係る電源回路の一例を示す構成図である。
【図8】実施の形態に係る電源回路における昇圧回路およびＤＣ－ＤＣコンバータの出力の一例を示すグラフである。
【図9】実施の形態に係る昇圧回路の他の一例を示す回路図である。
【図10】実施の形態に係る昇圧回路の他の一例を示す回路図である。
【図11】比較例に係るＳＭＦＥ回路の一例を示す回路図である。
【図12】比較例に係るＳＭＦＥ回路における各信号のタイミングチャートである。
【図13】実施の形態に係るＳＭＦＥ回路の一例を示す回路図である。
【図14】実施の形態に係るＳＭＦＥ回路における各信号のタイミングチャートである。
【発明を実施するための形態】
【0011】
（本開示の一態様を得るに至った経緯）
一般的なダイオードは、順方向電圧（Ｖｆ）の電圧損失がある。一方で、特許文献１に記載されるように、この電圧損失が非常に小さい理想ダイオードという回路がある。しかしながら、特許文献１に記載されるような理想ダイオードには、電圧比較器を動作させるための電源が必要となる。つまり、特許文献１に記載されるような理想ダイオードには、単電源の電圧比較器ではなく、両電源の電圧比較器が必要となる。そこで、以下では、電圧比較器を動作させるための電源が不要な理想ダイオードを実現できる整流回路ならびにこの整流回路を備える昇圧回路およびＳＭＦＥ回路について説明する。言い換えると、単電源の電圧比較器によって理想ダイオードを実現できる整流回路ならびにこの整流回路を備える昇圧回路およびＳＭＦＥ回路について説明する。
一般的なダイオードは、順方向電圧（Ｖｆ）の電圧損失がある。一方で、特許文献１に記載されるように、この電圧損失が非常に小さい理想ダイオードという回路がある。しかしながら、特許文献１に記載されるような理想ダイオードには、電圧比較器を動作させるための電源が必要となる。つまり、特許文献１に記載されるような理想ダイオードには、単電源の電圧比較器ではなく、両電源の電圧比較器が必要となる。そこで、以下では、電圧比較器を動作させるための電源が不要な理想ダイオードを実現できる整流回路ならびにこの整流回路を備える昇圧回路およびＳＭＦＥ回路について説明する。言い換えると、単電源の電圧比較器によって理想ダイオードを実現できる整流回路ならびにこの整流回路を備える昇圧回路およびＳＭＦＥ回路について説明する。
【0012】
本開示の一態様に係る整流回路は、入力端子から出力端子への電流を整流する整流回路であって、第１端子、第２端子、第１制御端子およびバックゲート端子を有する第１トランジスタと、正側入力端子、負側入力端子、第１出力端子および基準電圧端子を有する単電源の電圧比較器と、第１入力端子、第２入力端子および第２出力端子を有する閾値制御回路と、を備え、前記第１端子、前記負側入力端子および前記第１入力端子は、前記入力端子に接続され、前記第２端子、前記正側入力端子および前記第２入力端子は、前記出力端子に接続され、前記第１制御端子と前記第１出力端子とは接続され、前記バックゲート端子と前記第２出力端子とは接続され、前記閾値制御回路は、前記第１入力端子に入力される電圧および前記第２入力端子に入力される電圧のうちの高い電圧を前記第２出力端子から出力する。
【0013】
第１トランジスタ、電圧比較器および閾値制御回路がこのように接続されることで、電圧比較器を動作させるための電源が不要な理想ダイオードを実現できる。言い換えると、第１トランジスタ、電圧比較器および閾値制御回路がこのように接続されることで、単電源の電圧比較器によって理想ダイオードを実現できる。
【0014】
例えば、前記電圧比較器は、前記負側入力端子に入力される電圧よりも前記正側入力端子に入力される電圧の方が大きい場合、前記正側入力端子に入力される電圧を前記第１出力端子から出力し、前記正側入力端子に入力される電圧よりも前記負側入力端子に入力される電圧の方が大きい場合、前記基準電圧端子に入力される電圧を前記第１出力端子から出力してもよい。
【0015】
電圧比較器は、正側入力端子に入力される電圧または基準電圧端子に入力される電圧を出力するため、電圧比較器を動作させるための電源を不要とすることができる。
【0016】
例えば、前記閾値制御回路は、第２トランジスタおよび第３トランジスタを備え、前記第２トランジスタは、第３端子、第４端子および第２制御端子を有し、前記第３トランジスタは、第５端子、第６端子および第３制御端子を有し、前記第３端子および前記第３制御端子は、前記第１入力端子に接続され、前記第５端子および前記第２制御端子は、前記第２入力端子に接続され、前記第４端子および前記第６端子は、前記第２出力端子に接続されてもよい。
【0017】
閾値制御回路が備える第２トランジスタおよび第３トランジスタが第１トランジスタにこのように接続されることで、閾値制御回路は、第１入力端子に入力される電圧および第２入力端子に接続される電圧のうちの高い電圧を第２出力端子から出力することができる。
【0018】
例えば、前記第１トランジスタは、ＳＯＴＢ（Ｓｉｌｉｃｏｎ ｏｎ Ｔｈｉｎ Ｂｕｒｉｅｄ Ｏｘｉｄｅ）（登録商標）構造のトランジスタまたはＦＤ－ＳＯＩ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタであってもよい。
【0019】
第１トランジスタがＳＯＴＢ構造のトランジスタまたはＦＤ－ＳＯＩ構造のトランジスタであることで、理想ダイオードを実現しやすくなる。
【0020】
本開示の一態様に係る昇圧回路は、複数のダイオードを備える昇圧回路であって、前記複数のダイオードのそれぞれは、上記の整流回路によって構成される。
【0021】
これによれば、電圧比較器を動作させるための電源が不要な理想ダイオードを備える昇圧回路を提供できる。
【0022】
本開示の一態様に係るＳＭＦＥ回路は、スイッチング素子および阻止ダイオードを備えるＳＭＦＥ回路であって、前記スイッチング素子および前記阻止ダイオードはそれぞれ、上記の整流回路によって構成される。
【0023】
これによれば、電圧比較器を動作させるための電源が不要な理想ダイオードを備えるＳＭＦＥ回路を提供できる。
【0024】
以下、実施の形態について、図面を参照しながら具体的に説明する。
【0025】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。
【0026】
（実施の形態）
以下、実施の形態に係る整流回路、昇圧回路およびＳＭＦＥ回路について説明する。まずは、実施の形態に係る整流回路について説明する。
以下、実施の形態に係る整流回路、昇圧回路およびＳＭＦＥ回路について説明する。まずは、実施の形態に係る整流回路について説明する。
【0027】
図１は、実施の形態に係る整流回路１００の一例を示す回路図である。
【0028】
整流回路１００は、入力端子ａ１から出力端子ａ２への電流を整流する回路である。すなわち、整流回路１００によって、入力端子ａ１から出力端子ａ２への一方向にのみ電流を流すことができる。
【0029】
整流回路１００は、トランジスタ１０、電圧比較器２０および閾値制御回路３０を備える。
【0030】
トランジスタ１０は、第１端子ｂ１、第２端子ｂ２、第１制御端子ｂ３およびバックゲート端子ｂ４を有する第１トランジスタである。例えば、トランジスタ１０は、Ｐ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、第１端子ｂ１はドレインであり、第２端子ｂ２はソースであり、第１制御端子ｂ３はゲートである。トランジスタ１０は、バックゲート端子ｂ４を有するため、トランジスタ１０の閾値電圧を制御することができる。トランジスタ１０の閾値電圧は、トランジスタ１０をオンする（導通状態とする）ために必要な電圧である。例えば、トランジスタ１０は、ＳＯＴＢ構造のトランジスタまたはＦＤ－ＳＯＩ構造のトランジスタである。これにより、閾値制御回路３０によってバックゲート端子ｂ４を介してトランジスタ１０の閾値電圧を低減することができる。通常のＭＯＳＦＥＴではリークが発生して閾値電圧を低減させることが難しいが、ＳＯＴＢ構造のトランジスタまたはＦＤ－ＳＯＩ構造のトランジスタ１０では、リークが発生しにくいため閾値電圧を低減することができる。例えば、トランジスタ１０は、４００ｎｍ×６０ｎｍのサイズであり、７５×２５０個のトランジスタからなる。
【0031】
電圧比較器２０は、正側入力端子ｃ１、負側入力端子ｃ２、第１出力端子ｃ３および基準電圧端子ｃ４を有する単電源の電圧比較器である。電圧比較器２０は、正側入力端子ｃ１に入力される電圧と負側入力端子ｃ２に入力される電圧とを比較し、比較結果に応じた電圧を第１出力端子ｃ３から出力する。電圧比較器２０は、単電源の電圧比較器であり、動作させるための電源が不要となっており、基準電圧端子ｃ４に基準電圧（例えばグランドなど）を接続することで、動作させることができる。電圧比較器２０は、負側入力端子ｃ２に入力される電圧よりも正側入力端子ｃ１に入力される電圧の方が大きい場合、正側入力端子ｃ１に入力される電圧を第１出力端子ｃ３から出力し、正側入力端子ｃ１に入力される電圧よりも負側入力端子ｃ２に入力される電圧の方が大きい場合、基準電圧端子ｃ４に入力される電圧を第１出力端子ｃ３から出力する。電圧比較器２０の詳細な回路構成については、後述する図２で説明する。
【0032】
閾値制御回路３０は、トランジスタ１０の閾値電圧を制御するための回路であり、第１入力端子ｄ１、第２入力端子ｄ２および第２出力端子ｄ３を有する。閾値制御回路３０は、第１入力端子ｄ１に入力される電圧および第２入力端子ｄ２に接続される電圧のうちの高い電圧を第２出力端子ｄ３から出力する。閾値制御回路３０のこのような機能を実現するために、閾値制御回路３０は、例えば、トランジスタ３１および３２を備える。
【0033】
トランジスタ３１は、第３端子ｅ１、第４端子ｅ２および第２制御端子ｅ３を有する第２トランジスタである。なお、トランジスタ３１は、バックゲート端子ｅ４を有していてもよい。例えば、トランジスタ３１は、Ｐ型のＭＯＳＦＥＴであり、第３端子ｅ１はドレインであり、第４端子ｅ２はソースであり、第２制御端子ｅ３はゲートである。
【0034】
トランジスタ３２は、第５端子ｆ１、第６端子ｆ２および第３制御端子ｆ３を有する第３トランジスタである。なお、トランジスタ３２は、バックゲート端子ｆ４を有していてもよい。例えば、トランジスタ３２は、Ｐ型のＭＯＳＦＥＴであり、第５端子ｆ１はドレインであり、第６端子ｆ２はソースであり、第３制御端子ｆ３はゲートである。
【0035】
第１端子ｂ１、負側入力端子ｃ２および第１入力端子ｄ１は、入力端子ａ１に接続され、第２端子ｂ２、正側入力端子ｃ１および第２入力端子ｄ２は、出力端子ａ２に接続される。第１制御端子ｂ３と第１出力端子ｃ３とは接続される。バックゲート端子ｂ４と第２出力端子ｄ３とは接続される。また、第３端子ｅ１および第３制御端子ｆ３は、第１入力端子ｄ１に接続され、第５端子ｆ１および第２制御端子ｅ３は、第２入力端子ｄ２に接続され、第４端子ｅ２および第６端子ｆ２は、第２出力端子ｄ３に接続される。また、バックゲート端子ｅ４およびｆ４についても、例えば、第２出力端子ｄ３に接続される。
【0036】
整流回路１００が上記のような構成および接続となっていることで、電圧比較器２０を動作させるための電源が不要な理想ダイオードを実現できる。理想ダイオードとは、順方向電圧（Ｖｆ）の電圧損失が非常に小さいダイオードであり、トランジスタ１０の閾値電圧が非常に小さい場合、整流回路１００によって理想ダイオードが実現されたといえる。入力端子ａ１から出力端子ａ２へ電流が流れる際に、トランジスタ１０の閾値電圧が非常に小さい場合、ダイオードとして機能するトランジスタ１０による電圧損失（Ｖｆ）が非常に小さくなるためである。
【0037】
出力端子ａ２に入力される電圧よりも入力端子ａ１に入力される電圧の方が大きい場合、正側入力端子ｃ１に入力される電圧よりも負側入力端子ｃ２に入力される電圧の方が大きくなり、電圧比較器２０は、基準電圧端子ｃ４に入力される電圧を第１出力端子ｃ３から出力する。これにより、Ｐ型のＭＯＳＦＥＴであるトランジスタ１０はオンとなり、入力端子ａ１から出力端子ａ２へ電流を流すことができる。一方で、入力端子ａ１に入力される電圧よりも出力端子ａ２に入力される電圧の方が大きい場合、負側入力端子ｃ２に入力される電圧よりも正側入力端子ｃ１に入力される電圧の方が大きくなり、電圧比較器２０は、正側入力端子ｃ１に入力される電圧を第１出力端子ｃ３から出力する。これにより、Ｐ型のＭＯＳＦＥＴであるトランジスタ１０はオフとなり、入力端子ａ１から出力端子ａ２へ電流を流さないようにすることができる。
【0038】
また、出力端子ａ２に入力される電圧よりも入力端子ａ１に入力される電圧の方が大きい場合、すなわち、入力端子ａ１から出力端子ａ２へ電流を流す場合、Ｐ型のＭＯＳＦＥＴであるトランジスタ３１はオンとなり、Ｐ型のＭＯＳＦＥＴであるトランジスタ３２はオフとなる。この場合、入力端子ａ１に入力される電圧、すなわち、第１入力端子ｄ１に入力される電圧および第２入力端子ｄ２に入力される電圧のうちの高い電圧が第２出力端子ｄ３から出力される。これにより、トランジスタ１０のバックゲート端子ｂ４に、入力端子ａ１に入力された高い電圧を印加することができ、トランジスタ１０の閾値電圧を小さくすることができ、理想ダイオードを実現することができる。
【0039】
次に、電圧比較器２０の回路構成について図２を用いて説明する。
【0040】
図２は、実施の形態に係る電圧比較器２０の一例を示す回路図である。
【0041】
電圧比較器２０が図２に示されるような回路構成を有することで、電圧比較器２０は、単電源で駆動することができる。具体的には、電圧比較器２０は、負側入力端子ｃ２に入力される電圧よりも正側入力端子ｃ１に入力される電圧の方が大きい場合、正側入力端子ｃ１に入力される電圧を第１出力端子ｃ３から出力することができ、また、正側入力端子ｃ１に入力される電圧よりも負側入力端子ｃ２に入力される電圧の方が大きい場合、基準電圧端子ｃ４に入力される電圧を第１出力端子ｃ３から出力することができる。
【0042】
なお、電圧比較器２０の回路構成については、一般的なものであるため詳細な説明は省略するが、トランジスタ群２１によって、正側入力端子ｃ１に入力される電圧と負側入力端子ｃ２に入力される電圧との大小比較が行われ、トランジスタ群２２によって、出力が増幅される。また、トランジスタ群２３によって、電圧比較器２０の消費電力を小さくすることができる。
【0043】
次に、整流回路１００のＤＣ特性（静特性）の測定結果について、図３を用いて説明する。
【0044】
図３は、実施の形態に係る整流回路１００のＤＣ特性の一例を示すグラフである。なお、図３には、理想ダイオードではない一般的なダイオードのＤＣ特性も比較のために示されている。図３において、実線は整流回路１００のＤＣ特性を示し、破線は一般的なダイオードのＤＣ特性を示す。
【0045】
図３に示されるように、一般的なダイオードのＤＣ特性は指数関数曲線となり、Ｂで示す電圧（約１８０ｍＶ）あたりから電流が流れ始めることがわかる。一方で、整流回路１００のＤＣ特性は、一次関数直線となり、Ａで示す電圧（約１９ｍＶ）あたりから電流が流れ始めることがわかる。つまり、整流回路１００によって、順方向電圧の電圧損失が非常に小さい理想ダイオードを実現できていることがわかる。
【0046】
以上説明した通り、整流回路１００を図１に示される回路構成とすることで、電圧比較器２０を動作させるための電源が不要な理想ダイオードを実現できる。言い換えると、整流回路１００を図１に示される回路構成とすることで、単電源の電圧比較器２０によって理想ダイオードを実現できる。
【0047】
なお、上記説明では、トランジスタ１０、３１および３２がＰ型のＭＯＳＦＥＴである例を説明したが、Ｎ型のＭＯＳＦＥＴであってもよい。ただし、トランジスタ１０、３１および３２がＰ型のＭＯＳＦＥＴである場合には、集積化したときに、スイッチ間の電気的分離をしやすくなる。
【0048】
整流回路１００を利用して、昇圧回路やＳＭＦＥ回路を構成することができる。以下では、整流回路１００を利用した昇圧回路およびＳＭＦＥ回路について説明する。まずは、整流回路１００を利用した昇圧回路について説明する。
【0049】
図４は、実施の形態に係る昇圧回路２００の一例を示す回路図である。
【0050】
昇圧回路２００は、複数のダイオードを備える回路であり、複数のダイオードのそれぞれは、整流回路１００によって構成される。昇圧回路２００は、昇圧整流回路である。図４には、昇圧回路２００として、入力電圧を約２倍に昇圧する倍電圧整流回路が示されている。図４に示されるスイッチＳＷ１およびＳＷ２は、図１に示されるトランジスタ１０および閾値制御回路３０に対応し、図４に示される電圧比較器２０ａおよび２０ｂは、図１に示される電圧比較器２０に対応する。
【0051】
交流の入力電圧Ｖｉｎが負のとき（すなわち図４に示される交流電源の「＋」が記載された側と反対側から正の電圧が出力されるとき）には、電圧比較器２０ａの正側入力端子ｃ１に入力される電圧よりも負側入力端子ｃ２に入力される電圧の方が大きくなり、電圧比較器２０ａは、基準電圧端子ｃ４に入力される電圧（すなわち負の電圧）を第１出力端子ｃ３から出力する。これにより、スイッチＳＷ１はオンとなる。また、このとき、電圧比較器２０ｂの負側入力端子ｃ２に入力される電圧よりも正側入力端子ｃ１に入力される電圧の方が大きくなり、電圧比較器２０ｂは、正側入力端子ｃ１に入力される電圧（すなわち正の電圧）を第１出力端子ｃ３から出力する。これにより、スイッチＳＷ２はオフとなる。したがって、コンデンサＣ１に入力電圧Ｖｉｎの約１倍の電圧が充電される。
【0052】
次に、交流の入力電圧Ｖｉｎが正のときには、電圧比較器２０ａの負側入力端子ｃ２に入力される電圧よりも正側入力端子ｃ１に入力される電圧の方が大きくなり、電圧比較器２０ａは、正側入力端子ｃ１に入力される電圧（すなわち正の電圧）を第１出力端子ｃ３から出力する。これにより、スイッチＳＷ１はオフとなる。また、このとき、電圧比較器２０ｂの正側入力端子ｃ１に入力される電圧よりも負側入力端子ｃ２に入力される電圧の方が大きくなり、電圧比較器２０ｂは、基準電圧端子ｃ４に入力される電圧（すなわち負の電圧）を第１出力端子ｃ３から出力する。これにより、スイッチＳＷ２はオンとなる。したがって、コンデンサＣ２に入力電圧Ｖｉｎの約２倍の電圧が充電され、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎの約２倍の電圧を出力することができる。
【0053】
図５Ａは、実施の形態に係る昇圧回路２００の充電特性の一例を示すグラフである。
【0054】
図５Ｂは、比較例に係る昇圧回路の充電特性の一例を示すグラフである。比較例に係る昇圧回路では、整流回路１００ではなく、一般的なダイオードが用いられている。
【0055】
なお、図５Ａおよび図５Ｂには、入力電圧を０．１Ｖ、０．２Ｖ、・・・、１．０Ｖとしたときの出力電圧が示されている（下側が０．１Ｖを示し、上側が１．０Ｖを示す）。なお、入力電圧の周波数を１００Ｈｚとしている。
【0056】
図５Ａおよび図５Ｂに示されるように、昇圧回路２００は、比較例に係る昇圧回路よりも、入力電圧の２倍により近い出力電圧を出力できていることがわかる。これは、昇圧回路２００には、理想ダイオードが実現された整流回路１００が用いられており、整流回路１００における電圧損失を小さくすることができているためである。
【0057】
図６Ａは、実施の形態に係る昇圧回路２００および比較例に係る昇圧回路の電圧効率の一例を示すグラフである。図６Ａにおいて、実線は昇圧回路２００の電圧効率を示し、破線は比較例に係る昇圧回路の電圧効率を示す。電圧効率は、出力電圧を入力電圧で割ることで算出することができる。
【0058】
図６Ｂは、実施の形態に係る昇圧回路２００および比較例に係る昇圧回路の電力効率の一例を示すグラフである。図６Ｂにおいて、実線は昇圧回路２００の電力効率を示し、破線は比較例に係る昇圧回路の電力効率を示す。電力効率は、出力電圧を入力電圧で割った値を２乗することで算出することができる。
【0059】
【0060】
図６Ａに示されるように、一般的なダイオードが用いられた比較例に係る昇圧回路よりも昇圧回路２００の方が、電圧効率が良いことがわかる。これは、上述したように、昇圧回路２００の整流回路１００における電圧損失を小さくすることができているためである。これに伴い、図６Ｂに示されるように、一般的なダイオードが用いられた比較例に係る昇圧回路よりも昇圧回路２００の方が、電力効率が良いことがわかる。
【0061】
また、昇圧回路２００を用いて、電源回路を構成してもよい。
【0062】
図７は、実施の形態に係る電源回路４００の一例を示す構成図である。
【0063】
電源回路４００では、ジェネレータ５０で入力電圧が生成され、昇圧回路２００およびＤＣ－ＤＣコンバータ２５０で入力電圧が昇圧される。ジェネレータ５０で生成された入力電圧は、昇圧回路２００で整流および昇圧されてコンデンサＣ１１に充電され、コンデンサＣ１１に充電された電圧は、ＤＣ－ＤＣコンバータ２５０で昇圧されてコンデンサＣ１２に充電される。例えば、ジェネレータ５０により生成される入力電圧は、ホワイトノイズなどであってもよく、電源回路４００によってエナジーハベスティングが行われてもよい。
【0064】
図８は、実施の形態に係る電源回路４００における昇圧回路２００およびＤＣ－ＤＣコンバータ２５０の出力の一例を示すグラフである。なお、ジェネレータ５０で生成される入力電圧は、振幅０．７Ｖ、周波数１００Ｈｚの電圧である。
【0065】
図８のＡで示すタイミングでコンデンサＣ１１の充電が完了し、Ｂで示すタイミングでＤＣ－ＤＣコンバータ２５０が起動し、安定した出力が得られることがわかる。上述したように、昇圧回路２００の整流回路１００における電圧損失を小さくすることができているため、電源回路４００によってエナジーハベスティングが可能となっている。
【0066】
なお、昇圧回路２００として、整流回路１００が２段接続された昇圧回路を例に挙げて説明したが、整流回路１００が多段接続されて昇圧回路が構成されてもよい。
【0067】
【0068】
図９には、縦続接続型の多段昇圧回路（Ｍｕｌｔｉ－ｓｔａｇｅ ｖｏｌｔａｇｅ ｄｏｕｂｌｅｒ）として昇圧回路２００ａが示され、図１０には、直列接続型の多段昇圧回路（具体的にはＣｏｃｋｃｒｏｆｔ－Ｗａｌｔｏｎ回路）として昇圧回路２００ｂを示される。
【0069】
図９に示されるように、昇圧回路２００ａでは、コンデンサＣ３に入力電圧Ｖｉｎの約１倍の電圧が充電され、コンデンサＣ４に入力電圧Ｖｉｎの約２倍の電圧が充電され、コンデンサＣ５に入力電圧Ｖｉｎの約３倍の電圧が充電され、コンデンサＣ６に入力電圧Ｖｉｎの約４倍の電圧が充電される。これにより、昇圧回路２００ａは、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎの約４倍の電圧を出力することができる。ここでは、４段の昇圧回路２００ａが示されているが、出力電圧Ｖｏｕｔを段数に応じて、Ｖｏｕｔ＝２Ｎ（Ｖｉｎ－Ｖｆ）と調整することができる。なお、Ｎは段数であり、Ｖｆは整流回路１００の電圧損失である。縦続接続型の多段昇圧回路では、Ｎ段目のコンデンサには、２ＮＶｉｎの電圧が加わって蓄積エネルギーが大きいため、高耐圧のコンデンサが必要となる。
【0070】
図１０に示されるように、昇圧回路２００ｂでは、コンデンサＣ７に入力電圧Ｖｉｎの約１倍の電圧が充電され、コンデンサＣ８に入力電圧Ｖｉｎの約２倍の電圧が充電され、コンデンサＣ９に入力電圧Ｖｉｎの約２倍の電圧が充電され、コンデンサＣ１０に入力電圧Ｖｉｎの約２倍の電圧が充電される。これにより、昇圧回路２００ｂは、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎの約４倍の電圧を出力することができる。ここでは、４段の昇圧回路２００ｂが示されているが、出力電圧Ｖｏｕｔを段数に応じて、Ｖｏｕｔ＝２Ｎ（Ｖｉｎ－Ｖｆ）と調整することができる。なお、Ｎは段数であり、Ｖｆは整流回路１００の電圧損失である。直列接続型の多段昇圧回路では、各コンデンサには、２Ｖｉｎの電圧が加わって蓄積エネルギーが小さいため、低耐圧のコンデンサでよい。
【0071】
図４、図９および図１０に示されるように、整流回路１００を利用した昇圧回路２００、２００ａおよび２００ｂについて、各電圧比較器を動作させるための電源が不要となっていることがわかる。言い換えると、各電圧比較器を単電源の電圧比較器とすることができていることがわかる。
【0072】
次に、整流回路１００を利用したＳＭＦＥ回路について説明する。まず、比較例に係るＳＭＦＥ回路について説明する。
【0073】
図１１は、比較例に係るＳＭＦＥ回路の一例を示す回路図である。
【0074】
図１２は、比較例に係るＳＭＦＥ回路における各信号のタイミングチャートである。図１２には、入力電圧Ｖｇの波形、入力電流Ｉｇの波形、スイッチＳＷのオンおよびオフのタイミングならびに出力電流Ｉｏｕｔの波形が示される。
【0075】
ＳＭＦＥ回路は、Ｓｙｎｃｈｒｏｎｉｚｅｄ Ｍａｇｎｅｔｉｃ Ｆｌｕｘ Ｅｘｔｒａｃｔｉｏｎ回路であり、スイッチング素子および阻止ダイオードを備える。図１１では、スイッチング素子としてスイッチＳＷを示し、阻止ダイオードとして整流回路１００ではない一般的な整流回路を示している。ＳＭＦＥ回路は、回路のインダクタンス成分によって生じる電圧に対する電流の位相のずれを検知することで、大きな電流を取り出す回路である。
【0076】
図１１および図１２に示されるように、入力電圧Ｖｇに対して入力電流Ｉｇの位相が約９０°ずれていることがわかる。ピーク検知部は、入力電圧Ｖｇのゼロクロス点を検知することで、入力電流Ｉｇのピークを検知する。タイマーは、ピーク検知部の検知結果に基づいて、スイッチＳＷを所定のタイミングでオンおよびオフするための信号ＶＳＷをスイッチＳＷに出力する。図１２に示されるように、入力電流ＩｇがピークのときにスイッチＳＷがオフとされるため、現状の電流を維持し続けようとする作用が生じ、大きな出力電流Ｉｏｕｔが発生する。このようにして、大きな電流を取り出すことができる。
【0077】
ただし、比較例に係るＳＭＦＥ回路には、ピーク検知部およびタイマーのための電源が別途必要となるという問題がある。
【0078】
次に、実施の形態に係るＳＭＦＥ回路について説明する。
【0079】
図１３は、実施の形態に係るＳＭＦＥ回路３００の一例を示す回路図である。
【0080】
図１４は、実施の形態に係るＳＭＦＥ回路３００における各信号のタイミングチャートである。図１４には、入力電圧Ｖｇの波形、入力電流Ｉｇの波形、スイッチＮ－ＳＷのオンおよびオフのタイミング、スイッチＰ－ＳＷのオンおよびオフのタイミング、出力電流Ｉｏｕｔ＿Ｐの波形ならびに出力電流Ｉｏｕｔ＿Ｎの波形が示される。
【0081】
ＳＭＦＥ回路３００は、スイッチング素子および阻止ダイオードを備える。図１３では、スイッチング素子として整流回路１００ａおよび１００ｂを示し、阻止ダイオードとして整流回路１００ｃおよび１００ｄを示している。整流回路１００ａ～１００ｄは、図１に示される整流回路１００に対応する。また、スイッチＮ－ＳＷおよびＰ－ＳＷは、図１に示されるトランジスタ１０および閾値制御回路３０に対応する。
【0082】
図１３および図１４に示されるように、入力電圧Ｖｇに対して入力電流Ｉｇの位相が約９０°ずれていることがわかる。整流回路１００ａおよび１００ｂは、入力電圧Ｖｇのゼロクロス点を検知することで、入力電流Ｉｇのピークを検知する。具体的には、整流回路１００ａおよび１００ｂは、入力電圧Ｖｇが負から正に移行するときに、スイッチＮ－ＳＷおよびＰ－ＳＷをオンとし、入力電圧Ｖｇが正から負に移行するときに、スイッチＮ－ＳＷおよびＰ－ＳＷをオフとする。これにより、入力電流Ｉｇが正のピークのときに大きな出力電流Ｉｏｕｔ＿Ｐを取り出すことができ、入力電流Ｉｇが負のピークのときに大きな出力電流Ｉｏｕｔ＿Ｎを取り出すことができる。
【0083】
整流回路１００を利用したＳＭＦＥ回路３００では、比較例に係るＳＭＦＥ回路におけるピーク検知部およびタイマーの機能を整流回路１００によって実現することができる。整流回路１００は、電圧比較器２０を動作させるための電源が不要となっているため、電源が別途必要とならない。また、整流回路１００によって理想ダイオードを実現することができるため、ＳＭＦＥ回路３００における電圧損失を抑制することができる。
【0084】
なお、ここでは、入力電流Ｉｇが正のピークのときに大きな出力電流Ｉｏｕｔ＿Ｐを取り出すことができ、入力電流Ｉｇが負のピークのときに大きな出力電流Ｉｏｕｔ＿Ｎを取り出すことができるＳＭＦＥ回路３００を説明したが、入力電流Ｉｇが正のピークのとき、および、入力電流Ｉｇが負のピークのときのいずれか一方のときに、大きな出力電流を取り出し、他方のときには大きな出力電流を取り出せなくてもよい。つまり、整流回路１００ａおよび１００ｃなどの組み合わせと、整流回路１００ｂおよび１００ｄなどの組み合わせとのいずれか一方が備えられていなくてもよい。
【0085】
（その他の実施の形態）
以上、本開示の一つまたは複数の態様に係る整流回路１００、昇圧回路２００およびＳＭＦＥ回路３００について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
以上、本開示の一つまたは複数の態様に係る整流回路１００、昇圧回路２００およびＳＭＦＥ回路３００について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【0086】
本開示は、整流回路、昇圧回路およびＳＭＦＥ回路などに適用できる。
【符号の説明】
【0087】
１０、３１、３２ トランジスタ
２０、２０ａ、２０ｂ 電圧比較器
２１、２２、２３ トランジスタ群
３０ 閾値制御回路
５０ ジェネレータ
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ 整流回路
２００、２００ａ、２００ｂ 昇圧回路
２５０ ＤＣ－ＤＣコンバータ
３００ ＳＭＦＥ回路
４００ 電源回路
ａ１ 入力端子
ａ２ 出力端子
ｂ１ 第１端子
ｂ２ 第２端子
ｂ３ 第１制御端子
ｂ４、ｅ４、ｆ４ バックゲート端子
ｃ１ 正側入力端子
ｃ２ 負側入力端子
ｃ３ 第１出力端子
ｃ４ 基準電圧端子
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２ コンデンサ
ｄ１ 第１入力端子
ｄ２ 第２入力端子
ｄ３ 第２出力端子
ｅ１ 第３端子
ｅ２ 第４端子
ｅ３ 第２制御端子
ｆ１ 第５端子
ｆ２ 第６端子
ｆ３ 第３制御端子
Ｉｇ 入力電流
Ｉｏｕｔ、Ｉｏｕｔ＿Ｎ、Ｉｏｕｔ＿Ｐ 出力電流
Ｎ－ＳＷ、Ｐ－ＳＷ、ＳＷ、ＳＷ１、ＳＷ２ スイッチ
Ｖｉｎ、Ｖｇ 入力電圧
Ｖｏｕｔ 出力電圧
２０、２０ａ、２０ｂ 電圧比較器
２１、２２、２３ トランジスタ群
３０ 閾値制御回路
５０ ジェネレータ
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ 整流回路
２００、２００ａ、２００ｂ 昇圧回路
２５０ ＤＣ－ＤＣコンバータ
３００ ＳＭＦＥ回路
４００ 電源回路
ａ１ 入力端子
ａ２ 出力端子
ｂ１ 第１端子
ｂ２ 第２端子
ｂ３ 第１制御端子
ｂ４、ｅ４、ｆ４ バックゲート端子
ｃ１ 正側入力端子
ｃ２ 負側入力端子
ｃ３ 第１出力端子
ｃ４ 基準電圧端子
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２ コンデンサ
ｄ１ 第１入力端子
ｄ２ 第２入力端子
ｄ３ 第２出力端子
ｅ１ 第３端子
ｅ２ 第４端子
ｅ３ 第２制御端子
ｆ１ 第５端子
ｆ２ 第６端子
ｆ３ 第３制御端子
Ｉｇ 入力電流
Ｉｏｕｔ、Ｉｏｕｔ＿Ｎ、Ｉｏｕｔ＿Ｐ 出力電流
Ｎ－ＳＷ、Ｐ－ＳＷ、ＳＷ、ＳＷ１、ＳＷ２ スイッチ
Ｖｉｎ、Ｖｇ 入力電圧
Ｖｏｕｔ 出力電圧
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】