(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023135017
(43)【公開日】2023-09-28
(54)【発明の名称】発振回路
(51)【国際特許分類】
H03L 7/099 20060101AFI20230921BHJP
G06F 1/04 20060101ALI20230921BHJP
【ＦＩ】
H03L7/099
G06F1/04 512
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022040014
(22)【出願日】2022-03-15
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】長尾 圭
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA05
5J106BB08
5J106CC19
5J106CC21
5J106CC46
5J106CC52
5J106GG01
5J106KK02
5J106KK12
(57)【要約】
【課題】発振回路の安定性と高速応答性を両立する。
【解決手段】発振回路１００は、第１クロック信号ＣＬＫ１を生成するように構成された第１オシレータ１１０と、第２クロック信号ＣＬＫ２を生成するように構成された第２オシレータ１２０と、第１クロック信号ＣＬＫ１の帰還入力を受けて第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの位相を基準クロック信号ＲＥＦＣＬＫに同期するように構成された出力帰還制御部１３０と、第２クロック信号ＣＬＫ２の発振周波数を変調するように構成された周波数変調部１４０と、を備える。
【選択図】図１
【解決手段】発振回路１００は、第１クロック信号ＣＬＫ１を生成するように構成された第１オシレータ１１０と、第２クロック信号ＣＬＫ２を生成するように構成された第２オシレータ１２０と、第１クロック信号ＣＬＫ１の帰還入力を受けて第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの位相を基準クロック信号ＲＥＦＣＬＫに同期するように構成された出力帰還制御部１３０と、第２クロック信号ＣＬＫ２の発振周波数を変調するように構成された周波数変調部１４０と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１クロック信号を生成するように構成された第１オシレータと、
第２クロック信号を生成するように構成された第２オシレータと、
前記第１クロック信号の帰還入力を受けて前記第１クロック信号及び前記第２クロック信号それぞれの位相を基準クロック信号に同期するように構成された出力帰還制御部と、
前記第２クロック信号の発振周波数を変調するように構成された周波数変調部と、
を備える、発振回路。
第２クロック信号を生成するように構成された第２オシレータと、
前記第１クロック信号の帰還入力を受けて前記第１クロック信号及び前記第２クロック信号それぞれの位相を基準クロック信号に同期するように構成された出力帰還制御部と、
前記第２クロック信号の発振周波数を変調するように構成された周波数変調部と、
を備える、発振回路。
【請求項2】
第１クロック信号を生成するように構成された第１オシレータと、
第２クロック信号を生成するように構成された第２オシレータと、
前記第１クロック信号及び前記第２クロック信号それぞれの入力を受け付けて帰還クロック信号及び出力クロック信号それぞれを出力するように構成された信号出力部と、
前記帰還クロック信号の帰還入力を受けて前記第１クロック信号及び前記第２クロック信号それぞれの位相を基準クロック信号に同期するように構成された出力帰還制御部と、
前記第１クロック信号及び前記第２クロック信号のうち前記出力クロック信号となる方の発振周波数を変調するように構成された周波数変調部と、
を備える、発振回路。
第２クロック信号を生成するように構成された第２オシレータと、
前記第１クロック信号及び前記第２クロック信号それぞれの入力を受け付けて帰還クロック信号及び出力クロック信号それぞれを出力するように構成された信号出力部と、
前記帰還クロック信号の帰還入力を受けて前記第１クロック信号及び前記第２クロック信号それぞれの位相を基準クロック信号に同期するように構成された出力帰還制御部と、
前記第１クロック信号及び前記第２クロック信号のうち前記出力クロック信号となる方の発振周波数を変調するように構成された周波数変調部と、
を備える、発振回路。
【請求項3】
前記信号出力部は、
前記第１クロック信号及び前記第２クロック信号の一方を前記帰還クロック信号として選択するように構成された第１マルチプレクサと、
前記第１クロック信号及び前記第２クロック信号の一方を前記出力クロック信号として選択するように構成された第２マルチプレクサと、
前記第１マルチプレクサ及び前記第２マルチプレクサそれぞれの切替制御を行うように構成された切替制御部と、
を含む、請求項２に記載の発振回路。
前記第１クロック信号及び前記第２クロック信号の一方を前記帰還クロック信号として選択するように構成された第１マルチプレクサと、
前記第１クロック信号及び前記第２クロック信号の一方を前記出力クロック信号として選択するように構成された第２マルチプレクサと、
前記第１マルチプレクサ及び前記第２マルチプレクサそれぞれの切替制御を行うように構成された切替制御部と、
を含む、請求項２に記載の発振回路。
【請求項4】
第１動作モードにおいて、
前記第１オシレータは、前記第１クロック信号を生成し、
前記第２オシレータは、前記第２クロック信号の生成を停止し、
前記信号出力部は、前記第１クロック信号を前記帰還クロック信号及び前記出力クロック信号として出力し、
前記周波数変調部は、発振周波数の変調を停止する、
請求項２又は３に記載の発振回路。
前記第１オシレータは、前記第１クロック信号を生成し、
前記第２オシレータは、前記第２クロック信号の生成を停止し、
前記信号出力部は、前記第１クロック信号を前記帰還クロック信号及び前記出力クロック信号として出力し、
前記周波数変調部は、発振周波数の変調を停止する、
請求項２又は３に記載の発振回路。
【請求項5】
第２動作モードにおいて、
前記第１オシレータは、前記第１クロック信号の生成を停止し、
前記第２オシレータは、前記第２クロック信号を生成し、
前記信号出力部は、前記第２クロック信号を前記帰還クロック信号及び前記出力クロック信号として出力し、
前記周波数変調部は、発振周波数の変調を停止する、
請求項２～４のいずれか一項に記載の発振回路。
前記第１オシレータは、前記第１クロック信号の生成を停止し、
前記第２オシレータは、前記第２クロック信号を生成し、
前記信号出力部は、前記第２クロック信号を前記帰還クロック信号及び前記出力クロック信号として出力し、
前記周波数変調部は、発振周波数の変調を停止する、
請求項２～４のいずれか一項に記載の発振回路。
【請求項6】
第３動作モードにおいて、
前記第１オシレータは、前記第１クロック信号を生成し、
前記第２オシレータは、前記第２クロック信号を生成し、
前記信号出力部は、前記第１クロック信号を前記帰還クロック信号として出力すると共に前記第２クロック信号を前記出力クロック信号として出力し、
前記周波数変調部は、前記第２クロック信号の発振周波数を変調する、
請求項２～５のいずれか一項に記載の発振回路。
前記第１オシレータは、前記第１クロック信号を生成し、
前記第２オシレータは、前記第２クロック信号を生成し、
前記信号出力部は、前記第１クロック信号を前記帰還クロック信号として出力すると共に前記第２クロック信号を前記出力クロック信号として出力し、
前記周波数変調部は、前記第２クロック信号の発振周波数を変調する、
請求項２～５のいずれか一項に記載の発振回路。
【請求項7】
第４動作モードにおいて、
前記第１オシレータは、前記第１クロック信号を生成し、
前記第２オシレータは、前記第２クロック信号を生成し、
前記信号出力部は、第１フェイズでは前記第１クロック信号を前記帰還クロック信号として出力すると共に前記第２クロック信号を前記出力クロック信号として出力し、第２フェイズでは前記第２クロック信号を前記帰還クロック信号として出力すると共に前記第１クロック信号を前記出力クロック信号として出力し、
前記周波数変調部は、前記第１フェイズでは前記第２クロック信号の発振周波数を変調し、前記第２フェイズでは前記第１クロック信号の発振周波数を変調する、
請求項２～６のいずれか一項に記載の発振回路。
前記第１オシレータは、前記第１クロック信号を生成し、
前記第２オシレータは、前記第２クロック信号を生成し、
前記信号出力部は、第１フェイズでは前記第１クロック信号を前記帰還クロック信号として出力すると共に前記第２クロック信号を前記出力クロック信号として出力し、第２フェイズでは前記第２クロック信号を前記帰還クロック信号として出力すると共に前記第１クロック信号を前記出力クロック信号として出力し、
前記周波数変調部は、前記第１フェイズでは前記第２クロック信号の発振周波数を変調し、前記第２フェイズでは前記第１クロック信号の発振周波数を変調する、
請求項２～６のいずれか一項に記載の発振回路。
【請求項8】
前記第１オシレータ及び前記第２オシレータは、それぞれ、調整粗さの異なる複数の発振周波数パラメータを受け付ける、請求項１～７のいずれか一項に記載の発振回路。
【請求項9】
前記第１クロック信号及び前記第２クロック信号は、それぞれ、前記基準クロック信号の逓倍信号である、請求項１～８のいずれか一項に記載の発振回路。
【請求項10】
前記出力帰還制御部は、フィードバックループを安定化するように構成されたループフィルタを含む、請求項１～９のいずれか一項に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書中に開示されている発明は、発振回路に関する。
【背景技術】
【0002】
従来、所望のクロック信号を生成する発振回路が広く利用されている。
【0003】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－１１１９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、従来の発振回路では、安定性と高速応答性の両立について、さらなる検討の余地があった。
【0006】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、安定性と高速応答性を両立し得る発振回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
例えば、本明細書中に開示されている発振回路は、第１クロック信号を生成するように構成された第１オシレータと、第２クロック信号を生成するように構成された第２オシレータと、前記第１クロック信号の帰還入力を受けて前記第１クロック信号及び前記第２クロック信号それぞれの位相を基準クロック信号に同期するように構成された出力帰還制御部と、前記第２クロック信号の発振周波数を変調するように構成された周波数変調部と、を備える。
【0008】
また、例えば、本明細書中に開示されている発振回路は、第１クロック信号を生成するように構成された第１オシレータと、第２クロック信号を生成するように構成された第２オシレータと、前記第１クロック信号及び前記第２クロック信号それぞれの入力を受け付けて帰還クロック信号及び出力クロック信号それぞれを出力するように構成された信号出力部と、前記帰還クロック信号の帰還入力を受けて前記第１クロック信号及び前記第２クロック信号それぞれの位相を基準クロック信号に同期するように構成された出力帰還制御部と、前記第１クロック信号及び前記第２クロック信号のうち前記出力クロック信号となる方の発振周波数を変調するように構成された周波数変調部と、を備える。
【0009】
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
【発明の効果】
【0010】
本明細書中に開示されている発明によれば、安定性と高速応答性を両立し得る発振回路を提供することが可能となる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
＜発振回路（第１実施形態）＞
図１は、発振回路の第１実施形態を示す図である。本図の電子機器１は、発振回路１００と、ロジック２００と、不揮発メモリ３００と、オシレータ４００と、を備える。
図１は、発振回路の第１実施形態を示す図である。本図の電子機器１は、発振回路１００と、ロジック２００と、不揮発メモリ３００と、オシレータ４００と、を備える。
【0013】
発振回路１００は、いわゆるデジタルＰＬＬ［phase locked loop］回路であり、ロジック２００から出力される基準クロック信号ＲＥＦＣＬＫをｍ逓倍（例えばｍ＝６４）して出力する。なお、発振回路１００の構成及び動作については、後ほど詳述する。
【0014】
ロジック２００は、発振回路１００に基準クロック信号ＲＥＦＣＬＫを出力するとともに、発振回路１００との間で各種のレジスタ設定を行う。本図に即して述べると、ロジック２００は、セレクタ２１０と、レジスタ２２０及び２３０と、分周器２４０とを含む。
【0015】
セレクタ２１０は、外部入力される同期信号ＳＹＮＣとオシレータ４００から出力される発振信号ＯＳＣの一方を基準クロック信号ＲＥＦＣＬＫとして選択する。
【0016】
レジスタ２２０は、不揮発メモリ３００から読み出された各種のレジスタ値（ＳＳＣＧ＿ＯＮ／ＯＦＦ、ＳＳＣＧ＿ＭＤ、ＳＳＣＧ＿ＡＰ、ＳＳＣＧ＿ＦＲ、ＯＦＦ＿ＣＯＤＥＭ、ＫＥ、ＫＩ、ＫＰＩ、ＥＸＴ＿ＤＡＴＡ＿ＩＤ）を格納する。
【0017】
レジスタ２３０は、発振回路１００との間でやり取りされる各種のレジスタ値（ＣＯＤＥ＿ＯＤ、ＤＣＯＤＩＶＳＥＬ＿ＩＤ）を格納する。
【0018】
分周器２４０は、発振回路１００の出力信号（＝後述する第２クロック信号ＣＬＫ２）をｎ分周（例えばｎ＝１／ｍ、２／ｍ、４／ｍ、又は、８／ｍ）することにより、所望のクロック信号ＣＬＫを生成する。
【0019】
不揮発メモリ３００は、ロジック２００により読み出される先述のレジスタ値を不揮発的に格納する。不揮発メモリ３００としては、一度だけデータを書き込むことのできるＯＴＰＲＯＭ［one time programmable read only memory］などを用いてもよい。
【0020】
オシレータ４００は、発振信号ＯＳＣを生成してロジック２００に出力する。なお、発振信号ＯＳＣの発振周波数は、固定値であってもよい。
【0021】
＜発振回路＞
引き続き、図１を参照しながら、発振回路１００の構成及び動作について説明する。本実施形態の発振回路１００は、第１オシレータ１１０と、第２オシレータ１２０と、出力帰還制御部１３０と、周波数変調部１４０と、を備える。
引き続き、図１を参照しながら、発振回路１００の構成及び動作について説明する。本実施形態の発振回路１００は、第１オシレータ１１０と、第２オシレータ１２０と、出力帰還制御部１３０と、周波数変調部１４０と、を備える。
【0022】
第１オシレータ１１０は、いわゆるＤＣＯ［digitally controlled oscillator］の一種であり、周波数変調部１４０から出力される第１制御信号Ｓ１に応じて出力帰還制御用の第１クロック信号ＣＬＫ１を生成する。なお、第１オシレータ１１０は、第１制御信号Ｓ１に代えて、出力帰還制御部１３０から制御信号Ｓ０の直接入力を受け付けてもよい。
【0023】
第２オシレータ１２０は、いわゆるＤＣＯの一種であり、周波数変調部１４０から出力される第２制御信号Ｓ２に応じて出力用の第２クロック信号ＣＬＫ２を生成する。
【0024】
なお、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は、それぞれ、基準クロック信号ＲＥＦＣＬＫの逓倍信号（ｍ逓倍）であってもよい。
【0025】
出力帰還制御部１３０は、第１クロック信号ＣＬＫ１の帰還入力を受けて第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの位相を基準クロック信号ＲＥＦＣＬＫに同期するように制御信号Ｓ０を生成する。本図に即して述べると、出力帰還制御部１３０は、分周器１３１と、逐次比較レジスタ１３２と、ループフィルタ１３３と、デコーダ１３４と、インジェクションウィンドウ生成部１３５と、を含む。
【0026】
分周器１３１は、第１クロック信号ＣＬＫ１を１／ｍに分周して分周クロック信号Ｓ１３１を生成する。なお、分周器１３１は、レジスタ２３０に格納されたレジスタ値ＤＣＯＤＩＶＳＥＬ＿ＩＤに応じて逓倍数の設定を行う機能を備えている。
【0027】
逐次比較レジスタ１３２（いわゆるＳＡＲ［successive approximation register］）は、セレクタ２１０から出力される基準クロック信号ＲＥＦＣＬＫを逐次比較方式で格納する。逐次比較レジスタ１３２を備える構成であれば、バイナリサーチによる高速起動を実現することが可能となる。より詳細に述べると、周波数の探索をバイナリサーチで行うことにより、通常フィードバックに比べて高速にターゲットの周波数を探索することができる。なお、逐次比較レジスタ１３２は、レジスタ２２０に格納されたレジスタ値ＥＸＴ＿ＤＡＴＡ＿ＩＤに応じてフィードバック制御を行わずに固定値を第１オシレータ１１０及び第２オシレータ１２０に対して設定する機能を備えている。
【0028】
ループフィルタ１３３は、出力帰還制御部１３０のフィードバックループを安定化して発振を防止するように、分周器１３１及び逐次比較レジスタ１３２それぞれの出力信号にローパスフィルタ処理を施す。なお、ループフィルタ１３３は、基準クロック信号ＲＥＦＣＬＫ及び分周クロック信号Ｓ１３１それぞれの位相を比較して互いの位相差（＝誤差）を補正する誤差補正部１３３ａとしての機能も備えている。また、ループフィルタ１３３は、レジスタ２２０に格納されたレジスタ値ＫＥ、ＫＩ及びＫＰＩ（各種係数）に応じてＰＩＤ［proportional-integral-differential］制御を行う機能を備えている。
【0029】
デコーダ１３４は、ループフィルタ１３３の出力信号（＝誤差補正信号）に応じて、第１オシレータ１１０及び第２オシレータ１２０それぞれの発振周波数を設定するための制御信号Ｓ０を生成する。なお、制御信号Ｓ０は、例えば、第１オシレータ１１０及び第２オシレータ１２０それぞれを構成するインバータループの段数切替信号であってもよい。また、デコーダ１３４は、レジスタ値ＣＯＤＥ＿ＯＤをレジスタ２３０に格納する機能も備えている。
【0030】
インジェクションウィンドウ生成部１３５は、基準クロック信号ＲＥＦＣＬＫと分周クロック信号Ｓ１３１の入力を受けてインジェクションウィンドウ信号Ｓ１３５を生成し、ループフィルタ１３３に出力する。なお、インジェクションウィンドウ信号Ｓ１３５は、基準クロック信号ＲＥＦＣＬＫのエッジ検出期間を設定するためのパルス信号である。
【0031】
周波数変調部１４０は、出力帰還制御部１３０から出力される制御信号Ｓ０の入力を受けて第１制御信号Ｓ１及び第２制御信号Ｓ２を出力する。特に、周波数変調部１４０は、第２クロック信号ＣＬＫ２の発振周波数を変調（スペクトラム拡散）するように第２制御信号Ｓ２を制御する機能を備えている。このような周波数変調を行うことにより、発振回路１００からのＥＭＩ［electromagnetic interference］ノイズを抑えることができる。
【0032】
また、周波数変調部１４０は、レジスタ２２０に格納されたレジスタ値（ＳＳＣＧ＿ＯＮ／ＯＦＦ、ＳＳＣＧ＿ＭＤ、ＳＳＣＧ＿ＡＰ、ＳＳＣＧ＿ＦＲ、ＯＦＦ＿ＣＯＤＥＭ）に応じてスペクトラム拡散処理の内容を任意に調整する機能を備えている。
【0033】
例えば、周波数変調部１４０は、レジスタ値ＳＳＣＧ＿ＯＮ／ＯＦＦに応じてスペクトラム拡散処理を実施するか否かを切り替える。また、周波数変調部１４０は、レジスタ値ＳＳＣＧ＿ＭＤに応じてスペクトラム拡散処理の方式（例えば、発振周波数及び振幅を周期的に変調するか、発振周波数をランダムに変調するか）を切り替える。また、周波数変調部１４０は、レジスタ値ＳＳＣＧ＿ＡＰに応じてスペクトラム拡散処理の振幅強度（例えば±２％、±４％、±８％、±１０％）を任意に切り替える。また、周波数変調部１４０は、レジスタ値ＳＳＣＧ＿ＦＲに応じてスペクトラム拡散処理の変調周波数（例えば１００Ｈｚ、２００Ｈｚ、５００Ｈｚ、１ｋＨｚ、２ｋＨｚ、５ｋＨｚ、１０ｋＨｚ、２０ｋＨｚ）を任意に切り替える。また、周波数変調部１４０は、レジスタ値ＯＦＦ＿ＣＯＤＥＭに応じて第１オシレータ１１０及び第２オシレータ１２０のオフセットを設定する機能を備えている。
【0034】
このように、本実施形態の発振回路１００は、出力帰還制御用の第１オシレータ１１０と、周波数変調用の第２オシレータ１２０を並列に備えている。
【0035】
すなわち、出力帰還制御部１３０は、周波数変調された第２クロック信号ＣＬＫ２ではなく、周波数変調されていない第１クロック信号ＣＬＫ１の帰還入力を受けて第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの位相を基準クロック信号ＲＥＦＣＬＫに同期することができる。従って、出力帰還制御部１３０では、フィードバックループの安定化を最優先としてループフィルタ１３３の特性（時定数など）を設定することが可能となる。
【0036】
一方、周波数変調部１４０は、出力帰還制御部１３０におけるフィードバックループの安定性に配慮することなく、第２クロック信号ＣＬＫ２の発振周波数を任意に変調することができる。また、第２クロック信号ＣＬＫ２は、出力帰還制御部１３０のループフィルタ１３３を一切経由しないので、周波数変調部１４０から出力される第２制御信号Ｓ２に対して高速に応答することができる。
【0037】
以上より、本実施形態の発振回路１００であれば、その安定性と高速応答性を両立することが可能となる。
【0038】
＜発振回路（第２実施形態）＞
図２は、発振回路の第２実施形態を示す図である。本実施形態の発振回路１００は、先出の第１実施形態（図１）を基本としつつ、さらに信号出力部１５０を備える。そこで、既出の構成要素については図１と同一の符号を付すことにより重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。
図２は、発振回路の第２実施形態を示す図である。本実施形態の発振回路１００は、先出の第１実施形態（図１）を基本としつつ、さらに信号出力部１５０を備える。そこで、既出の構成要素については図１と同一の符号を付すことにより重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。
【0039】
信号出力部１５０は、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの入力を受け付けて帰還クロック信号Ｓ１１及び出力クロック信号Ｓ１２それぞれを出力する。本図に即して述べると、信号出力部１５０は、第１マルチプレクサ１５１と、第２マルチプレクサ１５２と、切替制御部１５３と、を含む。
【0040】
第１マルチプレクサ１５１は、切替制御部１５３からの指示により第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２の一方を帰還クロック信号Ｓ１１として選択する。
【0041】
第２マルチプレクサ１５２は、切替制御部１５３からの指示により第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２の一方を出力クロック信号Ｓ１２として選択する。
【0042】
切替制御部１５３（いわゆるＭＵＸコントローラ）は、周波数変調部１４０から出力される切替制御信号Ｓ３に応じて第１マルチプレクサ１５１及び第２マルチプレクサ１５２それぞれの切替制御を行う。
【0043】
なお、信号出力部１５０が追加されたことに伴い、分周器１３１は、第１クロック信号ＣＬＫ１を直接受け付けるのではなく、帰還クロック信号Ｓ１１を受け付けるように変更されている。また、分周器２４０は、第２クロック信号ＣＬＫ２を直接受け付けるのではなく、出力クロック信号Ｓ１２を受け付けるように変更されている。さらに、周波数変調部１４０は、発振周波数の変調対象を第２クロック信号ＣＬＫ２に固定するのではなく、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２のうち出力クロック信号Ｓ１２となる方の発振周波数を変調するように変更されている。
【0044】
本実施形態の発振回路１００であれば、第１実施形態（図１）と同様の効果を享受しつつ、先出のレジスタ値ＳＳＣＧ＿ＯＮ／ＯＦＦと、新たに追加したレジスタ値ＤＣＤＭＯＤＥ＿ＩＤに応じて、複数種類の動作モードを切り替えることができるようになる。
【0045】
＜動作モード＞
図３は、発振回路１００の第１動作モード（ＳＳＣＧ＿ＯＮ／ＯＦＦ＝０、かつ、ＤＣＭＯＤＥ＿ＩＤ＝０，２又は３）を示す図であり、上から順に、基準クロック信号ＲＥＦＣＬＫ、第１オシレータ１１０並びに第２オシレータ１２０それぞれの動作状態（ＤＣＯ１／ＤＣＯ２）、帰還クロック信号Ｓ１１、出力クロック信号Ｓ１２、及び、出力クロック信号Ｓ１２の発振周波数イメージが描写されている。
図３は、発振回路１００の第１動作モード（ＳＳＣＧ＿ＯＮ／ＯＦＦ＝０、かつ、ＤＣＭＯＤＥ＿ＩＤ＝０，２又は３）を示す図であり、上から順に、基準クロック信号ＲＥＦＣＬＫ、第１オシレータ１１０並びに第２オシレータ１２０それぞれの動作状態（ＤＣＯ１／ＤＣＯ２）、帰還クロック信号Ｓ１１、出力クロック信号Ｓ１２、及び、出力クロック信号Ｓ１２の発振周波数イメージが描写されている。
【0046】
第１動作モードにおいて、第１オシレータ１１０は、オン状態（＝使用可能な状態）となり、第１クロック信号ＣＬＫ１を生成する。第２オシレータ１２０は、オフ状態（＝使用不可能な状態）となり、第２クロック信号ＣＬＫ２の生成を停止する。信号出力部１５０は、第１クロック信号ＣＬＫ１を帰還クロック信号Ｓ１１及び出力クロック信号Ｓ１２として出力する。周波数変調部１４０は、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれについて発振周波数の変調を停止する。
【0047】
従って、発振回路１００の第１動作モードでは、第１クロック信号ＣＬＫ１に応じた出力帰還制御により、基準クロック信号ＲＥＦＣＬＫに同期した出力クロック信号Ｓ１２として、周波数変調されていない第１クロック信号ＣＬＫ１が出力される。
【0048】
図４は、発振回路１００の第２動作モード（ＳＳＣＧ＿ＯＮ／ＯＦＦ＝０、かつ、ＤＣＭＯＤＥ＿ＩＤ＝１）を示す図であり、先出の図３と同様、上から順に、基準クロック信号ＲＥＦＣＬＫ、第１オシレータ１１０並びに第２オシレータ１２０それぞれの動作状態（ＤＣＯ１／ＤＣＯ２）、帰還クロック信号Ｓ１１、出力クロック信号Ｓ１２、及び、出力クロック信号Ｓ１２の発振周波数イメージが描写されている。
【0049】
第２動作モードにおいて、第１オシレータ１１０は、オフ状態（＝使用不可能な状態）となり、第１クロック信号ＣＬＫ１の生成を停止する。第２オシレータ１２０は、オン状態（＝使用可能な状態）となり、第２クロック信号ＣＬＫ２を生成する。信号出力部１５０は、第２クロック信号ＣＬＫ２を帰還クロック信号Ｓ１１及び出力クロック信号Ｓ１２として出力する。周波数変調部１４０は、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれについて発振周波数の変調を停止する。
【0050】
従って、発振回路１００の第２動作モードでは、第２クロック信号ＣＬＫ２に応じた出力帰還制御により、基準クロック信号ＲＥＦＣＬＫに同期した出力クロック信号Ｓ１２として、周波数変調されていない第２クロック信号ＣＬＫ２が出力される。
【0051】
なお、上記の第１動作モード（図３）及び第２動作モード（図４）は、例えば第１オシレータ１１０及び第２オシレータ１２０それぞれのテストモードとして理解してもよい。このようなテストモードを実装すれば、例えば、第１オシレータ１１０及び第２オシレータ１２０に適切な出力オフセットを与えることにより、第１オシレータ１１０及び第２オシレータ１２０それぞれの特性ばらつきをキャンセルすることができる。なお、発振回路１００にテストモードが実装される場合、インジェクションウィンドウ信号Ｓ１３５は、第１オシレータ１１０及び第２オシレータ１２０に出力されてもよい。
【0052】
図５は、発振回路１００の第３動作モード（ＳＳＣＧ＿ＯＮ／ＯＦＦ＝１、かつ、ＤＣＭＯＤＥ＿ＩＤ＝２）を示す図であり、先出の図３及び図４と同様、上から順に、基準クロック信号ＲＥＦＣＬＫ、第１オシレータ１１０並びに第２オシレータ１２０それぞれの動作状態（ＤＣＯ１／ＤＣＯ２）、帰還クロック信号Ｓ１１、出力クロック信号Ｓ１２、及び、出力クロック信号Ｓ１２の発振周波数イメージが描写されている。
【0053】
第３動作モードにおいて、第１オシレータ１１０は、オン状態（＝使用可能な状態）となり、第１クロック信号ＣＬＫ１を生成する。第２オシレータ１２０は、オン状態（＝使用可能な状態）となり、第２クロック信号ＣＬＫ２を生成する。信号出力部１５０は、第１クロック信号ＣＬＫ１を帰還クロック信号Ｓ１１として出力すると共に、第２クロック信号ＣＬＫ２を出力クロック信号Ｓ１２として出力する。周波数変調部１４０は、第２クロック信号ＣＬＫ２の発振周波数を変調する。
【0054】
従って、発振回路１００の第３動作モードでは、第１クロック信号ＣＬＫ１に応じた出力帰還制御により、基準クロック信号ＲＥＦＣＬＫに同期した出力クロック信号Ｓ１２として、周波数変調された第２クロック信号ＣＬＫ２が出力される。その結果、先にも述べたように、発振回路１００の安定性と高速応答性を両立することが可能となる。
【0055】
図６は、発振回路１００の第４動作モード（ＳＳＣＧ＿ＯＮ／ＯＦＦ＝１、かつ、ＤＣＭＯＤＥ＿ＩＤ＝３）を示す図であり、先出の図３～図５と同様、上から順に、基準クロック信号ＲＥＦＣＬＫ、第１オシレータ１１０並びに第２オシレータ１２０それぞれの動作状態（ＤＣＯ１／ＤＣＯ２）、帰還クロック信号Ｓ１１、出力クロック信号Ｓ１２、及び、出力クロック信号Ｓ１２の発振周波数イメージが描写されている。
【0056】
第４動作モードにおいて、第１オシレータ１１０は、オン状態（＝使用可能な状態）となり、第１クロック信号ＣＬＫ１を生成する。第２オシレータ１２０は、オン状態（＝使用可能な状態）となり、第２クロック信号ＣＬＫ２を生成する。
【0057】
信号出力部１５０は、第１フェイズφ１では、第１クロック信号ＣＬＫ１を帰還クロック信号Ｓ１１として出力すると共に、第２クロック信号ＣＬＫ２を出力クロック信号Ｓ１２として出力する。また、信号出力部１５０は、第２フェイズφ２では、第２クロック信号ＣＬＫ２を帰還クロック信号Ｓ１１として出力すると共に、第１クロック信号ＣＬＫ１を出力クロック信号Ｓ１２として出力する。
【0058】
なお、上記の第１フェイズφ１及び第２フェイズφ２は、それぞれ、周波数変調周期に対応していてもよい。
【0059】
周波数変調部１４０は、第１フェイズφ１では第２クロック信号ＣＬＫ２の発振周波数を変調し、第２フェイズφ２では第１クロック信号ＣＬＫ１の発振周波数を変調する。
【0060】
従って、第４動作モードの第１フェイズφ１では、例えば第１クロック信号ＣＬＫ１に応じた出力帰還制御により、基準クロック信号ＲＥＦＣＬＫに同期した出力クロック信号Ｓ１２として、周波数変調された第２クロック信号ＣＬＫ２が出力される。また、第４モードの第２フェイズφ２では、例えば第２クロック信号ＣＬＫ２に応じた出力帰還制御により、基準クロック信号ＲＥＦＣＬＫに同期した出力クロック信号Ｓ１２として、周波数変調された第１クロック信号ＣＬＫ１が出力される。その結果、先の第３動作モード（図５）と同じく、発振回路１００の安定性と高速応答性を両立することが可能となる。
【0061】
さらに、発振回路１００の第４動作モードでは、周波数変調周期毎に第１オシレータ１１０及び第２オシレータ１２０の役割が交互に切り替わる。従って、例えば、或る周期の出力帰還制御で得られた制御信号Ｓ０を、次の周期における第１制御信号Ｓ１及び第２制御信号Ｓ２の生成処理に適用することも可能である。
【0062】
具体的に述べると、第１クロック信号ＣＬＫ１が出力クロック信号Ｓ１２として出力される第２フェイズφ２では、直前の第１フェイズφ１で得られた制御信号Ｓ０（＝第１クロック信号ＣＬＫ１の出力帰還制御により得られる制御信号Ｓ０）に応じて第１制御信号Ｓ１（及び第２制御信号Ｓ２）を生成してもよい。また、第２クロック信号ＣＬＫ２が出力クロック信号Ｓ１２として出力される第１フェイズφ１では、直前の第２フェイズφ２で得られた制御信号Ｓ０（＝第２クロック信号ＣＬＫ２の出力帰還制御により得られる制御信号Ｓ０）に応じて第２制御信号Ｓ２（及び第１制御信号Ｓ１）を生成してもよい。
【0063】
このようにすれば、第１オシレータ１１０及び第２オシレータ１２０それぞれの特性ばらつきを考慮することなく、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれ個別の出力帰還制御を行うことが可能となる。
【0064】
＜発振周波数パラメータ＞
次に、第１オシレータ１１０及び第２オシレータ１２０それぞれの発振周波数パラメータ（＝先出の第１制御信号Ｓ１及び第２制御信号Ｓ２に相当）について説明する。
次に、第１オシレータ１１０及び第２オシレータ１２０それぞれの発振周波数パラメータ（＝先出の第１制御信号Ｓ１及び第２制御信号Ｓ２に相当）について説明する。
【0065】
図７は、発振周波数パラメータの第１例（ＳＳＣＧオフ：周波数変調なし）を示す図であり、粗調整パラメータＣＯＡＲＳＥ、中調整パラメータＭＥＤＩＵＭ、及び、微調整パラメータＦＩＮＥが描写されている。なお、本図中のハッチング領域は、周波数変調を行わない動作モード（先出の第１動作モード又は第２動作モード）におけるパラメータ設定範囲を示している。
【0066】
例えば、第１オシレータ１１０及び第２オシレータ１２０は、それぞれ、粗調整パラメータＣＯＡＲＳＥ（例えば０～５５）に応じて、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数を下限値ｆＬ（例えば１００ＭＨｚ）から上限値ｆＨ（例えば３００ＭＨｚ）まで任意に設定することができる。
【0067】
また、第１オシレータ１１０及び第２オシレータ１２０は、それぞれ、中調整パラメータＭＥＤＩＵＭ（例えば０～１２７のうち４８～７９のみ）に応じて、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数を±ａ％（例えば±５％）の範囲で中調整することができる。
【0068】
また、第１オシレータ１１０及び第２オシレータ１２０は、それぞれ、微調整パラメータＦＩＮＥ（例えば０～３１）に応じて、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数を０％～－ｘ％（例えば０％～－１％）の範囲で微調整することができる。
【0069】
図８は、発振周波数パラメータの第２例（ＳＳＣＧオン：周波数変調あり）を示す図であり、先出の図７と同じく、粗調整パラメータＣＯＡＲＳＥ、中調整パラメータＭＥＤＩＵＭ、及び、微調整パラメータＦＩＮＥが描写されている。なお、本図中のハッチング領域は、周波数変調を行う動作モード（先出の第３動作モード又は第４動作モード）におけるパラメータ設定範囲を示している。
【0070】
周波数変調を行う動作モードでは、粗調整パラメータＣＯＡＲＳＥ（例えば０～５５）が無効となり、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数（＝周波数変調時の中心周波数）が所定の固定値に設定される。
【0071】
一方、第１オシレータ１１０及び第２オシレータ１２０は、それぞれ、中調整パラメータＭＥＤＩＵＭ（例えば０～１２７のうち４８～７９）に応じて、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数を±ａ％（例えば±５％）の範囲で中調整することができる。この点については、先の第１例（図７）と同様である。
【0072】
また、第１オシレータ１１０及び第２オシレータ１２０は、それぞれ、中調整パラメータＭＥＤＩＵＭ（例えば０～１２７のうち３２～４７及び８０～９５）に応じて、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数を±ｂ％（例えば±１０％）の範囲でオフセット調整することができる。
【0073】
さらに、第１オシレータ１１０及び第２オシレータ１２０は、それぞれ、中調整パラメータＭＥＤＩＵＭ（例えば０～１２７のうち０～３１及び９６～１２７）に応じて、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数を±ｃ％（例えば±２５％）の範囲で周期的（又はランダム）に変調することができる。
【0074】
また、第１オシレータ１１０及び第２オシレータ１２０は、それぞれ、微調整パラメータＦＩＮＥ（例えば０～３１のうち１５～３１）に応じて、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数を－ｙ％～－ｘ％（例えば－０．５％～－１％）の範囲で微調整することができる。なお、微調整パラメータＦＩＮＥの１５～３１だけを使用することにより、桁上げ時の逆転をできるだけ少なくすることができる。
【0075】
上記したように、第１オシレータ１１０及び第２オシレータ１２０は、それぞれ、調整粗さの異なる複数の発振周波数パラメータを受け付ける。本構成を採用すれば、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２それぞれの発振周波数を任意に調整及び変調することが可能となる。
【0076】
＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。
以下では、上記で説明した種々の実施形態について総括的に述べる。
【0077】
例えば、本明細書中に開示されている発振回路は、第１クロック信号を生成するように構成された第１オシレータと、第２クロック信号を生成するように構成された第２オシレータと、前記第１クロック信号の帰還入力を受けて前記第１クロック信号及び前記第２クロック信号それぞれの位相を基準クロック信号に同期するように構成された出力帰還制御部と、前記第２クロック信号の発振周波数を変調するように構成された周波数変調部と、を備える構成（第１の構成）とされている。
【0078】
また、例えば、本明細書中に開示されている発振回路は、第１クロック信号を生成するように構成された第１オシレータと、第２クロック信号を生成するように構成された第２オシレータと、前記第１クロック信号及び前記第２クロック信号それぞれの入力を受け付けて帰還クロック信号及び出力クロック信号それぞれを出力するように構成された信号出力部と、前記帰還クロック信号の帰還入力を受けて前記第１クロック信号及び前記第２クロック信号それぞれの位相を基準クロック信号に同期するように構成された出力帰還制御部と、前記第１クロック信号及び前記第２クロック信号のうち前記出力クロック信号となる方の発振周波数を変調するように構成された周波数変調部と、を備える構成（第２の構成）とされている。
【0079】
なお、上記第１の構成による発振回路において、前記信号出力部は、前記第１クロック信号及び前記第２クロック信号の一方を前記帰還クロック信号として選択するように構成された第１マルチプレクサと、前記第１クロック信号及び前記第２クロック信号の一方を前記出力クロック信号として選択するように構成された第２マルチプレクサと、前記第１マルチプレクサ及び前記第２マルチプレクサそれぞれの切替制御を行うように構成された切替制御部と、を含む構成（第３の構成）にしてもよい。
【0080】
また、上記第２又は第３の構成による発振回路では、第１動作モードにおいて、前記第１オシレータは、前記第１クロック信号を生成し、前記第２オシレータは、前記第２クロック信号の生成を停止し、前記信号出力部は、前記第１クロック信号を前記帰還クロック信号及び前記出力クロック信号として出力し、前記周波数変調部は、発振周波数の変調を停止する構成（第４の構成）にしてもよい。
【0081】
また、上記第２～第４いずれかの構成による発振回路では、第２動作モードにおいて、前記第１オシレータは、前記第１クロック信号の生成を停止し、前記第２オシレータは、前記第２クロック信号を生成し、前記信号出力部は、前記第２クロック信号を前記帰還クロック信号及び前記出力クロック信号として出力し、前記周波数変調部は、発振周波数の変調を停止する構成（第５の構成）にしてもよい。
【0082】
また、上記第２～第５いずれかの構成による発振回路では、第３動作モードにおいて、前記第１オシレータは、前記第１クロック信号を生成し、前記第２オシレータは、前記第２クロック信号を生成し、前記信号出力部は、前記第１クロック信号を前記帰還クロック信号として出力すると共に前記第２クロック信号を前記出力クロック信号として出力し、前記周波数変調部は、前記第２クロック信号の発振周波数を変調する構成（第６の構成）にしてもよい。
【0083】
上記第２～第６いずれかの構成による発振回路では、第４動作モードにおいて、前記第１オシレータは、前記第１クロック信号を生成し、前記第２オシレータは、前記第２クロック信号を生成し、前記信号出力部は、第１フェイズでは前記第１クロック信号を前記帰還クロック信号として出力すると共に前記第２クロック信号を前記出力クロック信号として出力し、第２フェイズでは前記第２クロック信号を前記帰還クロック信号として出力すると共に前記第１クロック信号を前記出力クロック信号として出力し、前記周波数変調部は、前記第１フェイズでは前記第２クロック信号の発振周波数を変調し、前記第２フェイズでは前記第１クロック信号の発振周波数を変調する構成（第７の構成）にしてもよい。
【0084】
上記第１～第７いずれかの構成による発振回路において、前記第１オシレータ及び前記第２オシレータは、それぞれ、調整粗さの異なる複数の発振周波数パラメータを受け付ける構成（第８の構成）にしてもよい。
【0085】
上記第１～第８いずれかの構成による発振回路において、前記第１クロック信号及び前記第２クロック信号は、それぞれ、前記基準クロック信号の逓倍信号である構成（第９の構成）にしてもよい。
【0086】
上記第１～第９いずれかの構成による発振回路において、前記出力帰還制御部は、フィードバックループを安定化するように構成されたループフィルタを含む構成（第１０の構成）にしてもよい。
【0087】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【0088】
１ 電子機器
１００ 発振回路（デジタルＰＬＬ回路）
１１０ 第１オシレータ
１２０ 第２オシレータ
１３０ 出力帰還制御部
１３１ 分周器
１３２ 逐次比較レジスタ
１３３ ループフィルタ
１３３ａ 誤差補正部
１３４ デコーダ
１３５ インジェクションウィンドウ生成部
１４０ 周波数変調部（ＳＳＣＧコントローラ）
１５０ 信号出力部
１５１ 第１マルチプレクサ
１５２ 第２マルチプレクサ
１５３ 切替制御部（ＭＵＸコントローラ）
２００ ロジック
２１０ セレクタ
２２０、２３０ レジスタ
２４０ 分周器
３００ 不揮発メモリ
４００ オシレータ
１００ 発振回路（デジタルＰＬＬ回路）
１１０ 第１オシレータ
１２０ 第２オシレータ
１３０ 出力帰還制御部
１３１ 分周器
１３２ 逐次比較レジスタ
１３３ ループフィルタ
１３３ａ 誤差補正部
１３４ デコーダ
１３５ インジェクションウィンドウ生成部
１４０ 周波数変調部（ＳＳＣＧコントローラ）
１５０ 信号出力部
１５１ 第１マルチプレクサ
１５２ 第２マルチプレクサ
１５３ 切替制御部（ＭＵＸコントローラ）
２００ ロジック
２１０ セレクタ
２２０、２３０ レジスタ
２４０ 分周器
３００ 不揮発メモリ
４００ オシレータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】