(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023135047
(43)【公開日】2023-09-28
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20230921BHJP
H01L 21/336 20060101ALI20230921BHJP
H01L 29/423 20060101ALI20230921BHJP
H01L 29/41 20060101ALI20230921BHJP
H01L 21/28 20060101ALI20230921BHJP
【ＦＩ】
H01L29/80 F
H01L29/80 H
H01L29/78 301B
H01L29/78 301G
H01L29/58 G
H01L29/44 S
H01L21/28 E
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022040057
(22)【出願日】2022-03-15
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度、総務省、「１００ＧＨｚ以上の高周波数帯通信デバイスに関する研究開発」研究開発委託契約に基づく開発項目「高出力送信を可能とする化合物系半導体技術」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】尾崎 史朗
(72)【発明者】
【氏名】岡本 直哉
(72)【発明者】
【氏名】熊崎 祐介
(72)【発明者】
【氏名】多木 俊裕
(72)【発明者】
【氏名】原 直紀
【テーマコード（参考）】
4M104
5F102
5F140
【Ｆターム（参考）】
4M104AA04
4M104AA07
4M104BB06
4M104BB09
4M104BB14
4M104CC01
4M104CC05
4M104DD04
4M104DD08
4M104DD17
4M104DD34
4M104DD68
4M104EE03
4M104EE12
4M104EE14
4M104EE16
4M104FF07
4M104FF17
4M104GG08
4M104HH20
5F102GB01
5F102GC01
5F102GD10
5F102GJ06
5F102GK04
5F102GL04
5F102GM08
5F102GQ01
5F102GQ04
5F102GR04
5F102GS04
5F102GV05
5F102GV06
5F102GV08
5F102HC01
5F102HC11
5F102HC16
5F102HC17
5F102HC19
5F140BA06
5F140BB06
5F140BB18
5F140BD04
5F140BD11
(57)【要約】
【課題】半導体装置の、半導体層と電極との短絡に起因した性能低下を抑える。
【解決手段】半導体装置１は、基板１０の面１０ａ側に設けられる半導体層２０の、基板１０とは反対側を覆うように設けられる保護膜７０を含む。保護膜７０には、Ｓｉを含有する絶縁膜が用いられる。保護膜７０は、開口部７１を有する。保護膜７０の開口部７１と、半導体層２０の方向Ｄ１に面する側面２０ａ側とに、ゲート電極３０が設けられる。半導体層２０の側面２０ａと、その側面２０ａ側に設けられるゲート電極３０との間に、金属元素を含有する絶縁膜８０が設けられる。半導体層２０の側面２０ａは、絶縁膜８０により、保護膜７０の開口部７１をドライエッチングで形成する際のガスに曝されることが抑えられ、また、ゲート電極３０との接触及び短絡が抑えられる。これにより、リーク電流等による半導体装置１の性能低下が抑えられる。
【選択図】図５
【解決手段】半導体装置１は、基板１０の面１０ａ側に設けられる半導体層２０の、基板１０とは反対側を覆うように設けられる保護膜７０を含む。保護膜７０には、Ｓｉを含有する絶縁膜が用いられる。保護膜７０は、開口部７１を有する。保護膜７０の開口部７１と、半導体層２０の方向Ｄ１に面する側面２０ａ側とに、ゲート電極３０が設けられる。半導体層２０の側面２０ａと、その側面２０ａ側に設けられるゲート電極３０との間に、金属元素を含有する絶縁膜８０が設けられる。半導体層２０の側面２０ａは、絶縁膜８０により、保護膜７０の開口部７１をドライエッチングで形成する際のガスに曝されることが抑えられ、また、ゲート電極３０との接触及び短絡が抑えられる。これにより、リーク電流等による半導体装置１の性能低下が抑えられる。
【選択図】図５
【特許請求の範囲】
【請求項1】
基板と、
前記基板の第１面側に設けられる半導体層と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、
前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、
を含む半導体装置。
前記基板の第１面側に設けられる半導体層と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、
前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、
を含む半導体装置。
【請求項2】
前記第１絶縁膜は、前記半導体層の前記第２面側に延び、前記第２絶縁膜と、前記第２面側に設けられる前記電極との間に設けられる、請求項１に記載の半導体装置。
【請求項3】
前記半導体層は、
チャネル層と前記チャネル層に積層されるキャリア供給層とを含む第１層と、
前記第１層の、前記基板とは反対側に積層される第２層と、
を含み、
前記第２絶縁膜は、前記半導体層の前記第２面における前記第１層及び前記第２層のうちの前記第１層を覆う、請求項１又は２に記載の半導体装置。
チャネル層と前記チャネル層に積層されるキャリア供給層とを含む第１層と、
前記第１層の、前記基板とは反対側に積層される第２層と、
を含み、
前記第２絶縁膜は、前記半導体層の前記第２面における前記第１層及び前記第２層のうちの前記第１層を覆う、請求項１又は２に記載の半導体装置。
【請求項4】
前記半導体層は、
チャネル層と前記チャネル層に積層されるキャリア供給層とを含む第１層と、
前記第１層の、前記基板とは反対側に積層される第２層と、
を含み、
前記第２絶縁膜は、前記半導体層の前記第２面における前記第１層及び前記第２層を覆い、前記半導体層の、前記基板とは反対側に延びる、請求項１又は２に記載の半導体装置。
チャネル層と前記チャネル層に積層されるキャリア供給層とを含む第１層と、
前記第１層の、前記基板とは反対側に積層される第２層と、
を含み、
前記第２絶縁膜は、前記半導体層の前記第２面における前記第１層及び前記第２層を覆い、前記半導体層の、前記基板とは反対側に延びる、請求項１又は２に記載の半導体装置。
【請求項5】
前記第２絶縁膜は、
前記半導体層の前記第２面における前記第１層を覆い、前記第１層から前記基板の前記第１面と平行な前記第１方向に第１厚さを有する第１部位と、
前記半導体層の前記第２面における前記第２層を覆い、前記半導体層の、前記基板とは反対側に延び、前記第２層から前記基板の前記第１面と平行な前記第１方向に前記第１厚さよりも薄い第２厚さを有する第２部位と、
を含む、請求項４に記載の半導体装置。
前記半導体層の前記第２面における前記第１層を覆い、前記第１層から前記基板の前記第１面と平行な前記第１方向に第１厚さを有する第１部位と、
前記半導体層の前記第２面における前記第２層を覆い、前記半導体層の、前記基板とは反対側に延び、前記第２層から前記基板の前記第１面と平行な前記第１方向に前記第１厚さよりも薄い第２厚さを有する第２部位と、
を含む、請求項４に記載の半導体装置。
【請求項6】
前記第２層は、前記第１層よりも、前記基板の前記第１面と平行な前記第１方向に張り出した形状を有する、請求項３から５のいずれか一項に記載の半導体装置。
【請求項7】
前記第２絶縁膜に含有される前記金属元素は、電気陰性度が１．８以下である、請求項１から６のいずれか一項に記載の半導体装置。
【請求項8】
基板の第１面側に設けられる半導体層を形成する工程と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜を形成する工程と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極を形成する工程と、
を含み、
前記第１絶縁膜を形成する工程前に、前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜を形成する工程を含む半導体装置の製造方法。
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜を形成する工程と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極を形成する工程と、
を含み、
前記第１絶縁膜を形成する工程前に、前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜を形成する工程を含む半導体装置の製造方法。
【請求項9】
前記第１絶縁膜を形成する工程は、ガスを用いたエッチングによって前記開口部を形成する工程を含む、請求項８に記載の半導体装置の製造方法。
【請求項10】
基板と、
前記基板の第１面側に設けられる半導体層と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、
前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、
を含む半導体装置を備える電子装置。
前記基板の第１面側に設けられる半導体層と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、
前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、
を含む半導体装置を備える電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
基板上に広いバンドギャップ半導体層と狭いバンドギャップ半導体層と広いバンドギャップ半導体層とを順次積層したヘテロエピタキシャル構造の素子間を、エッチングにより除去し電気的に分離するヘテロ接合型電界効果トランジスタが知られている。このようなヘテロ接合型電界効果トランジスタに関し、エッチング端面に露出する狭いバンドギャップ半導体層を選択的にエッチングして後退させ、素子間分離用エッチング段差部に設けられるゲート電極との間を空間的に分離する技術が知られている。更に、エッチング端面に露出する狭いバンドギャップ半導体層を後退させた後、ＳｉＯ２（酸化シリコン）等の絶縁膜を堆積し、ゲート電極と狭いバンドギャップ半導体層との間を、その絶縁膜で距てられた空間によって分離する技術が知られている。
【0003】
また、基板上のチャネル層を含む半導体層をエッチングして素子間分離領域を形成し、その側面に表出するチャネル層をエッチングしてエアギャップを形成し、半導体層上からエアギャップを越えてゲート電極を形成する電界効果型半導体装置が知られている。
【0004】
また、端が逆テーパ形状のメサの最上層の半導体層に接すると共に、最上層の半導体層から浮き上がらないように設けた電極が、メサの側部において素子動作に直接関与する能動半導体層と間隙を持って対向するメサ型半導体装置が知られている。このようなメサ型半導体装置に関し、電極と能動半導体層との間隙を、エアギャップとする技術、誘電体であるＳｉＯ２で埋め込む技術が知られている。
【0005】
また、積層され且つメサ化された化合物半導体層の側壁に酸化絶縁膜を形成する化合物電界効果半導体装置が知られている。このような化合物電界効果半導体装置に関し、化合物半導体層の側壁を液相酸化法によって又は液相酸化法とスチーム酸化法とを併用して酸化絶縁膜を生成させる技術、その酸化絶縁膜によって金属ゲートの化合物半導体層との接触等を抑える技術が知られている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平５－２９１３０６号公報
【特許文献2】特開２００２－２７０８２１号公報
【特許文献3】特開２００３－２５８００４号公報
【特許文献4】特開２００２－１２４６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、基板上に設けられる半導体層を用いてトランジスタ等の半導体素子が実現される半導体装置では、半導体層を保護膜で覆うことが行われる場合がある。保護膜には、ＳｉＯ２やＳｉＮ（窒化シリコン）といった、Ｓｉ（シリコン）を含有するＳｉ系絶縁膜が広く利用される。
【0008】
このような保護膜が設けられる半導体装置では、半導体層を覆う保護膜がエッチングされ、半導体素子のゲート等に接続される電極を設けるための開口部が形成されることがある。この時、保護膜が、半導体層の側面（基板の半導体層が設けられる面と平行な方向に面する側面）に形成されないか、或いは、半導体層の側面に形成されるがその後のエッチングにより半導体層の側面から除去されてしまうと、半導体層の側面が露出した状態となる。保護膜の開口部に設けられる電極が、このように露出した状態となった半導体層の側面に接触するように設けられると、半導体層と電極との短絡が生じ、半導体装置の性能が低下してしまうことが起こり得る。
【0009】
１つの側面では、本発明は、半導体層と電極との短絡に起因した性能低下を抑えることのできる半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0010】
１つの態様では、基板と、前記基板の第１面側に設けられる半導体層と、前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、を含む半導体装置が提供される。
【0011】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0012】
１つの側面では、半導体層と電極との短絡に起因した性能低下を抑えることのできる半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0013】
【図1】半導体装置の一例について説明する図である。
【図2】半導体装置の製造工程の一例について説明する図（その１）である。
【図3】半導体装置の製造工程の一例について説明する図（その２）である。
【図4】半導体装置の製造工程の一例について説明する図（その３）である。
【図5】第１の実施の形態に係る半導体装置の一例について説明する図である。
【図6】半導体装置の特性評価結果の一例を示す図である。
【図7】第２の実施の形態に係る半導体装置の一例について説明する図である。
【図8】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図9】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図10】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その３）である。
【図11】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その４）である。
【図12】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その５）である。
【図13】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その６）である。
【図14】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その７）である。
【図15】第３の実施の形態に係る半導体装置の一例について説明する図である。
【図16】第３の実施の形態に係る半導体装置の製造方法の一例について説明する図である。
【図17】第４の実施の形態に係る半導体装置の一例について説明する図である。
【図18】第５の実施の形態に係る半導体装置の一例について説明する図である。
【図19】第６の実施の形態に係る半導体装置の一例について説明する図である。
【図20】第７の実施の形態に係る半導体パッケージの一例について説明する図である。
【図21】第８の実施の形態に係る力率改善回路の一例について説明する図である。
【図22】第９の実施の形態に係る電源装置の一例について説明する図である。
【図23】第１０の実施の形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0014】
化合物半導体材料を用いた電界効果型半導体装置の１種として、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。このような電界効果型半導体装置は、優れた低雑音特性を持ち、マイクロ波やミリ波等の周波数帯域で用いられる増幅器や、光通信における信号処理回路等に利用される。化合物半導体材料を用いた電界効果型半導体装置のうち、例えば、ＩｎＰ（リン化インジウム）系材料を用いたＩｎＰ系ＨＥＭＴは、高速動作性に優れ、また、低雑音であるため、上記のような増幅器や信号処理回路等に好適である。
【0015】
ＩｎＰ系ＨＥＭＴでは、素子間分離を行う場合、イオン注入法による絶縁領域の形成が困難である。そのため、ＩｎＰ系ＨＥＭＴでは、チャネル層やキャリア供給層等を含む半導体層を基板上に形成した後、その半導体層をメサ化することによって素子間分離が行われる。半導体層のメサ化によって素子間分離が行われる場合、得られるメサの側面には、基板上に形成した半導体層の側面が露出することになる。ＩｎＰ系ＨＥＭＴでは、このようにメサ化された半導体層上からその側面に延びるようにゲート電極を設ける構造が採用される。しかし、この場合、ゲート電極が、半導体層に含まれるチャネル層の側面に接触すると、短絡を引き起こし得る。そこで、例えば、半導体層に含まれるチャネル層を他の層に対して選択的にサイドエッチングし、チャネル層の側面を他の層の側面よりも後退させ、メサの側面に設けられるゲート電極とチャネル層との間にエアギャップと呼ばれる空間を設け、それらの接触を抑えることが行われる場合がある。
【0016】
ところで、このようなＩｎＰ系ＨＥＭＴのゲート電極の形成前には、素子間分離及びサイドエッチングが行われた半導体層を覆うように、ＳｉＮ等のＳｉ系絶縁膜が保護膜（パッシベーション膜とも言う）として形成される場合がある。
【0017】
【0018】
図１は半導体装置の一例について説明する図である。図１には、半導体装置の一例の要部平面図を模式的に示している。
図１に示す半導体装置１００は、基板１１０、半導体層１２０、ゲート電極１３０、ソース電極１４０、ドレイン電極１５０及び保護膜１７０を有する。基板１１０上に半導体層１２０が形成される。半導体層１２０には、後述のように、チャネル層及びキャリア供給層等が含まれる。半導体層１２０は、メサ化により形成される素子分離領域１６０によって画定され、素子間分離が行われる。半導体層１２０は、後述のように、サイドエッチングによってチャネル層の側面が他の層の側面よりも後退される。素子間分離及びサイドエッチングが行われた半導体層１２０上に、互いに分離されたソース電極１４０及びドレイン電極１５０が設けられる。半導体層１２０並びにその上に設けられるソース電極１４０及びドレイン電極１５０を覆うように、Ｓｉ系絶縁膜の保護膜１７０が設けられる。半導体層１２０上の、ソース電極１４０とドレイン電極１５０との間に、それらから分離されて、ゲート電極１３０が設けられる。ゲート電極１３０は、保護膜１７０を貫通して設けられ、例えば、半導体層１２０に接する。ゲート電極１３０は、半導体層１２０上からその側面１２０ａ（又は素子分離領域１６０）に延びるように設けられる。
図１に示す半導体装置１００は、基板１１０、半導体層１２０、ゲート電極１３０、ソース電極１４０、ドレイン電極１５０及び保護膜１７０を有する。基板１１０上に半導体層１２０が形成される。半導体層１２０には、後述のように、チャネル層及びキャリア供給層等が含まれる。半導体層１２０は、メサ化により形成される素子分離領域１６０によって画定され、素子間分離が行われる。半導体層１２０は、後述のように、サイドエッチングによってチャネル層の側面が他の層の側面よりも後退される。素子間分離及びサイドエッチングが行われた半導体層１２０上に、互いに分離されたソース電極１４０及びドレイン電極１５０が設けられる。半導体層１２０並びにその上に設けられるソース電極１４０及びドレイン電極１５０を覆うように、Ｓｉ系絶縁膜の保護膜１７０が設けられる。半導体層１２０上の、ソース電極１４０とドレイン電極１５０との間に、それらから分離されて、ゲート電極１３０が設けられる。ゲート電極１３０は、保護膜１７０を貫通して設けられ、例えば、半導体層１２０に接する。ゲート電極１３０は、半導体層１２０上からその側面１２０ａ（又は素子分離領域１６０）に延びるように設けられる。
【0019】
図２から図４は半導体装置の製造工程の一例について説明する図である。図２には、保護膜形成工程の一例の要部断面図を模式的に示している。図３には、開口部形成工程の一例の要部断面図を模式的に示している。図４には、ゲート電極形成工程の一例の要部断面図を模式的に示している。図２から図４において、図２（Ａ）、図３（Ａ）及び図４（Ａ）には、図１のＬ１－Ｌ１線に沿った位置に相当する断面図を模式的に示している。図２から図４において、図２（Ｂ）、図３（Ｂ）、図４（Ｂ）及び図４（Ｃ）には、図１のＬ２－Ｌ２線に沿った位置に相当する断面図を模式的に示している。図２（Ｂ）には、図２（Ａ）のII－II断面図を模式的に示している。図３（Ｂ）には、図３（Ａ）のIII－III断面図を模式的に示している。図４（Ｂ）及び図４（Ｃ）には、図４（Ａ）のIV－IV断面図を模式的に示している。
【0020】
半導体装置１００（図１）の製造では、まず、図２（Ａ）及び図２（Ｂ）に示すように、基板１１０上に半導体層１２０が形成される。例えば、チャネル層１２１、キャリア供給層１２２、エッチング停止層１２３及びキャップ層１２４が順次積層された半導体層１２０が、基板１１０上に形成される。チャネル層１２１の、キャリア供給層１２２との界面近傍に、二次元キャリアガス１２８が生成される。基板１１０上に形成された半導体層１２０は、エッチングによりメサ化され、素子間分離が行われる。これにより、図２（Ｂ）に示すような、素子分離領域１６０で画定された半導体層１２０が形成される。
【0021】
素子分離領域１６０の形成は、例えば、次のようにして行われる。素子分離領域１６０を形成する領域を開口したレジストマスク（図示せず）がキャップ層１２４上に形成され、例えば、リン酸及び過酸化水素水の混合液が用いられ、キャップ層１２４がエッチングされる。このエッチングは、エッチング停止層１２３の表面で停止される。次いで、例えば、塩酸が用いられ、エッチング停止層１２３がエッチングされる。このエッチングは、キャリア供給層１２２の表面で停止される。その後、例えば、リン酸及び過酸化水素水の混合液が用いられ、キャリア供給層１２２及びチャネル層１２１がエッチングされる。このようにして素子分離領域１６０が形成される。素子分離領域１６０の形成後、レジストマスクは除去される。このようなエッチングによる素子分離領域１６０の形成により、図２（Ｂ）に示すように、エッチング停止層１２３及びキャリア供給層１２２は、チャネル層１２１よりも外側に張り出した形状となる。半導体層１２０の側面１２０ａには、チャネル層１２１よりも外側に張り出した、エッチング停止層１２３及びキャリア供給層１２２の庇部１９０が形成される。
【0022】
素子分離領域１６０の形成後、半導体層１２０のキャップ層１２４上に、ソース電極１４０及びドレイン電極１５０が形成される。その後、ソース電極１４０とドレイン電極１５０との間のキャップ層１２４に対してエッチングが行われ、キャップ層１２４に、エッチング停止層１２３に通じるリセス１２４ａが形成される。リセス１２４ａの形成後、半導体層１２０並びにその上に形成されたソース電極１４０及びドレイン電極１５０を覆うように、ＳｉＮ等の保護膜１７０が形成される。
【0023】
このような工程により、図２（Ａ）及び図２（Ｂ）に示すような構造が得られる。
次いで、図３（Ａ）及び図３（Ｂ）に示すように、保護膜１７０の、ゲート電極１３０を形成する領域に、半導体層１２０（リセス１２４ａ内のエッチング停止層１２３）に通じる開口部１７１が形成される。開口部１７１の形成には、例えば、リソグラフィ技術、及びフッ素系ガスを用いたドライエッチング技術が用いられる。
次いで、図３（Ａ）及び図３（Ｂ）に示すように、保護膜１７０の、ゲート電極１３０を形成する領域に、半導体層１２０（リセス１２４ａ内のエッチング停止層１２３）に通じる開口部１７１が形成される。開口部１７１の形成には、例えば、リソグラフィ技術、及びフッ素系ガスを用いたドライエッチング技術が用いられる。
【0024】
この開口部１７１の形成時には、半導体層１２０の側面１２０ａに形成された保護膜１７０がレジストマスク（図示せず）で被覆されていないか又は十分に被覆されていないと、図３（Ｂ）に示すように、側面１２０ａの保護膜１７０が除去されることが起こり得る。側面１２０ａの保護膜１７０が除去されると、側面１２０ａが露出し、チャネル層１２１よりも外側に張り出した形状のエッチング停止層１２３及びキャリア供給層１２２（それらの庇部１９０）が露出することになる。
【0025】
ここで、エッチング停止層１２３は、エッチング停止層１２３及びキャリア供給層１２２を介したチャネル層１２１と後述するゲート電極１３０との間の距離を所定の距離に抑えるため、チャネル層１２１に比べて薄く形成される。そのため、保護膜１７０の除去によって露出した比較的薄いエッチング停止層１２３が、保護膜１７０の除去後も更にドライエッチングのフッ素系ガスに曝されると、エッチング停止層１２３が消失してしまうことがある。そして、エッチング停止層１２３の消失によってむき出しになったキャリア供給層１２２が更にフッ素系ガスに曝されて消失してしまうと、図３（Ｂ）に矢印及び点線で示すように、張り出した庇部１９０が消失してしまうこともある。尚、このような庇部１９０の消失による影響については後述する。
【0026】
ドライエッチングによる開口部１７１の形成後には、例えば、図４（Ａ）及び図４（Ｂ）に示すように、ゲート電極１３０の形成が行われる。ゲート電極１３０は、開口部１７１内の半導体層１２０（リセス１２４ａ内のエッチング停止層１２３）上に形成されると共に、半導体層１２０上からその側面１２０ａに延び、素子分離領域１６０まで形成される。このようなゲート電極１３０が形成され、例えば、図４（Ａ）及び図４（Ｂ）に示すような半導体装置１００が製造される。
【0027】
ここで、ゲート電極１３０の形成に先立って行われる開口部１７１の形成（図３）において、半導体層１２０の側面１２０ａの保護膜１７０が除去され、露出した側面１２０ａにエッチング停止層１２３及びキャリア供給層１２２の庇部１９０が残存する場合を考える。開口部１７１の形成後、このように庇部１９０が残存していれば、図４（Ｂ）に示すように、チャネル層１２１とゲート電極１３０との間には空間１８０が形成される。空間１８０が形成されることで、チャネル層１２１とゲート電極１３０との接触が抑えられ、それらの短絡、即ち、チャネル層１２１に生成される二次元キャリアガス１２８とゲート電極１３０との短絡が抑えられる。
【0028】
これに対し、ゲート電極１３０の形成に先立って行われる開口部１７１の形成（図３）において、半導体層１２０の側面１２０ａの保護膜１７０が除去され、露出した側面１２０ａのエッチング停止層１２３及びキャリア供給層１２２の庇部１９０が消失する場合（図３（Ｂ）の矢印及び点線）を考える。開口部１７１の形成後、このように庇部１９０が消失していると、例えば、図４（Ｃ）のような状態となり得る。即ち、チャネル層１２１とゲート電極１３０との間に上記のような空間１８０が形成されず、チャネル層１２１とゲート電極１３０とが接触し、それらが短絡してしまうことが起こり得る。また、保護膜１７０から露出する半導体層１２０の側面１２０ａに庇部１９０が残存する場合であっても、その残存する庇部１９０の張り出しの程度によっては、ゲート電極１３０との間に十分な空間１８０が形成されないことが起こり得る。その結果、同様に、チャネル層１２１とゲート電極１３０との接触及びそれによる短絡が生じ得る。
【0029】
例えば、図４（Ｃ）に示すように、半導体層１２０の側面１２０ａに露出するチャネル層１２１とゲート電極１３０との接触、それによる短絡が生じると、半導体装置１００の性能が低下してしまう恐れがある。例えば、半導体層１２０の側面１２０ａに露出するチャネル層１２１とゲート電極１３０とが短絡することで、リーク電流が発生し、トランジスタが十分にオフしないピンチオフ不良が発生する恐れがある。
【0030】
尚、上記のような開口部１７１の形成時における庇部１９０の消失を抑えるためには、エッチング停止層１２３及びキャリア供給層１２２のうち、エッチング停止層１２３を厚くし、それによって庇部１９０を厚くすることも考えられる。エッチング停止層１２３を厚くすれば、開口部１７１の形成時における庇部１９０のエッチング停止層１２３の消失、それによるキャリア供給層１２２の消失は抑えられ得る。但し、このようにエッチング停止層１２３を厚くすると、エッチング停止層１２３及びキャリア供給層１２２を介したチャネル層１２１とゲート電極１３０との間の距離が大きくなり、ゲート電極１３０からチャネル層１２１に印加される電界の強度が弱まる。そのため、半導体装置１００の高周波特性が劣化してしまう恐れがある。
【0031】
ここでは、半導体層１２０の側面１２０ａに形成される保護膜１７０が、ドライエッチングによる開口部１７１の形成時に側面１２０ａから除去され、庇部１９０が消失することで、チャネル層１２１とゲート電極１３０との接触及び短絡が生じる例を示した。このほか、保護膜１７０は用いるが、半導体層１２０の側面１２０ａには元々保護膜１７０を形成しない工程を採用する場合にも、同様のことが起こり得る。即ち、開口部１７１の形成時のドライエッチングに曝されて庇部１９０が消失すると、チャネル層１２１とゲート電極１３０との接触及びそれによる短絡が生じ得る。
【0032】
尚、保護膜１７０のドライエッチングには、フッ素系ガス以外のエッチングガスが用いられ得る。フッ素系ガス以外のエッチングガスが用いられる場合にも、露出した半導体層１２０の側面１２０ａが当該エッチングガスに曝されることで、上記フッ素系ガスが用いられる場合と同様のことが起こり得る。
【0033】
以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、半導体層と電極との短絡に起因した性能低下を抑えることのできる半導体装置を実現する。
［第１の実施の形態］
図５は第１の実施の形態に係る半導体装置の一例について説明する図である。図５（Ａ）から図５（Ｃ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図５（Ｂ）には、図５（Ａ）のV－V断面図の第１の例を模式的に示している。図５（Ｃ）には、図５（Ａ）のV－V断面図の第２の例を模式的に示している。
［第１の実施の形態］
図５は第１の実施の形態に係る半導体装置の一例について説明する図である。図５（Ａ）から図５（Ｃ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図５（Ｂ）には、図５（Ａ）のV－V断面図の第１の例を模式的に示している。図５（Ｃ）には、図５（Ａ）のV－V断面図の第２の例を模式的に示している。
【0034】
例えば、図５（Ａ）に示すように、半導体装置１は、基板１０、半導体層２０、ゲート電極３０、ソース電極４０、ドレイン電極５０、保護膜７０及び絶縁膜８０を有する。半導体装置１は、ＨＥＭＴの一例である。
【0035】
基板１０には、化合物半導体基板が用いられる。例えば、基板１０には、ＩｎＰ基板が用いられる。基板１０には、下地基板となる化合物半導体基板上にバッファ層等の化合物半導体層が設けられたものが用いられてもよい。例えば、基板１０には、ＩｎＰ基板上にバッファ層としてＩｎＡｌＡｓ（ヒ化インジウムアルミニウム）が設けられたものが用いられてもよい。
【0036】
図５（Ａ）に示すように、半導体層２０は、基板１０の一方の面１０ａ（第１面とも言う）上に設けられる。半導体層２０は、基板１０の面１０ａ側から、チャネル層２１及びキャリア供給層２２（これらを含む層を第１層とも言う）、エッチング停止層２３（この層を第２層とも言う）、並びにキャップ層２４が順次積層された構造を有する。チャネル層２１、キャリア供給層２２、エッチング停止層２３及びキャップ層２４には、化合物半導体材料が用いられる。チャネル層２１には、例えば、ＩｎＧａＡｓ（ヒ化インジウムガリウム）が用いられる。キャリア供給層２２には、例えば、ＩｎＡｌＡｓが用いられる。エッチング停止層２３には、例えば、ＩｎＰ又はＩｎＧａＰ（リン化インジウムガリウム）が用いられる。キャップ層２４には、例えば、ＩｎＧａＡｓが用いられる。キャップ層２４には、エッチング停止層２３に通じるリセス２４ａが設けられる。チャネル層２１の、キャリア供給層２２との界面近傍に、二次元キャリアガス２８が生成される。
【0037】
図５（Ａ）に示すように、ソース電極４０及びドレイン電極５０は、キャップ層２４上（半導体層２０の、基板１０とは反対側）に設けられる。ソース電極４０及びドレイン電極５０は、キャップ層２４のリセス２４ａを挟んで対向する位置に、互いに分離されて設けられる。ソース電極４０及びドレイン電極５０には、Ｔｉ（チタン）、Ｐｔ（白金）、Ａｕ（金）等の金属材料が用いられる。ソース電極４０及びドレイン電極５０は、オーミック電極として機能するように設けられる。
【0038】
図５（Ａ）に示すように、保護膜７０（第１絶縁膜とも言う）は、半導体層２０の、基板１０とは反対側を覆うように設けられる。保護膜７０は、キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０を覆うように設けられる。保護膜７０には、Ｓｉを含有する絶縁膜、即ち、Ｓｉ系絶縁膜が用いられる。例えば、保護膜７０には、ＳｉＮが用いられる。保護膜７０には、キャップ層２４のリセス２４ａ内に位置するように形成された開口部７１が設けられる。
【0039】
図５（Ａ）に示すように、ゲート電極３０（電極とも言う）は、ソース電極４０とドレイン電極５０との間の、キャップ層２４のリセス２４ａ内に形成された保護膜７０の開口部７１に位置するように、設けられる。ゲート電極３０は、ソース電極４０及びドレイン電極５０から分離されて設けられる。ゲート電極３０には、Ｔｉ、Ｐｔ、Ａｕ等の金属材料が用いられる。ゲート電極３０は、例えば、半導体層２０の、基板１０とは反対側において、断面Ｔ字形状となるように設けられる。
【0040】
図５（Ａ）に示すように、絶縁膜８０（第２絶縁膜とも言う）は、キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０を覆うように設けられる。絶縁膜８０は、半導体層２０の、基板１０とは反対側において、半導体層２０と保護膜７０との間に設けられる。保護膜７０の開口部７１は、絶縁膜８０に通じるように形成される。保護膜７０の開口部７１に設けられるゲート電極３０は、その下端が絶縁膜８０に接する。ゲート電極３０は、絶縁膜８０を介して半導体層２０上に設けられる。
【0041】
絶縁膜８０には、金属元素を含有する絶縁膜が用いられる。例えば、絶縁膜８０には、金属元素としてＡｌ（アルミニウム）を含有する酸化膜、即ち、Ａｌ２Ｏ３（酸化アルミニウム）が用いられる。絶縁膜８０には、金属元素として、Ａｌのほか、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ、Ｔａ（タンタル）、Ｍｇ（マグネシウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、Ｓｒ（ストロンチウム）等が含有されてもよい。例えば、絶縁膜８０には、金属元素として、電気陰性度が１．８以下の金属元素が含有される。例えば、絶縁膜８０には、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｍｇ、Ｓｃ、Ｙ、Ｌａ及びＳｒのうちの１種又は２種以上を含有する酸化膜、窒化膜又は酸窒化膜が用いられる。絶縁膜８０には、このような酸化膜、窒化膜及び酸窒化膜のうちの２種以上の積層膜が用いられてもよい。
【0042】
図５（Ａ）に示すような構成を有する半導体装置１において、半導体層２０は、メサ化により素子間分離が行われる。図５（Ａ）に示す半導体装置１の、半導体層２０のメサ化によって紙面奥行方向の半導体層２０端に形成される素子分離領域６０付近の一構造例を、図５（Ｂ）に示す。
【0043】
例えば、図５（Ｂ）に示すように、ゲート電極３０が設けられる位置に沿った断面において、素子分離領域６０の半導体層２０の側面２０ａ、即ち、基板１０の面１０ａと平行な方向Ｄ１（第１方向とも言う）に面する側面２０ａ（第２面とも言う）には、チャネル層２１、キャリア供給層２２及びエッチング停止層２３の各側面が位置する。例えば、エッチング停止層２３は、その下層のキャリア供給層２２の側面よりも外側に張り出した形状とされ、キャリア供給層２２は、その下層のチャネル層２１の側面よりも外側に張り出した形状とされる。チャネル層２１の上層には、その側面よりも外側に張り出した、エッチング停止層２３及びキャリア供給層２２の庇部９０が設けられる。尚、半導体層２０の側面２０ａのこのような段差形状は、素子分離領域６０を形成する際のエッチングによって実現される。
【0044】
絶縁膜８０は、図５（Ａ）に示すように、半導体層２０の、基板１０とは反対側において、キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０を覆うように設けられる。この絶縁膜８０は更に、図５（Ｂ）に示すように、半導体層２０上からその側面２０ａに延び、側面２０ａにおいて、エッチング停止層２３及びキャリア供給層２２の庇部９０並びにチャネル層２１を覆うように設けられる。半導体層２０の側面２０ａに設けられる絶縁膜８０は、エッチング停止層２３よりも下部における方向Ｄ１の厚さが、エッチング停止層２３から上部における方向Ｄ１の厚さよりも厚くなる。
【0045】
このような絶縁膜８０上に、絶縁膜８０に通じる開口部７１を有する保護膜７０が設けられ（図５（Ａ））、その保護膜７０の開口部７１に、ゲート電極３０が設けられる。ゲート電極３０は、図５（Ｂ）に示すように、半導体層２０上（保護膜７０の開口部７１）からその側面２０ａ側の素子分離領域６０に延びるように設けられる。絶縁膜８０は、図５（Ｂ）に示すように、半導体層２０の側面２０ａと、その側面２０ａ側に延びて設けられるゲート電極３０との間に設けられる。
【0046】
半導体装置１の製造では、例えば、図５（Ａ）及び図５（Ｂ）のように設けられた絶縁膜８０を覆うように形成される保護膜７０に対し、フッ素系ガスを用いたドライエッチングによって開口部７１が形成され、その後、その開口部７１にゲート電極３０が形成される。
【0047】
ここで、エッチング停止層２３及びキャリア供給層２２の庇部９０並びにその下層のチャネル層２１は、絶縁膜８０で覆われ、露出しない。そのため、庇部９０及びその下層のチャネル層２１は、ドライエッチングによって保護膜７０に開口部７１を形成する際のフッ素系ガスに曝されることが抑えられる。絶縁膜８０を覆うように保護膜７０が形成される際、絶縁膜８０の方向Ｄ１に面する側面８０ａに保護膜７０が形成され、その側面８０ａの保護膜７０がドライエッチングによる開口部７１の形成時に除去されたとしても、同様である。即ち、そのような場合にも、庇部９０及びその下層のチャネル層２１は、絶縁膜８０で覆われ、露出しないため、フッ素系ガスに曝されることが抑えられる。
【0048】
従って、半導体層２０の側面２０ａの一部、例えば、庇部９０のエッチング停止層２３又はそれとキャリア供給層２２とが消失することが抑えられる。また、半導体層２０の側面２０ａが絶縁膜８０で覆われることで、保護膜７０のドライエッチングによる開口部７１の形成後、ゲート電極３０が形成される際に、そのゲート電極３０が半導体層２０の側面２０ａのチャネル層２１に接触して形成されることが抑えられる。半導体装置１では、このように半導体層２０の側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられるため、それらの短絡、即ち、チャネル層２１に生成される二次元キャリアガス２８とゲート電極３０との短絡が抑えられる。これにより、ゲート電極３０とチャネル層２１との短絡に起因した半導体装置１の性能低下が抑えられる。
【0049】
尚、絶縁膜８０を覆うように保護膜７０が形成される際、絶縁膜８０の側面８０ａに保護膜７０が形成される場合において、その側面８０ａの保護膜７０は、ドライエッチングによる開口部７１の形成後に残存していても構わない。図５（Ｃ）には、ドライエッチングによる開口部７１の形成後も絶縁膜８０の側面８０ａに保護膜７０が残存し、その状態からゲート電極３０が形成された場合の半導体装置１の一構造例を示している。チャネル層２１は、それを覆う絶縁膜８０及びその側面８０ａに残存する保護膜７０によってゲート電極３０と隔てられ、ゲート電極３０との接触及びそれによる短絡が抑えられる。この図５（Ｃ）に示すような構造、即ち、絶縁膜８０の側面８０ａに保護膜７０が残存するような構造によっても、ゲート電極３０とチャネル層２１との短絡に起因した半導体装置１の性能低下が抑えられる。
【0050】
上記のように半導体装置１では、エッチング停止層２３及びキャリア供給層２２の庇部９０並びにチャネル層２１が、絶縁膜８０で覆われ、ドライエッチングに用いられるフッ素系ガスに曝されることが抑えられる。そのため、庇部９０がフッ素系ガスに曝されることによって消失してしまうことが抑えられる。庇部９０の消失が抑えられるため、庇部９０の厚さ、即ち、基板１０の面１０ａと垂直な方向Ｄ２（第２方向とも言う）の厚さを、必ずしもドライエッチングによる消失に耐え得るような厚さまで厚くしておくことを要しない。例えば、エッチング停止層２３の厚さを、キャップ層２４のリセス２４ａを形成する際のエッチングが停止可能な程度の厚さ、一例として５ｎｍ以下の厚さに設定することが可能になる。エッチング停止層２３の厚さを薄くすると、エッチング停止層２３及びキャリア供給層２２を介したゲート電極３０とチャネル層２１との間の距離が大きくなることを抑えることが可能になり、半導体装置１の高周波特性の劣化を抑えることが可能になる。エッチング停止層２３及びキャリア供給層２２を介したゲート電極３０とチャネル層２１との間の距離が大きくなることを抑えるために、エッチング停止層２３の厚さは、チャネル層２１の方向Ｄ２の厚さの半分以下にすることが好ましい。
【0051】
半導体装置１の絶縁膜８０について更に述べる。
絶縁膜８０は、ゲート電極３０形成前の保護膜７０のドライエッチングに用いられるフッ素系ガスに対し、十分なエッチング耐性を有していることが望ましい。絶縁膜８０が十分なエッチング耐性を有していれば、絶縁膜８０が保護膜７０で覆われていない状態或いはドライエッチングの進行に伴って覆われなくなった状態でフッ素系ガスに曝されても、絶縁膜８０の消失が抑えられ、半導体層２０がフッ素系ガスから保護される。
絶縁膜８０は、ゲート電極３０形成前の保護膜７０のドライエッチングに用いられるフッ素系ガスに対し、十分なエッチング耐性を有していることが望ましい。絶縁膜８０が十分なエッチング耐性を有していれば、絶縁膜８０が保護膜７０で覆われていない状態或いはドライエッチングの進行に伴って覆われなくなった状態でフッ素系ガスに曝されても、絶縁膜８０の消失が抑えられ、半導体層２０がフッ素系ガスから保護される。
【0052】
このような観点から、半導体装置１では、その絶縁膜８０として、電気陰性度が１．８以下の金属元素を含有するものが用いられる。例えば、絶縁膜８０として、上記のようなＡｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｍｇ、Ｓｃ、Ｙ、Ｌａ、Ｓｒといった金属元素のうちの１種又は２種以上を含有するものが用いられる。これは、フッ素系ガスを用いたドライエッチング時に生成するフッ化物について、フッ素の電気陰性度である３．９８との差が大きい金属元素の方が、イオン結合性が強いことから沸点が上昇し、エッチング耐性が高くなるためである。
【0053】
一例として、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒの各元素を含有する絶縁膜がフッ素系ガスを用いたドライエッチング環境下に置かれた時に生成するフッ化物であるＳｉＦ４、ＡｌＦ３、ＨｆＦ４、ＺｒＦ４の各沸点は、次の通りである。ＳｉＦ４の沸点は、－８６℃である。ＡｌＦ３の沸点は、１２７６℃である。ＨｆＦ４の沸点（昇華温度）は、９７０℃である。ＺｒＦ４の沸点（昇華温度）は、９１２℃である。電気陰性度が１．８以下のＡｌ、Ｈｆ、Ｚｒのフッ化物は、電気陰性度が１．９のＳｉのフッ化物に比べ、沸点が高く、フッ素系ガスに対して難エッチング性の金属元素であることがわかる。このような知見から、半導体装置１の絶縁膜８０には、電気陰性度が１．８以下の金属元素を含有するものが用いられることが望ましい。
【0054】
尚、保護膜７０のドライエッチングには、フッ素系ガス以外のエッチングガスが用いられてもよい。フッ素系ガス以外のエッチングガスが用いられる場合には、当該エッチングガスの材料に合わせて、絶縁膜８０の、含有される金属元素の電気陰性度が考慮される。
【0055】
十分なエッチング耐性を有する絶縁膜８０が用いられることで、保護膜７０をドライエッチングする際の絶縁膜８０の消失、それによる庇部９０及びチャネル層２１の露出、並びに庇部９０の消失が効果的に抑えられる。これにより、保護膜７０のドライエッチング後に形成されるゲート電極３０と、チャネル層２１との接触及びそれによる短絡が抑えられ、短絡に起因したリーク電流の発生、ピンチオフ不良の発生が抑えられ、半導体装置１の性能低下が抑えられる。
【0056】
図６は半導体装置の特性評価結果の一例を示す図である。
図６（Ａ）には、上記絶縁膜８０が設けられない半導体装置１００（図４）の電流－電圧特性を示している。図６（Ｂ）には、上記絶縁膜８０が設けられた半導体装置１（図５）の電流－電圧特性を示している。図６（Ａ）及び図６（Ｂ）において、横軸はドレイン－ソース間電圧Ｖｄｓ［Ｖ］を表し、縦軸はドレイン電流密度Ｉｄ［ｍＡ／ｍｍ］を表している。
図６（Ａ）には、上記絶縁膜８０が設けられない半導体装置１００（図４）の電流－電圧特性を示している。図６（Ｂ）には、上記絶縁膜８０が設けられた半導体装置１（図５）の電流－電圧特性を示している。図６（Ａ）及び図６（Ｂ）において、横軸はドレイン－ソース間電圧Ｖｄｓ［Ｖ］を表し、縦軸はドレイン電流密度Ｉｄ［ｍＡ／ｍｍ］を表している。
【0057】
図６（Ａ）に示すように、半導体層１２０の側面１２０ａに絶縁膜８０が設けられない半導体装置１００（図４）の場合には、トランジスタが十分にオフしないピンチオフ不良が発生することがある（図６（Ａ）の部分Ｑ１）。このようなピンチオフ不良は、上記図４（Ｃ）に示したように、半導体層１２０の庇部１９０が、保護膜１７０をドライエッチングする際に消失し、チャネル層１２１とゲート電極１３０とが接触し、短絡してしまうことで起こる。
【0058】
一方、図６（Ｂ）に示すように、半導体層２０の側面２０ａに絶縁膜８０が設けられた半導体装置１（図５）の場合には、半導体装置１００で見られるようなピンチオフ不良が改善される（図６（Ｂ）の部分Ｑ２）。半導体装置１では、保護膜７０をドライエッチングする際の絶縁膜８０の消失、それによる庇部９０及びチャネル層２１の露出、並びに庇部９０の消失が効果的に抑えられる。そのため、チャネル層２１とゲート電極３０との接触及びそれによる短絡が抑えられ、ピンチオフ不良の発生が抑えられる。
【0059】
尚、この第１の実施の形態では、基板１０及び半導体層２０にＩｎＰ系材料を用いた半導体装置１を例にした。このほか、基板１０及び半導体層２０に他の半導体材料、例えば、ＧａＮ（窒化ガリウム）系材料等を用いた半導体装置についても同様に、素子分離領域６０を設けることで形成される半導体層２０の側面２０ａを絶縁膜８０で覆うことで、上記同様の効果を得ることが可能である。
【0060】
また、この第１の実施の形態では、半導体層２０の側面２０ａと、その側面２０ａ側に設けられるゲート電極３０との間に、金属元素を含有する絶縁膜８０を設け、側面２０ａにおけるチャネル層２１とゲート電極３０との短絡を抑える例を示した。このほか、半導体層２０の側面２０ａ側に、他の導電材料、例えば、ソース電極４０やドレイン電極５０等が設けられる場合も同様に、当該他の導電材料と半導体層２０の側面２０ａとの短絡を、それらの間に設けられる絶縁膜８０によって抑えることが可能である。
【0061】
［第２の実施の形態］
図７は第２の実施の形態に係る半導体装置の一例について説明する図である。図７（Ａ）及び図７（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図７（Ｂ）には、図７（Ａ）のVII－VII断面図の一例を模式的に示している。
図７は第２の実施の形態に係る半導体装置の一例について説明する図である。図７（Ａ）及び図７（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図７（Ｂ）には、図７（Ａ）のVII－VII断面図の一例を模式的に示している。
【0062】
図７（Ａ）に示すように、半導体装置１Ａは、基板１０Ａ、半導体層２０Ａ、ゲート電極３０、ソース電極４０、ドレイン電極５０、保護膜７０及び絶縁膜８０を有する。半導体装置１Ａは、ＨＥＭＴの一例である。
【0063】
基板１０Ａは、下地基板１１及びバッファ層１２を含む。バッファ層１２は、下地基板１１上に設けられる。下地基板１１には、例えば、ＩｎＰ基板が用いられる。バッファ層１２には、例えば、ＩｎＡｌＡｓが用いられる。バッファ層１２の厚さは、例えば、２００ｎｍ程度から３００ｎｍ程度の範囲に設定される。
【0064】
半導体層２０Ａは、基板１０Ａのバッファ層１２側の面１０ａ上に設けられる。半導体層２０Ａは、基板１０Ａの面１０ａ側から、キャリア供給層２５、チャネル層２１及びキャリア供給層２２（これらを含む層を第１層とも言う）、エッチング停止層２３（この層を第２層とも言う）、並びにキャップ層２４が順次積層された構造を有する。キャリア供給層２５、チャネル層２１、キャリア供給層２２、エッチング停止層２３及びキャップ層２４には、化合物半導体材料が用いられる。キャリア供給層２５には、例えば、ＩｎＡｌＡｓが用いられる。チャネル層２１には、例えば、ＩｎＧａＡｓが用いられる。キャリア供給層２２には、例えば、ＩｎＡｌＡｓが用いられる。エッチング停止層２３には、例えば、ＩｎＰ又はＩｎＧａＰが用いられる。キャップ層２４には、例えば、ＩｎＧａＡｓが用いられる。キャップ層２４には、エッチング停止層２３に通じるリセス２４ａが設けられる。チャネル層２１の、キャリア供給層２５及びキャリア供給層２２との界面近傍に、それぞれ二次元キャリアガス２８が生成される。
【0065】
尚、キャリア供給層２５の厚さは、例えば、２ｎｍ程度から２５ｎｍ程度の範囲に設定される。チャネル層２１の厚さは、例えば、９ｎｍ程度から２５ｎｍ程度の範囲に設定される。キャリア供給層２２の厚さは、例えば、９ｎｍ程度から２５ｎｍ程度の範囲に設定される。エッチング停止層２３の厚さは、例えば、４ｎｍ程度から６ｎｍ程度の範囲に設定される。キャップ層２４の厚さは、例えば、３０ｎｍ程度から５０ｎｍ程度の範囲に設定される。例えば、キャリア供給層２５、キャリア供給層２２及びキャップ層２４にはそれぞれ、Ｓｉ等の不純物が所定の領域に所定の濃度でドーピングされる。
【0066】
図７（Ａ）に示すように、ソース電極４０及びドレイン電極５０は、キャップ層２４上に設けられる。ソース電極４０及びドレイン電極５０は、キャップ層２４のリセス２４ａを挟んで対向する位置に、互いに分離されて設けられる。ソース電極４０及びドレイン電極５０には、Ｔｉ、Ｐｔ及びＡｕ、例えば、それらが順次積層されたものが用いられる。ソース電極４０及びドレイン電極５０は、オーミック電極として機能するように設けられる。
【0067】
図７（Ａ）に示すように、保護膜７０は、半導体層２０Ａの、基板１０Ａとは反対側を覆うように設けられる。保護膜７０は、キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０を覆うように設けられる。保護膜７０には、例えば、ＳｉＮが用いられる。保護膜７０には、キャップ層２４のリセス２４ａ内に位置するように形成された開口部７１が設けられる。
【0068】
図７（Ａ）に示すように、ゲート電極３０は、ソース電極４０とドレイン電極５０との間の、キャップ層２４のリセス２４ａ内に形成された保護膜７０の開口部７１に位置するように、設けられる。ゲート電極３０は、ソース電極４０及びドレイン電極５０から分離されて設けられる。ゲート電極３０には、Ｔｉ、Ｐｔ及びＡｕ、例えば、それらが順次積層されたものが用いられる。ゲート電極３０は、例えば、半導体層２０Ａの、基板１０Ａとは反対側において、断面Ｔ字形状となるように設けられる。
【0069】
図７（Ａ）に示すように、絶縁膜８０は、キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０を覆うように設けられる。絶縁膜８０は、半導体層２０Ａの、基板１０Ａとは反対側において、半導体層２０Ａと保護膜７０との間に設けられる。保護膜７０の開口部７１は、絶縁膜８０に通じるように形成される。保護膜７０の開口部７１に設けられるゲート電極３０は、その下端が絶縁膜８０に接する。ゲート電極３０は、絶縁膜８０を介して半導体層２０Ａ上に設けられる。ゲート電極３０と半導体層２０Ａ（そのエッチング停止層２３）との間に介在される絶縁膜８０は、ゲート絶縁膜として機能する。半導体装置１は、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造を有するＨＥＭＴの一例である。絶縁膜８０には、例えば、Ａｌ２Ｏ３が用いられる。
【0070】
尚、絶縁膜８０には、金属元素として、電気陰性度が１．８以下の金属元素を含有するものを用いることができる。絶縁膜８０には、金属元素として、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｍｇ、Ｓｃ、Ｙ、Ｌａ及びＳｒのうちの１種又は２種以上を含有するものを用いることができる。絶縁膜８０には、そのような金属元素を含有する酸化膜、窒化膜及び酸窒化膜のうちの１種又は２種以上の積層膜を含むものを用いることができる。
【0071】
図７（Ａ）に示すような構成を有する半導体装置１Ａにおいて、半導体層２０Ａは、メサ化により素子間分離が行われる。図７（Ａ）に示す半導体装置１Ａの、半導体層２０Ａのメサ化によって紙面奥行方向の半導体層２０Ａ端に形成される素子分離領域６０付近の一構造例を、図７（Ｂ）に示す。
【0072】
例えば、図７（Ｂ）に示すように、ゲート電極３０が設けられる位置に沿った断面において、素子分離領域６０の半導体層２０Ａの側面２０ａには、キャリア供給層２５、チャネル層２１、キャリア供給層２２及びエッチング停止層２３の各側面が位置する。例えば、エッチング停止層２３は、その下層のキャリア供給層２２の側面よりも外側に張り出した形状とされ、キャリア供給層２２は、その下層のチャネル層２１の側面よりも外側に張り出した形状とされる。キャリア供給層２５は、その上層のチャネル層２１の側面よりも外側に張り出した形状とされる。チャネル層２１の上層には、その側面よりも外側に張り出した、エッチング停止層２３及びキャリア供給層２２の庇部９０が設けられる。尚、半導体層２０Ａの側面２０ａのこのような段差形状は、素子分離領域６０を形成する際のエッチングによって実現される。
【0073】
絶縁膜８０は、図７（Ａ）に示すように、半導体層２０Ａの、基板１０Ａとは反対側において、キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０を覆うように設けられる。この絶縁膜８０は更に、図７（Ｂ）に示すように、半導体層２０Ａ上からその側面２０ａ（素子分離領域６０）に延び、側面２０ａにおいて、エッチング停止層２３及びキャリア供給層２２の庇部９０、チャネル層２１並びにキャリア供給層２５を覆うように設けられる。
【0074】
絶縁膜８０は、図７（Ｂ）に示すように、２層の第１絶縁部８１及び第２絶縁部８２が部分的に積層された構造を有する。第１絶縁部８１は、半導体層２０Ａの側面２０ａにおいて、エッチング停止層２３よりも下層のキャリア供給層２２、チャネル層２１及びキャリア供給層２５の側面を覆う。第２絶縁部８２は、半導体層２０Ａの、基板１０Ａとは反対側において、キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０を覆うと共に、側面２０ａの第１絶縁部８１を覆う。半導体層２０Ａの側面２０ａの、エッチング停止層２３よりも下部には、第１絶縁部８１及び第２絶縁部８２が形成され、エッチング停止層２３から上部には、第２絶縁部８２が形成される。そのため、半導体層２０Ａの側面２０ａに設けられる絶縁膜８０は、エッチング停止層２３よりも下部における方向Ｄ１の厚さが、エッチング停止層２３から上部における方向Ｄ１の厚さよりも厚くなる。尚、第１絶縁部８１及び第２絶縁部８２には、互いに同種の材料が用いられてもよいし、互いに異種の材料が用いられてもよい。
【0075】
このような第１絶縁部８１及び第２絶縁部８２を有する絶縁膜８０上に、絶縁膜８０（その第２絶縁部８２）に通じる開口部７１を有する保護膜７０が設けられ（図７（Ａ））、その保護膜７０の開口部７１に、ゲート電極３０が設けられる。ゲート電極３０は、図７（Ｂ）に示すように、半導体層２０Ａ上（保護膜７０の開口部７１）からその側面２０ａ側の素子分離領域６０に延びるように設けられる。絶縁膜８０は、その一部、即ち、第１絶縁部８１及び第２絶縁部８２が積層された部分が、図７（Ｂ）に示すように、半導体層２０Ａの側面２０ａと、その側面２０ａ側に延びて設けられるゲート電極３０との間に設けられる。
【0076】
ここで、上記のような構成を有する半導体装置１Ａの製造方法について説明する。
図８から図１４は第２の実施の形態に係る半導体装置の製造方法の一例について説明する図である。以下、図８から図１４及び上記図７を参照して、半導体装置製造の各工程について順に説明する。
図８から図１４は第２の実施の形態に係る半導体装置の製造方法の一例について説明する図である。以下、図８から図１４及び上記図７を参照して、半導体装置製造の各工程について順に説明する。
【0077】
【0078】
はじめに、図８（Ａ）及び図８（Ｂ）に示すような基板１０Ａ及び半導体層２０Ａの形成が行われる。まず、ＩｎＰ基板等の下地基板１１が準備される。準備された下地基板１１上に、例えば、有機金属化学気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法を用いて、ＩｎＡｌＡｓ等のバッファ層１２が形成される。これにより、基板１０Ａが形成される。
【0079】
次いで、基板１０Ａのバッファ層１２上に、例えば、ＭＯＣＶＤ法を用いて、キャリア供給層２５、チャネル層２１、キャリア供給層２２、エッチング停止層２３及びキャップ層２４が順次形成される。この時、バッファ層１２上のキャリア供給層２５は、例えば、デルタドーピング（原子層ドーピング）等の不純物の導入により形成することができる。不純物として、例えば、Ｓｉを２×１０１２ｃｍ－２程度ドーピングする。不純物は、バッファ層１２とキャリア供給層２５との界面にシート状にドーピングされる。そのドーピング界面は、キャリア供給層２５の表面から３ｎｍ程度～５ｎｍ程度の深さとされる。この場合、キャリア供給層２５のドーピング界面よりも表面側の部分を、スペーサ層とみなすこともできる。キャリア供給層２５の形成後、その上に、チャネル層２１、キャリア供給層２２、エッチング停止層２３及びキャップ層２４が順次形成される。これにより、半導体層２０Ａが形成される。
【0080】
半導体層２０Ａの形成後、素子分離領域６０の形成が行われる。
図９（Ａ）及び図９（Ｂ）にはそれぞれ、素子分離領域形成（半導体層メサ化）工程の一例の要部断面図を模式的に示している。図９（Ｂ）には、図９（Ａ）のIX－IX断面図の一例を模式的に示している。
図９（Ａ）及び図９（Ｂ）にはそれぞれ、素子分離領域形成（半導体層メサ化）工程の一例の要部断面図を模式的に示している。図９（Ｂ）には、図９（Ａ）のIX－IX断面図の一例を模式的に示している。
【0081】
素子分離領域６０の形成は、例えば、次のようにして行われる。素子分離領域６０を形成する領域を開口したレジストマスク（図示せず）がキャップ層２４上に形成され、例えば、リン酸及び過酸化水素水の混合液が用いられ、キャップ層２４がエッチングされる。このエッチングは、エッチング停止層２３の表面で停止される。次いで、例えば、塩酸が用いられ、エッチング停止層２３がエッチングされる。このエッチングは、キャリア供給層２２の表面で停止される。その後、例えば、リン酸及び過酸化水素水の混合液が用いられ、キャリア供給層２２、チャネル層２１及びキャリア供給層２５がエッチングされる。このようにして素子分離領域６０が形成される。素子分離領域６０の形成後、レジストマスクは除去される。このようなエッチングによる素子分離領域６０の形成により、図９（Ｂ）に示すように、エッチング停止層２３、キャリア供給層２２及びキャリア供給層２５は、チャネル層２１よりも外側に張り出した形状となる。エッチング停止層２３は、キャリア供給層２２及びキャリア供給層２５よりも外側に張り出した形状となる。チャネル層２１の上層には、その側面よりも外側に張り出した、エッチング停止層２３及びキャリア供給層２２の庇部９０が形成される。素子分離領域６０の形成により、半導体層２０Ａはメサ化され、素子間分離が行われる。素子分離領域６０の形成により、半導体層２０Ａには、基板１０Ａの面１０ａと平行な方向Ｄ１に面する段差形状の側面２０ａが形成される。
【0082】
素子分離領域６０の形成後、絶縁膜８０における第１絶縁部８１の形成が行われる。
図１０（Ａ）及び図１０（Ｂ）にはそれぞれ、第１絶縁部形成工程の一例の要部断面図を模式的に示している。図１０（Ｂ）には、図１０（Ａ）のX－X断面図の一例を模式的に示している。
図１０（Ａ）及び図１０（Ｂ）にはそれぞれ、第１絶縁部形成工程の一例の要部断面図を模式的に示している。図１０（Ｂ）には、図１０（Ａ）のX－X断面図の一例を模式的に示している。
【0083】
まず、素子分離領域６０の形成によってメサ化された半導体層２０Ａを覆うように、第１絶縁部８１の絶縁材料、例えば、Ａｌ２Ｏ３が形成される。この絶縁材料のＡｌ２Ｏ３は、例えば、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法を用いて形成される。Ａｌ２Ｏ３の厚さは、２ｎｍから５０ｎｍの範囲に設定されることが好ましく、一例として、１０ｎｍに設定される。ＡＬＤ法では、段差のある半導体層２０Ａの側面２０ａに対しても良好なカバレッジでＡｌ２Ｏ３を形成することができる。半導体層２０Ａを覆うＡｌ２Ｏ３の形成後、半導体層２０Ａのエッチング停止層２３から上部を開口したレジストマスク（図示せず）が形成され、アルカリ系薬液を用いたウェットエッチングにより、エッチング停止層２３から上部のＡｌ２Ｏ３が選択的に除去される。これにより、半導体層２０Ａのエッチング停止層２３よりも下部、即ち、キャリア供給層２２、チャネル層２１及びキャリア供給層２５の側面がＡｌ２Ｏ３で覆われた構造が得られ、そのＡｌ２Ｏ３によって第１絶縁部８１が形成される。
【0084】
第１絶縁部８１の形成後、ソース電極４０及びドレイン電極５０の形成、並びにキャップ層２４のリセス２４ａの形成が行われる。
図１１（Ａ）及び図１１（Ｂ）にはそれぞれ、ソース電極及びドレイン電極並びにリセス形成工程の一例の要部断面図を模式的に示している。図１１（Ｂ）には、図１１（Ａ）のXI－XI断面図の一例を模式的に示している。
図１１（Ａ）及び図１１（Ｂ）にはそれぞれ、ソース電極及びドレイン電極並びにリセス形成工程の一例の要部断面図を模式的に示している。図１１（Ｂ）には、図１１（Ａ）のXI－XI断面図の一例を模式的に示している。
【0085】
まず、素子分離領域６０で画定された半導体層２０Ａ上に、ソース電極４０及びドレイン電極５０が形成される。その際は、ソース電極４０又はドレイン電極５０を形成する領域を開口したレジストマスク（図示せず）がキャップ層２４上に形成され、Ｔｉ、Ｐｔ及びＡｕが順次蒸着法を用いて形成される。そして、レジストマスクがその上に形成されたＴｉ、Ｐｔ及びＡｕと共に除去される。例えば、このようなリフトオフ法を用いて、キャップ層２４上にソース電極４０及びドレイン電極５０が形成される。
【0086】
次いで、キャップ層２４の、ソース電極４０とドレイン電極５０との間の領域に、リセス２４ａが形成される。その際は、リセス２４ａを形成する領域を開口したレジストマスク（図示せず）がキャップ層２４上に形成され、例えば、リン酸及び過酸化水素水の混合液が用いられ、キャップ層２４がエッチングされる。このエッチングは、エッチング停止層２３の表面で停止される。このような方法を用いて、キャップ層２４にリセス２４ａが形成される。
【0087】
ソース電極４０及びドレイン電極５０の形成、並びにキャップ層２４のリセス２４ａの形成後、絶縁膜８０における第２絶縁部８２の形成が行われる。
図１２（Ａ）及び図１２（Ｂ）にはそれぞれ、第２絶縁部形成工程の一例の要部断面図を模式的に示している。図１２（Ｂ）には、図１２（Ａ）のXII－XII断面図の一例を模式的に示している。
図１２（Ａ）及び図１２（Ｂ）にはそれぞれ、第２絶縁部形成工程の一例の要部断面図を模式的に示している。図１２（Ｂ）には、図１２（Ａ）のXII－XII断面図の一例を模式的に示している。
【0088】
キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０、並びに半導体層２０Ａの側面２０ａに形成された第１絶縁部８１を覆うように、第２絶縁部８２の絶縁材料、例えば、Ａｌ２Ｏ３が形成される。この絶縁材料のＡｌ２Ｏ３は、例えば、ＡＬＤ法を用いて形成される。Ａｌ２Ｏ３の厚さは、１ｎｍから１０ｎｍの範囲に設定されることが好ましく、一例として、２ｎｍに設定される。このＡｌ２Ｏ３により、第２絶縁部８２が形成される。第２絶縁部８２の、エッチング停止層２３上に形成される部分が、ゲート絶縁膜として機能する。
【0089】
半導体層２０Ａの側面２０ａの、エッチング停止層２３よりも下部、即ち、キャリア供給層２２、チャネル層２１及びキャリア供給層２５は、ここで形成される第２絶縁部８２と、先に形成された第１絶縁部８１との積層膜で覆われる。このように、第１絶縁部８１が形成され、その後、第２絶縁部８２が形成されることで、第１絶縁部８１及び第２絶縁部８２を含む絶縁膜８０が形成される。
【0090】
半導体層２０Ａの側面２０ａの、エッチング停止層２３よりも下部には、絶縁膜８０の第１絶縁部８１及び第２絶縁部８２（第１部位とも言う）が形成され、エッチング停止層２３から上部には、絶縁膜８０の第２絶縁部８２（第２部位とも言う）が形成される。そのため、半導体層２０Ａの側面２０ａに設けられる絶縁膜８０は、エッチング停止層２３よりも下部における方向Ｄ１の厚さＴ１ａ又はＴ１ｂ（第１厚さとも言う）が、エッチング停止層２３から上部における方向Ｄ１の厚さＴ２（第２厚さとも言う）よりも厚くなる。
【0091】
第２絶縁部８２（それを含む絶縁膜８０）の形成後、保護膜７０の形成が行われる。
図１３（Ａ）及び図１３（Ｂ）にはそれぞれ、保護膜形成工程の一例の要部断面図を模式的に示している。図１３（Ｂ）には、図１３（Ａ）のXIII－XIII断面図の一例を模式的に示している。
図１３（Ａ）及び図１３（Ｂ）にはそれぞれ、保護膜形成工程の一例の要部断面図を模式的に示している。図１３（Ｂ）には、図１３（Ａ）のXIII－XIII断面図の一例を模式的に示している。
【0092】
絶縁膜８０で覆われた半導体層２０Ａを覆うように、ＳｉＮ等の保護膜７０が形成される。保護膜７０は、例えば、プラズマＣＶＤ法を用いて形成される。厚さが２ｎｍから５００ｎｍの範囲のＳｉＮ等の保護膜７０が形成される。保護膜７０の形成には、プラズマＣＶＤ法のほか、ＡＬＤ法、スパッタ法等が用いられてもよい。キャップ層２４、そのリセス２４ａ内のエッチング停止層２３、キャップ層２４上のソース電極４０及びドレイン電極５０、並びに半導体層２０Ａを覆うように設けられた絶縁膜８０を更に覆うように、保護膜７０が形成される。
【0093】
保護膜７０の形成後、その保護膜７０に対する開口部７１の形成が行われる。
図１４（Ａ）及び図１４（Ｂ）にはそれぞれ、開口部形成工程の一例の要部断面図を模式的に示している。図１４（Ｂ）には、図１４（Ａ）のXIV－XIV断面図の一例を模式的に示している。
図１４（Ａ）及び図１４（Ｂ）にはそれぞれ、開口部形成工程の一例の要部断面図を模式的に示している。図１４（Ｂ）には、図１４（Ａ）のXIV－XIV断面図の一例を模式的に示している。
【0094】
保護膜７０に、例えば、フッ素系ガスを用いたドライエッチングによって、キャップ層２４のリセス２４ａ内に位置する開口部７１が形成される。その際は、まず、リセス２４ａ内の開口部７１を形成する領域を開口したレジストマスク（図示せず）が形成され、フッ素系ガスを用いたドライエッチングが行われる。このドライエッチングにより、リセス２４ａ内の保護膜７０に開口部７１が形成される。
【0095】
尚、絶縁膜８０の側面８０ａに形成された保護膜７０は、このドライエッチングの際、図１４（Ｂ）に示すように、除去されてもよい。この場合、ドライエッチングによる開口部７１の形成後、絶縁膜８０の側面８０ａが露出した状態になる。
【0096】
保護膜７０に対する開口部７１の形成後、ゲート電極３０の形成が行われる。保護膜７０に形成された開口部７１に位置し、半導体層２０Ａ上（保護膜７０の開口部７１）からその側面２０ａ側の素子分離領域６０に延びるようにゲート電極３０が形成されることで、上記図７（Ａ）及び図７（Ｂ）に示したような半導体装置１Ａが製造される。
【0097】
上記のように、半導体装置１Ａの製造では、絶縁膜８０を覆うように形成された保護膜７０（図１３）に対し、フッ素系ガスを用いたドライエッチングによって開口部７１が形成される（図１４）。その後、開口部７１にゲート電極３０が形成される（図７）。
【0098】
ここで、半導体層２０Ａの側面２０ａは、絶縁膜８０で覆われ、露出しないため、ドライエッチングによって保護膜７０に開口部７１を形成する際のフッ素系ガスに曝されることが抑えられる。絶縁膜８０を覆うように保護膜７０が形成される際、絶縁膜８０の側面８０ａに保護膜７０が形成され、その側面８０ａの保護膜７０がドライエッチングで除去されたとしても、半導体層２０Ａの側面２０ａは、絶縁膜８０で覆われる。そのため、半導体層２０Ａの側面２０ａがフッ素系ガスに曝されることが抑えられる。絶縁膜８０に、上記のようなＡｌ２Ｏ３等、フッ素系ガスに対するエッチング耐性の高い材料を用いることで、フッ素系ガスに曝される絶縁膜８０の消失が抑えられ、半導体層２０Ａの側面２０ａがフッ素系ガスに曝されることが抑えられる。
【0099】
従って、半導体層２０Ａの側面２０ａの一部、例えば、庇部９０のエッチング停止層２３又はそれとキャリア供給層２２とが消失することが抑えられる。また、半導体層２０Ａの側面２０ａが絶縁膜８０で覆われることで、保護膜７０のドライエッチングによる開口部７１の形成後、ゲート電極３０が形成される際に、そのゲート電極３０が半導体層２０Ａの側面２０ａのチャネル層２１に接触して形成されることが抑えられる。半導体装置１Ａでは、このように半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられるため、それらの短絡、即ち、チャネル層２１に生成される二次元キャリアガス２８とゲート電極３０との短絡が抑えられる。これにより、ゲート電極３０とチャネル層２１との短絡に起因した半導体装置１Ａの性能低下が抑えられる。
【0100】
半導体装置１Ａでは、半導体層２０Ａの側面２０ａが、絶縁膜８０で覆われ、フッ素系ガスに曝されることが抑えられる。そのため、半導体層２０Ａの側面２０ａに設けられる庇部９０が、フッ素系ガスに曝されることによって消失してしまうことが抑えられる。庇部９０の消失が抑えられるため、庇部９０の厚さを、必ずしもドライエッチングによる消失に耐え得るような厚さまで厚くしておくことを要しない。例えば、庇部９０を形成するエッチング停止層２３の厚さを、キャップ層２４のリセス２４ａを形成する際のエッチングが停止可能な程度の厚さ、一例として５ｎｍ以下の厚さに設定することができる。エッチング停止層２３の厚さを薄くすると、エッチング停止層２３及びキャリア供給層２２を介したゲート電極３０とチャネル層２１との間の距離が大きくなることが抑えられ、ゲート電極３０からチャネル層２１に印加される電界の強度が弱まることが抑えられる。そのため、半導体装置１Ａの高周波特性の劣化が抑えられる。エッチング停止層２３及びキャリア供給層２２を介したゲート電極３０とチャネル層２１との間の距離が大きくなることを抑えるために、エッチング停止層２３の厚さは、チャネル層２１の方向Ｄ２の厚さの半分以下にすることが好ましい。
【0101】
［第３の実施の形態］
図１５は第３の実施の形態に係る半導体装置の一例について説明する図である。図１５（Ａ）及び図１５（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図１５（Ｂ）には、図１５（Ａ）のXV－XV断面図の一例を模式的に示している。
図１５は第３の実施の形態に係る半導体装置の一例について説明する図である。図１５（Ａ）及び図１５（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図１５（Ｂ）には、図１５（Ａ）のXV－XV断面図の一例を模式的に示している。
【0102】
図１５（Ａ）及び図１５（Ｂ）に示す半導体装置１Ｂは、絶縁膜８０の側面８０ａに、保護膜７０が残存した構造を有する。半導体装置１Ｂは、このような構造を有する点で、上記第２の実施の形態で述べた半導体装置１Ａと相違する。
【0103】
半導体装置１Ｂにおいて、半導体層２０Ａの、基板１０Ａとは反対側に設けられる保護膜７０は、半導体層２０Ａの側面２０ａ側に延び、半導体層２０Ａの側面２０ａを覆う絶縁膜８０のその側面８０ａに残存する。絶縁膜８０の側面８０ａに残存する保護膜７０は、半導体層２０Ａの側面２０ａを覆う絶縁膜８０と、半導体層２０Ａの側面２０ａ側に設けられるゲート電極３０との間に設けられる。
【0104】
半導体装置１Ｂにおいて、チャネル層２１は、図１５（Ｂ）に示すように、それを覆う絶縁膜８０及びその側面８０ａに残存する保護膜７０によってゲート電極３０と隔てられ、ゲート電極３０との接触及びそれによる短絡が抑えられる。絶縁膜８０の側面８０ａに保護膜７０が残存することで、保護膜７０が残存しない場合に比べて、チャネル層２１の側面とそれに対向するゲート電極３０との間の距離が大きくなり、チャネル層２１（それに生成される二次元キャリアガス２８）に対するゲート電極３０からの電界の影響が抑えられる。この図１５（Ｂ）に示すような構造、即ち、絶縁膜８０の側面８０ａに保護膜７０が残存するような構造を有する半導体装置１Ｂによっても、ゲート電極３０とチャネル層２１との短絡に起因した性能低下を抑えることができる。
【0105】
図１６は第３の実施の形態に係る半導体装置の製造方法の一例について説明する図である。図１６（Ａ）及び図１６（Ｂ）にはそれぞれ、開口部形成工程の一例の要部断面図を模式的に示している。図１６（Ｂ）には、図１６（Ａ）のXVI－XVI断面図の一例を模式的に示している。
【0106】
半導体装置１Ｂの製造では、上記第２の実施の形態で述べた図８から図１３までの工程は同じとすることができる。即ち、まず、基板１０Ａ及び半導体層２０Ａの形成（図８）、素子分離領域６０の形成（図９）、第１絶縁部８１の形成（図１０）、ソース電極４０及びドレイン電極５０並びにリセス２４ａの形成（図１１）、第２絶縁部８２の形成（図１２）、保護膜７０の形成（図１３）が行われる。その後、保護膜７０に対し、図１６（Ａ）及び図１６（Ｂ）に示すような開口部７１の形成が行われる。
【0107】
例えば、ドライエッチングによって開口部７１を形成する際のレジストマスク（図示せず）を、絶縁膜８０の側面８０ａに形成された保護膜７０を覆うように形成する。これにより、絶縁膜８０の側面８０ａに形成された保護膜７０は、ドライエッチングによって開口部７１を形成する際に用いられるフッ素系ガスから保護される。そのため、図１６（Ｂ）に示すように、絶縁膜８０の側面８０ａに保護膜７０が残存するようになる。尚、このように絶縁膜８０の側面８０ａに形成された保護膜７０をレジストマスクで覆わない場合でも、側面８０ａに形成される保護膜７０の厚さやドライエッチング条件を調整し、側面８０ａに保護膜７０を残存させることも可能である。
【0108】
［第４の実施の形態］
図１７は第４の実施の形態に係る半導体装置の一例について説明する図である。図１７（Ａ）及び図１７（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図１７（Ｂ）には、図１７（Ａ）のXVII－XVII断面図の一例を模式的に示している。
図１７は第４の実施の形態に係る半導体装置の一例について説明する図である。図１７（Ａ）及び図１７（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図１７（Ｂ）には、図１７（Ａ）のXVII－XVII断面図の一例を模式的に示している。
【0109】
図１７（Ａ）及び図１７（Ｂ）に示す半導体装置１Ｃは、半導体層２０Ａの、エッチング停止層２３よりも下部及びエッチング停止層２３から上部のうち、エッチング停止層２３よりも下部のみに絶縁膜８０が設けられた構造を有する。即ち、半導体装置１Ｃは、半導体層２０Ａのキャリア供給層２５、チャネル層２１、キャリア供給層２２、エッチング停止層２３及びキャップ層２４のうち、キャリア供給層２５、チャネル層２１及びキャリア供給層２２の側面のみに絶縁膜８０が設けられた構造を有する。半導体装置１Ｃは、上記第２の実施の形態で述べた第１絶縁部８１及び第２絶縁部８２のうち、第１絶縁部８１のみが絶縁膜８０として設けられた構造を有する。半導体装置１Ｃは、このような構造を有する点で、上記第２の実施の形態で述べた半導体装置１Ａと相違する。
【0110】
半導体装置１Ｃでは、半導体層２０Ａの側面２０ａにおけるキャリア供給層２２、チャネル層２１及びキャリア供給層２５の側面が、絶縁膜８０として設けられる第１絶縁部８１によって覆われる。これにより、半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触及びそれによる短絡が抑えられ、半導体装置１Ｃの性能低下が抑えられる。
【0111】
半導体装置１Ｃでは、上記第２の実施の形態で述べた第１絶縁部８１及び第２絶縁部８２のうち、第１絶縁部８１のみが絶縁膜８０として設けられ、第２絶縁部８２が設けられない構造を有する。半導体装置１Ｃの製造では、上記第２の実施の形態で述べた基板１０Ａ及び半導体層２０Ａの形成（図８）、素子分離領域６０の形成（図９）、第１絶縁部８１の形成（図１０）、ソース電極４０及びドレイン電極５０並びにリセス２４ａの形成（図１１）が行われる。その後、第２絶縁部８２の形成（図１２）を省略して、上記図１３及び図１４の例に従い、保護膜７０の形成（図１３）、開口部７１の形成（図１４）が行われ、ゲート電極３０の形成（図１７）が行われる。半導体装置１Ｃの製造では、第２絶縁部８２の形成工程が省略されるため、工数削減により製造効率が向上される。
【0112】
また、第２絶縁部８２の形成が省略されるため、保護膜７０には、エッチング停止層２３に通じる開口部７１が形成され、ゲート電極３０は、開口部７１のエッチング停止層２３上に形成される。開口部７１に設けられるゲート電極３０は、その下端がエッチング停止層２３に接する。半導体装置１Ｃでは、ゲート電極３０が、ゲート絶縁膜を介さず、半導体層２０Ａにショットキー接続される、ショットキー型ゲート構造が実現される。
【0113】
尚、半導体装置１Ｃにおいて、絶縁膜８０として設けられる第１絶縁部８１の側面８０ａには、上記第３の実施の形態で述べた例に従い、保護膜７０が残存されてもよい。
［第５の実施の形態］
図１８は第５の実施の形態に係る半導体装置の一例について説明する図である。図１８（Ａ）及び図１８（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図１８（Ｂ）には、図１８（Ａ）のXVIII－XVIII断面図の一例を模式的に示している。
［第５の実施の形態］
図１８は第５の実施の形態に係る半導体装置の一例について説明する図である。図１８（Ａ）及び図１８（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図１８（Ｂ）には、図１８（Ａ）のXVIII－XVIII断面図の一例を模式的に示している。
【0114】
図１８（Ａ）及び図１８（Ｂ）に示す半導体装置１Ｄは、半導体層２０Ａの側面２０ａにおいて、キャリア供給層２５、チャネル層２１、キャリア供給層２２及びエッチング停止層２３の側面の位置が同じ又は同等とされた構造を有する。尚、ここでは図示を省略するが、半導体装置１Ｄでは、半導体層２０Ａのキャップ層２４についても、その側面の位置が、キャリア供給層２５、チャネル層２１、キャリア供給層２２及びエッチング停止層２３の側面の位置と同じ又は同等とされる。半導体装置１Ｄでは、上記第２の実施の形態で述べたような側面２０ａの段差形状、即ち、チャネル層２１よりもキャリア供給層２５及びキャリア供給層２２が外側に張り出し且つそれらよりもエッチング停止層２３が外側に張り出した段差形状は採用されない。半導体装置１Ｄは、このような構造を有する点で、上記第２の実施の形態で述べた半導体装置１Ａと相違する。
【0115】
半導体装置１Ｄのような比較的平坦な側面２０ａの形状を有する半導体層２０Ａは、上記第２の実施の形態で述べた基板１０Ａ及び半導体層２０Ａの形成（図８）後に行われる、素子分離領域６０の形成（図９）時におけるエッチング条件を調整することで実現される。キャップ層２４のエッチング及びエッチング停止層２３のエッチング後、エッチング停止層２３と側面の位置が同じ又は同等となるように、キャリア供給層２２のエッチング、チャネル層２１のエッチング及びキャリア供給層２５のエッチングが行われる。各層をエッチングする際の溶液、時間、温度、撹拌速度等の条件を適宜調整することで、半導体装置１Ｄのような、比較的平坦な側面２０ａの形状を有する半導体層２０Ａが実現される。
【0116】
このような比較的平坦な側面２０ａの形状を有する半導体層２０Ａの形成後、上記第２の実施の形態で述べた例に従い、各工程が行われる。即ち、第１絶縁部８１の形成（図１０）、ソース電極４０及びドレイン電極５０並びにリセス２４ａの形成（図１１）、第２絶縁部８２の形成（図１２）、保護膜７０の形成（図１３）、開口部７１の形成（図１４）が行われ、ゲート電極３０の形成（図１８）が行われる。尚、第１絶縁部８１は、半導体層２０Ａの側面２０ａにおけるキャリア供給層２５、チャネル層２１、キャリア供給層２２、エッチング停止層２３及びキャップ層２４のうち、少なくともキャリア供給層２５、チャネル層２１及びキャリア供給層２２を覆うように設けられる。
【0117】
半導体装置１Ｄでは、半導体層２０Ａの側面２０ａが、絶縁膜８０の第１絶縁部８１及び第２絶縁部８２によって覆われる。これにより、半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触及びそれによる短絡が抑えられ、半導体装置１Ｄの性能低下が抑えられる。
【0118】
半導体装置１Ｄでは、フッ素系ガスを用いたドライエッチングで保護膜７０に開口部７１を形成する際、絶縁膜８０によって半導体層２０Ａの側面２０ａがフッ素系ガスに曝されることが抑えられる。そのため、チャネル層２１の上層のキャリア供給層２２及びエッチング停止層２３に上記のような庇部９０を設けなくても、半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触及びそれによる短絡を抑えることができる。
【0119】
尚、半導体装置１Ｄにおいて、絶縁膜８０の側面８０ａには、上記第３の実施の形態で述べた例に従い、保護膜７０が残存されてもよい。
［第６の実施の形態］
図１９は第６の実施の形態に係る半導体装置の一例について説明する図である。図１９（Ａ）及び図１９（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図１９（Ｂ）には、図１９（Ａ）のXIX－XIX断面図の一例を模式的に示している。
［第６の実施の形態］
図１９は第６の実施の形態に係る半導体装置の一例について説明する図である。図１９（Ａ）及び図１９（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。図１９（Ｂ）には、図１９（Ａ）のXIX－XIX断面図の一例を模式的に示している。
【0120】
図１９（Ａ）及び図１９（Ｂ）に示す半導体装置１Ｅは、上記第５の実施の形態で述べた第１絶縁部８１及び第２絶縁部８２のうち、第１絶縁部８１のみが絶縁膜８０として設けられた構造を有する。半導体装置１Ｅは、このような構造を有する点で、上記第５の実施の形態で述べた半導体装置１Ｄと相違する。尚、第１絶縁部８１は、半導体層２０Ａの側面２０ａにおけるキャリア供給層２５、チャネル層２１、キャリア供給層２２、エッチング停止層２３及びキャップ層２４のうち、少なくともキャリア供給層２５、チャネル層２１及びキャリア供給層２２を覆うように設けられる。
【0121】
半導体装置１Ｅでは、半導体層２０Ａの側面２０ａが、絶縁膜８０として設けられる第１絶縁部８１によって覆われる。これにより、半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触及びそれによる短絡が抑えられ、半導体装置１Ｅの性能低下が抑えられる。
【0122】
半導体装置１Ｅの製造では、第２絶縁部８２の形成工程が省略されるため、工数削減により製造効率が向上される。また、第２絶縁部８２の形成が省略されるため、保護膜７０には、エッチング停止層２３に通じる開口部７１が形成され、ゲート電極３０は、開口部７１のエッチング停止層２３上に形成される。開口部７１に設けられるゲート電極３０は、その下端がエッチング停止層２３に接する。半導体装置１Ｅでは、ゲート電極３０が、ゲート絶縁膜を介さず、半導体層２０Ａにショットキー接続される、ショットキー型ゲート構造が実現される。
【0123】
尚、半導体装置１Ｅにおいて、絶縁膜８０の側面８０ａには、上記第３の実施の形態で述べた例に従い、保護膜７０が残存されてもよい。
以上、第１から第６の実施の形態について説明した。
以上、第１から第６の実施の形態について説明した。
【0124】
以上の説明では、保護膜７０の開口部７１を形成するドライエッチングにフッ素系ガスを用いる例を主に示したが、当該ドライエッチングには、フッ素系ガス以外のエッチングガスを用いることもできる。
【0125】
第１から第６の実施の形態で述べたような構成を有する半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0126】
［第７の実施の形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第７の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第７の実施の形態として説明する。
【0127】
図２０は第７の実施の形態に係る半導体パッケージの一例について説明する図である。図２０には、半導体パッケージの一例の要部平面図を模式的に示している。
図２０に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１の実施の形態で述べたような半導体装置１（図５）、半導体装置１が搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
図２０に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１の実施の形態で述べたような半導体装置１（図５）、半導体装置１が搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
【0128】
半導体装置１は、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１には、上記ゲート電極３０と接続されたパッド３０ａ、ソース電極４０と接続されたパッド４０ａ、及びドレイン電極５０と接続されたパッド５０ａが設けられる。パッド３０ａ、パッド４０ａ及びパッド５０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0129】
半導体装置１の、ゲート電極３０と接続されたパッド３０ａ及びドレイン電極５０と接続されたパッド５０ａが設けられる面とは反対側の面に、ソース電極４０と接続された外部接続用電極が設けられてもよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。
【0130】
例えば、上記第１の実施の形態で述べたような半導体装置１が用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１では、素子分離領域６０によって形成される半導体層２０の側面２０ａが、金属を含有する絶縁膜８０で覆われる。半導体層２０の側面２０ａは、絶縁膜８０で覆われることで、半導体層２０を覆う保護膜７０に開口部７１を形成する際のドライエッチングに用いられるフッ素系ガスに曝されることが抑えられる。これにより、半導体層２０の側面２０ａの一部が消失することが抑えられ、また、半導体層２０の側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられる。ゲート電極３０とチャネル層２１との接触による短絡に起因した性能低下が抑えられる高性能の半導体装置１が実現される。このような半導体装置１が用いられ、高性能の半導体パッケージ２００が実現される。
上記のように、半導体装置１では、素子分離領域６０によって形成される半導体層２０の側面２０ａが、金属を含有する絶縁膜８０で覆われる。半導体層２０の側面２０ａは、絶縁膜８０で覆われることで、半導体層２０を覆う保護膜７０に開口部７１を形成する際のドライエッチングに用いられるフッ素系ガスに曝されることが抑えられる。これにより、半導体層２０の側面２０ａの一部が消失することが抑えられ、また、半導体層２０の側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられる。ゲート電極３０とチャネル層２１との接触による短絡に起因した性能低下が抑えられる高性能の半導体装置１が実現される。このような半導体装置１が用いられ、高性能の半導体パッケージ２００が実現される。
【0131】
ここでは、半導体装置１を例にしたが、他の半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等を用いて同様に半導体パッケージを得ることが可能である。
［第８の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第８の実施の形態として説明する。
［第８の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第８の実施の形態として説明する。
【0132】
図２１は第８の実施の形態に係る力率改善回路の一例について説明する図である。図２１には、力率改善回路の一例の等価回路図を示している。
図２１に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図２１に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0133】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0134】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等では、素子分離領域６０によって形成される半導体層２０又は半導体層２０Ａの側面２０ａが、金属を含有する絶縁膜８０で覆われる。半導体層２０又は半導体層２０Ａの側面２０ａは、絶縁膜８０で覆われることで、半導体層２０又は半導体層２０Ａを覆う保護膜７０に開口部７１を形成する際のドライエッチングに用いられるフッ素系ガスに曝されることが抑えられる。これにより、半導体層２０又は半導体層２０Ａの側面２０ａの一部が消失することが抑えられ、また、半導体層２０又は半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられる。ゲート電極３０とチャネル層２１との接触による短絡に起因した性能低下が抑えられる高性能の半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が実現される。このような半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられ、高性能のＰＦＣ回路３００が実現される。
上記のように、半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等では、素子分離領域６０によって形成される半導体層２０又は半導体層２０Ａの側面２０ａが、金属を含有する絶縁膜８０で覆われる。半導体層２０又は半導体層２０Ａの側面２０ａは、絶縁膜８０で覆われることで、半導体層２０又は半導体層２０Ａを覆う保護膜７０に開口部７１を形成する際のドライエッチングに用いられるフッ素系ガスに曝されることが抑えられる。これにより、半導体層２０又は半導体層２０Ａの側面２０ａの一部が消失することが抑えられ、また、半導体層２０又は半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられる。ゲート電極３０とチャネル層２１との接触による短絡に起因した性能低下が抑えられる高性能の半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が実現される。このような半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0135】
［第９の実施の形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第９の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第９の実施の形態として説明する。
【0136】
図２２は第９の実施の形態に係る電源装置の一例について説明する図である。図２２には、電源装置の一例の等価回路図を示している。
図２２に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図２２に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0137】
一次側回路４１０には、上記第８の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0138】
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１、４４２、４４３、４４４に、上記半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１、４４２、４４３、４４４に、上記半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
【0139】
上記のように、半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等では、素子分離領域６０によって形成される半導体層２０又は半導体層２０Ａの側面２０ａが、金属を含有する絶縁膜８０で覆われる。半導体層２０又は半導体層２０Ａの側面２０ａは、絶縁膜８０で覆われることで、半導体層２０又は半導体層２０Ａを覆う保護膜７０に開口部７１を形成する際のドライエッチングに用いられるフッ素系ガスに曝されることが抑えられる。これにより、半導体層２０又は半導体層２０Ａの側面２０ａの一部が消失することが抑えられ、また、半導体層２０又は半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられる。ゲート電極３０とチャネル層２１との接触による短絡に起因した性能低下が抑えられる高性能の半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が実現される。このような半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられ、高性能の電源装置４００が実現される。
【0140】
［第１０の実施の形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第１０の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第１０の実施の形態として説明する。
【0141】
図２３は第１０の実施の形態に係る増幅器の一例について説明する図である。図２３には、増幅器の一例の等価回路図を示している。
図２３に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
図２３に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
【0142】
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0143】
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等では、素子分離領域６０によって形成される半導体層２０又は半導体層２０Ａの側面２０ａが、金属を含有する絶縁膜８０で覆われる。半導体層２０又は半導体層２０Ａの側面２０ａは、絶縁膜８０で覆われることで、半導体層２０又は半導体層２０Ａを覆う保護膜７０に開口部７１を形成する際のドライエッチングに用いられるフッ素系ガスに曝されることが抑えられる。これにより、半導体層２０又は半導体層２０Ａの側面２０ａの一部が消失することが抑えられ、また、半導体層２０又は半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられる。ゲート電極３０とチャネル層２１との接触による短絡に起因した性能低下が抑えられる高性能の半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が実現される。このような半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられ、高性能の増幅器５００が実現される。
上記のように、半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等では、素子分離領域６０によって形成される半導体層２０又は半導体層２０Ａの側面２０ａが、金属を含有する絶縁膜８０で覆われる。半導体層２０又は半導体層２０Ａの側面２０ａは、絶縁膜８０で覆われることで、半導体層２０又は半導体層２０Ａを覆う保護膜７０に開口部７１を形成する際のドライエッチングに用いられるフッ素系ガスに曝されることが抑えられる。これにより、半導体層２０又は半導体層２０Ａの側面２０ａの一部が消失することが抑えられ、また、半導体層２０又は半導体層２０Ａの側面２０ａにおけるゲート電極３０とチャネル層２１との接触が抑えられる。ゲート電極３０とチャネル層２１との接触による短絡に起因した性能低下が抑えられる高性能の半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が実現される。このような半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等が用いられ、高性能の増幅器５００が実現される。
【0144】
上記半導体装置１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ等を適用した各種電子装置（上記第７から第１０の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。
【0145】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 基板と、
前記基板の第１面側に設けられる半導体層と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、
前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、
を含む半導体装置。
（付記１） 基板と、
前記基板の第１面側に設けられる半導体層と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、
前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、
を含む半導体装置。
【0146】
（付記２） 前記第１絶縁膜は、前記半導体層の前記第２面側に延び、前記第２絶縁膜と、前記第２面側に設けられる前記電極との間に設けられる、付記１に記載の半導体装置。
【0147】
（付記３） 前記半導体層は、
チャネル層と前記チャネル層に積層されるキャリア供給層とを含む第１層と、
前記第１層の、前記基板とは反対側に積層される第２層と、
を含み、
前記第２絶縁膜は、前記半導体層の前記第２面における前記第１層及び前記第２層のうちの前記第１層を覆う、付記１又は２に記載の半導体装置。
チャネル層と前記チャネル層に積層されるキャリア供給層とを含む第１層と、
前記第１層の、前記基板とは反対側に積層される第２層と、
を含み、
前記第２絶縁膜は、前記半導体層の前記第２面における前記第１層及び前記第２層のうちの前記第１層を覆う、付記１又は２に記載の半導体装置。
【0148】
（付記４） 前記第１絶縁膜の前記開口部は、前記半導体層の、前記基板とは反対側において、前記半導体層に通じ、
前記開口部に設けられる前記電極は、前記半導体層に接する、付記３に記載の半導体装置。
前記開口部に設けられる前記電極は、前記半導体層に接する、付記３に記載の半導体装置。
【0149】
（付記５） 前記半導体層は、
チャネル層と前記チャネル層に積層されるキャリア供給層とを含む第１層と、
前記第１層の、前記基板とは反対側に積層される第２層と、
を含み、
前記第２絶縁膜は、前記半導体層の前記第２面における前記第１層及び前記第２層を覆い、前記半導体層の、前記基板とは反対側に延びる、付記１又は２に記載の半導体装置。
チャネル層と前記チャネル層に積層されるキャリア供給層とを含む第１層と、
前記第１層の、前記基板とは反対側に積層される第２層と、
を含み、
前記第２絶縁膜は、前記半導体層の前記第２面における前記第１層及び前記第２層を覆い、前記半導体層の、前記基板とは反対側に延びる、付記１又は２に記載の半導体装置。
【0150】
（付記６） 前記第１絶縁膜の前記開口部は、前記半導体層の、前記基板とは反対側において、前記第２絶縁膜に通じ、
前記開口部に設けられる前記電極は、前記第２絶縁膜に接する、付記５に記載の半導体装置。
前記開口部に設けられる前記電極は、前記第２絶縁膜に接する、付記５に記載の半導体装置。
【0151】
（付記７） 前記第２絶縁膜は、
前記半導体層の前記第２面における前記第１層を覆い、前記第１層から前記基板の前記第１面と平行な前記第１方向に第１厚さを有する第１部位と、
前記半導体層の前記第２面における前記第２層を覆い、前記半導体層の、前記基板とは反対側に延び、前記第２層から前記基板の前記第１面と平行な前記第１方向に前記第１厚さよりも薄い第２厚さを有する第２部位と、
を含む、付記５又は６に記載の半導体装置。
前記半導体層の前記第２面における前記第１層を覆い、前記第１層から前記基板の前記第１面と平行な前記第１方向に第１厚さを有する第１部位と、
前記半導体層の前記第２面における前記第２層を覆い、前記半導体層の、前記基板とは反対側に延び、前記第２層から前記基板の前記第１面と平行な前記第１方向に前記第１厚さよりも薄い第２厚さを有する第２部位と、
を含む、付記５又は６に記載の半導体装置。
【0152】
（付記８） 前記第２層は、前記第１層よりも、前記基板の前記第１面と平行な前記第１方向に張り出した形状を有する、付記３から７のいずれか一項に記載の半導体装置。
（付記９） 前記第２層は、前記第１層の前記キャリア供給層よりも、前記基板の前記第１面と平行な前記第１方向に張り出した形状を有し、
前記第１層の前記キャリア供給層は、前記第１層の前記チャネル層よりも、前記基板の前記第１面と平行な前記第１方向に張り出した形状を有する、付記３から８のいずれか一項に記載の半導体装置。
（付記９） 前記第２層は、前記第１層の前記キャリア供給層よりも、前記基板の前記第１面と平行な前記第１方向に張り出した形状を有し、
前記第１層の前記キャリア供給層は、前記第１層の前記チャネル層よりも、前記基板の前記第１面と平行な前記第１方向に張り出した形状を有する、付記３から８のいずれか一項に記載の半導体装置。
【0153】
（付記１０） 前記第２層の、前記基板の前記第１面と垂直な第２方向の厚さが、前記第１層の前記チャネル層の厚さの半分以下である、付記３から９のいずれか一項に記載の半導体装置。
【0154】
（付記１１） 前記第１層の前記チャネル層にＩｎＧａＡｓが用いられ、
前記第１層の前記キャリア供給層にＩｎＡｌＡｓが用いられ、
前記第２層にＩｎＰ又はＩｎＧａＰが用いられる、付記３から１０のいずれか一項に記載の半導体装置。
前記第１層の前記キャリア供給層にＩｎＡｌＡｓが用いられ、
前記第２層にＩｎＰ又はＩｎＧａＰが用いられる、付記３から１０のいずれか一項に記載の半導体装置。
【0155】
（付記１２） 前記第２絶縁膜に含有される前記金属元素は、電気陰性度が１．８以下である、付記１から１１のいずれか一項に記載の半導体装置。
（付記１３） 前記第２絶縁膜は、前記金属元素として、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｍｇ、Ｓｃ、Ｙ、Ｌａ及びＳｒのうちの１種又は２種以上を含有する、付記１から１２のいずれか一項に記載の半導体装置。
（付記１３） 前記第２絶縁膜は、前記金属元素として、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｍｇ、Ｓｃ、Ｙ、Ｌａ及びＳｒのうちの１種又は２種以上を含有する、付記１から１２のいずれか一項に記載の半導体装置。
【0156】
（付記１４） 前記第２絶縁膜は、酸化膜、窒化膜及び酸窒化膜のうちの１種又は２種以上を含む、付記１から１３のいずれか一項に記載の半導体装置。
（付記１５） 基板の第１面側に設けられる半導体層を形成する工程と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜を形成する工程と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極を形成する工程と、
を含み、
前記第１絶縁膜を形成する工程前に、前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜を形成する工程を含む半導体装置の製造方法。
（付記１５） 基板の第１面側に設けられる半導体層を形成する工程と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜を形成する工程と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極を形成する工程と、
を含み、
前記第１絶縁膜を形成する工程前に、前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜を形成する工程を含む半導体装置の製造方法。
【0157】
（付記１６） 前記第１絶縁膜を形成する工程は、前記半導体層の前記第２面側に延びる前記第１絶縁膜を形成する工程を含み、
前記半導体層の前記第２面側に延びる前記第１絶縁膜は、前記第２絶縁膜と、前記第２面側に設けられる前記電極との間に形成される、付記１５に記載の半導体装置の製造方法。
前記半導体層の前記第２面側に延びる前記第１絶縁膜は、前記第２絶縁膜と、前記第２面側に設けられる前記電極との間に形成される、付記１５に記載の半導体装置の製造方法。
【0158】
（付記１７） 前記第１絶縁膜を形成する工程は、ガスを用いたエッチングによって前記開口部を形成する工程を含む、付記１５又は１６に記載の半導体装置の製造方法。
（付記１８） 基板と、
前記基板の第１面側に設けられる半導体層と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、
前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、
を含む半導体装置を備える電子装置。
（付記１８） 基板と、
前記基板の第１面側に設けられる半導体層と、
前記半導体層の、前記基板とは反対側を覆うように設けられ、開口部を有し、Ｓｉを含有する第１絶縁膜と、
前記第１絶縁膜の前記開口部と、前記半導体層の、前記基板の前記第１面と平行な第１方向に面する第２面側とに設けられる電極と、
前記半導体層の前記第２面と、前記第２面側に設けられる前記電極との間に設けられ、金属元素を含有する第２絶縁膜と、
を含む半導体装置を備える電子装置。
【符号の説明】
【0159】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１００ 半導体装置
１０、１０Ａ、１１０ 基板
１０ａ 面
１１ 下地基板
１２ バッファ層
２０、２０Ａ、１２０ 半導体層
２０ａ、８０ａ、１２０ａ 側面
２１、１２１ チャネル層
２２、２５、１２２ キャリア供給層
２３、１２３ エッチング停止層
２４、１２４ キャップ層
２４ａ、１２４ａ リセス
２８、１２８ 二次元キャリアガス
３０、１３０ ゲート電極
４０、１４０ ソース電極
５０、１５０ ドレイン電極
６０、１６０ 素子分離領域
７０、１７０ 保護膜
７１、１７１ 開口部
８０ 絶縁膜
８１ 第１絶縁部
８２ 第２絶縁部
９０、１９０ 庇部
１８０ 空間
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３０ａ、４０ａ、５０ａ パッド
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
Ｄ１、Ｄ２ 方向
Ｑ１、Ｑ２ 部分
Ｔ１ａ、Ｔ１ｂ、Ｔ２ 厚さ
１０、１０Ａ、１１０ 基板
１０ａ 面
１１ 下地基板
１２ バッファ層
２０、２０Ａ、１２０ 半導体層
２０ａ、８０ａ、１２０ａ 側面
２１、１２１ チャネル層
２２、２５、１２２ キャリア供給層
２３、１２３ エッチング停止層
２４、１２４ キャップ層
２４ａ、１２４ａ リセス
２８、１２８ 二次元キャリアガス
３０、１３０ ゲート電極
４０、１４０ ソース電極
５０、１５０ ドレイン電極
６０、１６０ 素子分離領域
７０、１７０ 保護膜
７１、１７１ 開口部
８０ 絶縁膜
８１ 第１絶縁部
８２ 第２絶縁部
９０、１９０ 庇部
１８０ 空間
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３０ａ、４０ａ、５０ａ パッド
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
Ｄ１、Ｄ２ 方向
Ｑ１、Ｑ２ 部分
Ｔ１ａ、Ｔ１ｂ、Ｔ２ 厚さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】