特開 2023-136749 不揮発性メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023136749

(43)【公開日】2023-09-29

(54)【発明の名称】不揮発性メモリ装置

(51)【国際特許分類】

   G11C 16/26 20060101AFI20230922BHJP

【ＦＩ】

G11C16/26 120

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022042613

(22)【出願日】2022-03-17

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】竹中 省治

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225CA19

5B225CA28

5B225DA09

5B225EE02

5B225EE06

5B225FA02

5B225FA05

(57)【要約】

【課題】データの読み出し時にメモリ素子のプログラムの効果が減少することを抑制可能とする不揮発性メモリ装置を提供する。
【解決手段】不揮発性メモリ装置（１Ｘ）は、ドレイン側のサイドウォールにホットキャリアをトラップすることによりプログラム動作を実行可能であるメモリ素子（８２）と、前記メモリ素子のゲートに接続される第１端と、前記メモリ素子の第１端に接続される第２端と、を有する第１ＭＯＳトランジスタ（７２）と、前記第１ＭＯＳトランジスタおよび前記メモリ素子に流れる定電流を生成可能に構成される第１定電流源（６）と、前記第１ＭＯＳトランジスタの第１端に生じる電圧に基づきデータを読み出し可能に構成される読み出し部（１３）と、を備える。
【選択図】図１５

【特許請求の範囲】

【請求項1】

ドレイン側のサイドウォールにホットキャリアをトラップすることによりプログラム動作を実行可能であるメモリ素子と、
前記メモリ素子のゲートに接続される第１端と、前記メモリ素子の第１端に接続される第２端と、を有する第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタおよび前記メモリ素子に流れる定電流を生成可能に構成される第１定電流源と、
前記第１ＭＯＳトランジスタの第１端に生じる電圧に基づきデータを読み出し可能に構成される読み出し部と、
を備える、不揮発性メモリ装置。

【請求項2】

前記メモリ素子および前記第１ＭＯＳトランジスタは、ＮＭＯＳトランジスタにより構成され、
前記メモリ素子のドレインと電源電圧の印加端との間にスイッチが接続される、請求項１に記載の不揮発性メモリ装置。

【請求項3】

前記読み出し部は、前記第１ＭＯＳトランジスタの第１端に生じる電圧を基準電圧と比較可能に構成されるコンパレータを有する、請求項１または請求項２に記載の不揮発性メモリ装置。

【請求項4】

前記読み出し部は、少なくとも１つのインバータを含み、かつ前記第１ＭＯＳトランジスタの第１端に生じる電圧が入力されるインバータ段を有する、請求項１または請求項２に記載の不揮発性メモリ装置。

【請求項5】

前記第１ＭＯＳトランジスタのゲートに接続されるゲートと、当該ゲートと短絡するドレインと、を有する第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタのソースと接続される第１抵抗と、
を備える、請求項１から請求項４のいずれか１項に記載の不揮発性メモリ装置。

【請求項6】

第２定電流源と、
第３定電流源と、
前記第２定電流源に第１ノードにおいて接続される第２抵抗と、
前記第１ノードに接続される第１入力端と、第２入力端と、前記第１ＭＯＳトランジスタのゲートに接続される出力端と、を有するアンプと、
第３抵抗と、
前記出力端に接続されるゲートと、前記第３定電流源に接続されるドレインと、前記第２入力端および前記第３抵抗に接続されるソースと、を有する第３ＭＯＳトランジスタと、
を備える、請求項１から請求項４のいずれか１項に記載の不揮発性メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、不揮発性メモリ装置に関する。

【背景技術】

【0002】

従来、トランジスタへのホットキャリア注入を利用した不揮発性メモリ装置がある。この種の不揮発性メモリ装置は、初期状態において特性が揃えられた第１および第２トランジスタをメモリ素子として備え、いずれか一方のトランジスタに対してのみホットキャリアを注入してトランジスタの特性を変化させる。その後のリード動作では、第１および第２トランジスタに共通のゲート電圧を供給したときのドレイン電流の大小関係に基づき、“０”のデータが記憶されているのか、“１”のデータが記憶されているのかを読み出す。例えば、第１トランジスタのドレイン電流のほうが小さい状態（第１トランジスタの特性が変化した状態）は“０”のデータが記憶されている状態に相当し、第２トランジスタのドレイン電流のほうが小さい状態（第２トランジスタの特性が変化した状態）は“１”のデータが記憶されている状態に相当する。

【0003】

なお、上記に関連する技術については、例えば特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１－１０３１５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ここで、不揮発性メモリ装置では、メモリ素子であるトランジスタに対して特性を変化させるプログラム動作を実行した後に、メモリ素子からデータを読み出す場合に、プログラムの効果が減少することを抑制することが要望される。

【0006】

本開示は、データの読み出し時にメモリ素子のプログラムの効果が減少することを抑制可能とする不揮発性メモリ装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

例えば、本開示に係る不揮発性メモリ装置は、ドレイン側のサイドウォールにホットキャリアをトラップすることによりプログラム動作を実行可能であるメモリ素子と、
前記メモリ素子のゲートに接続される第１端と、前記メモリ素子の第１端に接続される第２端と、を有する第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタおよび前記メモリ素子に流れる定電流を生成可能に構成される第１定電流源と、
前記第１ＭＯＳトランジスタの第１端に生じる電圧に基づきデータを読み出し可能に構成される読み出し部と、を備える構成としている。

【発明の効果】

【0008】

本開示に係る不揮発性メモリ装置によれば、データの読み出し時にメモリ素子のプログラムの効果が減少することを抑制できる。

【図面の簡単な説明】

【0009】

【図1】図１は、比較例に係る不揮発性メモリ装置の構成を示す図である。

【図2】図２は、データ素子のドレイン電流のゲート・ソース間電圧依存性を示す図である。

【図3】図３は、信号ＸＲＳＴ、ラインＬｎ１の電圧Ｖ１、ラインＬｎ２の電圧Ｖ２の波形例を示すタイミングチャートである。

【図4】図４は、プログラム動作時におけるメモリ素子への電圧印加の一例を示す図である。

【図5】図５は、図４に対応するメモリ素子の縦構造断面図である。

【図6】図６は、リード動作時におけるメモリ素子への電圧印加の一例を示す図である。

【図7】図７は、図６に対応するメモリ素子の縦構造断面図である。

【図8】図８は、本開示の第１実施形態に係る不揮発性メモリ装置の構成を示す図である。

【図9】図９は、プログラム動作時におけるメモリ素子への電圧印加の一例を示す図である。

【図10】図１０は、図９に対応するメモリ素子の縦構造断面図である。

【図11】図１１は、リード動作時におけるメモリ素子への電圧印加の一例を示す図である。

【図12】図１２は、図１１に対応するメモリ素子の縦構造断面図である。

【図13】図１３は、図７に示すメモリ素子におけるゲート・ソース間電圧－ドレイン電流特性を示す図である。

【図14】図１４は、図１２に示すメモリ素子におけるゲート・ソース間電圧－ドレイン電流特性を示す図である。

【図15】図１５は、本開示の第２実施形態に係る不揮発性メモリ装置の構成を示す図である。

【図16】図１６は、本開示の第２実施形態の変形例に係る不揮発性メモリ装置の構成を示す図である。

【図17】図１７は、本開示の第２実施形態の別の変形例に係る不揮発性メモリ装置の構成を示す図である。

【発明を実施するための形態】

【0010】

以下、例示的な実施形態について、図面を参照して説明する。なお、以下に説明する不揮発性メモリ装置は、半導体集積回路として構成されてもよい。

【0011】

＜１．比較例＞
＜１－１．比較例に係る不揮発性メモリ装置の構成＞
ここでは、本開示の実施形態について説明する前に、比較例について説明する。比較例を説明することで、本開示の実施形態の意義が明らかになる。

【0012】

図１は、比較例に係る不揮発性メモリ装置１００の構成を示す図である。不揮発性メモリ装置１００は、第１リファレンス素子Ｍｒ１と、第２リファレンス素子Ｍｒ２と、第１リファレンス抵抗Ｒｒ１と、第２リファレンス抵抗Ｒｒ２と、第１データ素子Ｍｄ１と、第２データ素子Ｍｄ２と、センスアンプＳＡと、を備えている。さらに、不揮発性メモリ装置１００は、スイッチＳＷ１～ＳＷ４と、スイッチＳＷＡ，ＳＷＢと、ＰＭＯＳトランジスタＰＭＡ～ＰＭＣと、を備えている。なお、図１において、電源電圧ＶＣＣ＞電源電圧ＶＤＤであり、例えばＶＣＣ＝＋６．５Ｖ、ＶＤＤ＝＋０．５Ｖである。

【0013】

第１データ素子Ｍｄ１と第２データ素子Ｍｄ２との組み合わせにより、“０”のデータまたは“１”のデータが記憶される。

【0014】

データ素子Ｍｄ１，Ｍｄ２およびリファレンス素子Ｍｒ１，Ｍｒ２は、ともにメモリ素子として構成され、より具体的にはＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））により構成される。メモリ素子は、ホットキャリア注入によりトランジスタの特性を変化させることでプログラム動作を実行可能な素子であり、ＯＴＰ（One Time Programmable）素子とも称される。

【0015】

ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）ＰＭＡ，ＰＭＢからカレントミラーＣＭＡが構成される。ＰＭＯＳトランジスタＰＭＡ，ＰＭＢのソースは、電源電圧ＶＣＣの印加端に接続される。

【0016】

第１リファレンス素子Ｍｒ１のゲートは、ＰＭＯＳトランジスタＰＭＢのドレインに接続される。ＰＭＯＳトランジスタＰＭＢのドレインと第１リファレンス素子Ｍｒ１のドレインとの間には、スイッチＳＷＡが接続される。第１リファレンス素子Ｍｒ１のソースは、第１リファレンス抵抗Ｒｒ１の一端に接続される。第１リファレンス抵抗Ｒｒ１の他端は、接地端（グランド電位の印加端）に接続される。

【0017】

第１データ素子Ｍｄ１のゲートは、第１リファレンス素子Ｍｒ１のゲートに接続される。第１データ素子Ｍｄ１のドレインは、センスアンプＳＡの一方の入力端に接続される。

【0018】

ＰＭＯＳトランジスタＰＭＡ，ＰＭＣからカレントミラーＣＭＢが構成される。ＰＭＯＳトランジスタＰＭＡ，ＰＭＣのソースは、電源電圧ＶＣＣの印加端に接続される。

【0019】

第２リファレンス素子Ｍｒ２のゲートは、ＰＭＯＳトランジスタＰＭＣのドレインに接続される。ＰＭＯＳトランジスタＰＭＣのドレインと第２リファレンス素子Ｍｒ２のドレインとの間には、スイッチＳＷＢが接続される。第２リファレンス素子Ｍｒ２のソースは、第２リファレンス抵抗Ｒｒ２の一端に接続される。第２リファレンス抵抗Ｒｒ２の他端は、接地端に接続される。

【0020】

第２データ素子Ｍｄ２のゲートは、第２リファレンス素子Ｍｒ２のゲートに接続される。第２データ素子Ｍｄ２のドレインは、センスアンプＳＡの他方の入力端に接続される。

【0021】

第１データ素子Ｍｄ１のソースと第２データ素子Ｍｄ２のソースは、スイッチＳＷ１の一端に接続される。スイッチＳＷ１の他端は、接地端に接続される。

【0022】

このように、第１リファレンスＭｒ１と第１データ素子Ｍｄ１、第２リファレンス素子Ｍｒ２と第２データ素子Ｍｄ２とにより、それぞれカレントミラーが構成される。

【0023】

また、データ素子Ｍｄ１のドレインは、スイッチＳＷ３の一端に接続される。スイッチＳＷ３の他端は、接地端に接続される。データ素子Ｍｄ２のドレインは、スイッチＳＷ２の一端に接続される。スイッチＳＷ２の他端は、接地端に接続される。データ素子Ｍｄ１のソースおよびデータ素子Ｍｄ２のソースは、スイッチＳＷ４の一端に接続される。スイッチＳＷ４の他端は、電源電圧ＶＣＣの印加端に接続される。

【0024】

第１リファレンス抵抗Ｒｒ１と第２リファレンス抵抗Ｒｒ２は、抵抗値が同じである。データ素子Ｍｄ１，Ｍｄ２およびリファレンス素子Ｍｒ１，Ｍｒ２は、互いに同じ構造を有し、プログラム動作の実行前においては互いに同じ電気的特性を有する。プログラム動作の対象は、データ素子Ｍｄ１，Ｍｄ２である。従って、プログラム動作の実行前においては、データ素子Ｍｄ１，Ｍｄ２およびリファレンス素子Ｍｒ１，Ｍｒ２は互いに同じゲート閾値電圧を有する。

【0025】

ここで、スイッチＳＷ１がオン状態、スイッチＳＷ２～ＳＷ４がオフ状態、スイッチＳＷＡ，ＳＷＢがオン状態であるとする。第１データ素子Ｍｄ１のＶｇｓ（ゲート・ソース間電圧）は、第１リファレンス素子Ｍｒ１のＶｇｓに第１リファレンス抵抗Ｒｒ１の両端間に生じる電圧を付加した電圧となる。第２データ素子Ｍｄ２のＶｇｓは、第２リファレンス素子Ｍｒ２のＶｇｓに第２リファレンス抵抗Ｒｒ２の両端間に生じる電圧を付加した電圧となる。

【0026】

これにより、データ素子Ｍｄ１，Ｍｄ２におけるプログラム動作の実行前においては、データ素子Ｍｄ１，Ｍｄ２に流れるドレイン電流Ｉｄ１，Ｉｄ２と、リファレンス素子Ｍｒ１，Ｍｒ２に流れるドレイン電流Ｉｒ１，Ｉｒ２との大小関係は、Ｉｄ１＞Ｉｒ１、Ｉｄ２＞Ｉｒ２となる。また、Ｉｒ１＝Ｉｒ２であるため、Ｉｄ１＝Ｉｄ２となる。従って、データ素子Ｍｄ１，Ｍｄ２に流れる電流に差がないため、データ不定となる。すなわち、本構成の不揮発性メモリ装置１００では、データ素子Ｍｄ１，Ｍｄ２にプログラム動作を実行していない状態でのデータの初期値は設定されない。

【0027】

ここで、トランジスタについて、構造とは、トランジスタのサイズを含む概念であり、従って、任意の複数のトランジスタについて、構造が互いに同じであるとは、複数のトランジスタのサイズも互いに同じであることを意味する。或る複数のトランジスタの構造が互いに同じであるとき、当該複数のトランジスタに対してプログラム動作によるホットキャリア注入が行われていないのであれば、当該複数のトランジスタの電気的特性（ゲート閾値電圧などを含む）も互いに同じとなる。ただし、任意の複数のトランジスタの構造および電気的特性が同じであるとは、設計上、それらが同じであることを意味し、実際には誤差を含みうる（すなわち、同じとは誤差を含む概念であると解される）。

【0028】

不揮発性メモリ装置１００では、データ素子Ｍｄ１，Ｍｄ２に記憶されたデータを読み出すためのリード動作と、データ素子Ｍｄ１，Ｍｄ２に記憶されるデータ（論理値）を書き換えるプログラム動作（ライト動作）を実行できる。リード動作時には、スイッチＳＷ１がオン状態、スイッチＳＷ２～ＳＷ４がオフ状態、スイッチＳＷＡ，ＳＷＢがオン状態となる。

【0029】

プログラム動作においては、データ素子Ｍｄ１，Ｍｄ２にホットキャリアを注入することでデータ素子Ｍｄ１，Ｍｄ２の電気的特性を変化させる。この変化により、データ素子Ｍｄ１，Ｍｄ２のゲート閾値電圧が上昇する。ここで、図２において、実線波形ＩＮＩは、プログラム動作の実行前におけるデータ素子Ｍｄ１，Ｍｄ２のドレイン電流のゲート・ソース間電圧依存性を表しており、点線波形ＰＲＧは、プログラム動作の実行後におけるデータ素子Ｍｄ１，Ｍｄ２のドレイン電流のゲート・ソース間電圧依存性を表している。このように、プログラム動作により、ゲート閾値電圧Ｖｔｈが上昇する。

【0030】

プログラム動作は、データ素子Ｍｄ１，Ｍｄ２のゲートに電源電圧ＶＣＣ、ソースにＶＣＣ、ドレインにグランド電位（０Ｖ）がそれぞれ印加されことで実行される。プログラム動作時には、スイッチＳＷ１はオフ状態、スイッチＳＷ２～ＳＷ４がオン状態、スイッチＳＷＡ，ＳＷＢがオフ状態となる。

【0031】

ドレイン電流Ｉｒ１，Ｉｒ２が供給される状態において、センスアンプＳＡは、リード動作においてデータ素子Ｍｄ１，Ｍｄ２の各ドレイン電流Ｉｄ１，Ｉｄ２の大小関係に基づき、記憶されたデータの値（論理値）に対応する出力信号Ｓｏｕｔを出力する。

【0032】

プログラム動作実行前のデータ素子Ｍｄ１，Ｍｄ２のうち、プログラム動作の実行により第１データ素子Ｍｄ１にホットキャリアが注入されることで、第１データ素子Ｍｄ１のゲート閾値電圧が上昇する。これにより、プログラム動作の実行後において、第１データ素子Ｍｄ１のゲート閾値電圧は第２データ素子Ｍｄ２のゲート閾値電圧よりも高くなる。このため、ドレイン電流Ｉｄ１，Ｉｄ２の大小関係は、Ｉｄ１＜Ｉｄ２となる。ドレイン電流Ｉｄ１がドレイン電流Ｉｄ２よりも小さい状態は、“０”のデータが記憶されている状態に相当する。このため、リード動作において、ドレイン電流Ｉｄ１がドレイン電流Ｉｄ２よりも小さいとき、センスアンプＳＡは、“０”のデータに対応する出力信号Ｓｏｕｔ（ローレベルのＳｏｕｔ）を出力する。

【0033】

一方、プログラム動作実行前のデータ素子Ｍｄ１，Ｍｄ２のうち、プログラム動作の実行により第２データ素子Ｍｄ２にホットキャリアが注入されることで、第２データ素子Ｍｄ２のゲート閾値電圧が上昇する。これにより、プログラム動作の実行後において、第２データ素子Ｍｄ２のゲート閾値電圧は第１データ素子Ｍｄ１のゲート閾値電圧よりも高くなる。このため、ドレイン電流Ｉｄ１，Ｉｄ２の大小関係は、Ｉｄ１＞Ｉｄ２となる。ドレイン電流Ｉｄ１がドレイン電流Ｉｄ２よりも大きい状態は、“１”のデータが記憶されている状態に相当する。このため、リード動作において、ドレイン電流Ｉｄ１がドレイン電流Ｉｄ２よりも大きいとき、センスアンプＳＡは、“１”のデータに対応する出力信号Ｓｏｕｔ（ハイレベルのＳｏｕｔ）を出力する。

【0034】

図１に示すように、センスアンプＳＡは、ＰＭＯＳトランジスタＰＭ１，ＰＭ２と、スイッチＳ１，Ｓ２と、スイッチＳ３，Ｓ４と、インバータＩＶ１～ＩＶ４と、を有する。

【0035】

ＰＭＯＳトランジスタＰＭ２のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタＰＭ２のドレインは、ラインＬｎ１に接続される。ＰＭＯＳトランジスタＰＭ２のゲートは、ラインＬｎ２に接続される。ラインＬｎ１は、第１データ素子Ｍｄ１のドレインに接続される。ラインＬｎ２は、第２データ素子Ｍｄ２のドレインに接続される。

【0036】

ＰＭＯＳトランジスタＰＭ１のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタＰＭ１のドレインは、ラインＬｎ２に接続される。ＰＭＯＳトランジスタＰＭ１のゲートは、ラインＬｎ１に接続される。

【0037】

電源電圧ＶＤＤの印加端とラインＬｎ１との間には、スイッチＳ１が接続される。電源電圧ＶＤＤの印加端とラインＬｎ２との間には、スイッチＳ２が接続される。

【0038】

インバータＩＶ１の入力端は、ラインＬｎ１に接続される。インバータＩＶ１の出力端は、インバータＩＶ２の入力端に接続される。インバータＩＶ２の出力端は、インバータＩＶ３の入力端に接続される。インバータＩＶ３から出力信号Ｓｏｕｔが出力される。

【0039】

ラインＬｎ１と接地端との間には、スイッチＳ３が接続される。インバータＩＶ１の出力に応じてスイッチＳ３のオンオフが制御される。ラインＬｎ２と接地端との間には、スイッチＳ４が接続される。インバータＩＶ４の入力端は、ラインＬｎ２に接続される。インバータＩＶ４の出力に応じてスイッチＳ４のオンオフが制御される。

【0040】

制御回路（図示せず）は、信号ＸＲＳＴを出力可能であり、スイッチＳ１，Ｓ２のオンオフを制御する。

【0041】

ここで、図３は、信号ＸＲＳＴ、ラインＬｎ１の電圧Ｖ１、ラインＬｎ２の電圧Ｖ２の波形例を示すタイミングチャートである。図３も参照して、センスアンプＳＡの動作について説明する。リード動作において、信号ＸＲＳＴがローレベルとなる期間をプリチャージ期間と称し、ハイレベルとなる期間をリード期間と称する。

【0042】

信号ＸＲＳＴがローレベルとなる期間であるプリチャージ期間においては、ドレイン電流Ｉｒ１，Ｉｒ２はオフとされ、スイッチＳ１，Ｓ２はオンとされる。これにより、ＰＭＯＳトランジスタＰＭ１，ＰＭ２のゲート・ソース間が短絡され、ＰＭＯＳトランジスタＰＭ１，ＰＭ２はオフとなる。また、オンとされたスイッチＳ１を介してラインＬｎ１に正の電荷が供給され、電圧Ｖ１は電源電圧ＶＤＤのレベルに達する。オンとされたスイッチＳ２を介してラインＬｎ２に正の電荷が供給され、電圧Ｖ２も電源電圧ＶＤＤのレベルに達する。なお、このとき、インバータＩＶ１，ＩＶ４の出力はローレベルとなるので、スイッチＳ３，Ｓ４はオフとされる。

【0043】

そして、信号ＸＲＳＴがローレベルからハイレベルに切り替えられてプリチャージ期間からリード期間へ移行すると、ドレイン電流Ｉｒ１，Ｉｒ２はオンとされ、スイッチＳ１，Ｓ２はオフとされる。ドレイン電流Ｉｄ２が流れる場合、電圧Ｖ２が低下し、ドレイン電流Ｉｄ１が流れる場合、電圧Ｖ１が低下する。

【0044】

第１データ素子Ｍｄ１にプログラム動作を実行した後でのリード動作では、Ｉｄ１＝０であり、Ｉｄ２＞Ｉｄ１であるため、電圧Ｖ２が低下する（図３のＶ２（Ｉｄ２＞Ｉｄ１））。電圧Ｖ２が閾値Ｔｈに達すると、インバータＩＶ４の出力がローレベルからハイレベルに切り替わり、スイッチＳ４がオンに切り替えられる。これにより、電圧Ｖ２＝０Ｖとなり、ＰＭＯＳトランジスタＰＭ２はオンとなり、電圧Ｖ１＝ＶＤＤとなる。このとき、ＰＭＯＳトランジスタＰＭ１はオフとなる。従って、インバータＩＶ３から出力される出力信号Ｓｏｕｔは、ローレベルとなる。すなわち、出力信号Ｓｏｕｔは、“０”が記憶されている状態を示す信号として出力される。

【0045】

一方、第２データ素子Ｍｄ２にプログラム動作を実行した後でのリード動作では、Ｉｄ２＝０であり、Ｉｄ２＜Ｉｄ１であるため、電圧Ｖ１が低下する。電圧Ｖ１が閾値Ｔｈに達すると、インバータＩＶ１の出力がローレベルからハイレベルに切り替わり、スイッチＳ３がオンに切り替えられる。これにより、電圧Ｖ１＝０Ｖとなり、ＰＭＯＳトランジスタＰＭ１はオンとなり、電圧Ｖ２＝ＶＤＤとなる。このとき、ＰＭＯＳトランジスタＰＭ２はオフとなる。従って、インバータＩＶ３から出力される出力信号Ｓｏｕｔは、ハイレベルとなる。すなわち、出力信号Ｓｏｕｔは、“１”が記憶されている状態を示す信号として出力される。

【0046】

＜１－２．比較例の課題＞
ここで、図４は、プログラム動作時におけるメモリ素子ＭＴ（ＮＭＯＳトランジスタ）への電圧印加を示す図である。図５は、図４に対応するメモリ素子ＭＴの縦構造断面図である。メモリ素子ＭＴは、上記のデータ素子Ｍｄ１，Ｍｄ２（図１）に使用される。

【0047】

図４および図５に示すように、プログラム動作時には、メモリ素子ＭＴのゲートＧに高電圧Ｖｐｐ、ソースＳに高電圧Ｖｐｐ、ドレインＤにグランド電位Ｖｓｓ（＝０Ｖ）が印加される。高電圧Ｖｐｐは、例えば＋６．５Ｖであり、図１の構成ではＶｐｐ＝ＶＣＣである。

【0048】

このような電圧印加により、図５に示す矢印のように、ゲートＧの直下においてドレインＤからソースＳ側へ流れるホットキャリア（電子）が発生する。ホットキャリアは、ゲートＧに印加される高電圧Ｖｐｐ（正の電圧）に引き込まれ、ゲートＧの側面に沿って設けられるソースＳ側のサイドウォールＳＳｗにトラップされる（トラップされたホットキャリアＥを図５に図示）。

【0049】

図６は、リード動作時におけるメモリ素子ＭＴ１，ＭＴ２（ＮＭＯＳトランジスタ）への電圧印加を示す図である。図７は、図６に対応するメモリ素子ＭＴ１，ＭＴ２の縦構造断面図である。メモリ素子ＭＴ１，ＭＴ２は、上記のデータ素子Ｍｄ１，Ｍｄ２（図１）に対応する。

【0050】

図６および図７に示すように、リード動作時には、メモリ素子ＭＴ１，ＭＴ２の各ゲートＧにゲート電圧Ｖｇ１，Ｖｇ２が印加され、各ドレインＤにドレイン電圧Ｖｄ１，Ｖｄ２が印加され、各ソースにグランド電位Ｖｓ（＝０Ｖ）が印加される。ゲート電圧Ｖｇ１，Ｖｇ２は、例えば２Ｖである。ドレイン電圧Ｖｄ１，Ｖｄ２は、例えば＋０．５Ｖである。

【0051】

図６および図７では、例としてメモリ素子ＭＴ１がプログラム動作の実行前の状態（未プログラム動作状態）、メモリ素子ＭＴ２がプログラム動作の実行後の状態である場合を示している。すなわち、メモリ素子ＭＴ２は、図４および図５に示すメモリ素子ＭＴに相当する。

【0052】

図７に示すように、プログラム動作を実行された後のメモリ素子ＭＴ２においては、サイドウォールＳＳｗにホットキャリアＥがトラップされているため、サイドウォールＳＳｗの直下にゲート電圧Ｖｇ２による電界が届かず、チャネルＣＮ２はソースＳ側で途切れる。従って、ゲート閾値電圧が高くなり、ドレイン電流が流れにくい。

【0053】

一方、図７に示すように、プログラム動作を実行されていないメモリ素子ＭＴ１は、オン状態となり、ドレイン電流が流れる。

【0054】

しかしながら、このような方法によりプログラム動作を実行するメモリ素子を不揮発性メモリ装置に使用する場合、図１に示すように、メモリ素子のドレインにグランド電位を印加するためのスイッチＳＷ２，ＳＷ３、メモリ素子のソースに高電圧を印加するためのスイッチＳＷ４、およびソースに高電圧を印加するときにソースをグランド電位から遮断するためのスイッチＳＷ１が必要であり、プログラム動作のための回路のサイズが大きくなる課題があった。特に、プログラム動作時において流れる大きなドレイン電流に対応するためにスイッチＳＷ２～ＳＷ４のサイズを大きくする必要があった。

【0055】

＜２．本開示の第１実施形態＞
＜２－１．本開示に係る不揮発性メモリ装置の構成＞
上記のような課題を解決すべく、本開示の実施形態が実施される。以下、本開示の実施形態について説明する。図８は、本開示の第１実施形態に係る不揮発性メモリ装置１の構成を示す図である。

【0056】

不揮発性メモリ装置１は、差動アンプ２と、駆動トランジスタ３と、カレントミラー４～８と、スイッチ９と、インバータ１０，１１と、スイッチ１２と、を備えている。なお、スイッチ１２はリード動作時にオフ状態である。また、図８において、電源電圧ＶＤＤは、例えばＶＤＤ＝＋６．５Ｖである。

【0057】

差動アンプ２は、入力トランジスタ２１，２２と、ＰＭＯＳトランジスタ２３，２４と、抵抗素子２５と、を有している。入力トランジスタ２１，２２は、いずれもＮＭＯＳトランジスタにより構成される。入力トランジスタ２１のゲートには、基準電圧Ｖｒｅｆが印加される。入力トランジスタ２１のソースは、抵抗素子２５の一端に接続される。入力トランジスタ２１のドレインは、ＰＭＯＳトランジスタ２３のドレインに接続される。ＰＭＯＳトランジスタ２３のゲートとドレインは短絡される。ＰＭＯＳトランジスタ２３のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタ２４のゲートは、ＰＭＯＳトランジスタ２３のゲートに接続される。ＰＭＯＳトランジスタ２４のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタ２４のドレインは、入力トランジスタ２２のドレインに接続される。入力トランジスタ２２のソースは、抵抗素子２５の一端に接続される。抵抗素子２５の他端は、接地端に接続される。

【0058】

駆動トランジスタ３は、ＮＭＯＳトランジスタにより構成される。ＰＭＯＳトランジスタ２４と入力トランジスタ２２とが接続されるノードＮ１は、駆動トランジスタ３のゲートに接続される。駆動トランジスタ３のソースは、抵抗素子Ｒ１の一端に接続される。抵抗素子Ｒ１の他端は、接地端に接続される。駆動トランジスタ３と抵抗素子Ｒ１とが接続されるノードＮ２は、入力トランジスタ２２のゲートに接続される。

【0059】

差動アンプ２において、入力トランジスタ２１には、基準電圧Ｖｒｅｆに応じた電流Ｉ２１が流れる。電流Ｉ２１は、ＰＭＯＳトランジスタ２３，２４により構成されるカレントミラーによりミラーリングされて、ＰＭＯＳトランジスタ２４を流れる電流Ｉ２４とされる。入力トランジスタ２２には、ノードＮ２に生じるセンス電圧Ｖｓｎｓに応じた電流Ｉ２２が流れる。電流Ｉ２４とＩ２２のバランスに応じて駆動トランジスタ３のゲートが駆動され、駆動トランジスタ３のオン抵抗が調整される。すなわち、差動アンプ２は、基準電圧Ｖｒｅｆとセンス電圧Ｖｓｎｓとの差分に応じて駆動トランジスタ３のゲートを駆動する。これにより、センス電圧Ｖｓｎｓは、基準電圧Ｖｒｅｆと一致するように制御される。差動アンプ２、駆動トランジスタ３、および抵抗素子Ｒ１により、センス電圧Ｖｓｎｓを一定とする定電圧回路が構成される。

【0060】

カレントミラー４は、いずれもＰＭＯＳトランジスタにより構成される入力側トランジスタ４１と出力側トランジスタ４２とを有する。カレントミラー５は、いずれもＰＭＯＳトランジスタにより構成される入力側トランジスタ４１と出力側トランジスタ５１とを有する。カレントミラー６は、いずれもＰＭＯＳトランジスタにより構成される入力側トランジスタ４１と出力側トランジスタ６１とを有する。すなわち、カレントミラー４，５，６において入力側トランジスタ４１は共通である。

【0061】

カレントミラー８は、リファレンス素子８１と、データ素子８２と、抵抗素子Ｒ２と、スイッチＳＷ８と、を有する。リファレンス素子８１およびデータ素子８２は、いずれもＮＭＯＳトランジスタにより構成されるメモリ素子（ＯＴＰ素子）である。先述したように、メモリ素子は、プログラム動作を実行可能な素子である。データ素子８２が、プログラム動作の対象である。

【0062】

リファレンス素子８１のゲートとドレインは、短絡される。リファレンス素子８１のソースは、スイッチＳＷ８の一端に接続される。スイッチＳＷ８の他端は、抵抗素子Ｒ２の一端に接続される。抵抗素子Ｒ２の他端は、接地端に接続される。データ素子８２のゲートは、リファレンス素子８１のゲートに接続される。データ素子８２のソースは、接地端に接続される。

【0063】

駆動トランジスタ３のドレインは、カレントミラー５（カレントミラー４，６）の入力側トランジスタ４１に接続される。カレントミラー５の出力側トランジスタ５１は、リファレンス素子８１のドレインに接続される。

【0064】

データ素子８２のドレインは、後述するカレントミラー７に含まれる出力側トランジスタ７２を介してカレントミラー６の出力側トランジスタ６１にノードＮ３で接続される。

【0065】

センス電圧Ｖｓｎｓと抵抗素子Ｒ１により生成される電流Ｉ１は、カレントミラー５によりミラーリングされ、電流Ｉ２となる。スイッチＳＷ８がオン状態で、電流Ｉ２は、リファレンス素子８１と抵抗素子Ｒ２を流れる。データ素子８２のＶｇｓは、リファレンス素子８１のＶｇｓに抵抗素子Ｒ２の両端間に生じる電圧を付加した電圧となる。抵抗素子Ｒ２は、電圧を付加する電圧付加部の一例である。電圧付加部としては、抵抗素子に限らず、例えばＭＯＳトランジスタにより構成してもよい。

【0066】

リファレンス素子８１とデータ素子８２は、同じ構造を有し、プログラム動作の実行前においては互いに同じ電気的特性を有する。従って、データ素子８２にプログラム動作を実行する前の状態（リファレンス素子８１およびデータ素子８２ともに未プログラム動作状態）では、データ素子８２に流れる電流Ｉ３は、Ｉ３＞Ｉ２となる。

【0067】

一方、電流Ｉ１は、カレントミラー６によりミラーリングされ、電流Ｉ４となる。カレントミラー６の出力側トランジスタ６１に流れる電流Ｉ４は、基準電流となる。すなわち、出力側トランジスタ６１は、基準電流生成部の一例である。例えば、Ｉ１＝Ｉ２＝Ｉ４＝１μＡとすれば、データ素子８２にプログラム動作を実行する前の状態で、例えばＩ３＝３μＡとなる。

【0068】

ノードＮ３は、インバータ１０の入力端に接続される。インバータ１１の入力端は、インバータ１０の出力端に接続される。インバータ１１の出力端から出力信号Ｓｏｕｔが出力される。

【0069】

スイッチ９は、電源電圧ＶＤＤ の印加端とノードＮ３との間に接続される。スイッチ９をオン状態としたリセット状態では、インバータ１０の入力端の電圧がハイレベルに固定され、出力信号Ｓｏｕｔはハイレベルに固定される。リセット状態からスイッチ９がオフ状態に切り替えられると、データ素子８２にプログラム動作を実行する前の状態で、Ｉ３＞Ｉ４となり、ノードＮ３に電流が引かれ、インバータ１０の入力端の電圧がローレベルまで低下する。例えば上記の電流値の例の場合は、Ｉ３＝３μＡ、Ｉ４＝１μＡであるため、ノードＮ３に２μＡの電流が引かれる。これにより、インバータ１１から出力される出力信号Ｓｏｕｔは、ローレベルとなる。すなわち、出力信号Ｓｏｕｔは、“０”が記憶されている状態を示す信号として出力される。

【0070】

一方、データ素子８２にプログラム動作を実行した後の状態では、データ素子８２のゲート閾値電圧が高くなり、Ｉ３＝０となる。リセット状態からスイッチ９がオフ状態に切り替えられると、データ素子８２にプログラム動作を実行した後の状態では、Ｉ４＞Ｉ３となり、インバータ１０の入力端の電圧はハイレベルに維持される。従って、インバータ１１から出力される出力信号Ｓｏｕｔは、ハイレベルとなる。すなわち、出力信号Ｓｏｕｔは、“１”が記憶されている状態を示す信号として出力される。

【0071】

このように、本実施形態では、データ素子８２にプログラム動作を実行する前の状態では、カレントミラー８により基準電流である電流Ｉ４よりも大きい電流Ｉ３を生成し、データ素子８２にプログラム動作を実行した後の状態では、Ｉ３＜Ｉ４としている。そして、インバータ１０，１１により電流Ｉ３，Ｉ４の大小関係を検知することで、１ビットのデータを読み出している。

【0072】

不揮発性メモリ装置１は、記憶回路１Ａを有する。記憶回路１Ａは、データ素子８２と、出力側トランジスタ７２と、出力側トランジスタ６１と、スイッチ９と、インバータ１０，１１と、スイッチ１２と、を有する。このように、本実施形態では、１ビット分のデータに対応する記憶回路１Ａを小型化することが可能である。なお、不揮発性メモリ装置１は実際には複数ビット（例えば３２ビット）に対応しており、記憶回路１Ａは複数ビットのビットごとに設けられる。また、図８に示す構成のうち記憶回路１Ａ以外の構成は、複数ビットについて共通の回路（コモン回路）となる。

【0073】

また、本実施形態では、センス電圧Ｖｓｎｓを一定とする定電圧回路、カレントミラー５、および抵抗素子Ｒ１，Ｒ２により、リファレンス素子８１のＶｇｓに付加する電圧を精度良く設定している。例えば、Ｒ２をＲ１の１／２の抵抗値とすることで、上記付加する電圧をＶｓｎｓの１／２とすることができる。

【0074】

また、スイッチ９を仮にノードＮ３と接地端との間に接続している場合は、リセット状態からスイッチ９をオフ状態に切り替えた場合に、データ素子８２にプログラム動作を実行した後の状態では、基準電流である電流Ｉ４（例えば１μＡ）によりインバータ１０の入力端の電圧がローレベルからハイレベルへ立ち上がる。これに対し、本実施形態では、スイッチ９を電源電圧ＶＤＤの印加端とノードＮ３との間に接続しているため、リセット状態からスイッチ９をオフ状態に切り替えた場合に、データ素子８２にプログラム動作を実行する前の状態では、ノードＮ３に引かれる電流（Ｉ３－Ｉ４＝例えば２μＡ）によりインバータ１０の入力端の電圧がハイレベルからローレベルへ低下する。従って、ノードＮ３に引かれる電流がＩ４よりも大きいため、読み出し時間を短くすることができる。

【0075】

なお、図８に示す構成に限らず、カレントミラー８においては、データ素子８２のサイズをリファレンス素子８１のサイズよりも大きくしてもよい（データ素子８２のサイズ：リファレンス素子８１のサイズ＝Ｍ：１（Ｍ＞１））。この場合、抵抗素子Ｒ２は不要である。このような構成によっても、データ素子８２にプログラム動作を実行する前の状態で、電流Ｉ２よりも大きな電流Ｉ３を流すことが可能であり、Ｉ３＞Ｉ４とすることができる。

【0076】

＜２－１．プログラム動作＞
ここで、本実施形態におけるメモリ素子に対するプログラム動作について述べる。図９は、プログラム動作時におけるメモリ素子ＭＴ（ＮＭＯＳトランジスタ）への電圧印加を示す図である。図１０は、図９に対応するメモリ素子ＭＴの縦構造断面図である。メモリ素子ＭＴは、上記のデータ素子８２（図８）に使用される。

【0077】

図９および図１０に示すように、プログラム動作時には、メモリ素子ＭＴのゲートＧに高電圧Ｖｐｐ、ドレインＤに高電圧Ｖｐｐ、ソースＳにグランド電位Ｖｓｓ（＝０Ｖ）が印加される。高電圧Ｖｐｐは、例えば＋６．５Ｖであり、図８の構成ではＶｐｐ＝ＶＤＤである。

【0078】

このような電圧印加により、図１０に示す矢印のように、ゲートＧの直下においてソースＳからドレインＤ側へ流れるホットキャリア（電子）が発生する。ホットキャリアは、ゲートＧに印加される高電圧Ｖｐｐ（正の電圧）に引き込まれ、ゲートＧの側面に沿って設けられるドレインＤ側のサイドウォールＤＳｗにトラップされる（トラップされたホットキャリアＥを図１０に図示）。

【0079】

図１１は、リード動作時におけるメモリ素子ＭＴ１，ＭＴ２（ＮＭＯＳトランジスタ）への電圧印加を示す図である。図１２は、図１１に対応するメモリ素子ＭＴ１，ＭＴ２の縦構造断面図である。

【0080】

図１１および図１２に示すように、リード動作時には、メモリ素子ＭＴ１，ＭＴ２の各ゲートＧにゲート電圧Ｖｇ１，Ｖｇ２が印加され、各ドレインＤにドレイン電圧Ｖｄ１，Ｖｄ２が印加され、各ソースにグランド電位Ｖｓ（＝０Ｖ）が印加される。

【0081】

図１１および図１２では、例としてメモリ素子ＭＴ１がプログラム動作の実行前の状態（未プログラム動作状態）、メモリ素子ＭＴ２がプログラム動作の実行後の状態である場合を示している。従って、メモリ素子ＭＴ２のドレイン・ソース間の電圧は、プログラム動作時には高電圧（Ｖｐｐ）とし、リード動作時にはＶｄ２（＜Ｖｐｐ）とし、リード動作時と同じ極性でプログラム動作時に広げる。

【0082】

ここで、図１３の左方は、先述した比較例に係るメモリ素子ＭＴ１（未プログラム動作状態）のゲート電圧Ｖｇｓ－ドレイン電流Ｉｄｓ特性の一例を示し、図１３の右方は、先述した比較例に係るメモリ素子ＭＴ２（プログラム動作実行後の状態）のゲート電圧Ｖｇｓ－ドレイン電流Ｉｄｓ特性の一例を示す。なお、図１３においては、ドレイン電圧Ｖｄを変化させた場合の特性を示しており、Ｖｄ＝０．１Ｖの場合を実線で、Ｖｄ＝０．５Ｖの場合を破線で、Ｖｄ＝１．０Ｖの場合を一点鎖線で示している。

【0083】

プログラム動作を実行後の状態であるメモリ素子ＭＴ２（図７）においては、ソース側のサイドウォールＳＳｗに電荷がトラップされているため、ソース側の抵抗が高くなり、ドレイン電圧Ｖｄに依らず、未プログラム動作状態であるメモリ素子ＭＴ１と比べてドレイン電流が流れにくい。図１３に示すように、ドレイン電圧Ｖｄに依らず、メモリ素子ＭＴ２のゲート閾値電圧Ｖｔｈ２は、メモリ素子ＭＴ１のゲート閾値電圧Ｖｔｈ１よりも高くなる。

【0084】

これに対して、図１４の左方は、本開示の実施形態に係るメモリ素子ＭＴ１（未プログラム動作状態）のゲート電圧Ｖｇｓ－ドレイン電流Ｉｄｓ特性の一例を示し、図１４の右方は、本開示の実施形態に係るメモリ素子ＭＴ２（プログラム動作実行後の状態）のゲート電圧Ｖｇｓ－ドレイン電流Ｉｄｓ特性の一例を示す。なお、図１４においては、ドレイン電圧Ｖｄを変化させた場合の特性を示しており、Ｖｄ＝０．１Ｖの場合を実線で、Ｖｄ＝０．５Ｖの場合を破線で、Ｖｄ＝１．０Ｖの場合を一点鎖線で示している。

【0085】

プログラム動作を実行後の状態であるメモリ素子ＭＴ２（図１２）において、Ｖｄ＜１．０Ｖでピンチオフ（ドレインＤ付近におけるチャネル遮断）が生じる前の状態では、サイドウォールＤＳｗにトラップされた電荷の影響を受けてドレイン電流が流れにくくなる。これにより、図１４に示すように、Ｖｄ＝０．５Ｖ，０．１Ｖでは、メモリ素子ＭＴ２のドレイン電流は、メモリ素子ＭＴ１のドレイン電流より小さい。図１４に示すように、Ｖｄ＝０．１Ｖでは、メモリ素子ＭＴ２のゲート閾値電圧Ｖｔｈ２は、メモリ素子ＭＴ１のゲート閾値電圧Ｖｔｈ１より高くなっている。

【0086】

一方、メモリ素子ＭＴ２において、Ｖｄ≧１．０Ｖでピンチオフが生じる状態では、サイドウォールＤＳｗにトラップされた電荷の影響が見えなくなり、未プログラム動作状態であるメモリ素子ＭＴ１とほぼ同じドレイン電流となる。

【0087】

このように本実施形態では、比較例と異なり、ドレインＤ側に高電圧を印加することでプログラム動作を実行するが、リード動作時にドレイン電圧Ｖｄを低電圧（例えば０．１Ｖ）とすれば、未プログラム動作状態と比べてドレイン電流を少なくすることができ、データの読み出しが可能となる。

【0088】

これにより、本実施形態では、図８に示す不揮発性メモリ装置１の構成において、スイッチ１２を設けている。スイッチ１２の一端は、電源電圧ＶＤＤの印加端に接続される。スイッチ１２の他端は、データ素子８２のドレインに接続される。プログラム動作時には、スイッチ１２をオン状態とすることで、データ素子８２のドレインに高電圧（ＶＤＤ）を印加することができる。なお、スイッチ１２をオン状態とすることで、後述する出力側トランジスタ７２をオフ状態とすることができる。リード動作時には、スイッチ１２をオフ状態とする。また、プログラム動作時には、スイッチＳＷ８をオフ状態とすることで、データ素子８２のゲートに高電圧（ＶＤＤ）を印加する。

【0089】

このように、本実施形態では、データ素子８２に対してプログラム動作を実行するためのスイッチとしてスイッチ１２を設ければよく、仮に先述した比較例に係るスイッチＳＷ１～ＳＷ４（図１）に相当するスイッチを設ける場合よりも、回路サイズを小さくすることができる。

【0090】

＜２－３．低電圧制御＞
次に、カレントミラー７について述べる。カレントミラー７は、データ素子８２のドレイン電圧を低電圧に制御するために設けられる。カレントミラー７は、入力側トランジスタ７１と、出力側トランジスタ７２と、抵抗素子７３と、を有する。

【0091】

入力側トランジスタ７１および出力側トランジスタ７２は、いずれもＮＭＯＳトランジスタにより構成される。入力側トランジスタ７１のゲートとドレインは、短絡される。入力側トランジスタ７１のドレインは、カレントミラー４の出力側トランジスタ４２に接続される。入力側トランジスタ７１のソースは、抵抗素子７３の一端に接続される。抵抗素子７３の他端は、接地端に接続される。出力側トランジスタ７２のゲートは、入力側トランジスタ７１のゲートに接続される。出力側トランジスタ７２のソースは、データ素子８２のドレインに接続される。出力側トランジスタ７２のドレインは、ノードＮ３に接続される。

【0092】

電流Ｉ１は、カレントミラー４によりミラーリングされ、電流Ｉ５となる。電流Ｉ５は、入力側トランジスタ７１および抵抗素子７３を流れる。入力側トランジスタ７１のＶｇｓに対して、抵抗素子７３の両端間に生じる電圧を付加した電圧から出力側トランジスタ７２のＶｇｓだけ低下した電圧が、データ素子８２のドレイン電圧として印加される。

【0093】

本実施形態では、センス電圧Ｖｓｎｓを一定とする定電圧回路、カレントミラー４、および抵抗素子Ｒ１，７３により、抵抗素子Ｒ１と抵抗素子７３の抵抗比を設定して抵抗素子７３の両端間に生じる電圧を精度良く設定し、データ素子８２のドレイン電圧を低電圧に精度良く制御することができる。

【0094】

＜３．本開示の第２実施形態＞
先述のように第１実施形態に係る構成（図８）は、有用な技術であるが、以下説明するように改善される余地がある。図８の構成においては、データ素子８２がプログラム動作を実行された後の状態の場合、データ素子８２に流れるドレイン電流が少なくなり、出力側トランジスタ７２のＶｇｓが小さくなるため、データ素子８２のドレイン電圧が高くなる。このとき、図１４の右方に例を示したように、データ素子８２のゲート閾値電圧Ｖｔｈが低くなり、データ素子８２のドレイン電流が増え、プログラム動作の効果が減少する可能性がある。

【0095】

このような点を改善すべく、以下のような第２実施形態が実施される。図１５は、本開示の第２実施形態に係る不揮発性メモリ装置１Ｘの構成を示す図である。本実施形態に係る不揮発性メモリ装置１Ｘの第１実施形態（図８）との構成の差異は、出力側トランジスタ５１、リファレンス素子８１、スイッチＳＷ８、および抵抗素子Ｒ２を設けず、データ素子８２のゲートを出力側トランジスタ７２のドレインにノードＮ４において接続したことである。

【0096】

また、本実施形態では、インバータ１０，１１（図８）とは異なり、読み出し部１３を設けている。読み出し部１３は、コンパレータ１３１を有する。コンパレータ１３１の非反転入力端（＋）は、ノードＮ３に接続される。コンパレータ１３１の反転入力端（－）は、基準電圧Ｖ１３の印加端に接続される。コンパレータ１３１から出力信号Ｓｏｕｔが出力される。

【0097】

本実施形態では、スイッチ１２をオン状態とすることでデータ素子８２のドレインに高電圧（ＶＤＤ）を印加するとともに、データ素子８２のゲートに高電圧（ＶＤＤ）、データ素子８２のソースにグランド電位を印加することで、プログラム動作が実行される。リード動作時にはスイッチ１２はオフ状態である。

【0098】

リード動作時に、定電流である電流Ｉ１は、カレントミラー６によりミラーリングされて電流Ｉ４となる。電流Ｉ４は、出力側トランジスタ７２およびデータ素子８２を流れる。本実施形態では、データ素子８２が未プログラム動作状態、プログラム動作実行後の状態で、電流Ｉ４が一定となるようにデータ素子８２のゲート電圧、すなわちノードＮ４の電圧が制御される。

【0099】

データ素子８２が未プログラム動作状態、プログラム動作実行後の状態で、電流Ｉ４が一定であるため、出力側トランジスタ７２のＶｇｓが一定となり、Ｉ５＝Ｉ４であるため、抵抗素子７３の両端間に生じる電圧がデータ素子８２のドレイン電圧にコピーされ、当該ドレイン電圧が一定となる。

【0100】

上記のようにデータ素子８２が未プログラム動作状態、プログラム動作実行後の状態でデータ素子８２のドレイン電圧が変化しないため、図１４に示す例であれば、未プログラム動作状態（図１４左方）、プログラム動作実行後の状態（図１４の右方）のいずれの場合も、データ素子８２が例えばＶｄ＝０．１Ｖ（実線）の特性となる。従って、プログラム動作実行後の状態の場合にプログラムの効果が減少することが抑制される。未プログラム動作状態、プログラム動作実行後の状態で同じ電流Ｉ４を流すようにデータ素子８２のゲート電圧が制御されるため、当該ゲート電圧は、プログラム動作実行後の状態の場合に未プログラム動作状態の場合よりも高くなる（例えば、ゲート電圧が未プログラム動作状態：１．５Ｖ、プログラム動作実行後の状態：４Ｖ）。

【0101】

データ素子８２のゲート電圧、すなわちノードＮ４（Ｎ３）の電圧は、コンパレータ１３１において基準電圧Ｖ１３と比較され、比較結果として出力信号Ｓｏｕｔが生成される。データ素子８２が未プログラム動作状態の場合は出力信号Ｓｏｕｔがローレベル、データ素子８２がプログラム動作実行後の状態の場合は出力信号Ｓｏｕｔがハイレベルとなり、データを読み出すことができる。

【0102】

なお、本実施形態の変形例として、読み出し部１３は、図１６に示す不揮発性メモリ装置１Ｙのように、少なくとも１つのインバータ１３２，１３３を用いて構成されるインバータ段を有してもよい。これにより、読み出し部１３における回路面積を低減することができる。ただし、コンパレータにより読み出し部１３を構成するほうが設計がしやすい。

【0103】

＜４．変形例＞
図１７は、第２実施形態の他の変形例に係る不揮発性メモリ装置１Ｚの構成を示す図である。図１７に示す不揮発性メモリ装置１Ｚは、読み出し部１３、定電流源１４Ａ～１４Ｃ、抵抗１５、アンプ１６、ＮＭＯＳトランジスタ１７、抵抗１８、ＮＭＯＳトランジスタ１９、およびデータ素子２０を備える。

【0104】

アンプ１６の非反転入力端（＋）は、定電流源１４Ａと抵抗１５とが接続されるノードＮ１１に接続される。アンプ１６の出力端は、ＮＭＯＳトランジスタ１７のゲートに接続される。ＮＭＯＳトランジスタ１７のドレインは、定電流源１４Ｂに接続される。ＮＭＯＳトランジスタ１７のソースは、抵抗１８とノードＮ１２において接続される。ノードＮ１２は、アンプ１６の反転入力端（－）に接続される。

【0105】

アンプ１６の出力端は、ＮＭＯＳトランジスタ１９のゲートに接続される。ＮＭＯＳトランジスタ１９のドレインは、定電流源１４ＣにノードＮ１３において接続される。ＮＭＯＳトランジスタ１９のソースは、データ素子２０のドレインに接続される。データ素子２０のソースは、接地端に接続される。データ素子２０のゲートは、ＮＭＯＳトランジスタ１９のドレインにノードＮ１４において接続される。読み出し部１３の入力端は、ノードＮ１３に接続される。

【0106】

抵抗１５，１８の抵抗値は同じである。定電流源１４Ａ～１４Ｃの定電流値は同じである。アンプ１６による制御によりノードＮ１２の電圧は、定電流源１４Ａおよび抵抗１５によりノードＮ１１に生じる電圧となるように制御される。

【0107】

データ素子２０が未プログラム動作状態、プログラム動作実行後の状態で、定電流源１４ＣからＮＭＯＳトランジスタ１９およびデータ素子２０を流れる電流が一定となるようにデータ素子２０のゲート電圧、すなわちノードＮ１４の電圧が制御される。ＮＭＯＳトランジスタ１９を流れる電流が一定であるため、ＮＭＯＳトランジスタ１７，１９のＶｇｓが同じとなり、抵抗１８の両端間に生じる電圧がデータ素子２０のドレイン電圧にコピーされる。これにより、データ素子２０が未プログラム動作状態、プログラム動作実行後の状態でデータ素子２０のドレイン電圧が変化しない。従って、データ素子２０のプログラムの効果が減少することを抑制できる。読み出し部１３は、ノードＮ１３（Ｎ１４）の電圧に基づきハイレベルまたはローレベルの出力信号Ｓｏｕｔを出力する。

【0108】

また、アンプ１６は出力インピーダンスが低いため、高速にＮＭＯＳトランジスタ１７，１９のゲート電圧を立ち上げることができる。従って、起動時間を短くすることができる。なお、定電流源１４Ａ，１４Ｃによる定電流は、単独のトランジスタのみを駆動するため、大きな遅延にはつながらない。

【0109】

＜５．その他＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

【0110】

例えば、リファレンス素子８１およびデータ素子８２は、ＮＭＯＳトランジスタに限らず、ＰＭＯＳトランジスタにより構成することも可能である。ＰＭＯＳトランジスタにより構成する場合、リファレンス素子８１およびデータ素子８２以外の素子は適宜、接続関係およびトランジスタの種類等を変更される。

【0111】

＜６．付記＞
以上のように、例えば、本開示に係る不揮発性メモリ装置（１Ｘ）は、ドレイン側のサイドウォールにホットキャリアをトラップすることによりプログラム動作を実行可能であるメモリ素子（８２）と、
前記メモリ素子のゲートに接続される第１端と、前記メモリ素子の第１端に接続される第２端と、を有する第１ＭＯＳトランジスタ（７２）と、
前記第１ＭＯＳトランジスタおよび前記メモリ素子に流れる定電流を生成可能に構成される第１定電流源（６）と、
前記第１ＭＯＳトランジスタの第１端に生じる電圧に基づきデータを読み出し可能に構成される読み出し部（１３）と、を備える構成としている（第１の構成、図１５）。

【0112】

また、上記第１の構成において、前記メモリ素子（８２）および前記第１ＭＯＳトランジスタ（７２）は、ＮＭＯＳトランジスタにより構成され、前記メモリ素子のドレインと電源電圧（ＶＤＤ）の印加端との間にスイッチ（１２）が接続される構成としてもよい（第２の構成）。

【0113】

また、上記第１または第２の構成において、前記読み出し部（１３）は、前記第１ＭＯＳトランジスタの第１端に生じる電圧を基準電圧（Ｖ１３）と比較可能に構成されるコンパレータ（１３１）を有する構成としてもよい（第３の構成）。

【0114】

また、上記第１または第２の構成において、前記読み出し部（１３）は、少なくとも１つのインバータ（１３２，１３３）を含み、かつ前記第１ＭＯＳトランジスタの第１端に生じる電圧が入力されるインバータ段を有する構成としてもよい（第４の構成、図１６）。

【0115】

また、上記第１から第４のいずれかの構成において、前記第１ＭＯＳトランジスタ（７２）のゲートに接続されるゲートと、当該ゲートと短絡するドレインと、を有する第２ＭＯＳトランジスタ（７１）と、前記第２ＭＯＳトランジスタのソースと接続される第１抵抗（７３）と、を備える構成としてもよい（第５の構成）。

【0116】

また、上記第１から第４のいずれかの構成において、第２定電流源（１４Ａ）と、
第３定電流源（１４Ｂ）と、
前記第２定電流源に第１ノード（Ｎ１１）において接続される第２抵抗（１５）と、
前記第１ノードに接続される第１入力端と、第２入力端と、前記第１ＭＯＳトランジスタ（１９）のゲートに接続される出力端と、を有するアンプ（１６）と、
第３抵抗（１８）と、
前記出力端に接続されるゲートと、前記第３定電流源に接続されるドレインと、前記第２入力端および前記第３抵抗に接続されるソースと、を有する第３ＭＯＳトランジスタ（１７）と、を備える構成としてもよい（第６の構成、図１７）。

【産業上の利用可能性】

【0117】

本開示は、例えば、各種の半導体装置に搭載される不揮発性メモリ装置に利用することが可能である。

【符号の説明】

【0118】

１，１Ｘ，１Ｙ，１Ｚ 不揮発性メモリ装置
１Ａ 記憶回路
２ 差動アンプ
３ 駆動トランジスタ
４～８ カレントミラー
９ スイッチ
１０，１１ インバータ
１２ スイッチ
１３ 読み出し部
１３１ コンパレータ
１３２，１３３ インバータ
１４Ａ～１４Ｃ 定電流源
１５ 抵抗
１６ アンプ
１７ ＮＭＯＳトランジスタ
１８ 抵抗
１９ ＮＭＯＳトランジスタ
２０ データ素子
２１，２２ 入力トランジスタ
２３，２４ ＰＭＯＳトランジスタ
２５ 抵抗素子
４１ 入力側トランジスタ
４２ 出力側トランジスタ
５１ 出力側トランジスタ
６１ 出力側トランジスタ
７１ 入力側トランジスタ
７２ 出力側トランジスタ
７３ 抵抗素子
８１ リファレンス素子
８２ データ素子
１００ 不揮発性メモリ装置
ＣＭＡ，ＣＭＢ カレントミラー
ＤＳｗ サイドウォール
ＩＶ１～ＩＶ４ インバータ
ＭＴ メモリ素子
ＭＴ１，ＭＴ２ メモリ素子
Ｍｄ１ 第１データ素子
Ｍｄ２ 第２データ素子
Ｍｒ１ 第１リファレンス素子
Ｍｒ２ 第２リファレンス素子
ＰＭ１，ＰＭ２ ＰＭＯＳトランジスタ
ＰＭＡ～ＰＭＣ ＰＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗素子
Ｒｒ１ 第１リファレンス抵抗
Ｒｒ２ 第２リファレンス抵抗
Ｓ１～Ｓ４ スイッチ
ＳＡ センスアンプ
ＳＳｗ サイドウォール
ＳＷ１～ＳＷ４，ＳＷ８ スイッチ
ＳＷＡ，ＳＷＢ スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】