(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023137066
(43)【公開日】2023-09-29
(54)【発明の名称】ΔΣ変調器およびΔΣ型Ａ／Ｄコンバータ
(51)【国際特許分類】
H03M 3/04 20060101AFI20230922BHJP
【ＦＩ】
H03M3/04
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022043069
(22)【出願日】2022-03-17
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】山口 晴久
(72)【発明者】
【氏名】伊藤 謹司
(72)【発明者】
【氏名】室田 敏夫
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064AA01
5J064BA03
5J064BC06
5J064BC07
5J064BC11
5J064BC13
5J064BC14
5J064BC16
5J064BC22
(57)【要約】
【課題】精度を高めたΔΣ変調器を提供する。
【解決手段】マルチビット型のΔΣ変調器１００は、アナログ入力信号ＶＩＮをデジタル出力信号ＳＯＵＴに変換する。Ｄ／Ａコンバータ４０は、マルチビットの量子化器３０の出力信号ＳＯＵＴをアナログのフィードバック信号ＶＦＢに変換する。減算回路１２は、アナログ入力信号ＶＩＮとフィードバック信号ＶＦＢの誤差を生成する。ループフィルタ２０は、誤差を積分し、量子化器３０に出力する。ループフィルタ２０は、量子化器３０の前段に設けられ、１より大きいゲインを有するアンプ回路２２を備える。
【選択図】図６
【解決手段】マルチビット型のΔΣ変調器１００は、アナログ入力信号ＶＩＮをデジタル出力信号ＳＯＵＴに変換する。Ｄ／Ａコンバータ４０は、マルチビットの量子化器３０の出力信号ＳＯＵＴをアナログのフィードバック信号ＶＦＢに変換する。減算回路１２は、アナログ入力信号ＶＩＮとフィードバック信号ＶＦＢの誤差を生成する。ループフィルタ２０は、誤差を積分し、量子化器３０に出力する。ループフィルタ２０は、量子化器３０の前段に設けられ、１より大きいゲインを有するアンプ回路２２を備える。
【選択図】図６
【特許請求の範囲】
【請求項1】
アナログ入力信号をデジタル出力信号に変換するマルチビット型のΔΣ変調器であって、
マルチビットの量子化器と、
前記量子化器の出力信号をアナログのフィードバック信号に変換するＤ／Ａコンバータと、
前記アナログ入力信号と前記フィードバック信号の誤差を生成する減算回路と、
前記誤差を積分し、前記量子化器に出力するループフィルタと、
を備え、
前記ループフィルタは、前記量子化器の前段に設けられ、１より大きいゲインを有するアンプ回路を含む、ΔΣ変調器。
マルチビットの量子化器と、
前記量子化器の出力信号をアナログのフィードバック信号に変換するＤ／Ａコンバータと、
前記アナログ入力信号と前記フィードバック信号の誤差を生成する減算回路と、
前記誤差を積分し、前記量子化器に出力するループフィルタと、
を備え、
前記ループフィルタは、前記量子化器の前段に設けられ、１より大きいゲインを有するアンプ回路を含む、ΔΣ変調器。
【請求項2】
前記アンプ回路のゲインは、１．５より大きく３より小さい、請求項１に記載のΔΣ変調器。
【請求項3】
前記ループフィルタは、前記アンプ回路の前段に設けられたスイッチドキャパシタ回路をさらに含み、
前記アンプ回路は、
差動入力を形成する第１入力ノードおよび第２入力ノードと、
差動出力を形成する第１出力ノードおよび第２出力ノードと、
第１出力が前記第１出力ノードと接続され、第２出力が前記第２出力ノードと接続された完全差動アンプと、
前記第１入力ノードと前記完全差動アンプの第１入力の間に接続された第１スイッチと、
前記第２入力ノードと前記完全差動アンプの第２入力の間に接続された第２スイッチと、
前記完全差動アンプの前記第１入力と前記第１出力ノードの間に接続された第１キャパシタと、
前記完全差動アンプの前記第２入力と前記第２出力ノードの間に接続された第２キャパシタと、
前記完全差動アンプの前記第１入力と前記第１出力ノードの間に、前記第１キャパシタと並列に接続された第３スイッチと、
前記完全差動アンプの前記第２入力と前記第２出力ノードの間に、前記第２キャパシタと並列に接続された第４スイッチと、
を含む、請求項１または２に記載のΔΣ変調器。
前記アンプ回路は、
差動入力を形成する第１入力ノードおよび第２入力ノードと、
差動出力を形成する第１出力ノードおよび第２出力ノードと、
第１出力が前記第１出力ノードと接続され、第２出力が前記第２出力ノードと接続された完全差動アンプと、
前記第１入力ノードと前記完全差動アンプの第１入力の間に接続された第１スイッチと、
前記第２入力ノードと前記完全差動アンプの第２入力の間に接続された第２スイッチと、
前記完全差動アンプの前記第１入力と前記第１出力ノードの間に接続された第１キャパシタと、
前記完全差動アンプの前記第２入力と前記第２出力ノードの間に接続された第２キャパシタと、
前記完全差動アンプの前記第１入力と前記第１出力ノードの間に、前記第１キャパシタと並列に接続された第３スイッチと、
前記完全差動アンプの前記第２入力と前記第２出力ノードの間に、前記第２キャパシタと並列に接続された第４スイッチと、
を含む、請求項１または２に記載のΔΣ変調器。
【請求項4】
前記量子化器は、
複数の比較ユニットと、
前記複数の比較ユニットそれぞれに、差動の基準電圧を供給する基準電圧源と、
を備え、
前記複数の比較ユニットはそれぞれ、
前記アンプ回路の差動出力を受ける第１差動入力と、
前記差動の基準電圧を受ける第２差動入力と、
第１入力および第２入力を有するコンパレータと、
一端が前記コンパレータの前記第１入力と接続された第１キャパシタと、
一端が前記コンパレータの前記第２入力と接続された第２キャパシタと、
前記第１キャパシタの他端と前記第１差動入力の一方の間に接続された第１スイッチと、
前記第１キャパシタの前記他端と前記第２差動入力の一方の間に接続された第２スイッチと、
前記第２キャパシタの他端と前記第１差動入力の他方の間に接続された第３スイッチと、
前記第２キャパシタの前記他端と前記第２差動入力の他方の間に接続された第４スイッチと、
前記コンパレータの前記第１入力とコモン電圧ノードの間に接続された第５スイッチと、
前記コンパレータの前記第２入力と前記コモン電圧ノードの間に接続された第６スイッチと、
を含む、請求項１から３のいずれかに記載のΔΣ変調器。
複数の比較ユニットと、
前記複数の比較ユニットそれぞれに、差動の基準電圧を供給する基準電圧源と、
を備え、
前記複数の比較ユニットはそれぞれ、
前記アンプ回路の差動出力を受ける第１差動入力と、
前記差動の基準電圧を受ける第２差動入力と、
第１入力および第２入力を有するコンパレータと、
一端が前記コンパレータの前記第１入力と接続された第１キャパシタと、
一端が前記コンパレータの前記第２入力と接続された第２キャパシタと、
前記第１キャパシタの他端と前記第１差動入力の一方の間に接続された第１スイッチと、
前記第１キャパシタの前記他端と前記第２差動入力の一方の間に接続された第２スイッチと、
前記第２キャパシタの他端と前記第１差動入力の他方の間に接続された第３スイッチと、
前記第２キャパシタの前記他端と前記第２差動入力の他方の間に接続された第４スイッチと、
前記コンパレータの前記第１入力とコモン電圧ノードの間に接続された第５スイッチと、
前記コンパレータの前記第２入力と前記コモン電圧ノードの間に接続された第６スイッチと、
を含む、請求項１から３のいずれかに記載のΔΣ変調器。
【請求項5】
前記ΔΣ変調器の次数はｎであり、
前記ループフィルタは、ｎ個の積分アンプを含み、
前記積分アンプは、
第３入力ノードと、
第４入力ノードと、
第３出力ノードと、
第４出力ノードと、
前記第３入力ノードと前記第３出力ノードの間に接続された第３キャパシタと、
前記第４入力ノードと前記第４出力ノードの間に接続された第４キャパシタと、
第１入力が前記第３入力ノードと接続され、第２入力が前記第４入力ノードと接続され、第１出力が前記第３出力ノードと接続され、第２出力が前記第４出力ノードと接続された完全差動型のオペアンプと、
を含む、請求項１から４のいずれかに記載のΔΣ変調器。
前記ループフィルタは、ｎ個の積分アンプを含み、
前記積分アンプは、
第３入力ノードと、
第４入力ノードと、
第３出力ノードと、
第４出力ノードと、
前記第３入力ノードと前記第３出力ノードの間に接続された第３キャパシタと、
前記第４入力ノードと前記第４出力ノードの間に接続された第４キャパシタと、
第１入力が前記第３入力ノードと接続され、第２入力が前記第４入力ノードと接続され、第１出力が前記第３出力ノードと接続され、第２出力が前記第４出力ノードと接続された完全差動型のオペアンプと、
を含む、請求項１から４のいずれかに記載のΔΣ変調器。
【請求項6】
前記ΔΣ変調器の次数は３である、請求項１から５のいずれかに記載のΔΣ変調器。
【請求項7】
前記ΔΣ変調器の次数は２である、請求項１から５のいずれかに記載のΔΣ変調器。
【請求項8】
前記ΔΣ変調器の次数は４である、請求項１から５のいずれかに記載のΔΣ変調器。
【請求項9】
ひとつの半導体基板に集積化される、請求項１から８のいずれかに記載のΔΣ変調器。
【請求項10】
請求項１から９のいずれかに記載のΔΣ変調器と、
前記ΔΣ変調器の出力信号を帯域制限し、ダウンサンプリングするフィルタと、
を備える、ΔΣ型Ａ／Ｄコンバータ。
前記ΔΣ変調器の出力信号を帯域制限し、ダウンサンプリングするフィルタと、
を備える、ΔΣ型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ΔΣ変調器に関する。
【背景技術】
【0002】
高分解能が要求される微小信号の測定や、オーディオの用途において、ΔΣ型Ａ／Ｄコンバータが使用される。図１は、ΔΣ型Ａ／Ｄコンバータの基本構成を示すブロック図である。ΔΣ型Ａ／Ｄコンバータ２は、アナログ入力信号ＶＩＮをデジタル出力信号ＤＯＵＴに変換する。ΔΣ型Ａ／Ｄコンバータ２は、前段のアナログ部４と、後段のデジタル部６を備える。
【0003】
前段のアナログ部４は、ΔΣ変調器であり、アナログ入力信号ＶＩＮをオーバーサンプリングし、オーバーサンプリングした信号を、１ビットもしくは数ビットの粗いレベルでデジタル信号Ｓに変換する。
【0004】
ΔΣ変調器の出力には量子化ノイズが含まれることになる。この量子化ノイズは、ΔΣ変調器内部のループフィルタ（積分回路）によって高周波領域に追いやられる（ノイズシェーピング）。
【0005】
後段のデジタル部６は、デジタルフィルタであり、帯域制限フィルタとデシメーションフィルタの機能を有する。具体的には、デジタルフィルタは、ΔΣ変調器の出力に含まれる高周波ノイズを低域通過の帯域制限フィルタによって減衰させ、デシメーションフィルタによってデータレートを低下させる（ダウンサンプリング）。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１１－１０１２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ΔΣ変調器には、１ビットの量子化器を利用したシングルビット型と、多ビットの量子化器を利用したマルチビット型が存在する。
【0008】
近年、オーディオ用やセンサ用のＡ／Ｄコンバータには、より高い精度が求められるようになっており、マルチビット型が採用される場合が多い。
【0009】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、精度を高めたΔΣ変調器の提供にある。
【課題を解決するための手段】
【0010】
本開示のある態様は、アナログ入力信号をデジタル出力信号に変換するマルチビット型のΔΣ変調器に関する。ΔΣ変調器は、マルチビットの量子化器と、量子化器の出力信号をアナログのフィードバック信号に変換するＤ／Ａコンバータと、アナログ入力信号とフィードバック信号の誤差を生成する減算回路と、誤差を積分し、量子化器に出力するループフィルタと、を備える。ループフィルタは、量子化器の前段に設けられ、１より大きいゲインを有するアンプ回路を含む。
【0011】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0012】
本開示に係るΔΣ変調器によれば、精度を高めることができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0015】
（実施形態）
一実施形態に係るΔΣ変調器は、アナログ入力信号をデジタル出力信号に変換するマルチビット型のΔΣ変調器である。ΔΣ変調器は、マルチビットの量子化器と、量子化器の出力信号をアナログのフィードバック信号に変換するＤ／Ａコンバータと、アナログ入力信号とフィードバック信号の誤差を生成する減算回路と、誤差を積分し、量子化器に出力するループフィルタと、を備える。ループフィルタは、量子化器の前段に設けられ、１より大きいゲインを有するアンプ回路を含む。
一実施形態に係るΔΣ変調器は、アナログ入力信号をデジタル出力信号に変換するマルチビット型のΔΣ変調器である。ΔΣ変調器は、マルチビットの量子化器と、量子化器の出力信号をアナログのフィードバック信号に変換するＤ／Ａコンバータと、アナログ入力信号とフィードバック信号の誤差を生成する減算回路と、誤差を積分し、量子化器に出力するループフィルタと、を備える。ループフィルタは、量子化器の前段に設けられ、１より大きいゲインを有するアンプ回路を含む。
【0016】
この構成によれば、量子化器がマルチビットであるため、フィードバック信号とアナログ入力信号の誤差を小さくでき、ループフィルタ内の積分器の出力振幅が小さくなる。オペアンプは、振幅が小さい小信号領域で高い線形性を有するため、振幅が小さくなることで、高精度化が可能となる。また、そして積分器のキャパシタの容量を小さくしても、ループを安定化でき、また容量が小さいため、オペアンプの駆動能力を小さく設計できる。
【0017】
一方で、ループフィルタ内の信号の振幅が小さくなると、言い換えると、量子化器の入力電圧の振幅が小さくなると、量子化器がもつ誤差（たとえばオフセット誤差）の影響が、相対的に大きくなる。そこで、量子化器の前段に、アンプ回路を挿入することにより、ループフィルタ内の信号振幅を小さく保ちつつ、量子化器の入力信号の振幅を大きくできる。これにより量子化器の誤差の影響を相対的に小さくして、精度を高めることができる。
【0018】
一実施形態において、アンプ回路のゲインは、１．５より大きく３より小さくてもよい。
【0019】
一実施形態において、ループフィルタは、アンプ回路の前段に設けられたスイッチドキャパシタ回路をさらに含んでもよい。アンプ回路は、差動入力を形成する第１入力ノードおよび第２入力ノードと、差動出力を形成する第１出力ノードおよび第２出力ノードと、第１出力が第１出力ノードと接続され、第２出力が第２出力ノードと接続された完全差動アンプと、第１入力ノードと完全差動アンプの第１入力の間に接続された第１スイッチと、第２入力ノードと完全差動アンプの第２入力の間に接続された第２スイッチと、完全差動アンプの第１入力と第１出力ノードの間に接続された第１キャパシタと、完全差動アンプの第２入力と第２出力ノードの間に接続された第２キャパシタと、完全差動アンプの第１入力と第１出力ノードの間に、第１キャパシタと並列に接続された第３スイッチと、完全差動アンプの第２入力と第２出力ノードの間に、第２キャパシタと並列に接続された第４スイッチと、を含んでもよい。この構成では、スイッチドキャパシタ回路のキャパシタと、アンプ回路の第１キャパシタの比率に応じて、アンプ回路のゲインが決まる。
【0020】
一実施形態において、量子化器は、複数の比較ユニットと、複数の比較ユニットそれぞれに、差動の基準電圧を供給する基準電圧源と、を備えてもよい。複数の比較ユニットはそれぞれ、アンプ回路の差動出力を受ける第１差動入力と、差動の基準電圧を受ける第２差動入力と、第１入力および第２入力を有するコンパレータと、一端がコンパレータの第１入力と接続された第１キャパシタと、一端がコンパレータの第２入力と接続された第２キャパシタと、第１キャパシタの他端と第１差動入力の一方の間に接続された第１スイッチと、第１キャパシタの他端と第２差動入力の一方の間に接続された第２スイッチと、第２キャパシタの他端と第１差動入力の他方の間に接続された第３スイッチと、第２キャパシタの他端と第２差動入力の他方の間に接続された第４スイッチと、コンパレータの第１入力とコモン電圧ノードの間に接続された第５スイッチと、コンパレータの第２入力とコモン電圧ノードの間に接続された第６スイッチと、を含んでもよい。
【0021】
一実施形態において、ΔΣ変調器の次数はｎであり、ループフィルタは、ｎ個の積分アンプを含んでもよい。積分アンプは、第３入力ノードと、第４入力ノードと、第３出力ノードと、第４出力ノードと、第３入力ノードと第３出力ノードの間に接続された第３キャパシタと、第４入力ノードと第４出力ノードの間に接続された第４キャパシタと、第１入力が第３入力ノードと接続され、第２入力が第４入力ノードと接続され、第１出力が第３出力ノードと接続され、第２出力が第４出力ノードと接続された完全差動型のオペアンプと、を含んでもよい。
【0022】
一実施形態において、ΔΣ変調器の次数は３であってもよい。一実施形態においてΔΣ変調器の次数は２であってもよい。一実施形態において、ΔΣ変調器の次数は４であってもよい。
【0023】
一実施形態においてΔΣ変調器は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0024】
一実施形態において、ΔΣ型Ａ／Ｄコンバータは、上述のいずれかのΔΣ変調器と、ΔΣ変調器の出力信号を帯域制限し、ダウンサンプリングするフィルタと、を備えてもよい。
【0025】
（実施形態）
はじめに、マルチビット型のΔΣ変調器の利点と、その欠点を説明する。
はじめに、マルチビット型のΔΣ変調器の利点と、その欠点を説明する。
【0026】
図２は、ΔΣ変調器１０の回路図である。ΔΣ変調器１０は、主として、減算回路１２、ループフィルタ１４、量子化器１６、Ｄ／Ａコンバータ１８を備える。
【0027】
減算回路１２は、アナログ入力信号ＶＩＮと、Ｄ／Ａコンバータ１８の出力であるフィードバック信号ＶＦＢの誤差を生成する。ループフィルタ１４は、誤差を積算し、ノイズシェーピングを行う。
【0028】
量子化器１６は、ループフィルタ１４の出力信号を量子化する。量子化された信号は、Ｄ／Ａコンバータに入力される。
【0029】
ΔΣ変調器１０は、量子化器１６のビット数が１であるシングルビット型と、量子化器１６のビット数が２より大きいマルチビット型に分けられる。図３は、シングルビット型とマルチビット型のΔΣ変調器１０の動作を説明する図である。
【0030】
シングルビット型では、フィードバック信号ＶＦＢがハイ、ローの二値であるため、アナログ入力信号ＶＩＮとの誤差が大きい。そのためループフィルタ１４の内部信号、出力信号の振幅も大きい。
【0031】
これに対して、マルチビット型では、フィードバック信号ＶＦＢが多階調であるため、アナログ入力信号ＶＩＮとの誤差が小さくなる。そのためループフィルタ１４が取り扱う信号の振幅が小さくなる。そのため、ループフィルタ１４の内部のオペアンプの能力を小さくでき、またフィードバックループの安定性が、シングルビット型に比べて高いという利点がある。
【0032】
ループフィルタ１４は、ひとつ、または複数の積分器を含む。図４は、積分器ＩＮＴの構成例を示す回路図である。積分器ＩＮＴは、サンプリング回路１１０と、積分アンプ１２０を含む。サンプリング回路１１０は、スイッチドキャパシタ回路であり、キャパシタＣ５，Ｃ６、スイッチＳＷ９～ＳＷ１６を備える。スイッチＳＷ９、キャパシタＣ５、スイッチＳＷ１０は、第１入力ノードＩＮ１と第１出力ノードＯＵＴ１の間に直列に接続される。スイッチＳＷ１１、キャパシタＣ６、スイッチＳＷ１２は、第２入力ノードＩＮ２と第２出力ノードＯＵＴ２の間に直列に接続される。
【0033】
積分アンプ１２０は、第３キャパシタＣ３、第４キャパシタＣ４、完全差動オペアンプＯＡ２を備える。第３キャパシタＣ３は、入力ノードＩＮ３と出力ノードＯＵＴ３の間に接続され、第４キャパシタＣ４は、入力ノードＩＮ４と出力ノードＯＵＴ４の間に接続される。完全差動オペアンプＯＡ２の第１入力（－）は、入力ノードＩＮ３と接続され、第２入力（＋）は、入力ノードＩＮ４と接続され、第１出力（＋）は、出力ノードＯＵＴ３と接続され、第２出力（－）は、出力ノードＩＮ４と接続される。
【0034】
図５は、図４の完全差動オペアンプＯＡ２の入出力特性を示す図である。一般的に、オペアンプはコモン電圧Ｖｒを中心としたある範囲で線形性が保証されており、コモン電圧Ｖｒに近いほど線形性が高く、コモン電圧Ｖｒから離れるほど線形性が低下する。マルチビット型のΔΣ変調器では、シングルビット型のΔΣ変調器に比べて、ループフィルタ１４の内部のオペアンプが取り扱う信号振幅が小さくなるため、オペアンプを、線形性が高い領域で動作させることができる。したがって、マルチビット型のΔΣ変調器は、シングルビット型に比べて、高精度化が可能である。
【0035】
本発明者は、マルチビット型のΔΣ変調器について検討した結果、以下の課題を認識するに至った。なお、この課題を当業者の一般的な認識と捉えてはならない。
【0036】
図２を参照する。マルチビット型のΔΣ変調器では、ループフィルタ１４が取り扱う信号の振幅が小さくなり、ループフィルタ１４の出力信号Ｖｘの振幅、言い換えると、量子化器１６の入力信号Ｖｘの振幅が小さくなる。量子化器１６のビット数が同じ場合、入力電圧範囲が広い方が、１ＬＳＢの電圧が大きくなり、入力電圧範囲が狭くなると、１ＬＳＢの電圧が小さくなる。量子化器１６は、コンパレータを含んでおり、コンパレータは、オフセット電圧を有する。コンパレータのオフセット電圧が、１ＬＳＢの電圧を超えると、正しい電圧比較ができなくなる。つまり従来のマルチビット型のΔΣ変調器では、高精度化に限界があると言える。
【0037】
以下、実施形態に係るΔΣ変調器１００について説明する。
【0038】
図６は、実施形態に係るΔΣ変調器１００のブロック図である。ΔΣ変調器１００は、差動入力信号ＶＩＮをΔΣ変調してデジタル出力信号ＳＯＵＴに変換する。差動入力信号ＶＩＮは、相補的な正極信号Ｖｉｐおよび負極信号Ｖｉｎを含む。ΔΣ変調器１００は、ひとつの半導体基板に集積化される。
【0039】
ΔΣ変調器１００は、減算回路１２、ループフィルタ２０、量子化器３０、Ｄ／Ａコンバータ４０およびサンプリング回路１１０を備える。ΔΣ変調器１００は時間離散型であり、サンプリング回路１１０は、スイッチドキャパシタ回路で構成され、差動入力信号ＶＩＮをサンプリングする。
【0040】
Ｄ／Ａコンバータ４０は、ΔΣ変調器１００の出力信号、すなわち量子化器３０の出力信号ＳＯＵＴをアナログのフィードバック信号ＶＦＢに変換する。減算回路１２は、サンプリング回路１１０がサンプリングした入力信号ＶＩＮと、フィードバック信号ＶＦＢの誤差を生成する。
【0041】
ループフィルタ２０は、減算回路１２が生成する誤差信号をフィルタリングし、ノイズシェーピングする。ループフィルタ２０の次数は特に限定されない。またループフィルタ２０の構成も限定されず、フィードフォワード型であってもよいし、フィードバック型であってもよい。フィードフォワード型の場合、サンプリング回路１１０がサンプリングした入力信号ＶＩＮは、ループフィルタ２０に対してフィードフォワードされる。
【0042】
量子化器３０は、ループフィルタ２０が生成するノイズシェーピング後の信号を量子化する。量子化器３０はマルチビットであり、ビット数ｎは２以上である。
【0043】
ループフィルタ２０は、その最終段、言い換えると量子化器３０の前段に設けられたアンプ回路２２を備える。アンプ回路２２は、１より大きいゲインｇを有しており、その入力信号Ｖｘを増幅し、ループフィルタ２０の出力信号、言い換えると量子化器３０の入力信号Ｖｙの振幅を大きくする。
【0044】
以上がΔΣ変調器１００の構成である。続いて図６のΔΣ変調器１００の利点を説明する。
【0045】
図６のΔΣ変調器１００によれば、マルチビット型であるため、ループフィルタ２０が取り扱う信号振幅が小さい。これにより、ループフィルタ２０の内部のオペアンプを、線形性が高い領域で動作させることができる。
【0046】
また、ループフィルタ２０の最終段にアンプ回路２２を挿入し、アンプ回路２２によって、量子化器３０の入力信号Ｖｙの振幅を増大させている。これにより量子化器３０の入力電圧範囲が広くなり、１ＬＳＢに相当する電圧幅を、量子化器３０の内部のコンパレータのオフセット電圧よりも大きくすることができる。これにより、正しい電圧比較が可能となり、ΔΣ変調器１００の精度を改善することができる。言い換えると、アンプ回路２２のゲインｇは、量子化器３０の１ＬＳＢの電圧が、オフセット電圧より大きくなるように定めればよい。具体的にはゲインｇは、１．５～３の範囲で定めてもよい。
【0047】
【0048】
量子化器３０は、複数の比較ユニット３２＿１～３２＿ｍと、基準電圧源３４を備える。基準電圧源３４は、差動しきい値電圧ＶＴＨ１～ＶＴＨｍを生成する。比較ユニット３２＿ｉ（ｉ＝１，２…ｍ）は、ループフィルタ２０の出力信号を、しきい値電圧ＶＴＨｉと比較する。
【0049】
比較ユニット３２は、フリップフロップＦＦ１、スイッチＳＷ２１～ＳＷ２６、キャパシタＣ２１，Ｃ２２を含む。
【0050】
ループフィルタ２０は、アンプ回路２２および加算回路２４を備える。加算回路２４は、複数の内部信号Ｓ１～Ｓｋを重み付け加算する。加算回路２４は、複数のスイッチドキャパシタ回路２６＿１～２６＿ｋ、スイッチＳＷ４１，ＳＷ４２を含む。
【0051】
加算回路２４における重み付け係数は、スイッチドキャパシタ回路２６＿１～２６＿ｋのキャパシタの比で決まる。またアンプ回路２２のゲインは、アンプ回路２２のキャパシタＣ１，Ｃ２の容量Ｃａと、スイッチドキャパシタ回路２６の容量Ｃｂの比Ｃａ／Ｃｂで決まる。
【0052】
以上がΔΣ変調器１００の構成例である。図７のΔΣ変調器１００の利点は、比較技術との対比によって明確となる。
【0053】
図８は、比較技術に係るマルチビット型のΔΣ変調器１０Ｒの一部を示す回路図である。図８の量子化器１６の構成は、図７の量子化器３０と同様である。図８のループフィルタ１４は、図７の量子化器３０から、アンプ回路２２を省略した構造である。
【0054】
図８のΔΣ変調器１０Ｒでは、スイッチドキャパシタ回路２６のキャパシタＣ３１，Ｃ３２によって、比較ユニット３２のキャパシタＣ２１，Ｃ２２を駆動する必要があるため、キャパシタＣ３１，Ｃ３２の容量を大きくする必要がある。キャパシタＣ３１，Ｃ３２の容量を大きくすると、チップ面積が大きくなる。
【0055】
これに対して、図７のΔΣ変調器１００では、アンプ回路２２のオペアンプＯＡ１によって、比較ユニット３２のキャパシタＣ２１，Ｃ２２を駆動することができるため、キャパシタＣ３１，Ｃ３２の容量を小さくすることができ、チップ面積を削減できる。
【0056】
続いてΔΣ変調器１００の具体例を説明する。
【0057】
図９は、実施例１に係るΔΣ変調器１００Ａの回路図である。ΔΣ変調器１００Ａは三次のΔΣ変調器である。減算回路１２およびループフィルタ２０を含むブロックは、次数と等しい複数（３個）の積分器ＩＮＴ１，ＩＮＴ２，ＩＮＴ３、複数の加減算器ＡＤＤ１，ＡＤＤ２，ＡＤＤ３，ＡＤＤ４、および複数のフィードフォワードパスおよびフィードバックパスを備える。差動入力信号ＶＩＮを受けるパスｂ１，ｂ２，ｂ３，ｂ４それぞれには、サンプリング回路１１０が組み込まれる。その他の中間信号が伝送するパスｃ１，ｃ２，ｃ３，ａ１，ａ２，ｇ１には、サンプリング回路１３０が組み込まれる。ａ１，ａ２，ｂ１，ｂ２，ｂ３，ｂ４，ｃ１，ｃ２，ｃ３はフィードフォワードパスおよびフィードバックパスのゲインを示す。
【0058】
加算回路ＡＤＤ４の後段には、アンプ回路２２が設けられる。図９の加算回路ＡＤＤ４は、図７の加算回路２４に対応する。またゲインｂ４のサンプリング回路１１０およびゲインａ１，ａ２，ａ３のサンプリング回路１３０は、図７のスイッチドキャパシタ回路２６＿１～２６＿ｋ（ｋ＝４）に対応する。
【0059】
図１０は、実施例２に係るΔΣ変調器１００Ｂの回路図である。ΔΣ変調器１００Ｂは二次のΔΣ変調器であり、減算回路１２およびループフィルタ２０を含むブロックは、２個の積分回路ＩＮＴ１，ＩＮＴ２、複数の加算回路ＡＤＤ１～ＡＤＤ３を含む。差動入力信号ＶＩＮを受けるパスｂ１，ｂ２，ｂ３それぞれには、サンプリング回路１１０が組み込まれる。その他の中間信号が伝送するパスｃ１，ｃ２，ａ１，ａ２，ｇ１には、サンプリング回路１３０が組み込まれる。
【0060】
加算回路ＡＤＤ３の後段には、アンプ回路２２が設けられる。図１０の加算回路ＡＤＤ３は、図７の加算回路２４に対応する。またゲインｂ３のサンプリング回路１１０およびゲインａ１、ａ２のサンプリング回路１３０は、図７のスイッチドキャパシタ回路２６＿１～２６＿ｋ（ｋ＝３）に対応する。
【0061】
図１１は、実施形態に係るΔΣ変調器１００Ｃの回路図である。ΔΣ変調器１００Ｃは４次のΔΣ変調器であり、減算回路１２およびループフィルタ２０を含むブロックは、４個の積分回路ＩＮＴ１～ＩＮＴ４、５個の加算回路ＡＤＤ１～ＡＤＤ５を含む。差動入力信号ＶＩＮを受けるパスｂ１～ｂ５それぞれには、サンプリング回路１１０が組み込まれる。その他の中間信号が伝送するパスｃ１～ｃ４，ａ１～ａ４，ｇ１，ｇ２には、サンプリング回路１３０が組み込まれる。
【0062】
図１１の加算回路ＡＤＤ５は、図７の加算回路２４に対応する。またゲインｂ５のサンプリング回路１１０およびゲインａ１，ａ２，ａ３，ａ４のサンプリング回路１３０は、図７のスイッチドキャパシタ回路２６＿１～２６＿ｋ（ｋ＝５）に対応する。
【0063】
（用途）
実施形態に係るΔΣ変調器１００は、図１のΔΣ型Ａ／Ｄコンバータのアナログ部に採用することができる。ただしΔΣ変調器１００の用途は、Ａ／Ｄコンバータに限定されず、その他のさまざまな用途に利用できる。
実施形態に係るΔΣ変調器１００は、図１のΔΣ型Ａ／Ｄコンバータのアナログ部に採用することができる。ただしΔΣ変調器１００の用途は、Ａ／Ｄコンバータに限定されず、その他のさまざまな用途に利用できる。
【0064】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【0065】
１００ ΔΣ変調器
１２ 減算回路
２０ ループフィルタ
２２ アンプ回路
２４ 加算回路
３０ 量子化器
３２ 比較ユニット
３４ 基準電圧源
４０ Ｄ／Ａコンバータ
１１０ サンプリング回路
１２０ 積分アンプ
ＯＡ１ オペアンプ
１３０ サンプリング回路
１２ 減算回路
２０ ループフィルタ
２２ アンプ回路
２４ 加算回路
３０ 量子化器
３２ 比較ユニット
３４ 基準電圧源
４０ Ｄ／Ａコンバータ
１１０ サンプリング回路
１２０ 積分アンプ
ＯＡ１ オペアンプ
１３０ サンプリング回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】