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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023137672
(43)【公開日】2023-09-29
(54)【発明の名称】固体撮像装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20230922BHJP
H01L 21/8234 20060101ALI20230922BHJP
H01L 21/336 20060101ALI20230922BHJP
H04N 25/70 20230101ALI20230922BHJP
【ＦＩ】
H01L27/146 A
H01L27/06 102A
H01L27/088 B
H01L27/088 C
H01L29/78 301V
H01L29/78 301X
H04N5/369
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022043972
(22)【出願日】2022-03-18
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100112955
【弁理士】
【氏名又は名称】丸島 敏一
(72)【発明者】
【氏名】盛一 正成
【テーマコード（参考）】
4M118
5C024
5F048
5F140
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA02
4M118CA22
4M118DD04
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118FA38
4M118GA02
4M118GC07
4M118GC14
4M118GD03
4M118GD04
5C024CY47
5C024GX02
5C024HX40
5F048AA01
5F048AA04
5F048AB10
5F048AC01
5F048AC10
5F048BA01
5F048BA15
5F048BB05
5F048BB19
5F048BD01
5F048BD06
5F048BE09
5F048BF02
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BF18
5F048BG13
5F048DA25
5F048DA27
5F140AA29
5F140AA30
5F140AA39
5F140AB01
5F140AB06
5F140BA01
5F140BA07
5F140BB05
5F140BF04
5F140BF42
5F140BF43
5F140BG12
5F140BG14
5F140CA06
5F140CB04
(57)【要約】
【課題】固体撮像装置の画素を分離するトレンチに画素トランジスタを配置する。
【解決手段】固体撮像装置は、トレンチと、画素トランジスタとを備える。トレンチは、画素を分離する。画素トランジスタは、トレンチの側面に沿ってトレンチの深さ方向に対して交差する方向にチャネル領域を形成する。画素トランジスタのゲート電極の少なくとも一部はトレンチ内に位置してもよい。画素トランジスタのソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つはトレンチの側面に位置してもよい。画素トランジスタは、駆動トランジスタ、選択トランジスタ、リセットトランジスタおよび転送トランジスタのうちの少なくとも１つを含んでもよい。
【選択図】 図４
【解決手段】固体撮像装置は、トレンチと、画素トランジスタとを備える。トレンチは、画素を分離する。画素トランジスタは、トレンチの側面に沿ってトレンチの深さ方向に対して交差する方向にチャネル領域を形成する。画素トランジスタのゲート電極の少なくとも一部はトレンチ内に位置してもよい。画素トランジスタのソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つはトレンチの側面に位置してもよい。画素トランジスタは、駆動トランジスタ、選択トランジスタ、リセットトランジスタおよび転送トランジスタのうちの少なくとも１つを含んでもよい。
【選択図】 図４
【特許請求の範囲】
【請求項1】
画素を分離するトレンチと、
前記トレンチの側面に沿って前記トレンチの深さ方向に対して交差する方向にチャネル領域を形成する画素トランジスタと
を具備する固体撮像装置。
前記トレンチの側面に沿って前記トレンチの深さ方向に対して交差する方向にチャネル領域を形成する画素トランジスタと
を具備する固体撮像装置。
【請求項2】
前記画素トランジスタのゲート電極の少なくとも一部は前記トレンチ内に位置する
請求項１記載の固体撮像装置。
請求項１記載の固体撮像装置。
【請求項3】
前記トレンチの深さ方向に対して交差する方向は、カラム方向およびロウ方向のうちの少なくとも１つを含む
請求項１記載の固体撮像装置。
請求項１記載の固体撮像装置。
【請求項4】
前記画素トランジスタは、駆動トランジスタ、選択トランジスタ、リセットトランジスタおよび転送トランジスタのうちの少なくとも１つを含む
請求項１記載の固体撮像装置。
請求項１記載の固体撮像装置。
【請求項5】
前記画素トランジスタのソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つは前記トレンチの側面に位置する
請求項１記載の固体撮像装置。
請求項１記載の固体撮像装置。
【請求項6】
前記トレンチの深さ方向の一部に埋め込まれた絶縁層をさらに具備し、
前記画素トランジスタのゲート電極の一部は、前記絶縁層上においてゲート絶縁膜を介して前記トレンチの側面上に位置する
請求項１記載の固体撮像装置。
前記画素トランジスタのゲート電極の一部は、前記絶縁層上においてゲート絶縁膜を介して前記トレンチの側面上に位置する
請求項１記載の固体撮像装置。
【請求項7】
前記画素トランジスタのゲート電極の一部は、前記画素上に位置する
請求項１記載の固体撮像装置。
請求項１記載の固体撮像装置。
【請求項8】
前記画素上において前記画素トランジスタのゲート電極下に位置するスペーサ絶縁層をさらに具備する請求項７記載の固体撮像装置。
【請求項9】
互いに隣接する画素のソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つは、前記トレンチによって分離されている
請求項１記載の固体撮像装置。
請求項１記載の固体撮像装置。
【請求項10】
互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグと、
前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグを介し、前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれを接続する配線と
をさらに具備する請求項１記載の固体撮像装置。
前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグを介し、前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれを接続する配線と
をさらに具備する請求項１記載の固体撮像装置。
【請求項11】
互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに前記トレンチを跨いで接続されたコンタクトプラグをさらに具備する請求項１記載の固体撮像装置。
【請求項12】
互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに前記トレンチを跨いで接続され、前記画素トランジスタのゲート電極と同一の材料で形成された台座層をさらに具備する請求項１記載の固体撮像装置。
【請求項13】
前記ソースおよびドレインのそれぞれに接続された台座層の一部は、前記トレンチ内に位置する
請求項１２記載の固体撮像装置。
請求項１２記載の固体撮像装置。
【請求項14】
前記画素トランジスタのゲート電極および前記台座層の材料は、不純物が導入された多結晶シリコンである
請求項１２記載の固体撮像装置。
請求項１２記載の固体撮像装置。
【請求項15】
前記画素トランジスタとして用いられる転送トランジスタはプレーナ構造を有し、前記転送トランジスタのゲート電極の幅方向の端部は、前記トレンチに埋め込まれた絶縁層上に位置する
請求項１記載の固体撮像装置。
請求項１記載の固体撮像装置。
【請求項16】
前記画素トランジスタとして用いられる転送トランジスタのゲート電極の幅方向の端部は、前記トレンチの側面上に位置する
請求項１記載の固体撮像装置。
請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、固体撮像装置に関する。詳しくは、本技術は、固体撮像装置の画素トランジスタに関する。
【背景技術】
【0002】
固体撮像装置では、画素を分離するために、素子分離構造が設けられる。例えば、素子分離構造として、ＦＤＴＩ（Front Deep Trench Isolation）とＲＤＴＩ（Rear Deep Trench Isolation）とを用いた構造が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１７／１８７９５７号
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述の従来技術では、ＦＤＴＩによってフォトダイオードと隔てられた位置に画素トランジスタが配置される。このため、画素トランジスタの配置領域をＦＤＴＩの配置領域と別個に確保する必要があり、その分に応じて感光面の面積の減少を招くおそれがあった。
【0005】
本技術はこのような状況に鑑みて生み出されたものであり、固体撮像装置の画素を分離するトレンチに画素トランジスタを配置することを目的とする。
【課題を解決するための手段】
【0006】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、画素を分離するトレンチと、上記トレンチの側面に沿って上記トレンチの深さ方向に対して交差する方向にチャネル領域を形成する画素トランジスタとを具備する。これにより、画素トランジスタのゲート電極をトレンチ内に配置しつつ、画素トランジスタがトレンチに沿って配置されるという作用をもたらす。
【0007】
また、第１の側面において、上記画素トランジスタのゲート電極の少なくとも一部は上記トレンチ内に位置する。これにより、画素トランジスタをトレンチに沿って配置しつつ、トレンチの深さ方向にゲート幅が拡大されるという作用をもたらす。
【0008】
また、第１の側面において、上記トレンチの深さ方向に対して交差する方向は、カラム方向およびロウ方向のうちの少なくとも１つを含む。これにより、カラム方向およびロウ方向に画素を分離しつつ、トレンチの側面に画素トランジスタが配置されるという作用をもたらす。
【0009】
また、第１の側面において、上記画素トランジスタは、駆動トランジスタ、選択トランジスタ、リセットトランジスタおよび転送トランジスタのうちの少なくとも１つを含む。これにより、駆動トランジスタ、選択トランジスタ、リセットトランジスタおよび転送トランジスタの画素上での専有面積の増大を抑制しつつ、ゲート幅が拡大されるという作用をもたらす。
【0010】
また、第１の側面において、上記画素トランジスタのソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つは上記トレンチの側面に位置する。これにより、画素トランジスタの動作がトレンチの側面側で実現されるという作用をもたらす。
【0011】
また、第１の側面において、上記トレンチの深さ方向の一部に埋め込まれた絶縁層をさらに具備し、上記画素トランジスタのゲート電極の一部は、上記絶縁層上においてゲート絶縁膜を介して上記トレンチの側面上に位置する。これにより、画素分離の安定性を向上させつつ、画素トランジスタのチャネル領域がトレンチの側面に形成されるという作用をもたらす。
【0012】
また、第１の側面において、上記画素トランジスタのゲート電極の一部は、上記画素上に位置する。これにより、ゲート電極のコンタクト面積が確保されるという作用をもたらす。
【0013】
また、第１の側面において、上記画素上において上記ゲート電極下に位置するスペーサ絶縁層をさらに具備する。これにより、画素上に位置するゲート電極の角部が画素から遠ざけられるという作用をもたらす。
【0014】
また、第１の側面において、互いに隣接する画素のソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つは、上記トレンチによって分離されている。これにより、互いに隣接する画素のソース、ドレインおよびフローティングディフュージョンのそれぞれのトレンチ内での接続が不要になるという作用をもたらす。
【0015】
また、第１の側面において、互いに隣接する画素間で上記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグと、上記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグを介し、上記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれを接続する配線とをさらに具備する。これにより、トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれが接続されるという作用をもたらす。
【0016】
また、第１の側面において、互いに隣接する画素間で上記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに上記トレンチを跨いで接続されたコンタクトプラグをさらに具備する。これにより、トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれが接続されるという作用をもたらす。
【0017】
また、第１の側面において、互いに隣接する画素間で上記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに上記トレンチを跨いで接続され、上記画素トランジスタのゲート電極と同一の材料で形成された台座層をさらに具備する。これにより、コンタクトプラグの形成時にコンタクトプラグの先端がトレンチ内に侵入するのが防止されるという作用をもたらす。
【0018】
また、第１の側面において、上記ソースおよびドレインのそれぞれに接続された台座層の一部は、上記トレンチ内に位置する。これにより、トレンチ内に埋め込まれたゲート電極の深さ方向のゲート幅に対応してトレンチ内のソースおよびドレインの深さ方向の幅が拡大されるという作用をもたらす。
【0019】
また、第１の側面において、上記ゲート電極および上記台座層の材料は、不純物が導入された多結晶シリコンである。これにより、フォトリソグラフィー技術およびドライエッチング技術に基づいてゲート電極および台座層を一括形成されるという作用をもたらす。
【0020】
また、第１の側面において、上記画素トランジスタとして用いられる転送トランジスタはプレーナ構造を有し、上記転送トランジスタのゲート電極の幅方向の端部は、上記トレンチに埋め込まれた絶縁層上に位置する。これにより、転送トランジスタのゲート幅の画素間の均一性が向上されるという作用をもたらす。
【0021】
また、第１の側面において、上記画素トランジスタとして用いられる転送トランジスタのゲート電極の幅方向の端部は、上記絶縁層上においてゲート絶縁膜を介して上記トレンチの側面上に位置する。これにより、転送トランジスタのチャネル領域がトレンチの側面側に拡大されるという作用をもたらす。
【図面の簡単な説明】
【0022】
【図1】第１の実施の形態に係る撮像装置の構成例を示すブロック図である。
【図2】第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
【図3】第１の実施の形態に係る画素の回路構成例を示す図である。
【図4】第１の実施の形態に係る画素の構成例を示す断面図である。
【図5】第１の実施の形態に係る画素の構成例を拡大して示す断面図である。
【図6】第１の実施の形態に係る画素の構成例をさらに拡大して示す断面図である。
【図7】第２の実施の形態に係る画素の構成例を示す断面図である。
【図8】第３の実施の形態に係る画素の構成例を示す断面図である。
【図9】第３の実施の形態に係る画素の構成を拡大して示す断面図である。
【図10】第４の実施の形態に係る画素の構成例を示す断面図である。
【図11】第５の実施の形態に係る画素の回路構成例を示す図である。
【図12】第５の実施の形態に係るセルの構成例を示す平面図である。
【図13】第５の実施の形態に係るセルの構成例のＡ１－Ｂ１線の位置で切断した断面図である。
【図14】第５の実施の形態に係るセルの構成例のＡ２－Ｂ２線の位置で切断した断面図である。
【図15】第５の実施の形態に係るセルの構成例のＡ３－Ｂ３線の位置で切断した断面図である。
【図16】第５の実施の形態に係るセルの構成例のＡ４－Ｂ４線の位置で切断した断面図である。
【図17】第６の実施の形態に係るセルの構成例を示す平面図である。
【図18】第６の実施の形態に係るセルの構成例のＡ１－Ｂ１線の位置で切断した断面図である。
【図19】第６の実施の形態に係るセルの構成例のＡ２－Ｂ２線の位置で切断した断面図である。
【図20】第６の実施の形態に係るセルの構成例のＡ３－Ｂ３線の位置で切断した断面図である。
【図21】第７の実施の形態に係るセルの構成例を示す平面図である。
【図22】第７の実施の形態に係るセルの構成例のＡ１－Ｂ１線の位置で切断した断面図である。
【図23】第７の実施の形態に係るセルの構成例のＡ２－Ｂ２線の位置で切断した断面図である。
【図24】第７の実施の形態に係るセルの構成例のＡ３－Ｂ３線の位置で切断した断面図である。
【図25】第８の実施の形態に係るセルの構成例を示す平面図である。
【図26】第９の実施の形態に係るセルの構成例を示す平面図である。
【図27】第９の実施の形態に係るセルの構成例のＡ５－Ｂ５線の位置で切断した断面図である。
【図28】第９の実施の形態に係るセルの構成例のＡ６－Ｂ６線の位置で切断した断面図である。
【図29】第１０の実施の形態に係るセルの構成例を示す平面図である。
【図30】第１０の実施の形態に係るセルの構成例のＡ７－Ｂ７線の位置で切断した断面図である。
【図31】第１１の実施の形態に係るセルの構成例を示す平面図である。
【図32】第１１の実施の形態に係るセルの構成例のＡ８－Ｂ８線の位置で切断した断面図である。
【図33】第１２の実施の形態に係る画素の回路構成例を示す図である。
【図34】第１３の実施の形態に係る画素の回路構成例を示す図である。
【発明を実施するための形態】
【0023】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（1画素１セル構造において画素トランジスタをトレンチ内に設けた例）
２．第２の実施の形態（ゲート電極下にスペーサ絶縁層を設けた例）
３．第３の実施の形態（画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成した例）
４．第４の実施の形態（画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成し、ゲート電極下にスペーサ絶縁層を設けた例）
５．第５の実施の形態（４画素１セル構造において画素トランジスタをトレンチ内に設けた例）
６．第６の実施の形態（画素分離領域にて分離された画素トランジスタの不純物拡散層に共通に接続されるコンタクトプラグを設けた例）
７．第７の実施の形態（画素トランジスタのゲート電極と同一の材料で形成された台座層を画素トランジスタの不純物拡散層上に設けた例）
８．第８の実施の形態（画素トランジスタをダブルアンプ構成とした例）
９．第９の実施の形態（転送トランジスタのゲート電極の幅方向の端部を画素分離領域上に配置した例）
１０．第１０の実施の形態（転送トランジスタのチャネル領域をトレンチの側面側に拡大した例）
１１．第１１の実施の形態（フローティングディフュージョン上に台座層を設けた例）
１２．第１２の実施の形態（画素トランジスタをトレンチ内に設けた構成を２行４列の８画素１セル構造に適用した例）
１３．第１３の実施の形態（画素トランジスタをトレンチ内に設けた構成を１行８列の８画素１セル構造に適用した例）
１．第１の実施の形態（1画素１セル構造において画素トランジスタをトレンチ内に設けた例）
２．第２の実施の形態（ゲート電極下にスペーサ絶縁層を設けた例）
３．第３の実施の形態（画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成した例）
４．第４の実施の形態（画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成し、ゲート電極下にスペーサ絶縁層を設けた例）
５．第５の実施の形態（４画素１セル構造において画素トランジスタをトレンチ内に設けた例）
６．第６の実施の形態（画素分離領域にて分離された画素トランジスタの不純物拡散層に共通に接続されるコンタクトプラグを設けた例）
７．第７の実施の形態（画素トランジスタのゲート電極と同一の材料で形成された台座層を画素トランジスタの不純物拡散層上に設けた例）
８．第８の実施の形態（画素トランジスタをダブルアンプ構成とした例）
９．第９の実施の形態（転送トランジスタのゲート電極の幅方向の端部を画素分離領域上に配置した例）
１０．第１０の実施の形態（転送トランジスタのチャネル領域をトレンチの側面側に拡大した例）
１１．第１１の実施の形態（フローティングディフュージョン上に台座層を設けた例）
１２．第１２の実施の形態（画素トランジスタをトレンチ内に設けた構成を２行４列の８画素１セル構造に適用した例）
１３．第１３の実施の形態（画素トランジスタをトレンチ内に設けた構成を１行８列の８画素１セル構造に適用した例）
【0024】
＜１．第１の実施の形態＞
図１は、第１の実施の形態に係る撮像装置の構成例を示すブロック図である。
図１は、第１の実施の形態に係る撮像装置の構成例を示すブロック図である。
【0025】
図１において、撮像装置１００は、光学系１１０、固体撮像装置１２０、撮像制御部１３０、画像処理部１４０、記憶部１５０、表示部１６０および操作部１７０を備える。撮像制御部１３０、画像処理部１４０、記憶部１５０、表示部１６０および操作部１７０は、バス１８０を介して互いに接続されている。
【0026】
光学系１１０は、被写体からの光を固体撮像装置１２０に入射させ、被写体の像を固体撮像装置１２０の受光面に結像させる。光学系１１０は、例えば、フォーカスレンズ、ズームレンズおよび絞りなどを備えることができる。
【0027】
固体撮像装置１２０は、被写体からの光を画素ごとに電気信号に変換し、その電気信号をデジタル化して出力する。固体撮像装置１２０は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。
【0028】
撮像制御部１３０は、操作部１７０からの指令に基づいて固体撮像装置１２０による撮像を制御する。このとき、撮像制御部１３０は、固体撮像装置１２０の露光条件および撮像タイミングなどを制御することができる。
【0029】
画像処理部１４０は、固体撮像装置１２０からの出力に基づいて画像処理を実施する。画像処理は、例えば、ガンマ補正、ホワイトバランス処理、シャープネス処理、階調変換処理である。画像処理部１４０は、ソフトウェアに基づいて処理を実行するプロセッサを備えていてもよい。
【0030】
記憶部１５０は、固体撮像装置１２０で撮像された撮像画像を記憶したり、固体撮像装置１２０の撮像パラメータなどを記憶したりする。また、記憶部１５０は、ソフトウェアに基づいて撮像装置１２０を動作させるプログラムを記憶することができる。記憶部１５０は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）およびメモリカードを含んでもよい。
【0031】
表示部１６０は、撮像画像を表示したり、撮像操作をサポートする各種情報を表示したりする。表示部１６０は、液晶ディスプレイであってもよいし、有機ＥＬ（Electro Luminescence）ディスプレイであってもよい。
【0032】
操作部１７０は、撮像装置１００を操作するユーザインターフェースを提供する。操作部１７０は、例えば、撮像装置１００に設けられたボタン、ダイヤルおよびスイッチを含んでもよい。操作部１７０は、表示部１６０とともにタッチパネルで構成してもよい。
【0033】
図２は、第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
【0034】
図２において、固体撮像装置１２０は、画素アレイ部２１０、垂直走査回路２２０、カラム信号処理部２３０、水平走査回路２４０および制御回路２５０を備える。
【0035】
画素アレイ部２１０は、複数の画素２０１を備える。画素２０１は、ロウ方向（水平方向とも言う）Ｘおよびカラム方向（垂直方向とも言う）Ｙに沿ってマトリックス状に配列される。
【0036】
垂直走査回路２２０は、読み出し対象となる画素２０１をカラム方向Ｙに走査する。垂直走査回路２２０は、垂直レジスタを用いて構成してもよい。
【0037】
カラム信号処理部２３０は、各画素２０１からカラム方向Ｙに伝送された信号を処理する。例えば、カラム信号処理部２３０は、各画素２０１からカラム方向Ｙに伝送された信号に基づいて、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を実施することができる。また、カラム信号処理部２３０は、各画素２０１からカラム方向Ｙに伝送された信号に基づいて、ＡＤ（Analog to Digital）変換処理を実施することができる。
【0038】
水平走査回路２４０は、読み出し対象となる画素２０１をロウ方向Ｘに走査する。水平走査回路２４０は、水平レジスタを用いて構成してもよい。
【0039】
制御回路２５０は、垂直走査回路２２０、カラム信号処理部２３０および水平走査回路２４０を制御する。例えば、制御回路２５０は、カラム方向Ｙの走査タイミング、ロウ方向Ｘの走査タイミングおよびカラム信号処理部２３０の処理タイミングを制御することができる。
【0040】
図３は、第１の実施の形態に係る画素の回路構成例を示す図である。
【0041】
図３において、画素２０１は、フォトダイオード２１１、転送トランジスタ２２１、リセットトランジスタ２６１、駆動トランジスタ２６２、選択トランジスタ２６３およびフローティングディフュージョン２６０を備える。
【0042】
駆動トランジスタ２６２と選択トランジスタ２６３は、直列に接続されている。フォトダイオード２１１のカソードは、転送トランジスタ２２１を介してフローティングディフュージョン２６０に接続されている。また、フローティングディフュージョン２６０は、リセットトランジスタ２６１を介して電源Ｖｄｄに接続されている。また、電源Ｖｄｄは、駆動トランジスタ２６２と選択トランジスタ２６３の直列回路を介して垂直信号線２７０に接続されている。駆動トランジスタ２６２のゲート電極はフローティングディフュージョン２６０に接続され、選択トランジスタ２６３のゲート電極はロウ選択線２７１に接続されている。
【0043】
転送トランジスタ２２１がオンすると、フォトダイオード２１１に蓄積された電荷がフローティングディフュージョン２６０に転送される。そして、選択トランジスタ２６３がオンすると、フローティングディフュージョン２６０の電位に応じて駆動トランジスタ２６２のソース電位が変化する。そして、駆動トランジスタ２６２のソース電位は、選択トランジスタ２６３を介して垂直信号線２７０に印加され、垂直信号線２７０を介して出力信号Ｖｏｕｔとして伝送される。また、リセットトランジスタ２６１がオンすると、フローティングディフュージョン２６０に蓄積された電荷が排出される。
【0044】
以下、実施の形態に係る画素のレイアウトおよび断面構造について、１画素１セル構造を例にとって説明する。なお、以下の説明では、裏面照射型ＣＭＯＳイメージセンサを例にとる。
【0045】
【0046】
図４乃至図６において、半導体基板３０１には、画素２０１ごとにフォトダイオード２１１が形成されている。また、半導体基板３０１には、画素２０１を分離するトレンチ３０２が形成されている。半導体基板３０１は、例えば、単結晶シリコン基板を用いることができる。半導体基板３０１は、ＧａＡｓなどのIII－Ｖ族基板でもよい。このとき、フォトダイオード２１１は、トレンチ３０２にて画素２０１ごとに分離される。トレンチ３０２は、半導体基板３０１を厚さ方向に貫通するように半導体基板３０１の表面側から裏面側に渡って形成することができる。
【0047】
トレンチ３０２には絶縁層３０３が埋め込まれている。トレンチ３０２に絶縁層３０３が埋め込まれた画素分離領域は、ＦＦＴＩ（Full-thickness Front deep Trench Isolation）として用いることができる。絶縁層３０３は、ＳＡ－ＣＶＤ（Sub Atmospheric-Chemical Vapor Deposition）にて形成することができる。絶縁層３０３は、例えば、シリコン酸化膜を用いることができる。絶縁層３０３が埋め込まれるトレンチ３０２の側面にＰ型不純物を注入し、空乏層またはピニング層をトレンチ３０２の側面に形成してもよい。
【0048】
また、トレンチ３０２の深さ方向Ｚの一部には、ゲート電極３０４の一部が埋め込まれている。このとき、ゲート電極３０４がトレンチ３０２内に埋め込まれる領域では、絶縁層３０３を除去することができる。ゲート電極３０４の材料は、例えば、不純物が導入された多結晶シリコンを用いることができる。このとき、トレンチ３０２内では、ゲート電極３０４は、絶縁層３０３上に位置する。ゲート電極３０４は、画素トランジスタに用いることができる。このとき、ゲート電極３０４は、トレンチ３０２の側面に沿ってトレンチ３０２の深さ方向Ｚに対して交差する方向にチャネル領域を形成することができる。また、画素トランジスタのゲート電極３０４の少なくとも一部はトレンチ３０２内に位置する。また、画素トランジスタのソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つはトレンチ３０２の側面に位置することができる。トレンチ３０２の深さ方向に対して交差する方向は、カラム方向Ｙおよびロウ方向Ｘのうちの少なくとも１つを含むことができる。
【0049】
また、半導体基板３０１の表面上では、ゲート電極３０４の残りの一部は、画素２０１上に位置する。ここで言う画素２０１上は、裏面照射型イメージセンサの場合は受光面と反対側、表面照射型イメージセンサの場合は受光面側である。
【0050】
画素トランジスタは、図３の転送トランジスタ２２１、リセットトランジスタ２６１、駆動トランジスタ２６２および選択トランジスタ２６３のうちの少なくとも１つを含む。このとき、図４のゲート電極３０４は、転送トランジスタ２２１のゲート電極として用いてもよいし、リセットトランジスタ２６１のゲート電極として用いてもよい。あるいは、図４のゲート電極３０４は、駆動トランジスタ２６２のゲート電極として用いてもよいし、選択トランジスタ２６３のゲート電極として用いてもよい。
【0051】
例えば、図５および図６に示すように、駆動トランジスタ２６２のゲート電極３６２としてゲート電極３０４を用いることができる。このとき、半導体基板３０１の表面上では、ゲート電極３６２の側壁には、サイドウォール３７２が形成される。また、図６に示すように、トレンチ３０２内において、ゲート電極３６２は、ゲート絶縁膜３６３を介して、トレンチ３０２の側面上に位置する。このとき、カラム方向Ｙに電流が流れるように駆動トランジスタ２６２のチャネル領域がトレンチ３０２の側面上に形成される。
【0052】
ここで、図５に示すように、転送トランジスタ２２１のゲート電極３２１は、半導体基板３０１の表面上に位置してもよい。このとき、半導体基板３０１の表面上では、ゲート電極３２１の側壁には、サイドウォール３２２が形成される。ゲート絶縁膜３６３の材料は、例えば、シリコン酸化膜を用いることができる。サイドウォール３２２、３７２の材料は、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【0053】
半導体基板３０１上には、ゲート電極３６２が覆われるように絶縁層３０８が形成されている。絶縁層３０８は、例えば、シリコン酸化膜を用いることができる。絶縁層３０８内には、図４に示すように、３層分の配線３０５乃至３０７を設けてもよい。配線３０５乃至３０７の材料は、例えば、アルミニウムまたは銅などの金属を用いることができる。
【0054】
一方、半導体基板３０１の裏面側には、画素２０１ごとにカラーフィルタ３０９が形成され、カラーフィルタ３０９上には、画素２０１ごとにマイクロレンズ３１０が形成されている。カラーフィルタ３０９およびマイクロレンズ３１０の材料は、例えば、アクリルまたはポリカーボネートなどの透明樹脂を用いることができる。
【0055】
このように、上述の第１の実施の形態では、トレンチ３０２の深さ方向Ｚに対して交差する方向に電流が流れるようにトレンチ３０２の側面に画素トランジスタのチャネル領域を形成する。これにより、ゲート電極３０４をトレンチ３０２内に配置しつつ、画素トランジスタをトレンチ３０２に沿って配置することができる。このため、画素の微細化に伴う画素トランジスタの特性の低下を抑制しつつ、画素領域における画素トランジスタの専有面積を低減させることが可能となり、画質の低下を抑制しつつ、画像の高解像度化を図ることができる。
【0056】
また、画素トランジスタのゲート電極３０４の少なくとも一部をトレンチ３０２内に埋め込むことにより、画素トランジスタをトレンチ３０２に沿って配置しつつ、トレンチ３０２の深さ方向Ｚにゲート幅を拡大することが可能となる。このため、画素領域における画素トランジスタの専有面積の増大を抑制しつつ、画素トランジスタの駆動力を向上させることが可能となる。
【0057】
＜２．第２の実施の形態＞
上述の第１の実施の形態ではゲート絶縁膜３６３を介してゲート電極３６２をトレンチ３０２内および画素上に設けた。この第２の実施の形態ではゲート絶縁膜３６３を介してゲート電極３４１をトレンチ３０２内に設けるとともに、画素上では、ゲート絶縁膜３６３上のスペーサ絶縁層３１１を介してゲート電極３４１を設ける。
上述の第１の実施の形態ではゲート絶縁膜３６３を介してゲート電極３６２をトレンチ３０２内および画素上に設けた。この第２の実施の形態ではゲート絶縁膜３６３を介してゲート電極３４１をトレンチ３０２内に設けるとともに、画素上では、ゲート絶縁膜３６３上のスペーサ絶縁層３１１を介してゲート電極３４１を設ける。
【0058】
図７は、第２の実施の形態に係る画素の構成例を示す断面図である。
【0059】
図７において、第２の実施の形態における構成では、上述の第１の実施の形態における構成にスペーサ絶縁層３１１が追加されている。第２の実施の形態における画素のそれ以外の構成は、上述の第１の実施の形態における画素の構成と同様である。スペーサ絶縁層３１１は、画素２０１上においてゲート電極３４１下に位置する。スペーサ絶縁層３１１の材料は、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【0060】
このように、上述の第２の実施の形態では、画素２０１上においてゲート電極３４１下にスペーサ絶縁層３１１を設ける。これにより、画素２０１上に位置するゲート電極３４１の角部を画素２０１から遠ざけることができ、ゲート電極３４１の角部の電界による影響を緩和することができる。
【0061】
＜３．第３の実施の形態＞
上述の第１の実施の形態では画素トランジスタが設けられる画素分離領域をＦＦＴＩにて構成した。この第３の実施の形態では画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成する。
上述の第１の実施の形態では画素トランジスタが設けられる画素分離領域をＦＦＴＩにて構成した。この第３の実施の形態では画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成する。
【0062】
【0063】
図８および図９において、第３の実施の形態における構成では、上述の第１の実施の形態における絶縁層３０３に代えて、絶縁層３１３、３１４が設けられている。第３の実施の形態における画素のそれ以外の構成は、上述の第１の実施の形態における画素の構成と同様である。絶縁層３１３、３１４は、トレンチ３０２の深さ方向Ｚの一部に埋め込まれている。このとき、絶縁層３１４は、トレンチ３０２の深さ方向Ｚにおいて半導体基板３０１の裏面側に位置する。絶縁層３１３は、トレンチ３０２の深さ方向Ｚにおいてゲート電極３４１と絶縁層３１４の間に位置する。トレンチ３０２に絶縁層３１３が埋め込まれた画素分離領域は、ＦＤＴＩとして用いることができる。トレンチ３０２に絶縁層３１４が埋め込まれた画素分離領域は、ＲＤＴＩとして用いることができる。絶縁層３１３、３１４は、例えば、シリコン酸化膜を用いることができる。
【0064】
このように、上述の第３の実施の形態によれば、画素分離領域をＦＤＴＩとＲＤＴＩとで構成することにより、トレンチ３０２内に絶縁層３１４を埋め込む前は、半導体基板３０１の裏面側においてトレンチ３０２の側面を露出させることができる。このため、トレンチ３０２内に絶縁層３１４を埋め込む前に、半導体基板３０１の裏面側からトレンチ３０２の側面に不純物を導入することが可能となり、画素分離性を向上させることができる。
【0065】
＜４．第４の実施の形態＞
上述の第１の実施の形態では画素トランジスタが設けられる画素分離領域をＦＦＴＩにて構成し、ゲート絶縁膜３６３を介してゲート電極３６２をトレンチ３０２内および画素上に設けた。この第４の実施の形態では画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成し、画素上では、ゲート絶縁膜３６３上のスペーサ絶縁層３１１を介してゲート電極３４１を設ける。
上述の第１の実施の形態では画素トランジスタが設けられる画素分離領域をＦＦＴＩにて構成し、ゲート絶縁膜３６３を介してゲート電極３６２をトレンチ３０２内および画素上に設けた。この第４の実施の形態では画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成し、画素上では、ゲート絶縁膜３６３上のスペーサ絶縁層３１１を介してゲート電極３４１を設ける。
【0066】
図１０は、第４の実施の形態に係る画素の構成例を示す断面図である。
【0067】
図１０において、第４の実施の形態における構成では、上述の第３の実施の形態における構成に第２の実施の形態におけるスペーサ絶縁層３１１が追加されている。第４の実施の形態における画素のそれ以外の構成は、上述の第３の実施の形態における画素の構成と同様である。
【0068】
このように、上述の第４の実施の形態では、画素トランジスタが設けられる画素分離領域をＦＤＴＩとＲＤＴＩとで構成し、画素２０１上においてゲート電極３４１下にスペーサ絶縁層３１１を設ける。これにより、画素２０１上に位置するゲート電極３４１の角部を画素２０１から遠ざけることができ、ゲート電極３４１の角部の電界による影響を緩和することが可能となるとともに、画素分離性を向上させることができる。
【0069】
以下、実施の形態に係るセルの回路、レイアウトおよび断面構造について、１つのセルに４つの画素がマトリクス状に配置された４画素１セル構造を例にとって説明する。なお、以下の説明では、裏面照射型イメージセンサを例にとる。４画素１セル構造は、ベイヤ配列に用いてもよいし、クワッドベイヤ配列に用いてもよい。
＜５．第５の実施の形態＞
上述の第１の実施の形態では1画素１セル構造において画素トランジスタをトレンチ内に設けた。この第５の実施の形態では４画素１セル構造において画素トランジスタをトレンチ５０２内に設ける。
＜５．第５の実施の形態＞
上述の第１の実施の形態では1画素１セル構造において画素トランジスタをトレンチ内に設けた。この第５の実施の形態では４画素１セル構造において画素トランジスタをトレンチ５０２内に設ける。
【0070】
図１１は、第５の実施の形態に係る画素の回路構成例を示す図である。
【0071】
図１１において、セル４０１は、画素４３１乃至４３４を備える。また、セル５００は、転送トランジスタ４２１乃至４２４、リセットトランジスタ４６１、駆動トランジスタ４６２、選択トランジスタ４６３およびフローティングディフュージョン４６０を備える。各画素４３１乃至４３４は、フォトダイオード４１１乃至４１４を備える。
【0072】
駆動トランジスタ４６２と選択トランジスタ４６３は、直列に接続されている。各フォトダイオード４１１乃至４１４のカソードは、転送トランジスタ４２１乃至４２４をそれぞれ介してフローティングディフュージョン４６０に接続されている。また、フローティングディフュージョン４６０は、リセットトランジスタ４６１を介して電源Ｖｄｄに接続されている。また、電源Ｖｄｄは、駆動トランジスタ４６２と選択トランジスタ４６３の直列回路を介して垂直信号線４７０に接続されている。駆動トランジスタ４６２のゲート電極はフローティングディフュージョン４６０に接続されている。各転送トランジスタ４２１乃至４２４のゲート電極は画素選択線４７１乃至４７４に接続され、リセットトランジスタ４６１のゲート電極はリセット線４７５に接続され、選択トランジスタ４６３のゲート電極はロウ選択線４７６に接続されている。
【0073】
各転送トランジスタ４２１乃至４２４がオンすると、フォトダイオード４１１乃至４１４に蓄積された電荷がフローティングディフュージョン４６０にそれぞれ転送される。そして、選択トランジスタ４６３がオンすると、フローティングディフュージョン４６０の電位に応じて駆動トランジスタ４６２のソース電位が変化する。そして、駆動トランジスタ４６２のソース電位は、選択トランジスタ４６３を介して垂直信号線４７０に印加され、垂直信号線４７０を介して出力信号Ｖｏｕｔとして伝送される。また、リセットトランジスタ４６１がオンすると、フローティングディフュージョン４６０に蓄積された電荷が排出される。
【0074】
４画素１セル構造では、リセットトランジスタ４６１、駆動トランジスタ４６２、選択トランジスタ４６３およびフローティングディフュージョン４６０を４つの画素４３１乃至４３４で共有することができ、図３の構成に比べて画素領域を拡大することができる。
【0075】
図１２は、第５の実施の形態に係るセルの構成例を示す平面図である。図１３は、第５の実施の形態に係るセルの構成例のＡ１－Ｂ１線の位置で切断した構成例を示す断面図である。図１４は、第５の実施の形態に係るセルの構成例のＡ２－Ｂ２線の位置で切断した構成例を示す断面図である。図１５は、第５の実施の形態に係るセルの構成例のＡ３－Ｂ３線の位置で切断した構成例を示す断面図である。図１６は、第５の実施の形態に係るセルの構成のＡ４－Ｂ４線の位置で切断した構成例を示す断面図である。なお、図１２では、図１４のコンタクトプラグ５９２および５９３は省略した。
【0076】
図１２乃至図１６において、セル５００は、画素４３１乃至４３４を備える。半導体基板５０１には、フォトダイオード４１１乃至４１４が画素４３１乃至４３４ごとに形成されている。また、半導体基板５０１には、画素４３１乃至４３４を分離するトレンチ５０２が形成されている。半導体基板５０１は、例えば、単結晶シリコン基板を用いることができる。このとき、フォトダイオード４１１乃至４１４は、トレンチ５０２にて画素４３１乃至４３４ごとに分離される。トレンチ５０２は、半導体基板５０１を厚さ方向に貫通するように半導体基板５０１の表面側から裏面側に渡って形成することができる。
【0077】
トレンチ５０２には絶縁層５０３が埋め込まれている。トレンチ５０２に絶縁層５０３が埋め込まれた画素分離領域は、ＦＦＴＩとして用いることができる。絶縁層５０３は、例えば、シリコン酸化膜を用いることができる。
【0078】
また、半導体基板５０１には、Ｐウェル５１１が形成され、Ｐウェル５１１には、例えば、図１３に示すように、Ｐウェル５１１とのコンタクトに用いられるＰ＋不純物拡散層５７２、５７３、５７６、５７７が形成されている。互いに隣接する画素間において、Ｐ＋不純物拡散層５７２、５７３、５７６および５７７は、トレンチ５０２にて分離される。これらＰ＋不純物拡散層５７２、５７３、５７６および５７７は、セル５００の四隅に配置することができる。
【0079】
また、セル５００の四隅には、画素ごとに分離されたコンタクトプラグ５５０乃至５５７が配置される。そして、例えば、図１３に示すように、各コンタクトプラグ５５２，５５３、５５６および５５７は、Ｐ＋不純物拡散層５７２、５７３、５７６および５７７に接続される。トレンチ５０２にて分離されたＰ＋不純物拡散層は、コンタクトプラグ５５０乃至５５７を介して配線にて接続することができる。コンタクトプラグ５５０乃至５５７を接続する配線は、例えば、図４の配線３０５を用いることができる。
【0080】
また、Ｐウェル５１１には、例えば、図１３および図１５に示すように、画素トランジスタのソースまたはドレインとして用いられるＮ＋不純物拡散層５８２、５８３、５８６、５８７および５８９が形成されている。互いに隣接する画素間において、Ｎ＋不純物拡散層５８２、５８３、５８６、５８７および５８９はトレンチ５０２にて分離される。Ｎ＋不純物拡散層５８２、５８３、５８６、５８７および５８９はトレンチ５０２に沿って配置される。このとき、互いに隣接する画素間において、Ｎ＋不純物拡散層はトレンチ５０２を間にして対向するように配置することができる。例えば、図１３に示すように、Ｎ＋不純物拡散層５８２、５８３は、トレンチ５０２を間にして対向するように配置し、図１５に示すように、Ｎ＋不純物拡散層５８６および５８７は、トレンチ５０２を間にして対向するように配置することができる。
【0081】
また、セル５００には、コンタクトプラグ５４０乃至５４９がトレンチ５０２に沿って分離して配置される。そして、例えば、図１３および図１５に示すように、各コンタクトプラグ５４６、５４７、５４９は、Ｎ＋不純物拡散層５８６、５８７、５８９に接続される。トレンチ５０２を間にして対向するように互いに分離されたＮ＋不純物拡散層は、コンタクトプラグ５４０乃至５４９を介して配線にてそれぞれ接続することができる。コンタクトプラグ５４０乃至５４９を接続する配線は、例えば、図４の配線３０５を用いることができる。
【0082】
また、Ｐウェル５１１には、フローティングディフュージョンとして用いられる＋不純物拡散層が画素ごとに分離して形成されている。フローティングディフュージョンとして用いられる＋不純物拡散層は、トレンチ５０２を間にして対向するように各画素の隅に配置することができる。フローティングディフュージョンとして画素ごとに分離して形成されているＮ＋不純物拡散層上には、コンタクトプラグ５３１乃至５３４が分離して配置される。コンタクトプラグ５３１乃至５３４、５４０乃至５４９および５５０乃至５５７の材料は、例えば、タングステンを用いることができる。
【0083】
また、セル５００には、ゲート電極５２１乃至５２４および５６１乃至５６４が配置される。ゲート電極５２１乃至５２４は、コンタクトプラグ５３１乃至５３４の周囲に分離して画素上に配置される。このとき、ゲート電極５２１乃至５２４の幅方向の端部は、トレンチ５０２に埋め込まれた絶縁層５０３上に配置される。
【0084】
ゲート電極５６１乃至５６４は、トレンチ５０２上に分離して配置される。このとき、各ゲート電極５６１乃至５６４の一部は、画素上にはみ出して配置することができる。ゲート電極５６１乃至５６３は、図１１のリセットトランジスタ４６１、駆動トランジスタ４６２および選択トランジスタ４６３に用いることができる。ゲート電極５６１は、コンタクトプラグ５４０および５４１とコンタクトプラグ５４２および５４３の間に配置される。ゲート電極５６２は、コンタクトプラグ５４６および５４７に隣接して配置される。ゲート電極５６３は、コンタクトプラグ５４８および５４９に隣接して配置される。また、ゲート電極５６２および５６３は、互いに隣接して配置される。
【0085】
ゲート電極５６４は、ダミー電極として用いることができる。セル５００にタミー電極を設けることにより、素子レイアウトの対称性を向上させることができ、画素間の製造ばらつきを低減することができる。なお、ダミー電極はなくてもよい。ゲート電極５２１乃至５２４および５６１乃至５６４の材料は、例えば、多結晶シリコンを用いることができる。
【0086】
また、トレンチ５０２の深さ方向Ｚの一部には、ゲート電極５６１乃至５６４の一部が埋め込まれている。ここで、ゲート電極５６１乃至５６４がトレンチ５０２内に埋め込まれる領域では、絶縁層５０３を除去することができる。このとき、トレンチ５０２内では、ゲート電極５６１乃至５６４は、絶縁層５０３上に位置する。ここで、各ゲート電極５６１乃至５６４は、トレンチ５０２の深さ方向Ｚに対して交差する方向に電流が流れるようにトレンチ５０２の側面にチャネル領域を形成することができる。また、画素トランジスタのソース、ドレインまたはフローティングディフュージョンとして用いられるＮ＋不純物拡散層は、トレンチ５０２の側面に位置することができる。このとき、トレンチ５０２内において、ゲート電極５６１乃至５６４は、画素トランジスタのソース、ドレインまたはフローティングディフュージョンとして用いられるＮ＋不純物拡散層より深い位置に配置することができる。トレンチ５０２の深さ方向に対して交差する方向は、カラム方向Ｙおよびロウ方向Ｘのうちの少なくとも１つを含むことができる。例えば、リセットトランジスタ４６１はロウ方向Ｘに沿って配置し、駆動トランジスタ４６２および選択トランジスタ４６３はカラム方向Ｙに沿って配置することができる。
【0087】
また、各ゲート電極５２１乃至５２４および５６１乃至５６４上には、コンタクトプラグが配置される。例えば、図１４および図１６に示すように、ゲート電極５６２上には、コンタクトプラグ５９２が配置され、ゲート電極５６３上には、コンタクトプラグ５９３が配置される。
【0088】
また、半導体基板５０１の表面上において、各ゲート電極５２１乃至５２４および５６１乃至５６４の側壁には、サイドウォールが形成される。例えば、図１６に示すように、ゲート電極５６２の側壁には、サイドウォール５９４が形成される。また、トレンチ５０２内において、各ゲート電極５６１乃至５６４は、ゲート絶縁膜を介して、トレンチ５０２の側面上に位置する。例えば、図１６に示すように、トレンチ５０２内において、ゲート電極５６２は、ゲート絶縁膜５９１を介して、トレンチ５０２の側面上に位置する。ゲート絶縁膜５９１の材料は、例えば、シリコン酸化膜を用いることができる。サイドウォール５９４の材料は、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【0089】
このように、上述の第５の実施の形態では、トレンチ５０２の深さ方向Ｚに対して交差する方向に電流が流れるようにトレンチ５０２の側面に画素トランジスタのチャネル領域を形成する。これにより、各ゲート電極５６１乃至５６４をトレンチ５０２内に配置しつつ、画素トランジスタをトレンチ５０２に沿って配置することができる。このため、画素の微細化に伴う画素トランジスタの特性の低下を抑制しつつ、画素領域における画素トランジスタの専有面積を低減させることが可能となり、画質の低下を抑制しつつ、画像の高解像度化を図ることができる。
【0090】
また、各ゲート電極５６１乃至５６４の少なくとも一部をトレンチ５０２内に埋め込むことにより、画素トランジスタをトレンチ５０２に沿って配置しつつ、トレンチ５０２の深さ方向Ｚにゲート幅を拡大することが可能となる。このため、画素領域における画素トランジスタの専有面積の増大を抑制しつつ、画素トランジスタの駆動力を向上させることが可能となる。
【0091】
また、各ゲート電極５６１乃至５６４の一部を画素上にはみ出して位置することにより、各ゲート電極５６１乃至５６４の一部をトレンチ５０２内に埋め込みつつ、各ゲート電極５６１乃至５６４のコンタクト面積を確保することができる。
【0092】
また、互いに隣接する画素のＮ＋不純物拡散層をトレンチ５０２にて分離することにより、互いに隣接する画素のソース、ドレインおよびフローティングディフュージョンのそれぞれをトレンチ５０２内で接続する必要がなくなり、工程数を削減することができる。
【0093】
＜６．第６の実施の形態＞
上述の第５の実施の形態では画素分離領域にて分離された画素トランジスタの不純物拡散層に個々に接続されたコンタクトプラグ５３１乃至５３４、５４０乃至５４９および５５０乃至５５７を設けた。この第６の実施の形態では画素分離領域にて分離された画素トランジスタの不純物拡散層に共通に接続されたコンタクトプラグ６３０、６４０乃至６４３、６５０および６５１を設ける。
上述の第５の実施の形態では画素分離領域にて分離された画素トランジスタの不純物拡散層に個々に接続されたコンタクトプラグ５３１乃至５３４、５４０乃至５４９および５５０乃至５５７を設けた。この第６の実施の形態では画素分離領域にて分離された画素トランジスタの不純物拡散層に共通に接続されたコンタクトプラグ６３０、６４０乃至６４３、６５０および６５１を設ける。
【0094】
図１７は、第６の実施の形態に係るセルの構成例を示す平面図である。図１８は、第６の実施の形態に係るセルの構成例のＡ１－Ｂ１線の位置で切断した構成例を示す断面図である。図１９は、第６の実施の形態に係るセルの構成例のＡ２－Ｂ２線の位置で切断した構成例を示す断面図である。図２０は、第６の実施の形態に係るセルの構成例のＡ３－Ｂ３線の位置で切断した構成例を示す断面図である。なお、図１７のＡ４－Ｂ４線の位置で切断したセルの構成は、図１２のＡ４－Ｂ４線の位置で切断したセルの構成と同様である。
【0095】
図１７乃至図２０において、第６の実施の形態における構成では、上述の第５の実施の形態におけるセル５００に代えて、セル６０１が設けられている。セル６０１では、上述の第５の実施の形態におけるコンタクトプラグ５３１乃至５３４、５４０乃至５４９および５５０乃至５５３に代えて、コンタクトプラグ６３０、６４０乃至６４３、６５０および６５１が設けられている。第６の実施の形態におけるセルのそれ以外の構成は、上述の第５の実施の形態におけるセルの構成と同様である。
【0096】
コンタクトプラグ６３０、６４０乃至６４３、６５０および６５１は、トレンチ５０２に沿ってトレンチ５０２上に配置される。このとき、各コンタクトプラグ６３０、６４０乃至６４３、６５０および６５１は、画素上にはみ出して配置される。
【0097】
各コンタクトプラグ６５０および６５１は、互いに隣接する４つの画素に共通にセル６０１の四隅に配置される。そして、各コンタクトプラグ６５０および６５１は、トレンチ５０２を介して分離されたＰ＋不純物拡散層にトレンチ５０２を跨いで接続される。例えば、図１８に示すように、コンタクトプラグ６５０は、Ｐ＋不純物拡散層５７２および５７３にトレンチ５０２を跨いで接続され、コンタクトプラグ６５１は、Ｐ＋不純物拡散層５７６および５７７にトレンチ５０２を跨いで接続される。
【0098】
また、コンタクトプラグ６４０乃至６４３は、トレンチ５０２に沿って分離して配置される。そして、各コンタクトプラグ６４０乃至６４３は、トレンチ５０２を間にして対向するように配置されたＮ＋不純物拡散層にトレンチ５０２を跨いで接続される。例えば、図２０に示すように、コンタクトプラグ６４２は、Ｎ＋不純物拡散層５８６および５８７にトレンチ５０２を跨いで接続される。
【0099】
また、コンタクトプラグ６３０は、ゲート電極５２１乃至５２４で囲まれた位置に配置される。そして、コンタクトプラグ６３０は、フローティングディフュージョンとして画素ごとに分離して形成されているＮ＋不純物拡散層に接続される。
【0100】
このように、上述の第６の実施の形態では、トレンチ５０２を間にして対向する不純物拡散層を各コンタクトプラグ６３０、６４０乃至６４３、６５０および６５１にてトレンチ５０２を跨いで接続する。これにより、工程数の増大を抑制しつつ、各コンタクトプラグ６３０、６４０乃至６４３、６５０および６５１と配線との接続面積を増やすことができる。
【0101】
＜７．第７の実施の形態＞
上述の第６の実施の形態では素分離領域にて分離された画素トランジスタの不純物拡散層に共通に接続されたコンタクトプラグ６３０、６４０乃至６４３、６５０および６５１を設けた。この第７の実施の形態では画素トランジスタのゲート電極と同一の材料で形成された台座層７３０、７４０乃至７４４、７５０および７５１を画素トランジスタの不純物拡散層上に設ける。
上述の第６の実施の形態では素分離領域にて分離された画素トランジスタの不純物拡散層に共通に接続されたコンタクトプラグ６３０、６４０乃至６４３、６５０および６５１を設けた。この第７の実施の形態では画素トランジスタのゲート電極と同一の材料で形成された台座層７３０、７４０乃至７４４、７５０および７５１を画素トランジスタの不純物拡散層上に設ける。
【0102】
図２１は、第７の実施の形態に係るセルの構成例を示す平面図である。図２２は、第７の実施の形態に係るセルの構成例のＡ１－Ｂ１線の位置で切断した構成例を示す断面図である。図２３は、第７の実施の形態に係るセルの構成例のＡ２－Ｂ２線の位置で切断した構成例を示す断面図ある。図２４は、第７の実施の形態に係るセルの構成例のＡ３－Ｂ３線の位置で切断した構成例を示す断面図である。なお、図２１のＡ４－Ｂ４線の位置で切断した構成は、図１２のＡ４－Ｂ４線の位置で切断したセルの構成と同様である。
【0103】
図２１乃至図２４において、第７の実施の形態における構成では、上述の第６の実施の形態におけるセル６０１に代えて、セル７０１が設けられている。セル７０１には、上述の第６の実施の形態におけるコンタクトプラグ６３０、６４０乃至６４３、６５０および６５１に代えて、台座層７３０、７４０乃至７４４、７５０および７５１が設けられている。また、各台座層７３０、７４０乃至７４４、７５０および７５１上には、コンタクトプラグが設けられる。
【0104】
台座層７３０、７４０乃至７４４、７５０および７５１は、トレンチ５０２に沿ってトレンチ５０２上に配置される。このとき、各台座層７３０、７４０乃至７４４、７５０および７５１は、画素上にはみ出して配置される。各台座層７３０、７４０乃至７４４、７５０および７５１は、ゲート電極５６１乃至５６４と同一の材料で形成することができる。例えば、各台座層７３０、７４０乃至７４４、７５０および７５１の材料は、不純物が導入された多結晶シリコンを用いることができる。
【0105】
また、トレンチ５０２の深さ方向Ｚの一部には、台座層７４０乃至７４４、７５０および７５１の一部が埋め込まれている。ここで、台座層７４０乃至７４４、７５０および７５１がトレンチ５０２内に埋め込まれる領域では、絶縁層５０３を除去することができる。このとき、トレンチ５０２内では、台座層７４０乃至７４４、７５０および７５１は、絶縁層５０３上に位置する。トレンチ５０２内において、各台座層７４０乃至７４４、７５０および７５１の深さ方向Ｚの位置は、各ゲート電極５６１乃至５６４の深さ方向Ｚの位置と等しくすることができる。
【0106】
トレンチ５０２内における台座層７４０乃至７４４の深さ方向Ｚの位置に合わせて、画素トランジスタのソースまたはドレインとして用いられるＮ＋不純物拡散層の深さを増大させることができる。例えば、図２２および図２４に示すように、図１８および図２０のＮ＋不純物拡散層５８２、５８３、５８６、５８７および５８９に代えて、Ｎ＋不純物拡散層７８２、７８３、７８６、７８７および７８９を設けることができる。Ｎ＋不純物拡散層７８２、７８３、７８６、７８７および７８９のトレンチ５０２内への埋め込みの深さは、Ｎ＋不純物拡散層５８２、５８３、５８６、５８７および５８９のトレンチ５０２内への埋め込みの深さより深くすることができる。図２１乃至図２４のセルのそれ以外の構成は、図１７乃至図２０のセルの構成と同様である。
【0107】
各台座層７５０および７５１は、互いに隣接する４つの画素に共通にセル７０１の四隅に配置される。そして、各台座層７５０および７５１は、トレンチ５０２を介して互いに隣接するように分離されたＰ＋不純物拡散層にトレンチ５０２を跨いで接続される。例えば、図２２に示すように、台座層７５０は、Ｐ＋不純物拡散層５７２および５７３にトレンチ５０２を跨いで接続され、台座層７５１は、Ｐ＋不純物拡散層５７６および５７７にトレンチ５０２を跨いで接続される。
【0108】
また、台座層７４０乃至７４４は、トレンチ５０２に沿って分離して配置される。そして、各台座層７４０乃至７４４は、トレンチ５０２を間にして対向するように配置されたＮ＋不純物拡散層にトレンチ５０２を跨いで接続される。例えば、図２４に示すように、台座層７４２は、Ｎ＋不純物拡散層７８６および７８７にトレンチ５０２を跨いで接続される。また、台座層７４２の側壁には、サイドウォール５９３が形成される。
【0109】
また、台座層７３０は、ゲート電極５２１乃至５２４で囲まれた位置に配置される。そして、台座層７３０は、フローティングディフュージョンとして画素ごとに分離して形成されているＮ＋不純物拡散層に接続される。
【0110】
このように、上述の第７の実施の形態では、コンタクトプラグが接続される台座層７３０、７４０乃至７４４、７５０および７５１をセル７０１に設ける。これにより、コンタクトプラグの形成時にコンタクトプラグの先端がトレンチ５０２内に侵入するのを防止することが可能となるとともに、画素トランジスタのゲート電極５６１乃至５６４の形成時に台座層７３０、７４０乃至７４４、７５０および７５１を形成することができる。このため、製造工程の増大を抑制しつつ、リーク電流を抑制することができる。
【0111】
また、台座層７４０乃至７４４の一部をトレンチ５０２内に埋め込む。これにより、トレンチ５０２内に埋め込まれたゲート電極５６１乃至５６３の深さ方向Ｚのゲート幅に対応してトレンチ５０２内のソースおよびドレインの深さ方向Ｚの幅を拡大することができる。このため、トレンチ５０２の側面のチャネル領域を介してソース／ドレイン間に流れる電流の迂回経路を短くすることができ、画素トランジスタのチャネル抵抗を低減することができる。この結果、画素トランジスタの相互コンダクタンスを低減することが可能となるとともに、低ノイズ化を図ることができる。
【0112】
また、ゲート電極５６０乃至５６３と同一の材料で台座層７３０、７４０乃至７４４、７５０および７５１を形成する。これにより、フォトリソグラフィー技術およびドライエッチング技術に基づいてゲート電極５６０乃至５６３および台座層７３０、７４０乃至７４４、７５０および７５１を一括形成することが可能となり、工程数の増大を抑制することができる。
【0113】
＜８．第８の実施の形態＞
上述の第７の実施の形態ではトレンチ５０２内に設けられる画素トランジスタをシングルルアンプ構成とした。この第８の実施の形態ではトレンチ５０２内に設けられる画素トランジスタをダブルアンプ構成とする。
上述の第７の実施の形態ではトレンチ５０２内に設けられる画素トランジスタをシングルルアンプ構成とした。この第８の実施の形態ではトレンチ５０２内に設けられる画素トランジスタをダブルアンプ構成とする。
【0114】
図２５は、第８の実施の形態に係るセルの構成例を示す平面図である。
【0115】
図２５において、第８の実施の形態における構成では、上述の第７の実施の形態におけるセル７０１に代えて、セル７０２が設けられている。セル７０２には、上述の第７の実施の形態におけるゲート電極５６２、５６３に代えて、ゲート電極７６１乃至７６４が設けられている。また、各ゲート電極７６１乃至７６４上には、コンタクトプラグが設けられる。第８の実施の形態におけるセルのそれ以外の構成は、上述の第７の実施の形態におけるセルの構成と同様である。
【0116】
ゲート電極７６１乃至７６４は、トレンチ５０２に沿ってトレンチ５０２上に分離して配置される。ゲート電極７６１および７６２は、駆動トランジスタ４６２に用いることができる。ゲート電極７６３および７６４は、選択トランジスタ４６３に用いることができる。図２５のゲート電極７６１乃至７６４のそれ以外の構成は、図２１のゲート電極５６２、５６３の構成と同様である。
【0117】
このように、上述の第８の実施の形態によれば、ゲート電極５６２および５６３に代えて、ゲート電極７６１乃至７６４をセル７０２に設けることにより、製造工程の煩雑化を抑制しつつ、ダブルアンプ構成を実現することが可能となる。
【0118】
＜９．第９の実施の形態＞
上述の第８の実施の形態では画素分離領域にて分離されたフローティングディフュージョンに共通に接続された台座層７３０を設けた構成において、転送トランジスタのゲート電極５２１乃至５２４の幅方向の端部を画素分離領域上に配置した。この第９の実施の形態では画素分離領域にて分離されたフローティングディフュージョンに共通に接続されたコンタクトプラグ６３０を設けた構成において、転送トランジスタのゲート電極５２１乃至５２４の幅方向の端部を画素分離領域上に配置する。
上述の第８の実施の形態では画素分離領域にて分離されたフローティングディフュージョンに共通に接続された台座層７３０を設けた構成において、転送トランジスタのゲート電極５２１乃至５２４の幅方向の端部を画素分離領域上に配置した。この第９の実施の形態では画素分離領域にて分離されたフローティングディフュージョンに共通に接続されたコンタクトプラグ６３０を設けた構成において、転送トランジスタのゲート電極５２１乃至５２４の幅方向の端部を画素分離領域上に配置する。
【0119】
図２６は、第９の実施の形態に係るセルの構成例を示す平面図である。図２７は、第９の実施の形態に係るセルの構成例のＡ５－Ｂ５線の位置で切断した構成例を示す断面図である。図２８は、第９の実施の形態に係るセルの構成例のＡ６－Ｂ６線の位置で切断した構成例を示す断面図である。
【0120】
図２６乃至図２８において、第９の実施の形態における構成では、上述の第７の実施の形態におけるセル７０１に代えて、セル７０３が設けられている。セル７０３には、上述の第７の実施の形態における台座層７３０に代えて、上述の第６の実施の形態におけるコンタクトプラグ６３０が設けられている。第９の実施の形態におけるセルのそれ以外の構成は、上述の第６の実施の形態におけるセルの構成と同様である。
【0121】
ここで、セル７０３では、図１１の転送トランジスタ４２１乃至４２４はプレーナ構造を有する。そして、転送トランジスタ４２１乃至４２４のゲート電極５２１乃至５２４の幅方向の端部は、トレンチ５０２に埋め込まれた絶縁層５０３上に位置する。
【0122】
ゲート電極５２１乃至５２４で囲まれた領域において、Ｐウェル５１１にはＮウェル５１２が形成される。Ｎウェル５１２にはＮ＋不純物拡散層５９０が形成される。Ｎ＋不純物拡散層５９０上では、ゲート絶縁膜５９１が除去され、Ｎ＋不純物拡散層５９０の表面の一部が露出される。このとき、半導体基板５０１の表面側では、絶縁層５０３の一部が除去され、Ｎ＋不純物拡散層５９０の側面の一部が露出される。
【0123】
コンタクトプラグ６３０は、画素上にはみ出すようにして絶縁層５０３上に配置され、Ｎ＋不純物拡散層５９０に接続される。このとき、コンタクトプラグ６３０の先端は、トレンチ５０２内に侵入し、Ｎ＋不純物拡散層５９０の側面に接触する。
【0124】
このように、上述の第９の実施の形態によれば、ゲート電極５２１乃至５２４の幅方向の端部をトレンチ５０２に埋め込まれた絶縁層５０３上に配置することにより、ゲート電極５２１乃至５２４のゲート幅の画素間の均一性を向上させつつ、ゲート電極５２１乃至５２４を画素ごとに分離することができる。
【0125】
＜１０．第１０の実施の形態＞
上述の第９の実施の形態では転送トランジスタのゲート電極５２１乃至５２４の幅方向の端部を画素分離領域上に配置した。この第１０の実施の形態では転送トランジスタのゲート電極８２１乃至８２４の幅方向の端部をトレンチ８０２内に埋め込み、転送トランジスタのチャネル領域をトレンチ８０２の側面側に拡大する。
上述の第９の実施の形態では転送トランジスタのゲート電極５２１乃至５２４の幅方向の端部を画素分離領域上に配置した。この第１０の実施の形態では転送トランジスタのゲート電極８２１乃至８２４の幅方向の端部をトレンチ８０２内に埋め込み、転送トランジスタのチャネル領域をトレンチ８０２の側面側に拡大する。
【0126】
【0127】
図２９および図３０において、第１０の実施の形態における構成では、上述の第９の実施の形態におけるセル７０３に代えて、セル８０１が設けられている。セル８０１には、上述の第９の実施の形態におけるトレンチ５０２、絶縁層５０３およびゲート電極５２１乃至５２４に代えて、トレンチ８０２、絶縁層８０３およびゲート電極８２１乃至８２４が設けられている。第１０の実施の形態におけるセル８０１のそれ以外の構成は、上述の第９の実施の形態におけるセル７０３の構成と同様である。
【0128】
トレンチ８０２は、画素を分離するように半導体基板５０１に配置される。トレンチ８０２には絶縁層８０３が埋め込まれている。各ゲート電極８２１乃至８２４の幅方向の端部は、図３０に示すように、トレンチ８０２内に配置される。ここで、各ゲート電極８２１乃至８２４の幅方向の端部のトレンチ８０２内への埋め込みの深さに応じて、絶縁層８０３が除去される。このとき、各ゲート電極８２１乃至８２４の幅方向の端部は、絶縁層８０３上においてゲート絶縁膜８９１を介してトレンチ８０２の側面上に位置する。ゲート電極８２１乃至８２４の幅方向の端部が配置される領域では、トレンチ８０２の幅は、トレンチ５０２の幅より拡大される。
【0129】
また、各ゲート電極８２１乃至８２４の側壁には、サイドウォール８９３が形成される。このとき、サイドウォール８９３はトレンチ８０２内に侵入し、トレンチ８０２内に埋め込まれた各ゲート電極８２１乃至８２４の絶縁性を確保することができる。
【0130】
このように、上述の第１０の実施の形態によれば、各ゲート電極８２１乃至８２４の幅方向の端部をトレンチ８０２内に配置することにより、各転送トランジスタ４２１乃至４２４のチャネル領域をトレンチ８０２の側面側に拡大することが可能となる。このため、各転送トランジスタ４２１乃至４２４の画素上の占有面積の増大を抑制しつつ、各転送トランジスタ４２１乃至４２４のカットオフ特性を向上させ、転送効率を向上させることができる。
【0131】
＜１１．第１１の実施の形態＞
上述の第１０の実施の形態では転送トランジスタのチャネル領域をトレンチ８０２の側面側に拡大した構成において、画素分離領域にて分離されたフローティングディフュージョンに共通に接続されたコンタクトプラグ６３０を設けた。この第１１の実施の形態では転送トランジスタのチャネル領域をトレンチ８０２の側面側に拡大した構成において、画素分離領域にて分離されたフローティングディフュージョンに共通に接続された台座層７３０を設ける。
上述の第１０の実施の形態では転送トランジスタのチャネル領域をトレンチ８０２の側面側に拡大した構成において、画素分離領域にて分離されたフローティングディフュージョンに共通に接続されたコンタクトプラグ６３０を設けた。この第１１の実施の形態では転送トランジスタのチャネル領域をトレンチ８０２の側面側に拡大した構成において、画素分離領域にて分離されたフローティングディフュージョンに共通に接続された台座層７３０を設ける。
【0132】
【0133】
図３１および図３２において、第１１の実施の形態における構成では、上述の第１０の実施の形態におけるセル８０１に代えて、セル８１１が設けられている。セル８１１には、上述の第１０の実施の形態におけるコンタクトプラグ６３０に代えて、上述の第７の実施の形態における台座層７３０が設けられている。第１１の実施の形態におけるセル８１１のそれ以外の構成は、上述の第１０の実施の形態におけるセル８０１の構成と同様である。
【0134】
台座層７３０は、画素上にはみ出すようにして絶縁層８０３上に配置され、Ｎ＋不純物拡散層５９０に接続される。台座層７３０の側壁には、サイドウォール５９３が形成される。台座層７３０上には、コンタクトプラグ８３０が設けられている。
【0135】
このように、上述の第１１の実施の形態によれば、画素上にはみ出すようにしてＮ＋不純物拡散層５９０に接続された台座層７３０を絶縁層８０３上に配置することにより、コンタクトプラグ８３０がトレンチ８０２内に侵入するのを防止することができる。このため、コンタクトプラグ８３０とフローティングディフュージョンとの間の寄生容量を低減することができ、変換効率の低下を抑制することができる。
【0136】
上述の第５乃至第１１の実施の形態では、１つのセルに４つの画素がマトリクス状に配置された４画素１セル構造を例にとったが、１つのセルに８つの画素が配置された８画素１セル構造であってもよい。
【0137】
＜１２．第１２の実施の形態＞
上述の第５の実施の形態では４画素１セル構造において画素トランジスタをトレンチ内に設けた。この第１２の実施の形態では８つの画素が２行４列に渡って配置された８画素１セル構造において画素トランジスタをトレンチ内に設ける。
上述の第５の実施の形態では４画素１セル構造において画素トランジスタをトレンチ内に設けた。この第１２の実施の形態では８つの画素が２行４列に渡って配置された８画素１セル構造において画素トランジスタをトレンチ内に設ける。
【0138】
【0139】
図３３において、セル９０１は、画素９３１乃至９３８を備える。また、セル９０１は、転送トランジスタ９２１乃至９２８、リセットトランジスタ４６１、駆動トランジスタ４６２、選択トランジスタ４６３およびフローティングディフュージョン４６０を備える。各画素９３１乃至９３８は、フォトダイオード９１１乃至９１８を備える。各フォトダイオード９１１乃至９１８のカソードは、転送トランジスタ９２１乃至９２８をそれぞれ介してフローティングディフュージョン４６０に接続されている。図３３のセル９０１のそれ以外の構成は、図１１のセル５００の構成と同様である。上述の第５乃至第１１の実施の形態のいずれかの構成をセル９０１に適用してもよい。
【0140】
このように、上述の第１２の実施の形態では、８つの画素が２行４列に渡って配置された８画素１セル構造において、画素トランジスタをトレンチ内に設ける。これにより、画素領域における画素トランジスタの専有面積を低減させつつ、画素トランジスタを８つの画素９３１乃至９３８で共有することができ、４画素１セル構造に比べて画素領域を拡大することができる。
【0141】
＜１３．第１３の実施の形態＞
上述の第５の実施の形態では４画素１セル構造において画素トランジスタをトレンチ内に設けた。この第１３の実施の形態では８つの画素が１行８列に渡って配置された８画素１セル構造において画素トランジスタをトレンチ内に設ける。
上述の第５の実施の形態では４画素１セル構造において画素トランジスタをトレンチ内に設けた。この第１３の実施の形態では８つの画素が１行８列に渡って配置された８画素１セル構造において画素トランジスタをトレンチ内に設ける。
【0142】
【0143】
図３４において、セル９０２は、画素９３１乃至９３８が１行８列に渡って配置される。図３４のセル９０２のそれ以外の構成は、図３３のセル９０１の構成と同様である。上述の第５乃至第１１の実施の形態のいずれかの構成をセル９０２に適用してもよい。
【0144】
このように、上述の第１３の実施の形態では、８つの画素が１行８列に渡って配置された８画素１セル構造において、画素トランジスタをトレンチ内に設ける。これにより、画素領域における画素トランジスタの専有面積を低減させつつ、画素トランジスタを８つの画素９３１乃至９３８で共有することができ、４画素１セル構造に比べて画素領域を拡大することができる。
【0145】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【0146】
また、本技術は以下のような構成もとることができる。
（１）画素を分離するトレンチと、
前記トレンチの側面に沿って前記トレンチの深さ方向に対して交差する方向にチャネル領域を形成する画素トランジスタと
を具備する固体撮像装置。
（２）前記画素トランジスタのゲート電極の少なくとも一部は前記トレンチ内に位置する
前記（１）記載の固体撮像装置。
（３）前記トレンチの深さ方向に対して交差する方向は、カラム方向およびロウ方向のうちの少なくとも１つを含む
前記（１）または（２）に記載の固体撮像装置。
（４）前記画素トランジスタは、駆動トランジスタ、選択トランジスタ、リセットトランジスタおよび転送トランジスタのうちの少なくとも１つを含む
前記（１）から（３）のいずれかに記載の固体撮像装置。
（５）前記画素トランジスタのソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つは前記トレンチの側面に位置する
請求項１記載の固体撮像装置。
（６）前記トレンチの深さ方向の一部に埋め込まれた絶縁層をさらに具備し、
前記画素トランジスタのゲート電極の一部は、前記絶縁層上においてゲート絶縁膜を介して前記トレンチの側面上に位置する
前記（１）から（５）のいずれかに記載の固体撮像装置。
（７）前記画素トランジスタのゲート電極の一部は、前記画素上に位置する
前記（１）から（６）のいずれかに記載の固体撮像装置。
（８）前記画素上において前記ゲート電極下に位置するスペーサ絶縁層をさらに具備する前記（７）記載の固体撮像装置。
（９）互いに隣接する画素のソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つは、前記トレンチによって分離されている
前記（１）から（８）のいずれかに記載の固体撮像装置。
（１０）互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグと、
前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグを介し、前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれを接続する配線と
をさらに具備する前記（１）から（９）のいずれかに記載の固体撮像装置。
（１１）互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに前記トレンチを跨いで接続されたコンタクトプラグをさらに具備する前記（１）から（１０）のいずれかに記載の固体撮像装置。
（１２）互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに前記トレンチを跨いで接続され、前記画素トランジスタのゲート電極と同一の材料で形成された台座層をさらに具備する前記（１）から（１１）のいずれかに記載の固体撮像装置。
（１３）前記ソースおよびドレインのそれぞれに接続された台座層の一部は、前記トレンチ内に位置する
前記（１２）記載の固体撮像装置。
（１４）前記ゲート電極および前記台座層の材料は、不純物が導入された多結晶シリコンである
前記（１２）記載の固体撮像装置。
（１５）前記画素トランジスタとして用いられる転送トランジスタはプレーナ構造を有し、前記転送トランジスタのゲート電極の幅方向の端部は、前記トレンチに埋め込まれた絶縁層上に位置する
前記（１）から（１４）のいずれかに記載の固体撮像装置。
（１６）前記画素トランジスタとして用いられる転送トランジスタのゲート電極の幅方向の端部は、前記トレンチの側面上に位置する
前記（１）から（１５）のいずれかに記載の固体撮像装置。
（１）画素を分離するトレンチと、
前記トレンチの側面に沿って前記トレンチの深さ方向に対して交差する方向にチャネル領域を形成する画素トランジスタと
を具備する固体撮像装置。
（２）前記画素トランジスタのゲート電極の少なくとも一部は前記トレンチ内に位置する
前記（１）記載の固体撮像装置。
（３）前記トレンチの深さ方向に対して交差する方向は、カラム方向およびロウ方向のうちの少なくとも１つを含む
前記（１）または（２）に記載の固体撮像装置。
（４）前記画素トランジスタは、駆動トランジスタ、選択トランジスタ、リセットトランジスタおよび転送トランジスタのうちの少なくとも１つを含む
前記（１）から（３）のいずれかに記載の固体撮像装置。
（５）前記画素トランジスタのソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つは前記トレンチの側面に位置する
請求項１記載の固体撮像装置。
（６）前記トレンチの深さ方向の一部に埋め込まれた絶縁層をさらに具備し、
前記画素トランジスタのゲート電極の一部は、前記絶縁層上においてゲート絶縁膜を介して前記トレンチの側面上に位置する
前記（１）から（５）のいずれかに記載の固体撮像装置。
（７）前記画素トランジスタのゲート電極の一部は、前記画素上に位置する
前記（１）から（６）のいずれかに記載の固体撮像装置。
（８）前記画素上において前記ゲート電極下に位置するスペーサ絶縁層をさらに具備する前記（７）記載の固体撮像装置。
（９）互いに隣接する画素のソース、ドレインおよびフローティングディフュージョンのうちの少なくとも１つは、前記トレンチによって分離されている
前記（１）から（８）のいずれかに記載の固体撮像装置。
（１０）互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグと、
前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに接続されたコンタクトプラグを介し、前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれを接続する配線と
をさらに具備する前記（１）から（９）のいずれかに記載の固体撮像装置。
（１１）互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに前記トレンチを跨いで接続されたコンタクトプラグをさらに具備する前記（１）から（１０）のいずれかに記載の固体撮像装置。
（１２）互いに隣接する画素間で前記トレンチによって分離されているソース、ドレインおよびフローティングディフュージョンのそれぞれに前記トレンチを跨いで接続され、前記画素トランジスタのゲート電極と同一の材料で形成された台座層をさらに具備する前記（１）から（１１）のいずれかに記載の固体撮像装置。
（１３）前記ソースおよびドレインのそれぞれに接続された台座層の一部は、前記トレンチ内に位置する
前記（１２）記載の固体撮像装置。
（１４）前記ゲート電極および前記台座層の材料は、不純物が導入された多結晶シリコンである
前記（１２）記載の固体撮像装置。
（１５）前記画素トランジスタとして用いられる転送トランジスタはプレーナ構造を有し、前記転送トランジスタのゲート電極の幅方向の端部は、前記トレンチに埋め込まれた絶縁層上に位置する
前記（１）から（１４）のいずれかに記載の固体撮像装置。
（１６）前記画素トランジスタとして用いられる転送トランジスタのゲート電極の幅方向の端部は、前記トレンチの側面上に位置する
前記（１）から（１５）のいずれかに記載の固体撮像装置。
【符号の説明】
【0147】
２０１ 画素
２１１ フォトダイオード
３０１ 半導体基板
３０２ トレンチ
３０３、３０８ 絶縁層
３０４ ゲート電極
３０５～３０７ 配線
３０９ カラーフィルタ
３１０ マイクロレンズ
２１１ フォトダイオード
３０１ 半導体基板
３０２ トレンチ
３０３、３０８ 絶縁層
３０４ ゲート電極
３０５～３０７ 配線
３０９ カラーフィルタ
３１０ マイクロレンズ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】