特開 2023-138093 電子回路および駆動システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023138093

(43)【公開日】2023-09-29

(54)【発明の名称】電子回路および駆動システム

(51)【国際特許分類】

   H02M 1/08 20060101AFI20230922BHJP

   H03K 17/16 20060101ALI20230922BHJP

【ＦＩ】

H02M1/08 A

H03K17/16 F

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022044591

(22)【出願日】2022-03-18

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118876

【弁理士】

【氏名又は名称】鈴木 順生

(72)【発明者】

【氏名】川井 秀介

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA12

5H740BB05

5H740BB09

5H740BC01

5H740BC02

5H740JA01

5H740KK01

5H740MM11

5J055AX25

5J055AX55

5J055AX66

5J055BX16

5J055CX20

5J055DX13

5J055DX22

5J055DX56

5J055DX60

5J055EX01

5J055EY05

5J055EY12

5J055EY29

5J055EZ24

5J055EZ29

5J055EZ39

5J055FX04

5J055FX06

5J055FX13

5J055FX17

5J055FX22

5J055GX01

5J055GX02

5J055GX05

5J055GX06

(57)【要約】

【課題】スイッチング素子のターンオン時に流れる電流のリンギングを抑制することができる電子回路を提供する。
【解決手段】本開示の電子回路は、第１のスイッチング素子の制御端子に駆動電流を供給し、第１のスイッチング素子の第１の端子または第２の端子に接続される第２のスイッチング素子に流れる電流が０になる第１の時刻に応じて、駆動電流を増加させる駆動回路を備える。
【選択図】図７

【特許請求の範囲】

【請求項1】

第１のスイッチング素子の制御端子に駆動電流を供給し、前記第１のスイッチング素子の第１の端子または第２の端子に接続される第２のスイッチング素子に流れる電流が０になる第１の時刻に応じて、前記駆動電流を増加させる駆動回路を備えた電子回路。

【請求項2】

前記駆動回路は、前記第１の時刻を基準として、該第１の時刻の以前または以降の第１の期間において、前記第１のスイッチング素子の駆動電流を増加させ、
前記第１の期間は、前記第１のスイッチング素子の寄生容量と、前記第２のスイッチング素子の寄生容量と、前記第１のスイッチング素子と前記第２のスイッチング素子とを接続する配線の寄生インダクタンスとに基づいて決定される、請求項１に記載の電子回路。

【請求項3】

前記駆動回路は、前記第１の期間において、前記第１のスイッチング素子の前記駆動電流をステップ状に増加させ、
前記駆動電流の目標値は、前記第１のスイッチング素子のドレイン寄生容量と、前記第１のスイッチング素子のゲート寄生容量と、前記第１のスイッチング素子のトランスコンダクタンスと、前記第１のスイッチング素子と前記第２のスイッチング素子とを接続する前記配線の前記寄生インダクタンスと、前記第１の時刻における前記寄生インダクタンスの両端電圧とに基づいて決定される、請求項１または２に記載の電子回路。

【請求項4】

前記駆動回路は、前記第１の時刻と、前記第１のスイッチング素子に流れる電流の増加が始まる第２の時刻との間の第２の期間において、前記第１のスイッチング素子の前記駆動電流を減少させる、請求項１～３のいずれか一項に記載の電子回路。

【請求項5】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流をステップ状に減少させ、
前記駆動電流の目標値は、前記第１の時刻における前記寄生インダクタンスの両端電圧が、前記駆動電流を減少させない場合と比較して、所定の割合低下するような値である、請求項４に記載の電子回路。

【請求項6】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流を複数回に分けてステップ状に減少させる、請求項５に記載の電子回路。

【請求項7】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流をステップ状に減少させる過程で、前記駆動電流を少なくとも１回ステップ状に増加させる、請求項５または６に記載の電子回路。

【請求項8】

第１のスイッチング素子の制御端子に駆動電流を供給し、前記第１のスイッチング素子の第１の端子または第２の端子に接続される第２のスイッチング素子に流れる電流が０になる第１の時刻と、前記第１のスイッチング素子に流れる電流の増加が始まる第２の時刻との間の第２の期間において、前記第１のスイッチング素子の駆動電流を減少させる駆動回路を備えた電子回路。

【請求項9】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流をステップ状に減少させ、
前記駆動電流の目標値は、前記第１の時刻における前記第１のスイッチング素子と前記第２のスイッチング素子とを接続する配線の寄生インダクタンスの両端電圧が、前記駆動電流を減少させない場合と比較して、所定の割合低下するような値である、請求項８に記載の電子回路。

【請求項10】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流を複数回に分けてステップ状に減少させる、請求項８に記載の電子回路。

【請求項11】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流をステップ状に減少させる過程で、前記駆動電流を少なくとも１回ステップ状に増加させる、請求項９または１０に記載の電子回路。

【請求項12】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流をランプ状に減少させ、前記第１の時刻において、前記駆動電流を一定値にする、請求項８に記載の電子回路。

【請求項13】

前記駆動電流の目標値は、前記第１の時刻における前記第１のスイッチング素子と前記第２のスイッチング素子とを接続する配線の寄生インダクタンスの両端電圧が、前記駆動電流を減少させない場合と比較して、所定の割合低下するような値である、請求項１２に記載の電子回路。

【請求項14】

前記駆動回路は、前記第１の時刻以降に前記駆動電流をランプ状に増加させてから一定値にする、請求項１３に記載の電子回路。

【請求項15】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流を複数回に分けてランプ状に減少させる、請求項１２～１４のいずれか一項に記載の電子回路。

【請求項16】

前記駆動回路は、前記第２の期間において、前記第１のスイッチング素子の前記駆動電流をランプ状に減少させる過程で、前記駆動電流を少なくとも１回ランプ状に増加させる、請求項１２～１５のいずれか一項に記載の電子回路。

【請求項17】

請求項１～１６のいずれか一項に記載の電子回路と、
前記電子回路の前記駆動回路に対して前記駆動電流の波形情報を提供する制御回路と
を備え、
前記駆動回路は、前記波形情報に基づいて前記駆動電流を生成する、駆動システム。

【請求項18】

前記制御回路は、
前記第１のスイッチング素子の動作状態を検知する検知回路と、
前記駆動電流の波形情報を複数記憶する記憶装置と、
前記検知回路によって検知される前記第１のスイッチング素子の動作状態に基づいて、前記記憶装置から前記駆動電流の波形情報のうちの１つを選択する選択回路と
を備える、請求項１７に記載の駆動システム。

【請求項19】

前記第１のスイッチング素子を含む、請求項１８に記載の駆動システム。

【請求項20】

前記第１のスイッチング素子および前記第２のスイッチング素子によって構成されるアーム対を含む電力変換回路をさらに備える、請求項１８に記載の駆動システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電子回路および駆動システムに関する。

【背景技術】

【0002】

パワーエレクトロニクスの分野では、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体スイッチング素子が用いられている。これらのスイッチング素子を含む回路では、素子のスイッチング動作を高速化することにより、電力損失を低減することができる。しかしながら、素子のスイッチング動作を高速化すると、例えばターンオン時に流れる電流にリンギングが発生してしまう。このような電流のリンギングは、ノイズの原因となるだけでなく、素子の劣化を早める原因にもなる。

【0003】

シミュレーテッドアニーリングアルゴリズムに基づく最適化手法を用いて、スイッチング素子に流れる電流のリンギングや電力損失等を低減させる駆動電流の波形を求める技術が存在する。しかしながら、この技術では、求められた駆動電流の波形が大域的な最適解である保証はなく、またその定性的な意味を解釈することも困難である。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】”General-Purpose Clocked Gate Driver IC with Programmable 63-Level Drivability to Optimize Overshoot and Energy Loss in Switching by a Simulated Annealing Algorithm”, Koutarou Miyazaki, et. al, IEEE Trans. on Industry Application, Vol. 53, No 3, May/June/ 2017

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示は、上記のような課題を解決するためのものであり、スイッチング素子のターンオン時に流れる電流のリンギングを抑制することができる電子回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記の課題を解決するために、本開示に係る第１のスイッチング素子の制御端子に駆動電流を供給し、第１のスイッチング素子の第１の端子または第２の端子に接続される第２のスイッチング素子に流れる電流が０になる第１の時刻に応じて、駆動電流を増加させる駆動回路を備える。

【0007】

また、本開示に係る電子回路は、第１のスイッチング素子の制御端子に駆動電流を供給し、第１のスイッチング素子の第１の端子または第２の端子に接続される第２のスイッチング素子に流れる電流が０になる第１の時刻と、第１のスイッチング素子に流れる電流の増加が始まる第２の時刻との間の第２の期間において、第１のスイッチング素子の駆動電流を減少させる駆動回路を備える。

【図面の簡単な説明】

【0008】

【図1】実施の形態１に係るモーター制御システムの構成を示す図。

【図2】制御装置の内部の構成を示す図。

【図3】第１のスイッチング素子のターンオン時の等価回路。

【図4】第１のスイッチング素子のターンオン時の動作を説明するタイミングチャート。

【図5】図３の共振ループが形成された時の等価回路。

【図6A】図５の等価回路を重ね合わせの理を用いた分割した一方の等価回路。

【図6B】図５の等価回路を重ね合わせの理を用いた分割した他方の等価回路。

【図7】リンギングを抑制する第１の方法を説明するタイミングチャート。

【図8】リンギングを抑制する第１の方法を説明する図。

【図9】リンギングを抑制する第２の方法を説明するタイミングチャート。

【図10】リンギングを抑制する第１の方法の変形例を説明するタイミングチャート。

【図11】リンギングを抑制する第１の方法の変形例を説明するタイミングチャート。

【図12】リンギングを抑制する第１の方法の変形例を説明するタイミングチャート。

【図13】リンギングを抑制する第１の方法の変形例を説明するタイミングチャート。

【図14】リンギングを抑制する第１の方法の変形例を説明するタイミングチャート。

【図15】リンギングを抑制する第１の方法の変形例を説明するタイミングチャート。

【図16A】本開示における「ステップ状」の定義を説明する図。

【図16B】本開示における「ランプ状」の定義を説明する図。

【発明を実施するための形態】

【0009】

以下では、図面を参照しながら、本開示の実施形態について説明する。図面において同一又は対応する要素には同じ参照符号を付して、詳細な説明は適宜省略する。

【0010】

（実施の形態１）
図１は、本開示の実施の形態１に係るモーター制御システム１００の構成を示す図である。モーター制御システム１００は、負荷としての三相交流モーター１と、直流電源Ｖｄｃと、三相のインバータ回路２０を構成するスイッチング素子２１～２６と、スイッチング素子２１～２６をそれぞれ駆動する駆動回路１０ａ～１０ｆとを備えている。また、モーター制御システム１００は、駆動回路１０ａ～１０ｆを制御する制御回路３０と、アナログ／ディジタル（Ａ／Ｄ）変換器３１とを備えている。

【0011】

スイッチング素子２１およびスイッチング素子２２はＮチャネル型のＭＯＳＦＥＴであり、第１の端子としてのドレイン端子と、第２の端子としてのソース端子と、制御端子としてのゲート端子とを有している。スイッチング素子２１およびスイッチング素子２２によって、インバータ回路２０のＵ相のアーム対が構成される。駆動回路１０ａは、スイッチング素子２１の駆動電流としてのゲート電流を制御することによって、スイッチング素子２１のスイッチング動作、すなわちターンオンおよびターンオフを制御する。駆動回路１０ｂは、スイッチング素子２２のゲート電流を制御することによって、スイッチング素子２２のスイッチング動作を制御する。

【0012】

同様に、スイッチング素子２３およびスイッチング素子２４はＮチャネル型のＭＯＳＦＥＴである。スイッチング素子２３およびスイッチング素子２４によって、インバータ回路２０のＶ相のアーム対が構成される。駆動回路１０ｃは、スイッチング素子２３のゲート電流を制御することによって、スイッチング素子２３のスイッチング動作を制御する。駆動回路１０ｄは、スイッチング素子２４のゲート電流を制御することによって、スイッチング素子２４のスイッチング動作を制御する。

【0013】

同様に、スイッチング素子２５およびスイッチング素子２６はＮチャネル型のＭＯＳＦＥＴである。スイッチング素子２５およびスイッチング素子２６によって、インバータ回路２０のＷ相のアーム対が構成される。駆動回路１０ｅは、スイッチング素子２５のゲート電流を制御することによって、スイッチング素子２５のスイッチング動作を制御する。駆動回路１０ｆは、スイッチング素子２６のゲート電流を制御することによって、スイッチング素子２６のスイッチング動作を制御する。

【0014】

Ａ／Ｄ変換器３１は、モーター１のＵ相、Ｖ相、Ｗ相の各電流値をディジタル信号に変換し、制御回路３０に出力する。制御回路３０は、Ａ／Ｄ変換器３１から受信されるモーター１の各相の電流値に基づいて、スイッチング素子２１～２６の各駆動回路１０ａ～１０ｆに対して、スイッチング素子２１～２６の駆動電流としてのゲート電流の波形情報をそれぞれ提供する。

【0015】

図２は、制御回路３０の内部の構成を示す図である。制御回路３０は、検知回路３０ａと、複数のルックアップテーブル（ＬＵＴ＿１～ＬＵＴ＿Ｎ）を含む記憶回路３０ｂと、選択回路３０ｃとを備えている。検知回路３０ａは、Ａ／Ｄ変換器３１から受信されるモーター１のＵ相、Ｖ相、Ｗ相の各電流値に基づいて、スイッチング素子２１～２６の動作状態を検知する。代替的には、検知回路３０ａは、モーター１に内蔵される図示しない温度センサーから受信される温度情報に基づいて、スイッチング素子２１～２６の動作状態を検知してもよい。また、検知回路３０ａは、Ａ／Ｄ変換器３１に加えて、あるいはＡ／Ｄ変換器３１に代えて、図示しない制御用のマイクロコンピュータから受信される信号に基づいて、スイッチング素子２１～２６の動作状態を検知してもよい。

【0016】

あるいは、スイッチング素子２１、２３、２５の各ソース端子の寄生インダクタンスの電圧からモーター１の各相の電流値を検知し、これに基づいてスイッチング素子２１～２６の動作状態を検知してもよい。あるいは、スイッチング素子２１、２３、２５の各ドレイン端子に電流検知用のトランスを設けてモーター１の各相の電流値を検知し、これに基づいてスイッチング素子２１～２６の動作状態を検知してもよい。すなわち、図１に記載されているスイッチング素子２１～２６の動作状態の検知方法はあくまで一例であり、スイッチング素子２１～２６の動作状態は他の様々な方法によっても検知することができる。

【0017】

記憶回路３０ｂの各ルックアップテーブルには、スイッチング素子２１～２６のゲート電流の波形情報がそれぞれ記憶されている。選択回路３０ｃは、検知回路３０ａによって検知されるスイッチング素子２１～２６の動作状態に基づいて、記憶回路３０ｂからゲート電流の波形情報のうちの１つを選択する。選択回路３０ｃによって選択されたゲート電流の波形情報は、スイッチング素子２１～２６の各駆動回路１０ａ～１０ｆにそれぞれ提供される。代替的には、記憶回路３０ｂの各ルックアップテーブルは、駆動回路１０ａ～１０ｅの内部に設けられてもよい。

【0018】

本開示では、スイッチング素子のターンオン時に流れる電流のリンギングを抑制することを目的としている。以降の説明では、スイッチング素子２１に注目し、当該スイッチング素子２１をターンオンさせる際の駆動回路１０ａの動作について詳細に説明する。ただし、以降の説明は、他のスイッチング素子２２～２６と駆動回路１０ｂ～１０ｆについても、同様に成立する。

【0019】

これ以降、スイッチング素子２１を「第１のスイッチング素子」と称することにする。また、第１のスイッチング素子体２１と対になってＵ相のアーム対を構成するスイッチング素子２２を「第２のスイッチング素子」と称することにする。

【0020】

図３は、図１の第１のスイッチング素子２１のターンオン時の等価回路である。図１で第１のスイッチング素子２１がターンオンする時、第２のスイッチング素子２２はオフ状態である。図３では、オフ状態の第２のスイッチング素子２２がダイオードＤｉｏと寄生キャパシタＣｄｉｏとによって表されている。

【0021】

インダクタＬｌｏａｄは、負荷であるモーター１のインダクタンスを表している。インダクタＬｄは、第１のスイッチング素子２１のドレイン端子と第２のスイッチング素子２２のドレイン端子とを接続する配線の寄生インダクタンスを表している。

【0022】

第１のスイッチング素子２１は、ゲート－ソース間の寄生キャパシタＣｇｓと、ゲート－ドレイン間の寄生キャパシタＣｇｄと、ドレイン－ソース間の寄生キャパシタＣｄｓとを有している。駆動回路１０ａからは、第１のスイッチング素子２１の駆動電流としてのゲート電流Ｉｇが出力される。

【0023】

図３の等価回路に基づいて、駆動回路１０ａによって駆動される第１のスイッチング素子２１のターンオン時の動作を説明すると以下のようになる。この際、図４のタイムチャートも併せて参照されたい。なお、図４を含む以降のタイムチャートでは、ドレイン電圧は一点破線で示されている。

【0024】

図４の左端の初期状態において、駆動回路１０ａから出力されるゲート電流Ｉｇは０であり、第１のスイッチング素子２１のゲート電圧も０である。したがって、第１のスイッチング素子２１はオフ状態であり、ドレイン電流Ｉｄは０、図中に一点破線で示されるドレイン電圧ＶｄはダイオードＤｉｏのアノード側の電圧Ｖｄｉｏに等しい。

【0025】

時刻ｔ１において、駆動回路１０ａは、ゲート電流Ｉｇをステップ状にＩｇ０まで増加させる。これにより、第１のスイッチング素子２１のゲート－ソース間の寄生キャパシタＣｇｓの充電が開始され、第１のスイッチング素子２１のゲート電圧がランプ状に上昇していく。

【0026】

時刻ｔ２において、第１のスイッチング素子２１のゲート電圧が閾値電圧を上回ると、チャネルが形成されてドレイン電流Ｉｄが流れ始める。ドレイン電流Ｉｄは、ゲート電圧の上昇に伴って増加していく。このとき、ダイオードＤｉｏはオン状態であり、そのアノード側の電圧Ｖｄｉｏは変化せずに一定である。その一方で、ドレイン電流Ｉｄが流れることにより、インダクタＬｄの両端に電圧が発生し、ドレイン電圧Ｖｄは低下していく。

【0027】

時刻ｔ３において、ドレイン電流ＩｄがインダクタＬｌｏａｄに流れる直流電流Ｉｄｃと等しくなると、ダイオードＤｉｏがオフ状態になり、そのアノード側の電圧Ｖｄｉｏが低下していく。このとき、図３に示されるような共振ループが形成され、ドレイン電流Ｉｄのリンギングが発生する。図３の共振ループが形成された時の等価回路は、図５に示されるようになる。

【0028】

図５の等価回路において、左側の電流源Ｉｇ０は、時刻ｔ３におけるゲート電流を表している。電流Ｉｄ（ｔ）は、第１のスイッチング素子２１のドレイン電流である。電圧Ｖｏは、時刻ｔ３の共振開始時におけるインダクタＬｄの両端電圧であり、図３の時刻ｔ３におけるダイオード電圧Ｖｄｉｏと第１のスイッチング素子２１のドレイン電圧Ｖｄとの差に等しい。また、図５の上側の定電流源Ｉｄｃは、図３のインダクタＬｌｏａｄに充電されている電流を表しており、下側の定電流源Ｉｃｈは、第１のスイッチング素子２１のチャネル電流を表している。

【0029】

図５の等価回路では、第１のスイッチング素子２１のチャネル電流Ｉｃｈは、当該第１のスイッチング素子２１のトランスコンダクタンスｇｍと、ゲート－ソース間の寄生キャパシタＣｇｓの電圧Ｖｇと、電流Ｉｄｃとを用いて、以下のように書ける。

【0030】

【数1】

【0031】

上式は、寄生キャパシタＣｇｓの電圧Ｖｇ＝（Ｉｇ０／Ｃｇｓ）ｔであることを用いて、以下のようにも書ける。

【0032】

【数2】

【0033】

図５の等価回路から、第１のスイッチング素子２１のターンオン時のドレイン電流Ｉｄ（ｔ）の時間波形を求めることを考える。ここでは、重ね合わせの理を用いて、図５の等価回路を図６Ａの等価回路と図６Ｂの等価回路とに分けて考えることにする。

【0034】

まず、図６Ａの等価回路について、ドレイン電流Ｉｄ（ｔ）の方程式は、以下の式（３）のようになる。ここで、インダクタＬｄの両端電圧は、インダクタＬｄに流れる電流Ｉｄ（ｔ）の微分値にインダクタンスＬｄを乗じたものに等しいことを用いた。また、式（４）と式（５）は、方程式（３）の初期条件である。

【0035】

【数3】

【0036】

上式の解は、以下の式（６）のようになる。

【0037】

【数4】

【0038】

上記の式（６）において、右辺第１項は、共振開始時のインダクタＬｄの両端電圧Ｖｏによって決まる共振電流を表しており、その振幅はインダクタＬｄの共振開始時の両端電圧Ｖｏに比例し、角周波数ωとインダクタンスＬｄに反比例する。また、右辺第２項は、インダクタＬｄを流れる直流電流を表しており、これは共振には寄与しない。

【0039】

次に、図６Ｂの等価回路について、ドレイン電流Ｉｄ（ｔ）の方程式は、以下の式（９）のようになる。また、式（１０）と式（１１）は、方程式（９）の初期条件である。

【0040】

【数5】

【0041】

上式の解は、以下の式（１２）のようになる。ただし、式中のωおよびＣｔｏｔは、式（７）および式（８）と同じである。

【0042】

【数6】

【0043】

上記の式（１２）において、右辺第１項は、共振開始時のゲート電流Ｉｇ０によって発生する共振電流を表しており、その位相は、上記の式（６）の右辺第１項の位相と１８０度ずれている。また、右辺第２項は寄生キャパシタＣｄｉｏに流れる共振に寄与しない電流を表している。

【0044】

図６Ａの等価回路の解である式（６）と、図６Ｂの等価回路の解である式（１２）とを足し合わせることによって、図５の等価回路の解、すなわち第１のスイッチング素子２１のターンオン時のドレイン電流Ｉｄ（ｔ）の時間波形が求められる。

【0045】

【数7】

【0046】

上記の式（１３）の右辺を観察すると、第１のスイッチング素子２１のターンオン時に発生するドレイン電流Ｉｄ（ｔ）のリンギングは、右辺第２項と第３項の共振電流に起因するものであることが分かる。特に、右辺第２項は、共振開始時のインダクタＬｄの両端電圧Ｖｏによって決定される共振電流であり、その振幅はインダクタＬｄの共振開始時の両端電圧Ｖｏに比例し、角周波数ωとインダクタンスＬｄに反比例する。

【0047】

したがって、第１のスイッチング素子２１のターンオン時に発生するドレイン電流Ｉｄ（ｔ）のリンギングを抑制する第１の方法としては、図４の時刻ｔ３の共振開始時におけるインダクタＬｄの両端電圧Ｖｏを小さくすることが考えられる。

【0048】

これを実現するために、本実施の形態１に係る駆動回路１０ａは、図７に示されるように、共振が開始される時刻ｔ３の直前にゲート電流Ｉｇをステップ状に減少させることにより、第１のスイッチング素子２１のドレイン電流Ｉｄの増加率を低下させ、インダクタＬｄに流れる電流の変化率を減少させることにより、時刻ｔ３の共振開始時おけるインダクタＬｄの両端電圧Ｖｏを低下させる。これにより、第１のスイッチング素子２１のターンオン時に発生する共振電流の振幅を低減させることができる。

【0049】

なお、上記において、共振が開始される時刻ｔ３の「直前」にゲート電流Ｉｇをステップ状に減少させると述べたが、より一般的には、第２のスイッチング素子２２に流れる電流が０になって共振ループが形成される第１の時刻（ｔ３）と、第１のスイッチング素子２１のドレイン電流Ｉｄの増加が始まる第２の時刻（ｔ２）との間の期間において、ゲート電流Ｉｇを減少させればよい。

【0050】

また、ゲート電流Ｉｇの減少量は、多ければ多いほど共振電流の振幅が低減されるが、一方においてスイッチング動作時の損失が増加してしまう。そのため、ゲート電流Ｉｇを減少させる際の目標値は、例えば、ドレイン電流Ｉｄのリンギングに起因して実験的に観測されるノイズのピーク値が所望量減少するような電流値として決定してもよい。詳細には、上述したように、式（１３）の右辺第２項の共振電流の振幅は、共振が開始される第１の時刻（ｔ３）における寄生インダクタＬｄの両端電圧Ｖｏに比例する。また、図８に示されるように、ノイズのピーク値を例えば０．４５ｄＢ減少させるためには、電圧Ｖｏを０．４５ｄＢ減少させればよい。また、電圧Ｖｏを０．４５ｄＢ減少させると、図７において、電圧Ｖｏの真値（ボルト値）は、ゲート電流Ｉｇを減少させない場合の電圧Ｖｉと比較して、約５パーセント低下している。

【0051】

したがって、ゲート電流Ｉｇを減少させる際の目標値は、例えば、第１の時刻（ｔ３）における寄生インダクタンスＬｄの両端電圧Ｖｏが、ゲート電流Ｉｇを減少させない場合（Ｖｉ）と比較して、５パーセント低下するような値である、

【0052】

次に、上記の式（１３）の右辺第２項と第３項とを見比べると、両者は位相が１８０度ずれた関係にある。したがって、第１のスイッチング素子２１のターンオン時に発生するドレイン電流Ｉｄ（ｔ）のリンギングを抑制する第２の方法としては、図４の時刻ｔ３の共振開始時におけるゲート電流Ｉｇをステップ状に増加させて、右辺第２項の振幅と右辺第３項の振幅とを等しくすることにより、両者を相殺することが考えられる。

【0053】

これを実現するために、本実施の形態１に係る駆動回路１０ａは、図９に示されるように、共振が開始される時刻ｔ３においてゲート電流Ｉｇをステップ状に増加させる。この際のゲート電流の目標値Ｉｇｓｏｒは、式（１３）の右辺第２項と第３項の両振幅が等しくなるように、以下の式（１４）を満たすように決定される。

【0054】

【数8】

【0055】

上式を目標値Ｉｇｓｏｒについて解くと、以下の式（１５）が得られる。

【0056】

【数9】

【0057】

上記のようにして、第１のスイッチング素子２１のターンオン時に発生する共振電流が相殺される。なお、ゲート電流Ｉｇをステップ状に増加させるタイミングは、正確に時刻ｔ３に一致していることが最も好ましいが、例えば時刻ｔ３を中心として前後に若干の誤差があってもよい。通常、第２のスイッチング素子２２に流れる電流が０になって共振ループが形成される第１の時刻（ｔ３）を基準として、当該第１の時刻（ｔ３）の以前または以降の特定の期間、一例として、共振周波数の周期Ｔ＝２π／ωの０．２５倍以下の期間において、ゲート電流Ｉｇを目標値Ｉｇｓｏｒまで増加させることができれば、十分な効果が期待できる。

【0058】

以上説明したように、本実施の形態１に係るスイッチング素子の駆動回路１０ａは、第１のスイッチング素子２１のドレイン端子に接続される第２のスイッチング素子２２に流れる電流が０になる第１の時刻（ｔ３）に応じて、第１のスイッチング素子２１のゲート電流Ｉｇ電流を増加させる。

【0059】

詳細には、駆動回路１０ａは、第１の時刻（ｔ３）の以前または以降の第１の期間において、第１のスイッチング素子２１のゲート電流Ｉｇを増加させる。第１の期間は、上記の式（７）と式（８）によって決定される角周波数ωから求められる、共振周波数の周期Ｔ＝２π／ωの０．２５倍以下の期間であることが好ましい。

【0060】

上記の特徴により、本実施の形態１に係るスイッチング素子の駆動回路１０ａでは、第１のスイッチング素子２１のターンオン時に発生する共振電流が相殺されるため、ドレイン電流Ｉｄのリンギングが抑制される。

【0061】

好適には、駆動回路１０ａでは、上記の第１の期間において、第１のスイッチング素子２１のゲート電流Ｉｇをステップ状に増加させ、その目標値Ｉｇｓｏｒは、上記の式（１５）によって決定される。ただし、厳密に式（１５）と等しくなくても、式（１５）の０．２５倍から１．２５倍程度の範囲内に収まっていれば、十分な効果が期待できる。

【0062】

また、本実施の形態１に係るスイッチング素子の駆動回路１０ａは、第１のスイッチング素子２１のドレイン端子に接続される第２のスイッチング素子２２に流れる電流が０になる第１の時刻（ｔ３）と、第１のスイッチング素子２１のドレイン電流Ｉｄの増加が始まる第２の時刻（ｔ２）との間の第２の期間において、第１のスイッチング素子２１のゲート電流Ｉｇを減少させる。これにより、第１のスイッチング素子２１のターンオン時に発生する共振電流の振幅を低減することができるため、ドレイン電流Ｉｄのリンギングがさらに抑制される。

【0063】

好適には、駆動回路１０ａでは、上記の第２の期間において、第１のスイッチング素子２１のゲート電流Ｉｇをステップ状に減少させ、その目標値は、例えば、第１の時刻（ｔ３）における寄生インダクタンスＬｄの両端電圧Ｖｏが、ゲート電流Ｉｇを減少させない場合（Ｖｉ）と比較して、所定の割合（例えば、５パーセント）低下するような値である、

【0064】

なお、上記の第２の期間において、図１０に示されるように、第１のスイッチング素子２１のゲート電流Ｉｇを複数回に分けてステップ状に減少させてもよい。また、図１１に示されるように、第１のスイッチング素子２１のゲート電流Ｉｇをステップ状に減少させる過程で、ゲート電流Ｉｇを少なくとも１回ステップ状に増加させてもよい。増加後のゲート電流Ｉｇの値は、第２の期間の開始時の値よりも大きくてもよい。このように複数の減少や増加の段階を設けることによって、第１の時刻（ｔ３）においてゲート電流Ｉｇを増加させるタイミングを細かく調整することができる。

【0065】

また、上記の第２の期間において、図１２に示されるように、第１のスイッチング素子２１のゲート電流Ｉｇをランプ状に減少させ、第１の時刻（ｔ３）において、ゲート電流Ｉｇを一定値にしてもよい。これにより、第１の時刻（ｔ３）における寄生インダクタＬｄの両端電圧Ｖｏを、ほとんど０にすることができる。結果として、共振電流の振幅を大幅に低減させることができる。なお、このようにゲート電流Ｉｇをランプ状に減少させた際に流れるドレイン電流Ｉｄ（ｔ）の波形は、上記の式（１３）で表される波形とは厳密には異なるものとなるが、シミュレーションによって解析した結果、このような振る舞いが確かめられた。したがって、ゲート電流Ｉｇをランプ状に減少させることにより、ドレイン電流Ｉｄのリンギングを抑制することができる。また、ゲート電流Ｉｇを減少させる際の目標値については、上述した第２の方法の場合と同様の議論が成立する。

【0066】

また、図１３に示されるように、第１の時刻（ｔ３）以降にゲート電流Ｉｇをランプ状に増加させてから一定値にしてもよい。第１の時刻（ｔ３）以降にゲート電流Ｉｇをステップ状に増加させることに代えて、ランプ状に増加させた場合には、上記の式（１３）の右辺第３項に相当する共振電流が発生しなくなることが、シミュレーションによって確かめられた。したがって、第２の期間においてゲート電流Ｉｇをランプ状に減少させて共振電流の振幅が十分に低減された場合には、第１の時刻（ｔ３）以降にゲート電流Ｉｇをステップ状に増加させることに代えて、ランプ状に増加させることが有効になる。

【0067】

また、図１４に示されるように、第２の期間において、第１のスイッチング素子２１のゲート電流Ｉｇを複数回に分けてランプ状に減少させてもよい。また、図１５に示されるように、第２の期間において、第１のスイッチング素子２１のゲート電流Ｉｇをランプ状に減少させる過程で、ゲート電流Ｉｇを少なくとも１回ランプ状に増加させてもよい。増加後のゲート電流Ｉｇの値は、第２の期間の開始時の値よりも大きくてもよい。
（変形例）
上記の実施の形態１では、スイッチング素子２１～２６によって三相のインバータ回路２０を構成していた。そのため、第１のスイッチング素子と第２のスイッチング素子は、ともにＮチャネル型のＭＯＳＦＥＴであった。これに代えて、例えば、コンバータ回路を構成する場合には、第１のスイッチング素子はＮチャネル型のＭＯＳＦＥＴであり、第２のスイッチング素子はダイオードとなる。

【0068】

また、スイッチング素子２１～２６は、ＭＯＳＦＥＴに限定されるものではない。例えば、スイッチング素子２１～２６は、ＩＧＢＴであってもよい。この場合、スイッチング素子２１～２６は、Ｎチャネル型のＩＧＢＴであり、第１の端子はコレクタ端子であり、第２の端子はエミッタ端子であり、制御端子はゲート端子である。

【0069】

また、スイッチング素子２１～２６は、ＢＪＴ（Bipolar Junction Transistor）であってもよい。この場合、スイッチング素子２１～２６は、ｎｐｎ型のＢＪＴであり、第１の端子はコレクタ端子であり、第２の端子はエミッタ端子であり、制御端子はベース端子である。

【0070】

また、スイッチング素子２１～２６を構成する半導体としては、Ｓｉ（Silicon）、ＳｉＣ（Silicon Carbide）、またはＧａＮ（Gallium Nitride）等の様々な材料を用いることができる。

【0071】

最後に、本開示における「ステップ状」と「ランプ状」の定義について説明する。図１６Ａに示されるように、ステップ状の波形とは、電流が変化する時刻１と時刻２との間の区間において、電流の傾きが０になる期間を含むような波形である。図１６Ｂに示されるように、ランプ状の波形とは、電流が変化する時刻１と時刻２との間の区間において、電流の傾きが０になる期間を含まないような波形である。ステップ状の波形は、電流が変化する時刻１と時刻２との間の区間において、電流の傾きが０になる期間が所定の期間以上である波形であり、ランプ状の波形は、電流が変化する時刻１と時刻２との間の区間において、電流の傾きが０になる期間が所定の期間未満である波形としてもよい。また、電流の傾きが０とは、厳密に０だけでなく、スイッチング素子の駆動上０とみなせる範囲の傾きを含むものとする。

【0072】

本開示の幾つかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、開示の範囲を限定することは意図していない、これらの実施の形態は、その他の様々な形態で実施されることが可能であり、開示の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施の形態やその変形は、開示の範囲や要旨に含まれると同様に、特許請求の範囲に記載された開示とその均等の範囲に含まれるものである。

【符号の説明】

【0073】

１ モーター
１０ａ 駆動回路
１０ｂ 駆動回路
１０ｃ 駆動回路
１０ｄ 駆動回路
１０ｅ 駆動回路
１０ｆ 駆動回路
２０ インバータ回路
２１ スイッチング素子（第１のスイッチング素子）
２２ スイッチング素子（第２のスイッチング素子）
２４ スイッチング素子
２５ スイッチング素子
２６ スイッチング素子
２７ スイッチング素子
３０ 制御回路
３０ａ 検知回路
３０ｂ 記憶回路
３０ｃ 選択回路
３１ Ａ／Ｄ変換器
Ｃｄｉｏ 第２のスイッチング素子の寄生キャパシタ
Ｃｄｓ ドレイン－ソース間の寄生キャパシタ
Ｃｇｄ ゲート－ドレイン間の寄生キャパシタ
Ｃｇｓ ゲート－ソース間の寄生キャパシタ
Ｄｉｏ ダイオード
ｇｍ トランスコンダクタンス
Ｉｃｈ チャネル電流
Ｉｄｃ インダクタＬｌｏａｄに流れる直流電流
Ｉｇ ゲート電流（駆動電流）
Ｉｄ ドレイン電流
Ｌｄ 第１のスイッチング素子と第２のスイッチング素子とを接続する配線の寄生インダクタンス
Ｌｌｏａｄ モーターのインダクタンス
Ｖｄ ドレイン電圧
Ｖｄｃ 直流電源
Ｖｄｉｏ ダイオードのアノード側の電圧
Ｖｇ 寄生キャパシタＣｇｓの電圧
Ｖｏ 共振開始時の寄生インダクタＬｄの両端電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16A】

【図16B】