特開 2023-138141 増幅回路及びフィールド機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023138141

(43)【公開日】2023-09-29

(54)【発明の名称】増幅回路及びフィールド機器

(51)【国際特許分類】

   H03F 3/45 20060101AFI20230922BHJP

   H03G 3/20 20060101ALI20230922BHJP

【ＦＩ】

H03F3/45 109

H03F3/45 210

H03G3/20 Z

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022044680

(22)【出願日】2022-03-18

(71)【出願人】

【識別番号】000006507

【氏名又は名称】横河電機株式会社

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100169823

【弁理士】

【氏名又は名称】吉澤 雄郎

(74)【代理人】

【識別番号】100195534

【弁理士】

【氏名又は名称】内海 一成

(72)【発明者】

【氏名】森山 徹也

【テーマコード（参考）】

5J100

5J500

【Ｆターム（参考）】

5J100JA01

5J100QA01

5J500AA01

5J500AA12

5J500AC26

5J500AF10

5J500AF12

5J500AF19

5J500AH10

5J500AH25

5J500AH26

5J500AK07

5J500AK08

5J500AK09

5J500AT01

5J500AT03

5J500DN01

5J500DP01

(57)【要約】

【課題】入力信号と出力信号との間の位相差を簡便に低減できる増幅回路及びフィールド機器を提供する。
【解決手段】増幅回路１は、信号Ｖｉｎ＋及びＶｉｎ－の入力端子と、入力端子に入力された信号を増幅する増幅部と、増幅部で増幅された信号を出力する出力端子と、制御信号ＣＮＴＲＬが入力される制御端子とを備える。増幅部は、制御信号に基づいて抵抗値が可変に構成される抵抗回路と、制御信号に基づいて流す電流の大きさが可変に構成される電流回路とを有し、抵抗回路の抵抗値と電流回路が流す電流の大きさとに基づいて定まる利得で入力端子に入力された信号を増幅する。
【選択図】図２

【特許請求の範囲】

【請求項1】

信号の入力端子と、
前記入力端子に入力された信号を増幅する増幅部と、
前記増幅部で増幅された信号を出力する出力端子と、
制御信号が入力される制御端子と
を備え、
前記増幅部は、
前記制御信号に基づいて抵抗値が可変に構成される抵抗回路と、前記制御信号に基づいて流す電流の大きさが可変に構成される電流回路とを有し、
前記抵抗回路の抵抗値と前記電流回路が流す電流の大きさとに基づいて定まる利得で前記入力端子に入力された信号を増幅する、増幅回路。

【請求項2】

前記制御信号の電圧が変化した場合に、前記抵抗回路の抵抗値が小さくなり、かつ、前記電流回路が流す電流が大きくなるように構成される、請求項１に記載の増幅回路。

【請求項3】

前記抵抗回路又は前記電流回路の少なくとも一方は、ゲートに入力される前記制御信号によってソース－ドレイン間の抵抗値が可変であるＭＯＳＦＥＴを含んで構成される、請求項１又は２に記載の増幅回路。

【請求項4】

測定結果に基づく信号を出力するセンサと、前記センサの測定結果に基づく信号を励振信号として出力する励振回路とを備え、
前記励振回路は、請求項１から３までのいずれか一項に記載の増幅回路を有する、フィールド機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、増幅回路及びフィールド機器に関する。

【背景技術】

【0002】

従来、ＯＴＡ（Operational Transconductance Amplifier）のような増幅回路が知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第７９９０２１８号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＯＴＡのような増幅回路において、入力信号と出力信号との間の位相差の低減が求められる。

【0005】

本開示は、上述の点に鑑みてなされたものであり、入力信号と出力信号との間の位相差が簡便に低減される増幅回路及びフィールド機器を提供することを目的とする。

【課題を解決するための手段】

【0006】

幾つかの実施形態に係る増幅回路は、信号の入力端子と、前記入力端子に入力された信号を増幅する増幅部と、前記増幅部で増幅された信号を出力する出力端子と、制御信号が入力される制御端子とを備える。前記増幅部は、前記制御信号に基づいて抵抗値が可変に構成される抵抗回路と、前記制御信号に基づいて流す電流の大きさが可変に構成される電流回路とを有する。前記増幅部は、前記抵抗回路の抵抗値と前記電流回路が流す電流の大きさとに基づいて定まる利得で前記入力端子に入力された信号を増幅する。このようにすることで、利得の調整範囲が広くなる。その結果、入力信号と出力信号との間の位相差が簡便に低減される。

【0007】

一実施形態に係る増幅回路は、前記制御信号の電圧が変化した場合に、前記抵抗回路の抵抗値が小さくなり、かつ、前記電流回路が流す電流が大きくなるように構成されてよい。このようにすることで、利得の調整範囲が広くなる。その結果、入力信号と出力信号との間の位相差が簡便に低減される。

【0008】

一実施形態に係る増幅回路において、前記抵抗回路又は前記電流回路の少なくとも一方は、ゲートに入力される前記制御信号によってソース－ドレイン間の抵抗値が可変に構成させるＭＯＳＦＥＴを含んで構成されてよい。このようにすることで、利得の調整範囲が広くなる。その結果、入力信号と出力信号との間の位相差が簡便に低減される。

【0009】

幾つかの実施形態に係るフィールド機器は、測定結果に基づく信号を出力するセンサと、前記センサの測定結果に基づく信号を励振信号として出力する励振回路とを備える。前記励振回路は、前記増幅回路を有する。このようにすることで、利得の調整範囲が広くなる。その結果、入力信号と出力信号との間の位相差が簡便に低減される。

【発明の効果】

【0010】

本開示に係る増幅回路及びフィールド機器によれば、入力信号と出力信号との間の位相差が簡便に低減され得る。

【図面の簡単な説明】

【0011】

【図1】比較例に係る増幅回路の回路図である。

【図2】一実施形態に係る増幅回路の構成例を示す回路図である。

【図3】増幅回路のゲインの周波数特性の一例を示すグラフである。

【図4】増幅回路の位相ずれの周波数特性の一例を示すグラフである。

【図5】電源電圧と接地点とが入れ替わった増幅回路の構成例を示す回路図である。

【図6】電流源がＭＯＳＦＥＴによって実現される増幅回路の構成例を示す回路図である。

【図7】増幅回路を含む励振回路を備えるフィールド機器の構成例を示すブロック図である。

【図8】２つの励振回路を備えるフィールド機器の構成例を示すブロック図である。

【発明を実施するための形態】

【0012】

本開示に係る実施形態が、比較例と対比しながら説明される。

【0013】

（比較例）
図１に示されるように、比較例１に係る増幅回路９は、Ｎ型のＭＯＳＦＥＴ（Ｍ９１、Ｍ９２及びＭ９５）と、Ｐ型のＭＯＳＦＥＴ（Ｍ９３及びＭ９４）と、抵抗Ｒ９１と、電流源Ｉ９１及びＩ９２とを備える。

【0014】

ＭＯＳＦＥＴは、ゲートとソースとドレインとを有する。ＭＯＳＦＥＴを表す記号において、二重線の部分がゲートを表す。矢印がついている端子がソースを表す。ゲートを挟んでソースの反対側に位置する矢印がついていない端子がドレインを表す。ソースを表す矢印がゲートからソースに向いている場合、そのＭＯＳＦＥＴの記号は、Ｎ型のＭＯＳＦＥＴを表す。２つのＮ型のＭＯＳＦＥＴ（Ｍ９１及びＭ９２）は、同一の特性を有する。ソースを表す矢印がソースからゲートに向いている場合、そのＭＯＳＦＥＴの記号は、Ｐ型のＭＯＳＦＥＴを表す。２つのＰ型のＭＯＳＦＥＴ（Ｍ９３及びＭ９４）は、同一の特性を有する。２つの電流源Ｉ９１及びＩ９２は、それぞれＩｂで表される定電流を流す。

【0015】

Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のゲートは、Ｖｉｎ＋で表される電圧信号が入力される端子に接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のゲートは、Ｖｉｎ－で表される電圧信号が入力される端子に接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ９１及びＭ９２）のドレインは、Ｐ型のＭＯＳＦＥＴ（Ｍ９３及びＭ９４）のドレインにそれぞれ接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ９１及びＭ９２）のソースは、電流源Ｉ９１及びＩ９２に接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のソースは、抵抗Ｒ９１の一端、及び、Ｎ型のＭＯＳＦＥＴ（Ｍ９５）のドレインに接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のソースは、抵抗Ｒ９１の他端、及び、Ｎ型のＭＯＳＦＥＴ（Ｍ９５）のソースに接続される。つまり、Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のソースとＮ型のＭＯＳＦＥＴ（Ｍ９２）のソースとは、抵抗Ｒ９１及びＮ型のＭＯＳＦＥＴ（Ｍ９５）を介して接続される。Ｎ型のＭＯＳＦＥＴのＭＯＳＦＥＴ（Ｍ９５）のゲートは、ＣＮＴＲＬで表される電圧信号が入力される端子に接続される。

【0016】

Ｐ型のＭＯＳＦＥＴ（Ｍ９３及びＭ９４）のソースは、ｖｄｄで表される電源電圧が印加されている配線に接続される。つまり、Ｐ型のＭＯＳＦＥＴ（Ｍ９３及びＭ９４）のソースに、ｖｄｄで表される電源電圧が印加される。Ｐ型のＭＯＳＦＥＴ（Ｍ９３及びＭ９４）のドレインは、２つのＮ型のＭＯＳＦＥＴ（Ｍ９１及びＭ９２）のドレインにそれぞれ接続される。２つのＰ型のＭＯＳＦＥＴ（Ｍ９３及びＭ９４）は、カレントミラー回路を構成している。

【0017】

Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のドレインとＰ型のＭＯＳＦＥＴ（Ｍ９４）のドレインとの間に、ＯＵＴと表される端子が接続される。

【0018】

増幅回路９は、ＭＯＳＦＥＴ（Ｍ９１）のゲートに入力される電圧信号（Ｖｉｎ＋）と、ＭＯＳＦＥＴ（Ｍ９２）のゲートに入力される電圧信号（Ｖｉｎ－）とに基づく電流信号（Ｉｏｕｔ）をＯＵＴと表される端子から出力する。以下、増幅回路９の動作が定性的に説明される。

【0019】

Ｎ型のＭＯＳＦＥＴ（Ｍ９１及びＭ９２）のドレイン電流の大きさは、ゲート－ソース間の電圧によって定まる。また、Ｎ型のＭＯＳＦＥＴ（Ｍ９１及びＭ９２）のドレイン電流の大きさは、電流源Ｉ９１及びＩ９２を通って接地点ＧＮＤに流れる定電流Ｉｂと、Ｒ９１及びＮ型のＭＯＳＦＥＴ（Ｍ９５）を通って流れる電流との和になる。Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のソースの電位と、Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のソースの電位とが同じである場合、Ｒ９１及びＮ型のＭＯＳＦＥＴ（Ｍ９５）を流れる電流の大きさがゼロである。したがって、Ｎ型のＭＯＳＦＥＴ（Ｍ９１及びＭ９２）のドレイン電流の大きさは、電流源Ｉ９１及びＩ９２が流す定電流Ｉｂになる。

【0020】

ここで、Ｖｉｎ＋で表される正の電圧がゲートに入力されることによって、Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のドレイン電流が定電流Ｉｂよりも増加すると仮定する。ドレイン電流の増加分は、Ｒ９１及びＮ型のＭＯＳＦＥＴ（Ｍ９５）を通って、Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のソースの方に流れる。そうすると、Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のソースの方に流れてきた電流の増加分だけ、Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のドレイン電流が減少する。Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のドレイン電流の減少分は、ＯＵＴと表される端子に流れる。

【0021】

また、Ｐ型のＭＯＳＦＥＴ（Ｍ９３）のドレイン電流、及び、Ｐ型のＭＯＳＦＥＴ（Ｍ９３）とともにカレントミラー回路を構成するＰ型のＭＯＳＦＥＴ（Ｍ９４）のドレイン電流は、Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のドレイン電流の増加分だけ増加する。Ｐ型のＭＯＳＦＥＴ（Ｍ９４）のドレイン電流の増加分は、ＯＵＴと表される端子に流れる。

【0022】

以上のことから、ＯＵＴと表される端子に、Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のドレイン電流の増加分としてＲ９１及びＮ型のＭＯＳＦＥＴ（Ｍ９５）を通って流れてきた電流と、Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のドレイン電流の増加分に等しい電流としてＰ型のＭＯＳＦＥＴ（Ｍ９４）のドレインから流れてきた電流とが流れ込む。つまり、ＯＵＴと表される端子への出力電流Ｉｏｕｔの大きさは、Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のドレイン電流の増加分の２倍になる。出力電流Ｉｏｕｔの大きさは、Ｖｉｎ＋の大きさによって変化する。また、Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のゲートに印加されるＶｉｎ－の大きさが変化した場合も、Ｎ型のＭＯＳＦＥＴ（Ｍ９２）のドレイン電流の変化分が出力電流Ｉｏｕｔに反映される。したがって、増幅回路９は、Ｖｉｎ＋及びＶｉｎ－として印加される電圧に応じた出力電流Ｉｏｕｔを出力する。

【0023】

ここで、Ｎ型のＭＯＳＦＥＴ（Ｍ９１）のソースとＮ型のＭＯＳＦＥＴ（Ｍ９２）のソースとの間に流れる電流の大きさは、Ｖｉｎ＋及びＶｉｎ－の大きさとＲ９１の抵抗値とＮ型のＭＯＳＦＥＴ（Ｍ９５）のソース－ドレイン間の抵抗値（オン抵抗値）との並列抵抗値とによって定まる。Ｒ９１の抵抗値とＮ型のＭＯＳＦＥＴ（Ｍ９５）のソース－ドレイン間の抵抗値（オン抵抗値）との並列抵抗値が小さいほど、Ｖｉｎ＋及びＶｉｎ－の変化に対する出力電流Ｉｏｕｔの変化率が大きくなる。つまり、並列抵抗値が小さいほど、入力される電圧信号に対する出力電流信号の増幅率が大きくなる。

【0024】

Ｎ型のＭＯＳＦＥＴ（Ｍ９５）のソース－ドレイン間の抵抗値（オン抵抗値）は、ゲートに接続されるＣＮＴＲＬと表される端子に印加される電圧に応じて定まる。したがって、増幅回路９において、制御信号ＣＮＴＲＬとして印加する電圧を調整することによって、入力される電圧信号に対する出力電流信号の増幅率が調整される。

【0025】

以上述べてきた比較例に係る増幅回路９において、配線、又は、ＭＯＳＦＥＴ（Ｍ９１、Ｍ９２、Ｍ９３若しくはＭ９４）の寄生容量に由来して、入力電圧信号（Ｖｉｎ＋及びＶｉｎ－）と出力電流信号Ｉｏｕｔとの間に意図しない位相差が生じることがある。増幅回路９を２線式フィールド機器又はＩｏＴ（Internet of Things）センサ等の極端な低消費電力を要求される機器に適用した場合、入力信号と出力信号との間の意図しない位相差が製品性能に許容しがたい影響を及ぼすことがある。

【0026】

入力信号と出力信号との間の位相差は、並列抵抗値を大きくすることによって小さくされ得る。しかし、並列抵抗値を大きくするために抵抗Ｒ９１が大型化する。抵抗素子の大型化は、コストの増大、又は、増幅回路９の集積化の妨げになり得る。

【0027】

増幅回路９を集積化する場合、集積回路上で使用可能なＭＯＳＦＥＴ素子の特性が設計され得る。しかし、実装面積、又は、各種特性の許容公差若しくは素子の歩留まり等を考慮すると、設計自由度が小さくなり得る。設計自由度が小さいことによって増幅回路９の集積化が難しくなり得る。

【0028】

近年のマイコン等のデジタル回路は低消費電力化要求から低電圧で動作する傾向が強まっている。そのため、組み合わせるアナログ回路もデジタル回路と同一の低電圧電源で動作することが望ましい。しかし、低電源電圧かつ低消費電流で動作する回路で、複雑な回路補償を施すことは難しい。

【0029】

以上述べてきたように、比較例に係る構成において、入力信号と出力信号との間に意図しない位相差が生じることがあるという課題がある。

【0030】

そこで、本開示は、位相差が簡便に低減される増幅回路及びフィールド機器を説明する。

【0031】

（本開示の一実施形態）
図２に示されるように、一実施形態に係る増幅回路１は、Ｎ型のＭＯＳＦＥＴ（Ｍ１、Ｍ２及びＭ５）と、Ｐ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）と、抵抗Ｒ１と、電流源Ｉ１及びＩ２とを備える。

【0032】

ＭＯＳＦＥＴは、ゲートとソースとドレインとを有する。ＭＯＳＦＥＴを表す記号において、二重線の部分がゲートを表す。矢印がついている端子がソースを表す。ゲートを挟んでソースの反対側に位置する矢印がついていない端子がドレインを表す。ソースを表す矢印がゲートからソースに向いている場合、そのＭＯＳＦＥＴの記号は、Ｎ型のＭＯＳＦＥＴを表す。２つのＮ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）は、同一の特性を有する。ソースを表す矢印がソースからゲートに向いている場合、そのＭＯＳＦＥＴの記号は、Ｐ型のＭＯＳＦＥＴを表す。２つのＰ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）は、同一の特性を有する。２つの電流源Ｉ１及びＩ２は、それぞれＩｂ’で表される定電流を流す。ＶＩｂは、制御信号ＣＮＴＲＬによって制御される可変電流源を抽象化した回路ブロックを表す。

【0033】

Ｎ型のＭＯＳＦＥＴ（Ｍ１）のゲートは、Ｖｉｎ＋で表される電圧信号が入力される端子に接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ２）のゲートは、Ｖｉｎ－で表される電圧信号が入力される端子に接続される。Ｖｉｎ＋で表される電圧信号が入力される端子、及び、Ｖｉｎ－で表される電圧信号が入力される端子は、それぞれ入力端子とも称される。Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のドレインは、Ｐ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）のドレインにそれぞれ接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のソースは、電流源Ｉ１及びＩ２に接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ１）のソースは、抵抗Ｒ１の一端、及び、Ｎ型のＭＯＳＦＥＴ（Ｍ５）のドレインに接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ２）のソースは、抵抗Ｒ１の他端、及び、Ｎ型のＭＯＳＦＥＴ（Ｍ５）のソースに接続される。つまり、Ｎ型のＭＯＳＦＥＴ（Ｍ１）のソースとＮ型のＭＯＳＦＥＴ（Ｍ２）のソースとは、抵抗Ｒ１及びＮ型のＭＯＳＦＥＴ（Ｍ５）を介して接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ１）のソースとＮ型のＭＯＳＦＥＴ（Ｍ２）のソースとを接続する抵抗Ｒ１及びＮ型のＭＯＳＦＥＴ（Ｍ５）のソース－ドレイン間の抵抗値（オン抵抗値）とを並列で合成した抵抗値は、Ｒｖと表されるとする。抵抗Ｒ１とＮ型のＭＯＳＦＥＴ（Ｍ５）とが並列に接続されている回路は、抵抗回路とも称される。Ｒｖは、抵抗回路の抵抗値を表す。Ｎ型のＭＯＳＦＥＴのＭＯＳＦＥＴ（Ｍ５）のゲートは、ＣＮＴＲＬで表される電圧信号が入力される端子に接続される。ＣＮＴＲＬで表される電圧信号が入力される端子は、制御端子とも称される。本実施形態に係る増幅回路１において、制御信号ＣＮＴＲＬの電圧が高くなるほど、Ｎ型のＭＯＳＦＥＴ（Ｍ５）のソース－ドレイン間の抵抗値（オン抵抗値）が低くなるように構成されるとする。逆に、制御信号ＣＮＴＲＬの電圧が低くなるほど、Ｎ型のＭＯＳＦＥＴ（Ｍ５）のソース－ドレイン間の抵抗値（オン抵抗値）が低くなるように構成されてもよい。

【0034】

ＣＮＴＲＬで表される電圧信号が入力される端子は、電流源Ｉ１及びＩ２にも接続される。電流源Ｉ１及びＩ２は、電流回路とも総称される。電流源Ｉ１及びＩ２は、制御信号ＣＮＴＲＬに応じて定電流Ｉｂ’の値を変化させる。本実施形態に係る増幅回路１において、制御信号ＣＮＴＲＬの電圧が高くなるほど、電流源Ｉ１及びＩ２が定電流Ｉｂ’大きくするように構成されるとする。逆に、制御信号ＣＮＴＲＬの電圧が低くなるほど、電流源Ｉ１及びＩ２が定電流Ｉｂ’大きくするように構成されてもよい。

【0035】

Ｐ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）のソースは、ｖｄｄで表される電源電圧が印加されている配線に接続される。つまり、Ｐ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）のソースに、ｖｄｄで表される電源電圧が印加される。Ｐ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）のドレインは、２つのＮ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のドレインにそれぞれ接続される。２つのＰ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）は、カレントミラー回路を構成している。

【0036】

Ｎ型のＭＯＳＦＥＴ（Ｍ２）のドレインとＰ型のＭＯＳＦＥＴ（Ｍ４）のドレインとの間に、ＯＵＴと表される端子が接続される。

【0037】

増幅回路１は、ＭＯＳＦＥＴ（Ｍ１）のゲートに入力される電圧信号（Ｖｉｎ＋）と、ＭＯＳＦＥＴ（Ｍ２）のゲートに入力される電圧信号（Ｖｉｎ－）とに基づく電流信号（Ｉｏｕｔ）をＯＵＴと表される端子（ＯＵＴ端子）から出力する。電流信号を出力する端子は、出力端子とも称される。増幅回路１は、入力端子に入力された信号を増幅部で増幅して出力端子から出力する。増幅部は、ＭＯＳＦＥＴ（Ｍ１～Ｍ５）と、抵抗Ｒ１と、電流源Ｉ１及びＩ２とを含む。以下、増幅回路１の動作が説明される。

【0038】

図２に例示した増幅回路１は、ＯＴＡ（Operational Transconductance Amplifier）の一種である。増幅回路１は、入力電圧Ｖｉｎ＋とＶｉｎ－の差の電圧に利得係数Ｇｍを乗じて算出される電流ＩｏｕｔをＯＵＴ端子から出力するように構成される。入力電圧Ｖｉｎ＋及びＶｉｎ－と出力電圧Ｉｏｕｔとの関係は、以下の式（１）で表される。

【数1】

利得係数Ｇｍは、以下の式（２）で表される。

【数2】

【0039】

＜利得係数Ｇｍの式（２）の導出過程＞
利得係数Ｇｍを表す式（２）は、図２の増幅回路１のパラメータを用いて、以下のように導出される。飽和領域におけるＭＯＳＦＥＴのゲート－ソース間電圧Ｖｇｓとドレイン電流Ｉｄとの関係は、以下の式（３）で表される。式（３）において、ＷはＭＯＳＦＥＴのゲート幅を表す。ＬはＭＯＳＦＥＴのゲート長を表す。μはキャリア移動度を表す。Ｃｏｘは単位面積当たりのゲート容量を表す。

【数3】

ＭＯＳＦＥＴのゲート－ソース間電圧Ｖｇｓが変化した時のドレイン電流Ｉｄの変化係数をＧｖｇｓと表す場合、ドレイン電流の変化量∂Ｉｄは、以下の式（４）で表される。

【数4】

【0040】

変化係数Ｇｖｇｓは、以下の式（５）のように表される。

【数5】

式（５）に式（３）を変形して代入して整理すると式（６）のようになる。

【数6】

式（６）によれば、変化係数Ｇｖｇｓは、ＭＯＳＦＥＴの素子特性を表す、ゲート幅Ｗ、ゲート長Ｌ、キャリア移動度μ、及びゲート容量Ｃｏｘと、ドレイン電流Ｉｄとの積の平方根として表される。

【0041】

図２に例示される増幅回路１において、Ｖｉｎ＋及びＶｉｎ－が両方ともゼロである場合に、Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のドレイン電流は、電流源Ｉ１及びＩ２が流す定電流Ｉｂ’である。また、Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）の特性は互いに同一であるとする。この場合、Ｎ型のＭＯＳＦＥＴ（Ｍ１）の変化係数Ｇｖｇｓ_Ｍ１及びＮ型のＭＯＳＦＥＴ（Ｍ２）の変化係数Ｇｖｇｓ_Ｍ２は、式（７）のように表される。

【数7】

Ｗ_Ｍ１Ｍ２は、Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）それぞれで同一のゲート幅を表す。Ｌ_Ｍ１Ｍ２は、Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）それぞれで同一のゲート長を表す。μ_Ｍ１Ｍ２は、Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のそれぞれで同一のキャリア移動度を表す。Ｃｏｘ_Ｍ１Ｍ２は、Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のそれぞれで同一の単位面積当たりのゲート容量を表す。

【0042】

ここで、図２に例示される増幅回路１において、Ｖｉｎ＋とＶｉｎ－との差分である差動信号∂Ｖｓｉｇを与えると仮定して増幅回路１の応答が計算される。増幅回路１に差動信号∂Ｖｓｉｇを与えるとき、Ｖｉｎ＋及びＶｉｎ－は式（８）のように表されるとする。

【数8】

【0043】

増幅回路１に与えた差動信号∂Ｖｓｉｇと、Ｎ型のＭＯＳＦＥＴ（Ｍ１）のソースとＮ型のＭＯＳＦＥＴ（Ｍ２）のソースとを接続する抵抗Ｒ１及びＮ型のＭＯＳＦＥＴ（Ｍ５）の並列合成抵抗Ｒｖを流れる電流の変化量∂ＩＲとの関係は、式（９）のように表される。

【数9】

∂Ｖｇｓ_Ｍ１は、Ｎ型のＭＯＳＦＥＴ（Ｍ１）のゲート－ソース間電圧Ｖｇｓの変化量を表す。∂Ｖｇｓ_Ｍ２は、Ｎ型のＭＯＳＦＥＴ（Ｍ２）のゲート－ソース間電圧Ｖｇｓの変化量を表す。

【0044】

ここで、説明を容易にするために、Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）の特性が同一であることと、Ｖｉｎ＋とＶｉｎ－とが対称性を有することとを前提として、以下の式（１０）に示される近似式が成立する。

【数10】

式（９）は、式（１０）の近似式を適用することで式（１１）のように変形される。

【数11】

そして、式（４）の関係を式（１１）に適用すると、∂Ｖｇｓ_Ｍ１が式（１２）のように表される。

【数12】

【0045】

Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のゲートに入力信号Ｖｉｎ＋及びＶｉｎ－が入力されることによるＧｖｇｓの変化を無視すれば、式（１２）から、式（１３）のように∂Ｉｄ_Ｍ１及び∂Ｉｄ_Ｍ２が算出される。

【数13】

【0046】

Ｎ型のＭＯＳＦＥＴ（Ｍ１）のドレイン電流の変化分である∂Ｉｄ_Ｍ１は、Ｐ型のＭＯＳＦＥＴ（Ｍ３）のドレイン電流としても流れる。ここで、Ｐ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）は、上述したように、互いに同一の特性を有し、カレントミラー回路を構成している。したがって、Ｐ型のＭＯＳＦＥＴ（Ｍ３）に∂Ｉｄ_Ｍ１が流れたときに、∂Ｉｄ_Ｍ１は、Ｐ型のＭＯＳＦＥＴ（Ｍ４）のドレインにも流れる。Ｐ型のＭＯＳＦＥＴ（Ｍ４）のドレインに流れる∂Ｉｄ_Ｍ１は、ＯＵＴ端子に出力される。また、Ｎ型のＭＯＳＦＥＴ（Ｍ２）のドレイン電流の変化分である∂Ｉｄ_Ｍ２は、ＯＵＴ端子に出力される電流の一部である。したがって、ＯＵＴ端子に出力される出力電流Ｉｏｕｔは、∂Ｉｄ_Ｍ１と∂Ｉｄ_Ｍ２との差として以下の式（１４）のように表される。

【数14】

そして、式（２）と式（１４）との関係から、利得係数Ｇｍは、上述した式（２）のように表される。

【0047】

＜利得係数Ｇｍの調整＞
利得係数Ｇｍは、Ｎ型のＭＯＳＦＥＴ（Ｍ５）のゲートに印加する制御信号ＣＮＴＲＬを変化させて式（２）に含まれるＲｖを変化させることによって調整され得る。具体的には、制御信号ＣＮＴＲＬの電圧を変化させることによってＮ型のＭＯＳＦＥＴ（Ｍ５）のソース－ドレイン間の抵抗値（オン抵抗値）が低くなれば、利得係数Ｇｍが大きくなる。

【0048】

本実施形態に係る増幅回路１において、制御信号ＣＮＴＲＬは、電流源Ｉ１及びＩ２にも入力される。電流源Ｉ１及びＩ２は、制御信号ＣＮＴＲＬの電圧を変化させてＮ型のＭＯＳＦＥＴ（Ｍ５）のソース－ドレイン間の抵抗値（オン抵抗値）が低くなるほど定電流Ｉｂ’を大きくするように動作する。制御信号ＣＮＴＲＬの電圧の変化と、Ｒｖ及びＩｂ’の変化との関係が表１のように表される。Ａ及びＢは、制御信号ＣＮＴＲＬの電圧がそれぞれ異なる状態を表す。制御信号ＣＮＴＲＬのＡの状態における電圧の大きさは、Ｂの状態における電圧の大きさとよりも低いこともあれば高いこともある。制御信号ＣＮＴＲＬの電圧が大きくなったときにＮ型のＭＯＳＦＥＴ（Ｍ５）のソース－ドレイン間の抵抗値（オン抵抗値）が高くなるか低くなるかは、ＭＯＳＦＥＴの特性によって異なる。増幅回路１は、制御信号ＣＮＴＲＬの電圧が変化した場合に、抵抗回路の抵抗値が小さくなり、かつ、電流回路が流す電流が大きくなるように構成される。つまり、増幅回路１は、抵抗回路の抵抗値の大きさの変化の方向と、電流回路が流す電流の大きさの変化の方向とが逆になるように構成される。

【表1】

【0049】

抵抗回路又は電流回路の少なくとも一方は、ＭＯＳＦＥＴを含んで構成されてよい。ＭＯＳＦＥＴは、そのゲートに入力される制御信号ＣＮＴＲＬによってソース－ドレイン間の抵抗値が可変であってよい。

【0050】

Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のゲート－ソース間電圧Ｇｖｇｓ_Ｍ１及びＧｖｇｓ_Ｍ２は、上述した式（７）のように表される。式（７）によれば、電流源Ｉ１及びＩ２が流す定電流Ｉｂ’の変化に応じてＧｖｇｓ_Ｍ１及びＧｖｇｓ_Ｍ２が変化する。式（２）のように表される利得係数Ｇｍは、Ｒｖの変化に応じて変化するだけでなく、Ｇｖｇｓ_Ｍ１及びＧｖｇｓ_Ｍ２の変化にも応じて変化する。したがって、本実施形態に係る増幅回路１は、Ｇｖｇｓ_Ｍ１及びＧｖｇｓ_Ｍ２が変化するように構成されることによって、Ｒｖしか変化しない場合と比べて、利得係数Ｇｍを広い範囲で調整できる。言い換えれば、本実施形態に係る増幅回路１の増幅部は、制御信号ＣＮＴＲＬに基づいて抵抗値が可変に構成される抵抗回路と、制御信号ＣＮＴＲＬに基づいて流す電流の大きさが可変に構成される電流回路とを有する。増幅部は、抵抗回路の抵抗値と電流回路が流す電流の大きさとに基づいて定まる利得で入力端子に入力された信号を増幅する。

【0051】

具体例として、利得係数Ｇｍの値の可変範囲の下限値を拡張する場合の動作が説明される。図３に増幅回路１のゲイン（利得係数Ｇｍ）の周波数特性の一例が示される。また、図４に増幅回路１の入力信号（電圧）と出力信号（電流）との位相ずれの周波数特性の一例が示される。図３及び図４の横軸は周波数を表す。図３の縦軸はゲインを表す。図４の縦軸は位相のずれ量を表す。

【0052】

図３及び図４において、Ｔ＿ＵＬとして表されるグラフは、増幅回路１におけるゲインを制御信号ＣＮＴＲＬによる調整で最大にしたときの、ゲイン及び位相ずれの周波数特性を表す。Ｔ＿ＬＬとして表されるグラフは、増幅回路１におけるゲインを制御信号ＣＮＴＲＬによる調整で最小にしたときの、ゲイン及び位相ずれの周波数特性を表す。増幅回路１に入力する信号の周波数範囲の下限及び上限は、図３及び図４の横軸において、Ｆ＿ＬＬ及びＦ＿ＵＬとして表されている。増幅回路１は、Ｆ＿ＬＬからＦ＿ＵＬまでの周波数範囲の入力信号に対してゲイン及び位相ずれの仕様を満たすように構成される。

【0053】

図３において、ゲインの周波数特性のグラフは、周波数の変化によってゲインがほとんど変動しない周波数範囲と、周波数が高くなるほどゲインが低下する周波数範囲とを有する。増幅回路１は、仕様として、Ｆ＿ＬＬからＦ＿ＵＬまでの周波数範囲でゲインがほとんど変動しないことが求められる。図３のグラフにおいて、Ｔ＿ＵＬ及びＴ＿ＬＬとして表されるゲインの周波数特性は、増幅回路１のゲイン変動の仕様を満たしている。

【0054】

増幅回路１は、仕様として、図３でＧ＿ＲＳとして示される範囲より広い範囲でゲインを調整できることが求められる。図３のグラフにおいて、増幅回路１は、Ｔ＿ＬＬのゲインからＴ＿ＵＬのゲインまでの、Ｇ＿Ｒとして示される範囲でゲインを調整可能である。Ｇ＿Ｒとして示される範囲は、Ｇ＿ＲＳとして示される範囲を含む。したがって、増幅回路１は、Ｇ＿ＲＳとして示される範囲より広い範囲でゲインを調整できるように構成されており、増幅回路１のゲイン調整範囲の仕様を満たしている。

【0055】

図４において、位相ずれの周波数特性のグラフは、周波数の変化によって位相ずれがほとんど生じない周波数範囲と、周波数が高くなるほど位相ずれ（位相の遅れ）が拡大する周波数範囲とを有する。図４のグラフにおいて、グラフ上の点が縦軸に沿って下方に位置するほど、その点が示す位相の遅れが拡大していることを表す。

【0056】

増幅回路１は、仕様として、Ｆ＿ＬＬからＦ＿ＵＬまでの周波数範囲で位相ずれ（位相の遅れ）がＰ＿ＲＳで表される範囲内に収まることが求められる。Ｔ＿ＵＬとして表される位相ずれの周波数特性において、周波数がＦ＿ＵＬであるときの位相ずれ（位相の遅れ）は、周波数がＦ＿ＬＬであるときの位相ずれ（位相の遅れ）からほとんど変化していない。つまり、Ｔ＿ＵＬとして表される位相ずれの周波数特性は、Ｆ＿ＬＬからＦ＿ＵＬまでの周波数範囲で位相ずれ（位相の遅れ）がＰ＿ＲＳで表される範囲内に収まる。一方で、Ｔ＿ＬＬとして表される位相ずれの周波数特性において、周波数がＦ＿ＵＬであるときの位相ずれ（位相の遅れ）がＰ＿ＬＬで表されている。また、周波数がＦ＿ＬＬであるときの位相ずれ（位相の遅れ）に対するＰ＿ＬＬにおける位相ずれ（位相の遅れ）は、ＰＦで表されている。ＰＦは、Ｐ＿ＲＳの範囲内に収まっている。つまり、Ｔ＿ＬＬとして表される位相ずれの周波数特性は、Ｆ＿ＬＬからＦ＿ＵＬまでの周波数範囲で位相ずれ（位相の遅れ）がＰ＿ＲＳで表される範囲内に収まる。以上のことから、増幅回路１は、位相ずれ（位相の遅れ）がＰ＿ＲＳで表される範囲内に収まるように構成されており、増幅回路１の位相ずれに関する仕様を満たしている。

【0057】

図３においてＴ＿ＬＬとして表されるゲインの周波数特性は、制御信号ＣＮＴＲＬを調整したときに調整可能な範囲の下限を表す。制御信号ＣＮＴＲＬによるゲインの調整可能な範囲の下限は、コストの増大又は寄生容量による影響が許容できる範囲内で抵抗Ｒ１の抵抗値を大きくすることによって、更に小さい値に下げられ得る。

【0058】

図３及び図４のグラフにおいて、本実施形態に係る増幅回路１のゲイン及び位相ずれの周波数特性に対する比較として、比較例に係る増幅回路９のゲイン及び位相ずれの周波数特性が示される。比較例に係る増幅回路９においてゲインを最大にしたときのゲイン及び位相ずれの周波数特性は、本実施形態に係る増幅回路１においてゲインを最大にしたときのゲイン及び位相ずれの周波数特性と同じくＴ＿ＵＬとして表される。一方で、比較例に係る増幅回路９においてゲインを最小にしたときのゲイン及び位相ずれの周波数特性は、Ｔ＿ＬＬ＿Ｃとして表される。

【0059】

図３のグラフにおいて、Ｔ＿ＬＬ＿Ｃで表される増幅回路９のゲインは、Ｆ＿ＬＬからＦ＿ＵＬまでの周波数範囲の一部で既に低下している。また、増幅回路９は、Ｔ＿ＬＬ＿ＣのゲインからＴ＿ＵＬのゲインまでの、ＧＣ＿Ｒとして示される範囲でゲインを調整可能である。ＧＣ＿Ｒとして示される範囲は、Ｇ＿ＲＳとして示される範囲の全体を含まない。したがって、比較例に係る増幅回路９のゲインの周波数特性は、ゲイン変動の仕様もゲイン調整範囲の仕様も満たしていない。

【0060】

図４のグラフにおいて、Ｔ＿ＬＬ＿Ｃで表される増幅回路９の位相ずれ（位相の遅れ）は、周波数がＦ＿ＵＬのときにＰ＿ＬＬ＿Ｃで表される点まで拡大している。また、周波数がＦ＿ＬＬであるときの位相ずれ（位相の遅れ）に対するＰ＿ＬＬ＿Ｃにおける位相ずれ（位相の遅れ）は、ＰＦ＿Ｃで表されている。ＰＦ＿Ｃは、Ｐ＿ＲＳの範囲内に収まっていない。したがって、比較例に係る増幅回路９の位相ずれ（位相の遅れ）の周波数特性は、位相ずれに関する仕様を満たしていない。

【0061】

以上述べてきたように、本実施形態に係る増幅回路１は、制御信号ＣＮＴＲＬを電流源Ｉ１及びＩ２にも入力するように構成されることによって、比較例に係る増幅回路９よりもゲインの調整範囲を広げることができる。その結果、ゲイン及び位相ずれの周波数特性が仕様を満たしやすくなる。また、増幅回路１を構成するＭＯＳＦＥＴ又は抵抗等の各素子の特性のばらつきがあったとしても、制御信号ＣＮＴＲＬによる調整によって、増幅回路１の特性に対してばらつきが及ぼす影響が低減され得る。つまり、素子の特性のばらつきが吸収され得る。

【0062】

（増幅回路１の他の実施形態）
増幅回路１は、図５に示されるように構成されてもよい。図５の増幅回路１は、図２の増幅回路１と比べて、電源電圧ｖｄｄが印加される配線に電流源Ｉ１及びＩ２が接続されている点と、カレントミラー回路を構成するＰ型のＭＯＳＦＥＴ（Ｍ３及びＭ４）のソースが接地点ＧＮＤに接続されている点とで異なる。言い換えれば、図５の増幅回路１は、図２の増幅回路１において、電源電圧ｖｄｄと接地点ＧＮＤとが入れ替えられている。

【0063】

増幅回路１は、図６に示されるように構成されてもよい。図６の増幅回路１は、図２の増幅回路１と比べて、以下の点で異なる。電流源Ｉ１及びＩ２は、Ｎ型のＭＯＳＦＥＴ（Ｍ６、Ｍ７、Ｍ８及びＭ９）と電流源Ｉｂｉａｓとに置き換えられている。ＶＩｂは、制御信号ＣＮＴＲＬによって制御される可変電流源を抽象化した回路ブロックを表す。電流源Ｉｂｉａｓは、一端で電源電圧ｖｄｄが印加される配線に接続され、他端でＮ型のＭＯＳＦＥＴ（Ｍ８）のドレインに接続される。電流源Ｉｂｉａｓは、Ｎ型のＭＯＳＦＥＴ（Ｍ８）のドレイン－ソース間に流れる電流Ｉｂ’’を供給する。Ｎ型のＭＯＳＦＥＴ（Ｍ８）のソースは、接地点ＧＮＤに接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ８）のゲートは、Ｎ型のＭＯＳＦＥＴ（Ｍ６及びＭ７）のゲートとともにＮ型のＭＯＳＦＥＴ（Ｍ８）のドレインに接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ６及びＭ７）とＮ型のＭＯＳＦＥＴ（Ｍ８）とは、カレントミラー回路を構成する。したがって、Ｎ型のＭＯＳＦＥＴ（Ｍ６及びＭ７）それぞれのドレイン－ソース間に流れる電流Ｉｂ’とＮ型のＭＯＳＦＥＴ（Ｍ８）のドレイン－ソース間に流れる電流Ｉｂ’’とが同じになる。Ｎ型のＭＯＳＦＥＴ（Ｍ６及びＭ７）のドレインは、Ｎ型のＭＯＳＦＥＴ（Ｍ１及びＭ２）のソースにそれぞれ接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ６及びＭ７）のソースは、Ｎ型のＭＯＳＦＥＴ（Ｍ９）のドレインに接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ９）のソースは、接地点ＧＮＤに接続される。Ｎ型のＭＯＳＦＥＴ（Ｍ９）のゲートは、Ｎ型のＭＯＳＦＥＴ（Ｍ５）のゲートとともに制御信号ＣＮＴＲＬが入力される端子に接続される。

【0064】

図６に示される増幅回路１において、制御信号ＣＮＴＲＬとして入力される電圧が低い場合、Ｎ型のＭＯＳＦＥＴ（Ｍ９）のドレイン－ソース間がオフになる。つまり、Ｎ型のＭＯＳＦＥＴ（Ｍ９）のドレイン－ソース間の抵抗値が無限大とみなされる。この場合、Ｎ型のＭＯＳＦＥＴ（Ｍ６及びＭ７）のドレイン－ソース間に流れる電流Ｉｂ’によってＮ型のＭＯＳＦＥＴ（Ｍ９）のドレインの電圧が高くなり、Ｎ型のＭＯＳＦＥＴ（Ｍ６及びＭ７）のゲート－ソース間の電圧がほとんどゼロになる。そうすると、Ｎ型のＭＯＳＦＥＴ（Ｍ６及びＭ７）のドレイン－ソース間に流れる電流Ｉｂ’はゼロになる。その結果、図６の増幅回路１は、制御信号ＣＮＴＲＬの電圧の変化によって、Ｎ型のＭＯＳＦＥＴ（Ｍ５）のソース－ドレイン間の抵抗値（オン抵抗値）を変化させて並列抵抗値Ｒｖを変化させるとともに、電流Ｉｂ’の大きさも変化させることができる。つまり、図６の増幅回路１は、図２の増幅回路１と同様に、制御信号ＣＮＴＲＬの電圧を変化させることによってＲｖとＩｂ’とを変化させることができる。

【0065】

（フィールド機器１００への適用例）
本実施形態に係る増幅回路１は、図７及び図８に示されるように、フィールド機器１００に適用されてもよい。

【0066】

図７に示されるように、フィールド機器１００は、センサ励振回路１０と、センサ２０と、周波数カウンタ３０とを備えてよい。センサ励振回路１０は、単に励振回路とも称される。センサ励振回路１０は、増幅回路１と、アンプ２及び３と、コンパレータ４と、ＡＧＣ（Auto Gain Controller）５と、トランス６とを備える。センサ２０は、測定結果に基づく信号をセンサ励振回路１０のトランス６に出力する。センサ２０の測定結果に基づく信号は、トランス６を介して初段のアンプ２に入力される。アンプ２は、信号を増幅し、増幅した信号を増幅回路１とアンプ３とに出力する。アンプ３は、信号を増幅し、増幅した信号をコンパレータ４とＡＧＣ５とに出力する。コンパレータ４は、アンプ３から入力された信号と基準電圧源ＲＥＦの電圧とを比較した結果に対応するパルス信号化したセンサ２０の励振信号として周波数カウンタ３０に出力する。ＡＧＣ５は、入力された信号に基づいて制御信号ＣＮＴＲＬを生成して増幅回路１に出力する。増幅回路１は、アンプ２から入力された信号を、ＡＧＣ５から入力された制御信号ＣＮＴＲＬに基づいて定まる利得係数Ｇｍで増幅してセンサ２０に出力する。センサ２０の出力が増幅回路１を介してフィードバックされることによって、センサ２０の出力振幅が安定化される。本実施形態に係る増幅回路１の利得係数が広い範囲で設定されることによって、センサ２０の励振信号の出力が安定する。周波数カウンタ３０は、コンパレータ４から入力されるセンサ２０の励振信号の周波数をカウントする。

【0067】

図８に示されるように、フィールド機器１００は、２つのセンサ励振回路１０Ａ及び１０Ｂと、２つのセンサ２０Ａ及び２０Ｂとを備えてもよい。フィールド機器１００は、周波数カウンタ３０と、プロセッサ４０と、Ｄ／Ａコンバータ５０と、信号解析部６０と、電源７０とを更に備えてよい。プロセッサ４０は、例えばＭＰＵ（Micro Processor Unit）等であってよい。信号解析部６０は、例えばＨＨＴ（HandHeld Terminal）として構成されてよい。ＨＨＴは、ユーザが現場に携帯してフィールド機器１００と接続し、フィールド機器１００のメンテナンス情報取得又はフィールド機器１００の調整を行うために用いられる通信機器である。信号解析部６０は、中央制御室からデータを取得するための据え置き型の機器として構成されてもよい。

【0068】

周波数カウンタ３０は、センサ２０Ａの測定結果に基づいてセンサ励振回路１０Ａで生成されたセンサ励振信号と、センサ２０Ｂの測定結果に基づいてセンサ励振回路１０Ｂで生成されたセンサ励振信号とのそれぞれの周波数をカウントする。プロセッサ４０は、カウントされた周波数を処理してデジタル信号を生成してＤ／Ａコンバータ５０に出力する。Ｄ／Ａコンバータ５０は、デジタル信号をアナログ信号に変換し、電源７０の電源線に重畳する。信号解析部６０は、電源７０の電源線に重畳されているアナログ信号を読み取る。

【0069】

本開示に係る実施形態について、諸図面及び実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形又は改変を行うことが可能であることに注意されたい。従って、これらの変形又は改変は本開示の範囲に含まれることに留意されたい。例えば、各構成部に含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の構成部を１つに組み合わせたり、或いは分割したりすることが可能である。

【符号の説明】

【0070】

１、１Ａ、１Ｂ 増幅回路（Ｍ１～Ｍ９：ＭＯＳＦＥＴ、Ｒ１：抵抗、Ｉ１、Ｉ２、Ｉｂｉａｓ：電流源）
１００ フィールド機器（１０、１０Ａ、１０Ｂ：センサ励振回路（２～４：アンプ、５：ＡＧＣ、６：トランス）、２０、２０Ａ、２０Ｂ：センサ、３０：Ａ／Ｄコンバータ、４０：プロセッサ、５０：Ｄ／Ａコンバータ、６０：信号解析部、７０：電源）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】