特開 2023-138878 半導体チップ及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023138878

(43)【公開日】2023-10-03

(54)【発明の名称】半導体チップ及び半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230926BHJP

   H01L 21/3205 20060101ALI20230926BHJP

   H01L 29/739 20060101ALI20230926BHJP

   H01L 21/336 20060101ALI20230926BHJP

   H01L 29/12 20060101ALI20230926BHJP

   H01L 29/861 20060101ALI20230926BHJP

【ＦＩ】

H01L29/78 652Q

H01L21/88 N

H01L29/78 655A

H01L29/78 658A

H01L29/78 658G

H01L29/78 658F

H01L29/78 655G

H01L29/78 652T

H01L29/78 652K

H01L29/78 652L

H01L29/91 C

H01L29/91 F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022044779

(22)【出願日】2022-03-21

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】南川 和生

【テーマコード（参考）】

5F033

【Ｆターム（参考）】

5F033GG01

5F033GG02

5F033HH08

5F033JJ19

5F033KK04

5F033PP06

5F033PP15

5F033QQ13

5F033RR04

5F033RR06

5F033SS13

5F033VV06

5F033XX22

(57)【要約】

【課題】信頼性の高い半導体チップを提供する。
【解決手段】板上面を有し、基板上面に平行な第１方向に並んで設けられた第１領域 及び第２領域 を有する半導体基板と、第１領域において、基板上面の上に設けられた第１配線 と、第２領域において、基板上面の下に設けられ、第１配線の下面よりも上面が下である第２配線 と、第２配線の上に、第１配線と離間して設けられた第１絶縁膜と、を備える半導体チップである。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上面を有し、前記基板上面に平行な第１方向に並んで設けられた第１領域及び第２領域を有する半導体基板と、
前記第１領域において、前記基板上面の上に設けられた第１配線と、
前記第２領域において、前記基板上面の下に設けられ、前記第１配線の下面よりも上面が下である第２配線と、
前記第２配線の上に、前記第１配線と離間して設けられた第１絶縁膜と、
を備える半導体チップ。

【請求項2】

前記第１配線の側面及び上面に、絶縁膜は設けられていない、
請求項１記載の半導体チップ。

【請求項3】

前記半導体基板は、前記基板上面に平行で前記第１方向に交差する第２方向に、前記第１領域と並んで設けられた第３領域をさらに有し、
前記半導体チップは、
前記第３領域において、前記基板上面の下に設けられ、前記第１配線の下面よりも上面が下である第３配線と、
前記第３配線の上に、前記第１配線と離間して設けられた第２絶縁膜と、
をさらに備える請求項１又は請求項２記載の半導体チップ。

【請求項4】

前記第２配線と前記第３配線は電気的に接続されている、
請求項３記載の半導体チップ。

【請求項5】

前記第１配線の下及び前記第２配線の下にわたって設けられた第３絶縁膜と、
をさらに備える請求項１乃至請求項４いずれか一項記載の半導体チップ。

【請求項6】

前記第１絶縁膜と前記第２配線の間に設けられ、前記第１絶縁膜と異なる絶縁材料を含む第４絶縁膜と、
をさらに備える請求項１乃至請求項５いずれか一項記載の半導体チップ。

【請求項7】

前記第１配線は、Ａｌを含む第１部分と、前記第１部分の上に設けられＡｌを含む第２部分と、前記第１部分と前記第２部分の間に設けられ、Ａｌ酸化物を含む酸化膜と、
を有する請求項１乃至請求項６いずれか一項記載の半導体チップ。

【請求項8】

第１電極と、
前記第１電極の上に設けられた第１緩衝部と、
前記第１緩衝部の上に設けられた請求項１乃至請求項７いずれか一項記載の半導体チップと、
前記第１緩衝部の上に設けられた第２緩衝部と、
前記第２緩衝部の上に設けられた、第２電極と、
を備える半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体チップ及び半導体装置に関する。

【背景技術】

【0002】

圧接型半導体装置は、両面放熱によるパワー密度向上と、高電圧・大電流下での高信頼性を実現する。圧接型半導体装置は、複数の半導体チップが、上下の電極ブロックによって挟まれた構造を備える。上下の電極ブロックに外部から押圧力が加えられることにより、内部の電気的接触が保たれる。

【0003】

信頼性の高い、半導体チップ、及び圧接型半導体装置を含む半導体装置が求められている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－１１６９６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、信頼性の高い半導体チップ及び半導体装置を提供することである。

【課題を解決するための手段】

【0006】

実施形態の半導体チップは、基板上面を有し、基板上面に平行な第１方向に並んで設けられた第１領域及び第２領域 を有する半導体基板と、第１領域において、基板上面の上に設けられた第１配線と、第２領域において、基板上面の下に設けられ、第１配線の下面よりも上面が下である第２配線と、第２配線の上に、第１配線と離間して設けられた第１絶縁膜と、を備える。

【図面の簡単な説明】

【0007】

【図1】実施形態の半導体装置の模式正面図である。

【図2】実施形態の半導体チップの模式上面図である。

【図3】実施形態の半導体チップの模式断面図である。

【図4】実施形態の半導体チップの要部の模式断面図である。

【図5】実施形態の半導体チップの製造工程を示す模式断面図である。

【図6】実施形態の半導体チップの製造工程を示す模式断面図である。

【図7】実施形態の半導体チップの製造工程を示す模式断面図である。

【図8】実施形態の半導体チップの製造工程を示す模式断面図である。

【図9】実施形態の半導体チップの製造工程を示す模式断面図である。

【図10】比較形態の半導体チップの模式断面図である。

【発明を実施するための形態】

【0008】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

【0009】

本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。

【0010】

（実施形態）
実施形態の半導体チップは、基板上面を有し、基板上面に平行な第１方向に並んで設けられた第１領域及び第２領域を有する半導体基板と、第１領域において、基板上面の上に設けられた第１配線と、第２領域において、基板上面の下に設けられ、第１配線の下面よりも上面が下である第２配線と、第２配線の上に、第１配線と離間して設けられた第１絶縁膜と、を備える。

【0011】

実施形態の半導体装置は、第１電極と、第１電極の上に設けられた第１緩衝部と、第１緩衝部の上に設けられた半導体チップと、第１緩衝部の上に設けられた第２緩衝部と、第２緩衝部の上に設けられた、第２電極と、を備える。

【0012】

図１は、実施形態の半導体装置２００の模式正面図である。

【0013】

実施形態の半導体装置２００は、圧接型半導体装置である。

【0014】

実施形態の半導体チップ１００は、例えば、半導体装置２００に好ましく用いられる。ただし、半導体チップ１００は、半導体装置２００以外の半導体装置にも、好ましく用いられる。

【0015】

半導体装置２００は、第１電極１１０と、第１緩衝部１３０と、半導体チップ１００と、第２緩衝部１５０と、第２電極１６０と、を備える。

【0016】

ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。Ｘ方向は、第１方向の一例である。Ｙ方向は、第２方向の一例である。

【0017】

第１電極１１０は、例えばＣｕ（銅）等の金属を含む電極である。第１電極１１０は、例えば板状の部材である。第１電極１１０は、例えば円柱状の形状を有する部材である。第１電極１１０は、第１面１１４と、第１面１１４に対向する第２面１１６と、を有する。例えば、第１面１１４及び第２面１１６は、Ｚ軸に垂直な面内に設けられている。

【0018】

第１緩衝部１３０は、第２面１１６の上に設けられている。第１緩衝部１３０は、第１電極１１０及び第２電極１６０を上下方向に圧接するときに、半導体チップ１００が受ける熱応力を緩和するために設けられている。第１緩衝部１３０は、例えばＭｏ（モリブデン）等の導電性金属を含む。

【0019】

半導体チップ１００は、第１緩衝部１３０の上に設けられている。例えば、半導体チップ１００は、後述する凸部１６２の個数と同じだけ設けられている。半導体チップ１００は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。しかし、半導体チップ１００は、ＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やダイオードであってもかまわない。例えば、Ｚ軸に垂直な面内又は第２面１１６に平行な面内において、半導体チップ１００の形状は矩形である。しかし、Ｚ軸に垂直な面内における半導体チップ１００の形状は、矩形に限定されるものではない。

【0020】

第２電極１６０は、凸部１６２と、板部１６４を有する。第２電極１６０は、例えばＣｕ（銅）等の金属を含む電極である。板部１６４は、第３面１６６と、第３面１６６に対向する第４面１６８と、を有する。第３面１６６は、第２面１１６に対向している。また、板部１６４は、複数の凸部１６２を有している。複数の凸部１６２は、複数の半導体チップ１００のそれぞれと第３面１６６の間に設けられている。そして、複数の凸部１６２は、第３面１６６と接続されている。

【0021】

なお、凸部１６２の個数は、図１に示したものに限定されるものではない。

【0022】

例えば、半導体チップ１００の形状が矩形である場合、Ｚ軸に垂直な面内又は第２面１１６に平行な面内における凸部１６２の頂面１６２ａは、半導体チップ１００の形状と同じ矩形形状を有する。

【0023】

第２緩衝部１５０は、それぞれの半導体チップ１００とそれぞれの凸部１６２の間に設けられている。第２緩衝部１５０は、半導体装置２００の使用の際に、第１電極１１０及び第２電極１６０を圧接するときに、半導体チップ１００が受ける熱応力を緩和するために設けられている。第２緩衝部１５０は、例えばＭｏ（モリブデン）等の導電性金属を含む。例えば、Ｚ軸に垂直な面内におけるそれぞれの第２緩衝部１５０の形状及びサイズは、Ｚ軸に垂直な面内におけるそれぞれの半導体チップ１００の同一の形状及び同一のサイズである。

【0024】

なお、図１においては、Ｚ軸に垂直な面内における第１緩衝部１３０の形状及びサイズは、Ｚ軸に垂直な面内における第１電極１１０の第２面１１６と同一の形状及び同一のサイズである。また、Ｚ軸に垂直な面内における第２緩衝部１５０の形状及びサイズは、Ｚ軸に垂直な面内における凸部１６２の頂面１６２ａと同一の形状及び同一のサイズである。しかし、第１緩衝部１３０及び第２緩衝部１５０の形状は、これに限定されるものではない。

【0025】

半導体装置２００の使用の際には、上下方向から第１電極１１０及び第２電極１６０が圧接される。なお、図示しない電極ブロックを用いて、第１電極１１０及び第２電極１６０を圧接してもかまわない。また、半導体チップ１００、第２緩衝部１５０及び凸部１６２の周囲に、図示しない樹脂製の支持体が設けられていても良い。また、半導体装置２００の周囲に、図示しないセラミック製の絶縁部材が設けられていても良い。

【0026】

図２は、実施形態の半導体チップ１００の模式上面図である。複数のエミッタ配線９０は、Ｘ方向において互いに離間して設けられている。複数のエミッタ配線９０は、例えば、ＩＧＢＴのエミッタ電極に接続されている。また、ゲートパッド９４が設けられている。ゲートパッド９４は、例えば、ＩＧＢＴのゲート電極に接続されている。また、領域１０ａ、領域１０ｂ、領域１０ｃ及び領域１０ｄが示されている。

【0027】

図３は、実施形態の半導体チップ１００の模式断面図である。図３（ａ）は、図２に示したＡ－Ａ’断面における、実施形態の半導体チップ１００の模式断面図である。図３（ｂ）は、図２に示したＢ－Ｂ’断面における、実施形態の半導体チップ１００の模式断面図である。

【0028】

図２及び図３を用いて、実施形態の半導体チップ１００について説明をする。

【0029】

半導体基板２は、例えば、ｎ^－型不純物を有するＳｉ（シリコン）基板である。ここで、ｎ型不純物は、例えばＰ（リン）である。しかし、半導体基板２は、ＳｉＣ（炭化珪素）基板、ＧａＡｓ（ヒ化ガリウム）基板、又はＧａＮ（窒化ガリウム）基板であってもかまわない。半導体基板２は、基板上面２ａを有する。なお、半導体基板２の下には、例えば、図示しないドレイン電極が設けられている。

【0030】

半導体基板２は、基板上面２ａに平行な面内において、Ｘ方向に並んで、領域（第１領域の一例）１０ａ、領域（第２領域の一例）１０ｂ及び領域１０ｃを有する。また、半導体基板２は、基板上面２ａに平行な面内において、Ｙ方向に並んで、領域１０ａ及び領域１０ｄ（第３領域の一例）を有する。

【0031】

拡散層４は、半導体基板２内の、基板上面２ａ側に設けられている。拡散層４は、例えば、ｐ型不純物を含む。ここで半導体基板２がＳｉ基板である場合、ｐ型不純物は、例えばＢ（ホウ素）である。拡散層４は、後述するトレンチ２０端部の電界集中の緩和のために設けられている。

【0032】

トレンチ２０ａは、領域１０ａに設けられている。トレンチ２０ａは、基板上面２ａから拡散層４に到達している。

【0033】

電極６ａは、トレンチ２０ａ内に設けられている。電極６ａは、例えば、導電型不純物を含むポリシリコンを含む。電極６ａは、例えば、ＩＧＢＴのエミッタ電極として機能する。

【0034】

トレンチ２０ｂは、領域１０ｃに設けられている。トレンチ２０ｂは、基板上面２ａから拡散層４に到達している。

【0035】

電極６ｂは、トレンチ２０ｂ内に設けられている。電極６ｂは、例えば、導電型不純物を含むポリシリコンを含む。電極６ｂは、例えば、ＩＧＢＴのエミッタ電極として機能する。

【0036】

トレンチ２０ｃは、領域１０ａ内に設けられている。トレンチ２０ｃは、基板上面２ａから拡散層４に到達している。

【0037】

電極６ｃは、トレンチ２０ｃ内に設けられている。電極６ｃは、例えば、導電型不純物を含むポリシリコンを含む。電極６ｃは、例えば、ＩＧＢＴのエミッタ電極として機能する。

【0038】

トレンチ２０ｄは、領域１０ａ内に設けられている。トレンチ２０ｄは、トレンチ２０ａとトレンチ２０ｂの間に設けられている。トレンチ２０ｄは、基板上面２ａから拡散層４に到達している。

【0039】

トレンチ２０ｅは、領域１０ｃ内に設けられている。トレンチ２０ｅは、トレンチ２０ｂとトレンチ２０ｄの間に設けられている。トレンチ２０ｅは、基板上面２ａから拡散層４に到達している。

【0040】

エミッタ配線（第１配線の一例）９０ａは、領域１０ａの、基板上面２ａの上に設けられている。エミッタ配線９０ａは、例えば、Ａｌ（アルミニウム）を含む第１部分９２ａと、第１部分９２ａの上に設けられ、Ａｌを含む第２部分９４ａと、を有する。エミッタ配線９０ａは、側面９６ａと、側面９６ｄと、上面９８ａと、下面９９ａと、を有する。エミッタ配線９０ａの上面９８ａは、第２緩衝部１５０（図１）により圧接される。

【0041】

エミッタ配線９０ｃは、領域１０ｃの、基板上面２ａの上に設けられている。エミッタ配線９０ｃは、例えば、Ａｌ（アルミニウム）を含む第１部分９２ｃと、第１部分９２ｃの上に設けられ、Ａｌを含む第２部分９４ｃと、を有する。エミッタ配線９０ｃは、側面９６ｃと、上面９８ｃと、下面９９ｃと、を有する。エミッタ配線９０ｃの上面９８ｃは、第２緩衝部１５０（図１）により圧接される。

【0042】

ガードリング電極７８は、領域１０ｄの、基板上面２ａの上に設けられている。ガードリング電極７８は、例えば、Ａｌを含む。

【0043】

ゲート配線（第２配線の一例）８０ｂは、領域１０ｂの、基板上面２ａの下に設けられている。ゲート配線８０ｂは、例えば、Ａｌを含む。ゲート配線８０ｂは、上面８２ｂを有する。

【0044】

ゲート配線８０ｅ（第３配線の一例）は、領域１０ｄの、基板上面２ａの下に設けられている。ゲート配線８０ｅは、半導体チップ１００を上方から見た場合に、エミッタ配線９０ａとガードリング電極７８の間に設けられている。ゲート配線８０ｅは、例えば、Ａｌを含む。ゲート配線８０ｅは、上面８２ｅを有する。

【0045】

ゲート配線８０ｂの上面８２ｂは、基板上面２ａよりも下に設けられている。エミッタ配線９０ａの下面９９ａ及びエミッタ配線９０ｃの下面９９ｃは、基板上面２ａよりも上に設けられている。そして、ゲート配線の上面８２ｂは、エミッタ配線９０ａの下面９９ａ及びエミッタ配線９０ｃの下面９９ｃよりも下に設けられている。

【0046】

ゲート配線８０ｅの上面８２ｅは、基板上面２ａよりも下に設けられている。そして、ゲート配線の上面８２ｅは、エミッタ配線９０ａの下面９９ａ及びエミッタ配線９０ｃの下面９９ｃよりも下に設けられている。

【0047】

ゲート配線８０ｂ及びゲート配線８０ｅは、ＩＧＢＴのゲート電極と接続されている。

【0048】

ゲート配線８０ｂ及びゲート配線８０ｅは、ゲートパッド９４（図２）と電気的に接続されている。

【0049】

ゲート配線８０ｂとゲート配線８０ｅは、電気的に接続されている。

【0050】

第１絶縁膜３０ｂは、領域１０ｂの、ゲート配線８０ｂの上に設けられている。第１絶縁膜３０ｂは、エミッタ配線９０ａ及びエミッタ配線９０ｃと離間して設けられている。第１絶縁膜３０ｂは、例えばポリイミドを含む。しかし第１絶縁膜３０ｂは、他の絶縁材料を含んでいてもかまわない。

【0051】

第２絶縁膜３０ｅは、領域１０ｄの、ゲート配線８０ｅ及びガードリング電極７８の上に設けられている。第２絶縁膜３０ｅは、エミッタ配線９０ａと離間して設けられている。第２絶縁膜３０ｅは、例えばポリイミドを含む。しかし第２絶縁膜３０ｅは、他の絶縁材料を含んでいてもかまわない。

【0052】

パッシベーション膜７０ｂ（第４絶縁膜の一例）は、ゲート配線８０ｂと第１絶縁膜３０ｂの間に設けられている。パッシベーション膜７０ｂは、例えば、ＳｉＯ_Ｘ（酸化シリコン）又はＳｉＮ（窒化シリコン）を含む。

【0053】

パッシベーション膜７０ｅは、ゲート配線８０ｅ及びガードリング電極７８と第２絶縁膜３０ｅの間に設けられている。パッシベーション膜７０ｅは、例えば、ＳｉＯ_Ｘ（酸化シリコン）又はＳｉＮ（窒化シリコン）を含む。

【0054】

ポリシリコン１２ｂは、トレンチ２０ｄ内、エミッタ配線９０ａと基板上面２ａの間、ゲート配線８０ｂの下の拡散層４内、トレンチ２０ｅ内及びエミッタ配線９０ｃと基板上面２ａの間にわたって設けられている。ポリシリコン１２ｂは、例えば、導電型不純物を含む。例えば、ゲート配線８０ｂは、ポリシリコン１２ｂと接続されている。

【0055】

ポリシリコン１２ｅは、エミッタ配線９０ａと基板上面２ａの間、ゲート配線８０ｅの下の拡散層４内、及びガードリング電極７８と拡散層４の間にわたって設けられている。ポリシリコン１２ｅは、例えば、導電型不純物を含む。

【0056】

コンタクトプラグ７６ａは、エミッタ配線９０ａと電極６ａの間に設けられている。コンタクトプラグ７６ａは、エミッタ配線９０ａと電極６ａを接続している。コンタクトプラグ７６ａは、例えば、Ｗ（タングステン）を含む。

【0057】

コンタクトプラグ７６ｃは、エミッタ配線９０ｃと電極６ｂの間に設けられている。コンタクトプラグ７６ｃは、エミッタ配線９０ｃと電極６ｂを接続している。コンタクトプラグ７６ａは、例えば、Ｗを含む。

【0058】

コンタクトプラグ７６ｄは、エミッタ配線９０ａと電極６ｃの間に設けられている。コンタクトプラグ７６ｄは、エミッタ配線９０ａと電極６ｃを接続している。コンタクトプラグ７６ｄは、例えば、Ｗを含む。

【0059】

コンタクトプラグ７６ｅは、ガードリング電極７８と拡散層４の間に設けられている。コンタクトプラグ７６ｄは、ガードリング電極７８と拡散層４を接続している。コンタクトプラグ７６ｅは、例えば、Ｗを含む。

【0060】

コンタクトプラグ７６ｆは、エミッタ配線９０ａと拡散層４の間に設けられている。コンタクトプラグ７６ｆは、エミッタ配線９０ａと拡散層４を接続している。コンタクトプラグ７６ｆは、例えば、Ｗを含む。

【0061】

酸化膜７４は、電極６ａ及びポリシリコン１２ｂと半導体基板２及び拡散層４の間に設けられている。また、酸化膜７４は、電極６ｃ及びポリシリコン１２ｅと拡散層４の間に設けられている。また、酸化膜７４は、ガードリング電極７８と半導体基板２の間に設けられている。酸化膜７４は、例えば、酸化シリコンを含む。

【0062】

層間膜７２は、電極６ａ、酸化膜７４及びポリシリコン１２ｂとエミッタ配線９０ａの間、第１絶縁膜３０ｂ、パッシベーション膜７０ｂ及びゲート配線８０ｂとポリシリコン１２ｂの間、電極６ｂ、酸化膜７４及びポリシリコン１２ｂとエミッタ配線９０ｃの間に設けられている。また、層間膜７２は、酸化膜７４及びポリシリコン１２ｅとエミッタ配線９０ａの間、第２絶縁膜３０ｅ、パッシベーション膜７０ｅ及びゲート配線８０ｅとポリシリコン１２ｅの間、ガードリング電極７８とポリシリコン１２ｅの間、及びガードリング電極７８と酸化膜７４の間に設けられている。層間膜７２は、例えば、酸化シリコンを含む。

【0063】

図４は、エミッタ配線９０ａの要部の模式断面図である。第１部分９２ａと第２部分９４ａの間に、Ａｌを含む酸化膜９７ａが設けられている。かかる酸化膜９７ａは、例えば、第１部分９２ａの自然酸化により形成された、Ａｌの自然酸化膜である。なお、エミッタ配線９０ｃについても同様に、第１部分９２ｃと第２部分９４ｃの間に、Ａｌを含む酸化膜が設けられている。なお、Ａｌを含む自然酸化膜が設けられていても、第１部分９２ａと第２部分９４ａは、電気的に接続されている。また、Ａｌを含む自然酸化膜が設けられていても、第１部分９２ｃと第２部分９４ｃは、電気的に接続されている。

【0064】

図５乃至図１０は、実施形態の半導体チップの製造工程を示す模式断面図である。

【0065】

まず、半導体基板２の上に、例えばイオン注入により、例えばｐ型不純物を含有する拡散層４を形成する。次に、基板上面２ａの上に、フォトレジストＰを適宜形成する（図５）。

【0066】

次に、フォトレジストＰをマスクにして、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、溝８８ａ、８８ｂ、８８ｃ、８８ｄ、８８ｅ、８８ｆ及び８８ｇを形成する（図６）。

【0067】

次に、例えばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、溝８８ａ、８８ｂ、８８ｃ、８８ｄ、８８ｅ、８８ｆ及び８８ｇ内に、酸化膜７４を形成する。次に、酸化膜６の上に、例えばＣＶＤにより、導電型不純物を含むポリシリコン１２ｂ、１２ｅ、電極６ａ及び電極６ｃを形成する（図７）。

【0068】

次に、例えばフォトリソグラフィー及びエッチングにより、酸化膜７４及び層間膜７２を貫通する孔を形成する。次に、かかる孔に、例えばＣＶＤにより、Ｗを含むコンタクトプラグ７６を形成する。

【0069】

次に、例えばスパッタリングにより、エミッタ配線９０ａの第１部分９２ａ、エミッタ配線９０ｃの第１部分９２ｃ、ゲート配線８０ｂ及びゲート配線８０ｅを形成する。次に、エミッタ配線９０ａの第１部分９２ａ、エミッタ配線９０ｃの第１部分９２ｃ、ゲート配線８０ｂ及びゲート配線８０ｅの上に、例えばＣＶＤにより、パッシベーション膜７０を形成する（図８）。

【0070】

次に、例えばフォトリソグラフィー及びＲＩＥにより、パッシベーション膜７０の一部を除去する（図９）。

【0071】

次に、パッシベーション膜７０の上に、第１絶縁膜３０ｂ及び第２絶縁膜３０ｅを形成する。次に、例えばスパッタリングにより、エミッタ配線９０ａの第１部分９２ａの上に第２部分９４ａを形成する。また、エミッタ配線９０ｃの第１部分９２ｃの上に第２部分９４ｃを形成する。以上により、実施形態の半導体チップ１００を得る。

【0072】

次に、実施形態の半導体チップの作用効果を記載する。

【0073】

図１０は、実施形態の比較形態となる半導体チップ１０００の模式断面図である。半導体チップ１０００においては、ゲート配線８０ｂ及びゲート配線８０ｅが、基板上面２ａの上に設けられている。

【0074】

半導体チップ１０００の自己発熱のため、エミッタ配線９０ａ及びエミッタ配線９０ｃがＸ方向に伸長し、第１絶縁膜３０ｂ及びパッシベーション膜７０を突き破り、ゲート配線８０ｂと接触してしまうおそれがあった。

【0075】

また、特に、半導体チップ１０００が圧接型半導体装置である半導体装置２００に用いられる場合、エミッタ配線９０ａの上面９８ａ及びエミッタ配線９０ｃの上面９８ｃは、第２緩衝部１５０により圧接される。そのため、特に、エミッタ配線９０ａ及びエミッタ配線９０ｃがＸ方向に伸長するおそれがあった。

【0076】

同様に、エミッタ配線９０ａが、Ｙ方向に伸張し、ゲート配線８０ｅと接触してしまうおそれがあった。

【0077】

そこで、実施形態の半導体チップ１００は、基板上面２ａを有し、基板上面２ａに平行な面内において領域１０ａと、領域１０ｂと、を有する半導体基板２と、領域１０ａの、基板上面２ａの上に設けられたエミッタ配線９０ａと、領域１０ｂの基板上面２ａの下に設けられ、下面９９ａより上面８２ｂが下であるゲート配線８０ｂと、を備える。

【0078】

これにより、エミッタ配線９０ａ及びエミッタ配線９０ｃがＸ方向に伸長しても、ゲート配線８０ｂとの接触が発生しづらくなる。よって、信頼性の高い半導体チップ及び半導体装置の提供が可能となる。

【0079】

また、実施形態の半導体チップ１００は、ゲート配線８０ｂの上に、エミッタ配線９０ａ及びエミッタ配線９０ｃと離間して設けられた第１絶縁膜３０ｂを備える。

【0080】

これにより、Ｘ方向に伸長したエミッタ配線９０ａ及びエミッタ配線９０ｃは、第１絶縁膜３０ｂの上に乗り上げる。そのため、エミッタ配線９０ａ及びエミッタ配線９０ｃとゲート配線８０ｂの接触がさらに発生しづらくなる。よって、さらに信頼性の高い半導体チップ及び半導体装置の提供が可能となる。

【0081】

また、エミッタ配線９０とゲート配線８０の接触が発生しづらくなるため、エミッタ配線９０とゲート配線８０の距離を短くすることが出来る。そのため、半導体チップ１００のアクティブエリアをより広くすることが出来る。

【0082】

エミッタ配線９０ａの側面９６ａ及び上面９８ａに絶縁膜が設けられていると、Ｘ方向への伸長が誘発されることがある。エミッタ配線９０ａの側面９６ａ及び上面９８ａに絶縁膜が設けられていないものとすることにより、これを回避出来る。

【0083】

実施形態の半導体チップ及び半導体装置によれば、信頼性の高い半導体チップ及び半導体装置の提供が可能となる。

【0084】

本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0085】

２ ：半導体基板
２ａ ：基板上面
１０ａ ：領域（第１領域）
１０ｂ ：領域（第２領域）
１０ｄ ：領域（第３領域）
３０ｂ ：第１絶縁膜
３０ｅ ：第２絶縁膜
７０ｂ ：パッシベーション膜（第４絶縁膜）
７２ ：第３絶縁膜
７４ ：酸化膜
８０ｂ ：ゲート配線（第２配線）
８０ｅ ：ゲート配線（第３配線）
８２ｂ ：上面（第２配線の上面）
８２ｅ ：上面（第３配線の上面）
９０ａ ：エミッタ配線（第１配線）
９２ａ ：第１部分
９４ａ ：第２部分
９６ａ ：側面（第１配線の側面）
９６ｄ ：側面（第１配線の側面）
９７ ：酸化膜
９８ａ ：上面（第１配線の上面）
９９ａ ：下面（第１配線の下面）
１００ ：半導体チップ
１１０ ：第１電極
１３０ ：第１緩衝部
１５０ ：第２緩衝部
１６０ ：第２電極
２００ ：半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】