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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023140060
(43)【公開日】2023-10-04
(54)【発明の名称】半導体集積回路、送信回路及びキャリブレーション方法
(51)【国際特許分類】
H03B 5/12 20060101AFI20230927BHJP
H03L 7/099 20060101ALI20230927BHJP
【ＦＩ】
H03B5/12 Z
H03L7/099
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022045906
(22)【出願日】2022-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100103263
【弁理士】
【氏名又は名称】川崎 康
(72)【発明者】
【氏名】三平 嘉孝
【テーマコード（参考）】
5J081
5J106
【Ｆターム（参考）】
5J081AA02
5J081BB01
5J081BB10
5J081CC10
5J081DD01
5J081EE02
5J081EE03
5J081EE15
5J081FF08
5J081FF09
5J081FF12
5J081FF13
5J081FF18
5J081FF21
5J081FF24
5J081GG05
5J081HH04
5J081KK02
5J081KK08
5J081KK22
5J081LL04
5J081LL05
5J081MM01
5J081MM03
5J106AA04
5J106BB02
5J106CC01
5J106CC21
5J106CC41
5J106CC52
5J106DD17
5J106DD32
5J106GG01
5J106HH01
5J106JJ01
5J106KK12
5J106KK25
5J106KK32
(57)【要約】
【課題】ゲインの変動を抑制可能な半導体集積回路と送信回路を提供する。
【解決手段】半導体集積回路は、第１出力ノード及び第２出力ノードの間に接続される容量回路と、第１出力ノード及び第２出力ノードの間に接続されるインダクタと、第１出力ノード及び第２出力ノードの間に並列かつ互いに逆向きに接続される第１インバータ及び第２インバータと、容量回路にバイアス電圧を供給するバイアス回路と、バイアス回路を制御するとともに、発振信号の発振周波数を制御するための基準電圧を容量回路に供給する制御回路と、を備える。容量回路は、第１出力ノード及び第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子の接続ノードに供給される基準電圧の電圧レベルを複数通りに変化させたときの発振信号の発振周波数の変化に基づいて、バイアス電圧を制御する。
【選択図】図１
【解決手段】半導体集積回路は、第１出力ノード及び第２出力ノードの間に接続される容量回路と、第１出力ノード及び第２出力ノードの間に接続されるインダクタと、第１出力ノード及び第２出力ノードの間に並列かつ互いに逆向きに接続される第１インバータ及び第２インバータと、容量回路にバイアス電圧を供給するバイアス回路と、バイアス回路を制御するとともに、発振信号の発振周波数を制御するための基準電圧を容量回路に供給する制御回路と、を備える。容量回路は、第１出力ノード及び第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子の接続ノードに供給される基準電圧の電圧レベルを複数通りに変化させたときの発振信号の発振周波数の変化に基づいて、バイアス電圧を制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
発振信号を相補出力する第１出力ノード及び第２出力ノードと、
前記第１出力ノード及び前記第２出力ノードの間に接続される容量回路と、
前記第１出力ノード及び前記第２出力ノードの間に接続されるインダクタと、
前記第１出力ノード及び前記第２出力ノードの間に並列かつ互いに逆向きに接続される第１インバータ及び第２インバータと、
前記容量回路に、バイアス電圧を供給するバイアス回路と、
前記バイアス回路を制御するとともに、前記発振信号の発振周波数を制御するための基準電圧を前記容量回路に供給する制御回路と、を備え、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、半導体集積回路。
前記第１出力ノード及び前記第２出力ノードの間に接続される容量回路と、
前記第１出力ノード及び前記第２出力ノードの間に接続されるインダクタと、
前記第１出力ノード及び前記第２出力ノードの間に並列かつ互いに逆向きに接続される第１インバータ及び第２インバータと、
前記容量回路に、バイアス電圧を供給するバイアス回路と、
前記バイアス回路を制御するとともに、前記発振信号の発振周波数を制御するための基準電圧を前記容量回路に供給する制御回路と、を備え、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、半導体集積回路。
【請求項2】
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させることに応じて、前記発振信号の発振周波数がより線形に変化するように、前記バイアス電圧を制御する、請求項１に記載の半導体集積回路。
【請求項3】
前記容量回路は、
前記第１出力ノードと前記第１可変容量素子の間に接続される第１容量素子と、
前記第２出力ノードと前記第２可変容量素子の間に接続される第２容量素子と、を有し、
前記バイアス回路は、前記第１容量素子及び前記第１可変容量素子の接続ノードと、前記第２容量素子及び前記第２可変容量素子の接続ノードとに、同一電圧レベルの前記バイアス電圧を供給する、請求項１又は２に記載の半導体集積回路。
前記第１出力ノードと前記第１可変容量素子の間に接続される第１容量素子と、
前記第２出力ノードと前記第２可変容量素子の間に接続される第２容量素子と、を有し、
前記バイアス回路は、前記第１容量素子及び前記第１可変容量素子の接続ノードと、前記第２容量素子及び前記第２可変容量素子の接続ノードとに、同一電圧レベルの前記バイアス電圧を供給する、請求項１又は２に記載の半導体集積回路。
【請求項4】
前記容量回路は、
前記第１容量素子及び前記第１可変容量素子の接続ノードと、前記バイアス回路の出力ノードとの間に接続される第１抵抗素子と、
前記第２容量素子及び前記第２可変容量素子の接続ノードと、前記バイアス回路の出力ノードとの間に接続される第２抵抗素子と、を有し、
前記バイアス回路は、前記第１抵抗素子を介して、前記第１容量素子及び前記第１可変容量素子の接続ノードに前記バイアス電圧を供給し、且つ前記第２抵抗素子を介して、前記第２容量素子及び前記第２可変容量素子の接続ノードに前記バイアス電圧を供給する、請求項３に記載の半導体集積回路。
前記第１容量素子及び前記第１可変容量素子の接続ノードと、前記バイアス回路の出力ノードとの間に接続される第１抵抗素子と、
前記第２容量素子及び前記第２可変容量素子の接続ノードと、前記バイアス回路の出力ノードとの間に接続される第２抵抗素子と、を有し、
前記バイアス回路は、前記第１抵抗素子を介して、前記第１容量素子及び前記第１可変容量素子の接続ノードに前記バイアス電圧を供給し、且つ前記第２抵抗素子を介して、前記第２容量素子及び前記第２可変容量素子の接続ノードに前記バイアス電圧を供給する、請求項３に記載の半導体集積回路。
【請求項5】
前記発振信号の発振周波数に応じたカウント数を生成するカウンタを備え、
前記制御回路は、前記基準電圧の電圧レベルの変化に対する前記周波数カウント数の変化に基づいて、前記バイアス電圧を最適化する、請求項１乃至４のいずれか一項に記載の半導体集積回路。
前記制御回路は、前記基準電圧の電圧レベルの変化に対する前記周波数カウント数の変化に基づいて、前記バイアス電圧を最適化する、請求項１乃至４のいずれか一項に記載の半導体集積回路。
【請求項6】
前記制御回路が切替制御する前記基準電圧は、電圧レベルの小さい順に第１基準電圧、第２基準電圧、及び第３基準電圧を含み、
前記制御回路は、
前記容量回路に前記第２基準電圧を供給した場合の前記周波数カウンタでカウントされる第２周波数カウント数と、前記容量回路に前記第１基準電圧を供給した場合の前記周波数カウンタでカウントされる第１周波数カウント数と、のカウント差を検出する第１カウント差検出器と、
前記容量回路に前記第３基準電圧を供給した場合の前記周波数カウンタでカウントされる第３周波数カウント数と、前記第２周波数カウント数と、のカウント差を検出する第２カウント差検出器と、
前記バイアス回路は、前記第１カウント差検出器で検出されたカウント差と、前記第２カウント差検出器で検出されたカウント差とに基づいて、前記バイアス電圧を制御する、請求項５に記載の半導体集積回路。
前記制御回路は、
前記容量回路に前記第２基準電圧を供給した場合の前記周波数カウンタでカウントされる第２周波数カウント数と、前記容量回路に前記第１基準電圧を供給した場合の前記周波数カウンタでカウントされる第１周波数カウント数と、のカウント差を検出する第１カウント差検出器と、
前記容量回路に前記第３基準電圧を供給した場合の前記周波数カウンタでカウントされる第３周波数カウント数と、前記第２周波数カウント数と、のカウント差を検出する第２カウント差検出器と、
前記バイアス回路は、前記第１カウント差検出器で検出されたカウント差と、前記第２カウント差検出器で検出されたカウント差とに基づいて、前記バイアス電圧を制御する、請求項５に記載の半導体集積回路。
【請求項7】
請求項１乃至６のいずれか一項に記載の半導体集積回路を備え、前記半導体集積回路から出力された前記発振信号をＰＬＬ（Phase Locked Loop）制御するＰＬＬ回路と、
前記ＰＬＬ制御された前記発振信号をバッファして出力するバッファと、
を備え、
前記容量回路は、前記基準電圧が供給される制御端子を有し、
前記制御回路は、前記ＰＬＬ回路を動作させる第１モードが選択されると、前記ＰＬＬ制御で生成される制御電圧を前記制御端子に供給し、前記バイアス電圧を制御する第２モードが選択されると、前記ＰＬＬ回路を遮断して前記制御端子に前記基準電圧を供給する、送信回路。
前記ＰＬＬ制御された前記発振信号をバッファして出力するバッファと、
を備え、
前記容量回路は、前記基準電圧が供給される制御端子を有し、
前記制御回路は、前記ＰＬＬ回路を動作させる第１モードが選択されると、前記ＰＬＬ制御で生成される制御電圧を前記制御端子に供給し、前記バイアス電圧を制御する第２モードが選択されると、前記ＰＬＬ回路を遮断して前記制御端子に前記基準電圧を供給する、送信回路。
【請求項8】
前記ＰＬＬ回路は、
前記発振信号の周波数を分周する分周器と、
基準信号と、前記分周器で分周された信号との位相差信号を生成する位相比較器と、
前記位相差信号に応じた電圧信号を生成するチャージポンプと、
前記電圧信号に含まれる不要周波数成分を除去するループフィルタと、を有し、
前記第１モードが選択されると、前記ループフィルタの出力信号が前記制御端子に供給され、
前記第２モードが選択されると、前記ループフィルタの出力はハイインピーダンスになる、請求項７に記載の送信回路。
前記発振信号の周波数を分周する分周器と、
基準信号と、前記分周器で分周された信号との位相差信号を生成する位相比較器と、
前記位相差信号に応じた電圧信号を生成するチャージポンプと、
前記電圧信号に含まれる不要周波数成分を除去するループフィルタと、を有し、
前記第１モードが選択されると、前記ループフィルタの出力信号が前記制御端子に供給され、
前記第２モードが選択されると、前記ループフィルタの出力はハイインピーダンスになる、請求項７に記載の送信回路。
【請求項9】
発振信号を相補出力する第１出力ノード及び第２出力ノードと、
前記第１出力ノード及び前記第２出力ノードの間に共に並列接続される容量回路及びインダクタと、
前記容量回路にバイアス電圧を供給するバイアス回路と、
を備える電圧制御型発振器のキャリブレーション方法であって、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記発振信号の発振周波数は基準電圧に応じて制御され、
前記キャリブレーション方法は、
前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させ、
前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、キャリブレーション方法。
前記第１出力ノード及び前記第２出力ノードの間に共に並列接続される容量回路及びインダクタと、
前記容量回路にバイアス電圧を供給するバイアス回路と、
を備える電圧制御型発振器のキャリブレーション方法であって、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記発振信号の発振周波数は基準電圧に応じて制御され、
前記キャリブレーション方法は、
前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させ、
前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、キャリブレーション方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、半導体集積回路、送信回路及びキャリブレーション方法に関する。
【背景技術】
【0002】
電圧制御型発振器の一つとして、ＬＣＶＣＯ（LC Voltage Controlled Oscillator）が知られている。ＬＣＶＣＯは、一般的なリング型ＶＣＯと比べて、低ノイズ性能に優れて、ジッタも小さいという特徴があり、高周波信号の伝送に適している。
【0003】
しかしながら、従来のＬＣＶＣＯは、周波数を可変制御するための制御信号の電圧レベルに応じてゲインが変動することがある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００５－３３３４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
そこで、本発明の一実施形態では、ゲインの変動を抑制可能な半導体集積回路、送信回路及びキャリブレーション方法を提供するものである。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明の一実施形態によれば、発振信号を相補出力する第１出力ノード及び第２出力ノードと、
前記第１出力ノード及び前記第２出力ノードの間に接続される容量回路と、
前記第１出力ノード及び前記第２出力ノードの間に接続されるインダクタと、
前記第１出力ノード及び前記第２出力ノードの間に並列かつ互いに逆向きに接続される第１インバータ及び第２インバータと、
前記容量回路に、バイアス電圧を供給するバイアス回路と、
前記バイアス回路を制御するとともに、前記発振信号の発振周波数を制御するための基準電圧を前記容量回路に供給する制御回路と、を備え、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、半導体集積回路が提供される。
前記第１出力ノード及び前記第２出力ノードの間に接続される容量回路と、
前記第１出力ノード及び前記第２出力ノードの間に接続されるインダクタと、
前記第１出力ノード及び前記第２出力ノードの間に並列かつ互いに逆向きに接続される第１インバータ及び第２インバータと、
前記容量回路に、バイアス電圧を供給するバイアス回路と、
前記バイアス回路を制御するとともに、前記発振信号の発振周波数を制御するための基準電圧を前記容量回路に供給する制御回路と、を備え、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、半導体集積回路が提供される。
【図面の簡単な説明】
【0007】
【図1】一実施形態に係るメモリシステムの概略構成を示すブロック図。
【図2】コントローラのＮＡＮＤインタフェース回路と、ＮＡＮＤバスと、ＮＡＮＤメモリのコントローラインタフェース回路と、のデータ読み出しに関連する構成を示すブロック図。
【図4】本実施形態によるＬＣＶＣＯの回路図。
【図5】ＬＣＶＣＯ内の複数の容量回路とバイアス回路との接続形態の一例を示す図。
【図6】ＬＣＶＣＯの制御電圧と、第１可変容量素子及び第２可変容量素子の容量値との関係を示す図。
【図7】本実施形態による半導体集積回路の制御回路が行う処理動作を示すフローチャート。
【図8】ＬＣＶＣＯの制御電圧の電圧レベルと発振信号の周波数カウント数との関係を示す図。
【図9】制御回路の処理動作を機能的に表したブロック図。
【図10】受信回路の具体的な構成の一例を示すブロック図。
【発明を実施するための形態】
【0008】
以下、図面を参照して、半導体集積回路、送信回路及びキャリブレーション方法の実施形態について説明する。以下では、半導体集積回路、送信回路及びキャリブレーション方法の主要な構成部分を中心に説明するが、半導体集積回路、送信回路及びキャリブレーション方法には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0009】
図１は一実施形態に係るメモリシステム１の概略構成を示すブロック図である。図１のメモリシステム１は、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリと称する）２を用いたＳＳＤの構成を示している。なお、図１のメモリシステム１は、ＳＳＤ以外の種々のシステム、例えばＵＦＳ（Universal Flash Storage）デバイス、ＭＭＣ（Multi Media Card）、ＳＤカード、ＵＳＢ（Universal Serial Bus）メモリ等にも適用可能である。また、図１のメモリシステム１は、ＮＡＮＤメモリ以外の不揮発メモリ（例えば、ＭＲＡＭ：Magnetoresistive Random Access Memory、ＲｅＲＡＭ：Resistive Random Access Memory、ＰＲＡＭ：Phase-change Random Access Memoryなど）を用いたシステムや、揮発メモリ（例えば、ＤＲＡＭ：Dynamic Random Access MemoryやＳＲＡＭ：Static Random Access Memoryなど）を用いたシステムにも適用可能である。
【0010】
図１のメモリシステム１は、ＮＡＮＤメモリ２と、コントローラ３とを備えている。ＮＡＮＤメモリ２の具体的な構成については後述する。
【0011】
コントローラ３は、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に接続され、ＮＡＮＤメモリ２を制御する。コントローラ３は、ホストバス５を介してホスト機器（以下、単にホストと称する）６に接続されうる。コントローラ３は、ホストバス５を介してホスト６から受信した命令に応答して、ＮＡＮＤバス４を介してＮＡＮＤメモリ２にアクセスする。ホスト６は、例えばパーソナルコンピュータ又はサーバ等の電子機器である。ホストバス５は、例えばＰＣＩｅ（TM）、ＵＦＳ、Ethernet（TM）などのインタフェース規格に従ったバスである。ＮＡＮＤバス４は、Toggle IFなどのインタフェース規格に従ったバスである。すなわち、コントローラ３は、ホスト６及びＮＡＮＤメモリ２それぞれとの間で、所定のインタフェース規格に準じて信号の送受信を行う。
【0012】
コントローラ３は、ホストインタフェース回路（ホスト Ｉ／Ｆ）１１、内蔵メモリ（ＲＡＭ）１２、プロセッサ（ＣＰＵ）１３、バッファメモリ１４、ＮＡＮＤインタフェース回路（ＮＡＮＤ Ｉ／Ｆ）１５、及びＥＣＣ（Error Checking and Correcting）回路１６を備えている。コントローラ３は、これらの構成を１パッケージに封止するＳｏＣ（System-on-a-Chip）として構成されうる。
【0013】
ホストインタフェース回路１１は、ホストバス５を介してホスト６と接続され、ホスト６から受信した命令及びデータを、ＣＰＵ１３及びバッファメモリ１４に転送する。またホストインタフェース回路１１は、ＣＰＵ１３の命令に応答して、バッファメモリ１４に記憶されたデータをホスト６へ転送する。ホストインタフェース回路１１は、受信回路９０を備える。受信回路９０は、ホスト６からの命令及びデータを受信する。
【0014】
ＣＰＵ１３は、コントローラ３の動作を制御する。例えばＣＰＵ１３は、ホスト６から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路１５に対して書き込み命令を発行する。ＣＰＵ１３は、読み出し及び消去の際には、それぞれに応答して、ＮＡＮＤインタフェース回路１５に対して読み出し命令及び消去命令を発行する。またＣＰＵ１３は、ＮＡＮＤメモリ２を管理するための様々な処理を実行する。この様々な処理は、ガベージコレクション、リフレッシュ、及びウェアレベリングを含む。なお、以下で説明するコントローラ３の動作はファームウェアをＣＰＵ１３が実行することで実現されても良いし、又はハードウェアで実現されても良い。
【0015】
ＮＡＮＤインタフェース回路１５は、ＮＡＮＤバス４を介してＮＡＮＤメモリ２と接続され、ＮＡＮＤメモリ２との通信を司る。そして、ＮＡＮＤインタフェース回路１５は、ＣＰＵ１３から受信した書き込み命令に基づき、書き込むべきデータ及び制御信号をＮＡＮＤメモリ２に送信する。書き込むべきデータはデータＤＱとして送信される。制御信号にはストローブ信号ＤＱＳが含まれる。また、ＮＡＮＤインタフェース回路１５は、ＣＰＵ１３から受信した読み出し命令に基づき、ＮＡＮＤメモリ２に読み出し要求を行って、ＮＡＮＤメモリ２からの読み出し対象のデータ及び制御信号を受信する。読み出し対象のデータはデータＤＱとして受信される。制御信号はストローブ信号ＤＱＳを含む。ＮＡＮＤインタフェース回路１５は、送信回路１５ａを有する。送信回路１５ａは、ＮＡＮＤメモリ２からの読み出し対象のデータ及び制御信号を受信する。バッファメモリ１４は、書き込むべきデータや読み出し対象のデータを一時的に記憶する。ＮＡＮＤインタフェース回路１５は、ＮＡＮＤメモリ２からＮＡＮＤバス４を介して送信されたデータＤＱとストローブ信号ＤＱＳを受信して、データＤＱをストローブ信号ＤＱＳでサンプリングした後にバッファメモリ１４に読み出し対象のデータとして一時的に書き込む制御を行う。また、ＮＡＮＤインタフェース回路１５は、ＣＰＵ１３からの指示に従って、書き込むべきデータに対応するデータＤＱをストローブ信号ＤＱＳに同期化してＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信する。ＮＡＮＤインタフェース回路１５の詳細な内部構成及び動作は後述する。
【0016】
ＲＡＭ１２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、ＣＰＵ１３の作業領域として使用される。ＲＡＭ１２は、ＣＰＵ１３が実行するファームウェアや、ＮＡＮＤメモリ２を管理するための各種の管理情報等を記憶する。ＲＡＭ１２は、コントローラ３の外部に設けられてもよい。
【0017】
ＥＣＣ回路１６は、ＮＡＮＤメモリ２に格納されるデータに関する誤り検出及び誤り訂正に関する処理を行う。ＥＣＣ回路１６は、符号化器１６ａと復号器１６ｂを有する。符号化器１６ａは、データの書き込みに伴って誤り訂正符号を生成して、これを書き込みデータに付加する。復号器１６ｂは、ＮＡＮＤメモリ２から読み出したデータに含まれるエラーを検出し、検出したエラーを誤り訂正符号により訂正する。
【0018】
次に、ＮＡＮＤメモリ２の構成について説明する。図１に示すように、ＮＡＮＤメモリ２は、コントローラインタフェース回路（コントローラＩ／Ｆ）２０、メモリセルアレイ２１、ロウデコーダ２２、ドライバ回路２３、カラム制御回路２４、レジスタ群２５、及びシーケンサ２６を備える。コントローラインタフェース回路（コントローラＩ／Ｆ）２０、ロウデコーダ２２、ドライバ回路２３、カラム制御回路２４、レジスタ群２５、及びシーケンサ２６は、メモリセルアレイ２１の周辺回路である。
【0019】
コントローラインタフェース回路２０は、ＮＡＮＤバス４を介してコントローラ３と接続され、コントローラ３との通信を司る。コントローラインタフェース回路２０は、コントローラ３からＮＡＮＤバス４を介して送信されてきたデータＤＱとストローブ信号ＤＱＳを受信して、データＤＱをストローブ信号ＤＱＳでサンプリングした後にメモリセルアレイ２１に書き込む制御を行う。また、コントローラインタフェース回路２０は、コントローラ３からの読み出し要求に従って、メモリセルアレイ２１から読み出したデータに対応するデータＤＱをストローブ信号ＤＱＳに同期化してＮＡＮＤバス４を介してコントローラ３に送信する。コントローラインタフェース回路２０の詳細な内部構成及び動作は後述する。
【0020】
メモリセルアレイ２１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックを備えている。メモリセルアレイ２１に対するデータの読み書きは、シーケンサ２６により制御される。
【0021】
ロウデコーダ２２は、複数のブロックのいずれかを選択し、更に選択したブロックにおけるロウ方向を選択する。ドライバ回路２３は、選択されたブロックに対して、ロウデコーダ２２を介して電圧を供給する。
【0022】
カラム制御回路２４は、データの読み出し時には、メモリセルアレイ２１から読み出されたデータをセンスし、必要な演算を行う。そして、必要な演算後のデータは、コントローラインタフェース回路２０を介してコントローラ３に出力される。カラム制御回路２４は、データの書き込み時には、コントローラ３から受信された書き込むべきデータに対応する信号を、メモリセルアレイ２１に転送する。
【0023】
レジスタ群２５は、アドレスレジスタやコマンドレジスタなどを有する。アドレスレジスタは、コントローラ３から受信したアドレスを記憶する。コマンドレジスタは、コントローラ３から受信したコマンドを記憶する。
【0024】
シーケンサ２６は、レジスタ群２５に記憶された種々の情報に基づき、ＮＡＮＤメモリ２の動作を制御する。
【0025】
上述したように、ＮＡＮＤメモリ２とコントローラ３は、ＮＡＮＤバス４を介して高速にデータＤＱを送受することができる。コントローラ３は、ＮＡＮＤメモリ２のメモリセルアレイ２１に、送信するデータＤＱに対応するデータを書き込む際には、メモリセルアレイ２１における書き込み対象のメモリセルを特定するアドレス情報を、ＮＡＮＤバス４を介して送信する。また、コントローラ３は、書き込み対象のメモリセルに書き込むべきデータＤＱと、データＤＱに同期したストローブ信号ＤＱＳとを、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信する。また、コントローラ３は、メモリセルアレイ２１に書き込まれて記憶されたデータを読み出す際には、メモリセルアレイ２１における読み出し対象のメモリセルを特定するアドレス情報を、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信する。ＮＡＮＤメモリ２は、そのアドレス情報に基づいて読み出されたデータに対応するデータＤＱと、データＤＱに同期したストローブ信号ＤＱＳとを、ＮＡＮＤバス４を介してコントローラ３に送信する。
【0026】
このように、ＮＡＮＤバス４で送受されるデータＤＱは、ストローブ信号ＤＱＳに同期しており、データＤＱとストローブ信号ＤＱＳがともにＮＡＮＤバス４で送受される。受信側では、受信されたストローブ信号ＤＱＳで、受信されたデータＤＱをサンプリングすることで、クロック信号を別に送受しなくても、送信側と受信側でデータＤＱを同期化することができる。
【0027】
図２は、コントローラ３のＮＡＮＤインタフェース回路１５と、ＮＡＮＤバス４と、ＮＡＮＤメモリ２のコントローラインタフェース回路２０と、のデータ読み出しに関連する構成を示すブロック図である。
【0028】
ＮＡＮＤバス４は、バスＢ１と、２本の信号線ＳＩ１と、２本の信号線ＳＩ２とを有する。バスＢ１は、８ビット分のデータＤＱをパラレルに送受する。２本の信号線ＳＩ１は、データＤＱに同期したストローブ信号ＤＱＳを差動で送受する。２本の信号線ＳＩ２は、ＮＡＮＤメモリ２においてストローブ信号ＤＱＳを生成するのに用いられる基準信号ＲＥを差動で送受する。
【0029】
データ読み出し時には、８ビットデータＤＱと差動のストローブ信号ＤＱＳがＮＡＮＤメモリ２からＮＡＮＤバス４を介してコントローラ３に送信される。一方、差動の基準信号ＲＥは、コントローラ３からＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信される。
【0030】
ＮＡＮＤメモリ２のコントローラインタフェース回路２０は、基準信号レシーバ３１（ＲＣＶ）と、分配器３２と、ＤＱマルチプレクサ（ＭＵＸ）３３と、ＤＱＳマルチプレクサ（ＭＵＸ）３４と、ＤＱ送信バッファ３５と、ＤＱＳ送信バッファ３６とを有する。
【0031】
基準信号レシーバ３１は、コントローラ３からＮＡＮＤバス４を介して送信された差動の基準信号ＲＥを受信する。分配器３２は、受信された基準信号ＲＥをＤＱマルチプレクサ３３とＤＱＳマルチプレクサ３４に分配する。
【0032】
ＤＱマルチプレクサ３３は、メモリセルアレイ２１から読み出された８ビットのデータＤＱを、分配器３２で分配された基準信号ＲＥに同期化させて出力する。ＤＱＳマルチプレクサ３４は、ＤＱマルチプレクサ３３がデータＤＱの同期化に用いた基準信号ＲＥに基づいて差動のストローブ信号ＤＱＳを生成する。ＤＱＳマルチプレクサ３４には、０レベルの電位信号と１レベルの電位信号が入力されるＤＱＳマルチプレクサ３４は、分配された基準信号ＲＥに基づいて、入力された２つの電位信号の一方を選択して出力することで、ストローブ信号ＤＱＳを生成する。
【0033】
ＤＱ送信バッファ３５は、ＤＱマルチプレクサ３３から出力された８ビットのデータＤＱの周波数特性を調整する等化処理を行い、等化処理後の８ビットのデータＤＱをＮＡＮＤバス４に送信する。ＤＱＳ送信バッファ３６は、ＤＱＳマルチプレクサ３４から出力された差動のストローブ信号ＤＱＳを等化し、等化された差動のストローブ信号ＤＱＳをＮＡＮＤバス４に送信する。
【0034】
コントローラ３のＮＡＮＤインタフェース回路１５の送信回路１５ａは、ＤＱレシーバ（ＲＣＶ）４１と、ＤＱＳレシーバ（ＲＣＶ）４２と、ローパスフィルタ（ＬＰＦ）４３と、比較器４４と、９０度移相器４５と、サンプラ４６と、ＰＬＬ回路４７と、出力バッファ４８と、バッファ４９ａと、バッファ４９ｂとを有する。
【0035】
ＤＱレシーバ４１は、ＮＡＮＤメモリ２からＮＡＮＤバス４を介して送信された８ビットのデータＤＱを受信する。この８ビットのデータＤＱは、読み出し対象のデータＤＱである。この際、ＤＱレシーバ４１は、受信したデータＤＱの高周波成分をブーストさせる処理を行ってＮＡＮＤバス４によるＩＳＩの影響を抑制させてもよい。
【0036】
ＤＱＳレシーバ４２は、比較器４４による比較結果に基づいて、受信されたストローブ信号ＤＱＳの高周波成分のブースト量を可変させるイコライザ機能を備えている。ブースト量は、直流成分のゲインと交流成分のピークゲインとの差分に対応する。このように、ＤＱＳレシーバ４２は、ＤＱレシーバ４１とは異なり、高周波成分のブースト量を可変させることができるため、必要でない場合はブースト量を下げることで、消費電力を低減することができる。ＤＱＳレシーバ４２は、例えば差動のストローブ信号ＤＱＳを単相のストローブ信号ＤＱＳに変換して出力する。なお、ＤＱＳレシーバ４２は、差動のストローブ信号ＤＱＳを差動のままで出力してもよい。
【0037】
ローパスフィルタ４３は、ＤＱＳレシーバ４２から出力されたストローブ信号ＤＱＳに含まれる少なくとも直流成分を含む低域成分を抽出して第１信号を出力する。
【0038】
比較器４４は、第１信号の信号レベルを閾値レベルと比較する。閾値レベルは例えば、ＮＡＮＤインタフェース回路１５の電源電圧ＶＤＤの１／４程度に設定される。なお、閾値レベルは、任意の信号レベルに可変に設定できるようにしてもよい。
【0039】
比較器４４は、第１信号の信号レベルが閾値レベル以下か、閾値レベルより高いかを示す比較結果信号をＤＱＳレシーバ４２に送信する。ＤＱＳレシーバ４２は、比較器４４の比較結果信号に基づいて、ストローブ信号ＤＱＳの低域成分と異なる高周波成分のブースト量を可変させる。より具体的には、ＤＱＳレシーバ４２は、比較結果信号に基づいて、ストローブ信号ＤＱＳの直流成分のゲインを変えずに高周波成分のゲインを調整する。例えば、比較器４４は、第１信号の信号レベルが閾値レベル以下であれば、ストローブ信号ＤＱＳ無しと判断し、第１信号の信号レベルが閾値レベルより大きければ、ストローブ信号ＤＱＳ有りと判断する。
【0040】
９０度移相器４５は、ＤＱＳレシーバ４２の出力信号（すなわち、ストローブ信号ＤＱＳ）の位相を９０度シフトさせる。９０度移相器４５を設けることで、データＤＱをストローブ信号ＤＱＳでサンプリングする際のセットアップ時間やホールド時間を確保する。
【0041】
サンプラ４６は、ＤＱレシーバ４１から出力されたデータＤＱを、９０度移相器４５から出力されたストローブ信号ＤＱＳに基づいてサンプリングする。コントローラ３は、サンプラ４６でサンプリングされたデータＤＱを読み出しデータとして扱い、ＥＣＣ回路１６に送信するなどの処理を行う。
【0042】
なお、ＤＱレシーバ４１から出力されたデータＤＱは、バッファ４９ａを介してサンプラ４６に入力される。同様に、９０度移相器４５から出力されたストローブ信号ＤＱＳは、バッファ４９ｂを介してサンプラ４６に入力される。バッファ４９ａ、４９ｂは、データＤＱ、ストローブ信号ＤＱＳをバッファリングする機能を有する他、遅延調整の機能を持っていてもよい。
【0043】
ＰＬＬ回路４７は、ストローブ信号ＤＱＳの基準信号ＲＥに対応するクロック信号を生成する。ＰＬＬ回路４７は、ＮＡＮＤメモリ２がメモリセルアレイ２１からデータＤＱを読み出す動作に合わせて、ある周波数を有するクロック信号を間欠的に出力する。出力バッファ４８は、ＰＬＬ回路４７が出力したクロック信号をバッファして出力する。出力バッファ４８から出力されたクロック信号は、差動の基準信号ＲＥとして、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信される。
【0044】
【0045】
ＬＣＶＣＯ５１は、ループフィルタ５５から出力された制御電圧Ｖcntの電圧レベルに応じた発振周波数の発振信号を生成する。ＬＣＶＣＯ５１の内部構成については後述する。
分周器５２は、発振信号を分周して周波数を落とした分周信号を生成する。位相比較器５３は、基準クロック信号CKrefと分周信号との位相を比較して位相差信号を出力する。チャージポンプ５４は、位相差信号に応じた電圧信号を生成する。ループフィルタ５５は、チャージポンプ５４から出力された電圧信号に含まれる不要な周波数成分を除去して制御電圧Ｖcntを生成する。ＬＣＶＣＯ５１は、半導体集積回路の一例である。
分周器５２は、発振信号を分周して周波数を落とした分周信号を生成する。位相比較器５３は、基準クロック信号CKrefと分周信号との位相を比較して位相差信号を出力する。チャージポンプ５４は、位相差信号に応じた電圧信号を生成する。ループフィルタ５５は、チャージポンプ５４から出力された電圧信号に含まれる不要な周波数成分を除去して制御電圧Ｖcntを生成する。ＬＣＶＣＯ５１は、半導体集積回路の一例である。
【0046】
図４は本実施形態によるＬＣＶＣＯ５１の回路図である。本実施形態によるＬＣＶＣＯ５１は、発振回路６１と、バイアス回路６２と、制御回路６３と、基準電圧生成回路７３と、周波数カウンタ７４とを備えている。
【0047】
発振回路６１は、第１出力ノードｎ１及び第２出力ノードｎ２と、複数の容量回路６０と、インダクタ６４と、第１インバータ６５及び第２インバータ６６と、出力バッファ５０とを有する。
【0048】
発振回路６１は、第１出力ノードｎ１及び第２出力ノードｎ２から、制御電圧Ｖcntの電圧レベルに応じた発振周波数の発振信号Ｖout+、Ｖout-を相補出力する。相補出力とは、１８０度位相の異なる発振信号を差動で出力することを意味する。
【0049】
複数の容量回路６０は、第１出力ノードｎ１及び第２出力ノードｎ２の間に並列に接続されている。複数の容量回路６０のそれぞれは、第１出力ノードｎ１及び第２出力ノードｎ２の間に直列に接続される第１可変容量素子６７及び第２可変容量素子６８を有する。第１可変容量素子６７及び第２可変容量素子６８は、バラクタまたはバリキャップとも呼ばれ、バイアス電圧に応じて容量を可変調整することができる。
【0050】
第１可変容量素子６７及び第２可変容量素子６８は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いて形成可能であり、ゲートに入力されるバイアス電圧を制御することで、容量を可変調整できる。第１可変容量素子６７と第２可変調整素子６８は、互いに対向するように配置されている。本明細書では、第１可変容量素子６７及び第２可変容量素子６８の容量制御のための端子を容量制御端子ＴＬ１と呼ぶ。この容量制御端子ＴＬ１は、第１可変容量素子６７及び第２可変容量素子６８をＭＯＳトランジスタで構成する場合にはゲートになる。これらゲートには、バイアス回路６２からの同一電圧レベルのバイアス電圧が入力される。このように、複数の各容量回路６０は、容量を可変調整するための容量制御端子ＴＬ１を有する。
【0051】
バイアス回路６２は、複数の容量回路６０のそれぞれに、異なる電圧レベルのバイアス電圧を供給する。具体的には、バイアス回路６２は、各容量回路６０内の第１可変容量素子６７及び第２可変容量素子６８に対する容量制御端子ＴＬ１に、容量回路６０ごとに異なるバイアス電圧を供給する。
【0052】
制御回路６３は、バイアス回路６２を制御するとともに、発振信号の発振周波数を制御するための基準電圧を複数の容量回路６０に供給する。ＰＬＬ回路４７の通常動作時において、ＬＣＶＣＯ５１から出力される発振信号の発振周波数は、ＰＬＬ回路４７内のループフィルタ５５から出力される制御電圧Ｖcntにより制御される。このとき、制御電圧Ｖcntは、発振回路６１の容量回路６０に入力される。制御回路６３は、基準電圧生成回路７３の出力が制御電圧Ｖcntへ影響が出ないよう、基準電圧生成回路７３の出力がハイインピーダンスになるよう制御する。一方、ＰＬＬ回路４７が備えるＬＣＶＣＯ５１のキャリブレーション時には、ＰＬＬ回路４７の動作は停止する。このとき、制御回路６３は、キャリブレーションのための基準電圧を、基準電圧生成回路７３を介してＬＣＶＣＯ５１に供給し、発振信号の発振周波数を制御する。すなわち、基準電圧生成回路７３は、キャリブレーションのための基準電圧を生成する。制御回路６３は、キャリブレーション時には、基準電圧生成回路７３の出力が制御電圧Ｖcntに影響されないよう、ループフィルタ５５から出力される制御電圧Ｖcntがハイインピーダンスとなるよう制御する。本明細書では、ＰＬＬ回路４７の通常動作を第１モード、ＰＬＬ回路４７内のＬＣＶＣＯ５１のキャリブレーション動作を第２モードと呼ぶことがある。
【0053】
制御回路６３は、第１可変容量素子６７及び第２可変容量素子６８の接続ノードに供給される基準電圧の電圧レベルを複数通りに変化させたときの発振信号の発振周波数の変化に基づいて、バイアス電圧を制御する。本実施形態では、第１可変容量素子６７及び第２可変容量素子６８の接続ノードを周波数制御端子ＴＬ２と呼ぶ。この周波数制御端子ＴＬ２には、ＬＣＶＣＯ５１の通常動作時には制御電圧Ｖcntが入力され、キャリブレーション時には基準電圧が入力される。このように、複数の各容量回路６０は、発振信号の周波数を可変調整するための周波数制御端子ＴＬ２を有する。
【0054】
ＬＣＶＣＯ５１のキャリブレーションは、ＬＣＶＣＯ５１の起動時に強制的に行うようにしてもよい。あるいは、ＮＡＮＤインタフェース回路１５を備えるコントローラ３のユーザからの指示により、任意のタイミングで行えるようにしてもよい。あるいは、ＮＡＮＤインタフェース回路１５を備えるコントローラ３に関する温度や電源電圧の変動などの環境条件の変化をトリガとして、ＬＣＶＣＯ５１のキャリブレーションを行うようにしてもよい。
【0055】
制御回路６３は、ＬＣＶＣＯ５１のキャリブレーションを制御し、ＬＣＶＣＯ５１を通常動作させる際にはほとんどの動作を停止してもよい。ＬＣＶＣＯ５１を通常動作させる際には、バイアス回路６２はキャリブレーションの結果に基づいて設定したバイアス電圧を出力する。また、ＬＣＶＣＯ５１の周波数制御端子ＴＬ２には、ＰＬＬ回路４７内のループフィルタ５５から出力された制御電圧Ｖcntが供給される。
【0056】
複数の容量回路６０のそれぞれは、より詳細には、第１及び第２可変容量素子６７、６８の他に、第１容量素子６９及び第２容量素子７０と、第１抵抗素子７１及び第２抵抗素子７２とを有する場合がある。
【0057】
第１容量素子６９、第１可変容量素子６７、第２可変容量素子６８、及び第２容量素子７０は、第１出力ノードｎ１と第２出力ノードｎ２の間に直列に接続される。第１容量素子６９は、第１出力ノードｎ１と第１可変容量素子６７との間に配される。第２容量素子７０は、第２出力ノードｎ２と第２可変容量素子６８との間に配される。第１抵抗素子７１は、容量制御端子ＴＬ１を介して、第１容量素子６９及び第１可変容量素子６７の接続ノードと、バイアス回路６２の出力ノードとの間に接続されている。第２抵抗素子７２は、容量制御端子ＴＬ１を介して、第２容量素子７０及び第２可変容量素子６８の接続ノードと、バイアス回路６２の出力ノードとの間に接続されている。
【0058】
ＬＣＶＣＯ５１の回路の対称性の観点では、第１容量素子６９と第２容量素子７０は同じ容量値であるのが望ましい。同様に、第１可変容量素子６７と第２可変容量素子６８は同じ容量値であるのが望ましい。同様に、第１抵抗素子７１と第２抵抗素子７２は同じ抵抗値であるのが望ましい。
【0059】
第１インバータ６５と第２インバータ６６は、発振回路６１の発振動作を安定化させるために設けられている。第１インバータ６５と第２インバータ６６を省略することも可能だが、省略すると、発振動作が不安定になるおそれがある。
【0060】
第１インバータ６５と第２インバータ６６の電源端子に電流源７５から電流を供給してもよい。電流源７５を設けることで、発振回路６１を低ノイズにすることができる。
【0061】
基準電圧生成回路７３は、電圧レベルの異なる複数の基準電圧を生成する。制御回路６３は、基準電圧生成回路７３を用いて、複数の容量回路６０に供給する基準電圧を切り替える。上述したように、基準電圧は、制御電圧Ｖcntの代わりに、ＬＣＶＣＯ５１の周波数制御端子ＴＬ２に入力される。図４のＬＣＶＣＯ５１は、基準電圧生成回路７３を制御回路６３の内部に設けてもよい。
【0062】
出力バッファ５０は、ＬＣＶＣＯ５１の第１出力ノードｎ１と第２出力ノードｎ２のそれぞれに接続される２つの出力バッファ５０ａ、５０ｂを有する。出力バッファ５０ａ、５０ｂでバッファリングされた発振信号は、差動の形態で後段の回路に供給される。これら２つの出力バッファ５０ａ、５０ｂのうち一方から出力された発振信号は、周波数カウンタ７４に入力される。周波数カウンタ７４は、発振信号の周波数に応じた周波数カウント数を出力する。制御回路６３は、後述するように、基準電圧の電圧レベルの変化に対する周波数カウント数の変化の度合に基づいて、バイアス電圧を最適化する。図４の出力バッファ５０は、ＬＣＶＣＯ５１の外部に設けてもよい。図４のＬＣＶＣＯ５１は、周波数カウンタ７４を制御回路６３の内部に設けてもよい。
【0063】
図５はＬＣＶＣＯ５１内の複数の容量回路６０とバイアス回路６２との接続形態の一例を示す図である。図５は、２つの容量回路６０を設けるとともに、バイアス回路６２内に抵抗分圧回路６２ａを設ける例を示している。図４では、複数の容量回路６０に対応する複数のバイアス回路６２を有する例を示したが、図５では、複数のバイアス回路６２を一つに統合する例を示す。図５のバイアス回路６２内の抵抗分圧回路６２ａは、例えば、直列接続された３つの抵抗素子６２ｂ、６２ｃ、６２ｄを有し、隣接接続された２つの抵抗素子の間から抵抗分圧されたバイアス電圧ＶbiasH、ＶbiasLを出力する。３つの抵抗素子６２ｂ、６２ｃ、６２ｄは、ある電位とグランド電位との間に配される。
【0064】
以下では、図５の２つの容量回路６０の一方（図５の上側）を第１容量回路６０、他方（図５の下側）を第２容量回路６０と呼ぶ。第１容量回路６０内の第１抵抗素子７１及び第２抵抗素子７２の一端にはバイアス電圧ＶbiasHが供給され、第２容量回路６０内の第１抵抗素子７１及び第２抵抗素子７２の一端にはバイアス電圧ＶbiasLが供給される。
【0065】
バイアス回路６２から出力されるバイアス電圧ＶbiasH、ＶbiasLは、製造ばらつきや温度等の環境条件等により、電圧レベルが変動するおそれがある。バイアス電圧ＶbiasH、ＶbiasLが変動すると、第１容量回路６０及び第２容量回路６０それぞれの第１可変容量素子６７及び第２可変容量素子６８の容量値が変動する。
【0066】
図６は、ＬＣＶＣＯ５１の制御電圧Ｖcntと、第１可変容量素子６７及び第２可変容量素子６８の容量値との関係を示す図である。図６の横軸は制御電圧Ｖcntの電圧レベル、縦軸は第１可変容量素子６７及び第２可変容量素子６８の容量値である。図６には３つの曲線ｗ１～ｗ３が図示されている。曲線ｗ１はＶbiasH－ＶbiasLの電位差が適正値の場合、曲線ｗ２はVbiasH－ＶbiasLの電位差が適正値より小さい場合、曲線ｗ３はVbiasH－ＶbiasLの電位差が適正値より大きい場合を示している。図６では、制御電圧Ｖcntの電圧レベルＶr1から電圧レベルＶr2までがＬＣＶＣＯ５１の発振周波数を制御するための使用範囲である。
【0067】
曲線ｗ１のように、ＶbiasH－ＶbiasLの電位差が適正値の場合には、制御電圧Ｖcntの使用範囲内で、制御電圧Ｖcntの電圧レベルの変化に対して、第１可変容量素子６７及び第２可変容量素子６８の容量値は、一様に略一定の傾きを有する略線形に変化する。この場合、制御電圧Ｖcntの電圧レベルを変えても、ＬＣＶＣＬのゲインの大きな変動は起きない。一方、曲線ｗ２、ｗ３のように、ＶbiasH－ＶbiasLの電位差が適正値でない場合には、制御電圧Ｖcntの使用範囲内で、制御電圧Ｖcntの電圧レベルの変化に対して、第１可変容量素子６７及び第２可変容量素子６８の容量値は、傾きが略一定でない非線形に変化する。この場合、制御電圧Ｖcntの電圧レベルを変えると、ＬＣＶＣＬのゲインが大きく変動する。
【0068】
そこで、本実施形態では、制御電圧Ｖcntの電圧レベルが変化しても、ＬＣＶＣＯ５１のゲインの変動が起きないようにバイアス電圧を制御（すなわち、キャリブレーション）する。
【0069】
【0070】
図８はＬＣＶＣＯ５１の制御電圧Ｖcntの電圧レベルと発振信号の周波数カウント数との関係を示す図である。図８の横軸はＬＣＶＣＯ５１の周波数制御端子ＴＬ２に入力される制御電圧Ｖcnt（基準電圧）の電圧レベル、縦軸は周波数カウント数である。周波数カウント数が大きいほど、周波数が高いことを意味する。図８には、３つの曲線ｗ４、ｗ５、ｗ６が図示されている。曲線ｗ４はバイアス電圧ＶbiasHとＶbiasLの電位差が適正値の場合、曲線ｗ５は電位差が適正値より小さい場合、曲線ｗ６は電位差が適正値より大きい場合を示している。図８の電圧Ｖ１～Ｖ５は、ＬＣＶＣＯ５１における制御電圧Ｖcntの使用範囲内での電圧レベルである。
【0071】
以下、図８を参照しながら、図７のフローチャートに基づいて、ＬＣＶＣＯ５１のキャリブレーション時の動作を説明する。まず、バイアス回路６２は、複数の容量回路６０それぞれの容量制御端子ＴＬ１にバイアス電圧ＶbiasHとＶbiasLの初期値を入力する（Ｓ１）。次に、基準電圧生成回路７３は、ＬＣＶＣＯ５１の周波数制御端子ＴＬ２に基準電圧の初期値を入力する（Ｓ２）。
【0072】
次に、周波数カウンタ７４は、ＬＣＶＣＯ５１の発振信号の発振周波数に応じた周波数カウント数を取得する（Ｓ３）。次に、制御回路６３は、基準電圧の切替候補があるか否かを判定する（Ｓ４）。本実施形態では、一例として、電圧レベルがそれぞれ異なる５種類の電圧レベルの基準電圧Ｖ１～Ｖ５を、基準電圧生成回路７３が順に生成する。５種類の基準電圧Ｖ１～Ｖ５は、同一の電位差ずつずれており、いずれも制御電圧Ｖcntの使用範囲内の電圧レベルを有する。
【0073】
Ｓ４で基準電圧の切替候補があると判定される（Ｓ４のＹＥＳ）と、Ｓ３の処理を再度行って周波数カウント数が取得される。Ｓ４で基準電圧の切替候補がないと判定される（Ｓ４のＮＯ）と、制御回路６３は、以下の式（１）～（４）に基づいて、５つの周波数カウント数FCOUNT1～FCOUNT5のうち、電圧レベルが隣接する２つの基準電圧に対応する２つの周波数カウント数のカウント差FCDIFF21、FCDIFF32、FCDIFF43、FCDIFF54を算出する（Ｓ５）。
FCOUNT2－FCOUNT1＝FCDIFF21 …（１）
FCOUNT3－FCOUNT2＝FCDIFF32 …（２）
FCOUNT4－FCOUNT3＝FCDIFF43 …（３）
FCOUNT5－FCOUNT4＝FCDIFF54 …（４）
FCOUNT2－FCOUNT1＝FCDIFF21 …（１）
FCOUNT3－FCOUNT2＝FCDIFF32 …（２）
FCOUNT4－FCOUNT3＝FCDIFF43 …（３）
FCOUNT5－FCOUNT4＝FCDIFF54 …（４）
【0074】
次に、制御回路６３は、４つのカウント差FCDIFF21、FCDIFF32、FCDIFF43、FCDIFF54のうち、最大カウント差と最小カウント差との差分FCDMINMAXを算出する（Ｓ６）。
【0075】
次に、制御回路６３は、カウント差がFCDIFF21＞FCDIFF32を満たすか否かを判定する（Ｓ７）。Ｓ７がＹＥＳの場合、バイアス回路６２は、バイアス電圧ＶbiasHとＶbiasLとの電位差がより小さくなるように、バイアス電圧ＶbiasH、ＶbiasLを制御する（Ｓ８）。Ｓ８の処理が終わると、Ｓ２以降の処理が繰り返される。
【0076】
図８に示すように、FCDIFF21＞FCDIFF32になる（Ｓ７がＹＥＳとなる）のは、図８の曲線ｗ６の場合である。曲線ｗ６を理想的な曲線ｗ４に近づけるには、バイアス電圧ＶbiasHとＶbiasLとの差分を小さくして適正値に近づければよい。
【0077】
Ｓ７がＮＯの場合、FCDIFF21＜FCDIFF32を満たすか否かを判定する（Ｓ９）。Ｓ９がＹＥＳの場合、バイアス回路６２は、バイアス電圧ＶbiasHとＶbiasLとの電位差がより大きくなるように、バイアス電圧ＶbiasH、ＶbiasLを制御する（Ｓ１０）。Ｓ１０の処理が終わると、Ｓ２以降の処理が繰り返される。
【0078】
図８に示すように、FCDIFF21＜FCDIFF32になる（Ｓ９がＹＥＳとなる）のは、図８の曲線ｗ５の場合である。曲線ｗ５を理想的な曲線ｗ４に近づけるには、バイアス電圧ＶbiasHとＶbiasLとの差分を大きくして適正値に近づければよい。
【0079】
Ｓ９がＮＯの場合には、制御回路６３は、Ｓ６で算出した差分FCDMINMAXが閾値未満か否かを判定する。差分FCDMINMAXが閾値以上（Ｓ１１がＮＯ）の場合、Ｓ２以降の処理が繰り返される。差分FCDMINMAXが閾値未満（Ｓ１１がＹＥＳ）の場合、制御回路６３は、最後に制御されたバイアス電圧ＶbiasH、ＶbiasLを最終的なバイアス電圧に決定する（Ｓ１２）。これにより、図８の制御電圧Ｖcntの電圧レベルと発振信号の周波数カウント数との関係を、曲線ｗ４に近似させることができる。
【0080】
図９は制御回路６３の処理動作を機能的に表したブロック図である。制御回路６３は、ＣＰＵ（Central Processing Unit）がＲＯＭ（Read Only Memory）又はＲＡＭ（Random Access Memory）に格納されたプログラムを読み出して実行することにより、図７のフローチャートの処理動作を行ってもよいし、あるいは、制御回路６３は、図９のブロック図に対応するハードウェアにより、図７のフローチャートの処理動作を行ってもよい。図９の制御回路６３は、容量回路６０として第１容量回路６０及び第２容量回路６０が設けられ、バイアス電圧として第１バイアス電圧及び第２バイアス電圧が設けられ、基準電圧として第１～第５基準電圧が設けられる場合の構成を示している。
【0081】
図９に示すように、制御回路６３は、第１カウント差検出器８１と、第２カウント差検出器８２と、第３カウント差検出器８３と、第４カウント差検出器８４と、差分検出器８５と、差分最小制御回路８６とを有する。
【0082】
第１カウント差検出器８１は、第１容量回路６０に第２基準電圧を供給した場合の周波数カウンタ７４でカウントされる第２周波数カウント数と、第１容量回路６０に第１基準電圧を供給した場合の周波数カウンタ７４でカウントされる第１周波数カウント数と、のカウント差を検出する。
【0083】
第２カウント差検出器８２は、第１容量回路６０に第３基準電圧を供給した場合の周波数カウンタ７４でカウントされる第３周波数カウント数と、第２周波数カウント数と、のカウント差を検出する。
【0084】
第３カウント差検出器８３は、第１容量回路６０に第４基準電圧を供給した場合の周波数カウンタ７４でカウントされる第４周波数カウント数と、第３周波数カウント数と、のカウント差を検出する。
【0085】
第４カウント差検出器８４は、第１容量回路６０に第５基準電圧を供給した場合の周波数カウンタ７４でカウントされる第５周波数カウント数と、第４周波数カウント数と、のカウント差を検出する。
【0086】
制御回路６３は、第１カウント差検出器８１で検出されたカウント差が、第２カウント差検出器８２で検出されたカウント差よりも大きい場合には、第１バイアス電圧と第２バイアス電圧との電位差をより小さくし、第１カウント差検出器８１で検出されたカウント差が、第２カウント差検出器８２で検出されたカウント差よりも小さい場合には、第１バイアス電圧と第２バイアス電圧との電位差をより大きくする。
【0087】
差分検出器８５は、第１～第４カウント差検出器８１～８４で検出されたカウント差の最大値及び最小値の差分を検出する。差分最小制御部８６は、差分検出器８５で検出された差分が閾値未満になるように最終的なバイアス電圧を制御する。
【0088】
上述したように、本実施形態によるＬＣＶＣＯ５１は、例えば図１のメモリシステム１内のＮＡＮＤインタフェース回路１５に設けられる送信回路１５ａに適用することができる。一般に、メモリシステム１内のホストＩ／Ｆ１１に設けられる受信回路９０内のＰＬＬ回路では、周波数帯域が広いリング型ＶＣＯを用いることが多いが、場合によっては、本実施形態によるＬＣＶＣＯ５１を受信回路内のＰＬＬ回路に適用してもよい。
【0089】
図１０は受信回路９０の具体的な構成の一例を示すブロック図である。受信回路９０は、ホスト機器２から送信されるデータを受信データとして受信する。受信回路９０は、ＰＬＬ回路９１から基準信号を受信する。基準信号は、ある周波数のクロック信号である。受信回路９０は、受信データに含まれるデータを抽出する処理を実行し、抽出したデータを後段の回路に出力する。受信回路９０は、イコライザ９２と、ＣＤＲ回路９３と、ＣＤＲ回路コントローラ９４とを有する。イコライザ９２は、受信データを波形整形し、波形整形したデータをＣＤＲ回路９３に出力する。
【0090】
ＣＤＲ回路９３は、受信データに基づいて、受信データからデータを抽出するためのクロックを再生する。このクロックを再生クロックと称する。ＣＤＲ回路９３は、再生クロックをＣＤＲ回路コントローラ９４に出力する。ＣＤＲ回路コントローラ９４は、再生クロックに基づいて、ＣＤＲ回路９３を制御するための各種制御信号等を生成してＣＤＲ回路９３に出力する。ＣＤＲ回路９３は、ＰＬＬ回路９１からの基準信号を受ける。上述したように、ＰＬＬ回路９１を図３と同様の構成にすることが可能である。
【0091】
このように、本実施形態では、ＬＣＶＣＯ５１の制御電圧Ｖcntの電圧レベルを変化させたときに、ＬＣＶＣＯ５１のゲインが変動しないように、ＬＣＶＣＯ５１に与えるバイアス電圧を制御する。より具体的には、ＬＣＶＣＯ５１のキャリブレーション時に、ＬＣＶＣＯ５１のＰＬＬ制御を停止させて、ＰＬＬ回路４７内のループフィルタ５５から出力された制御電圧ＶcntをＬＣＶＣＯ５１の周波数制御端子ＴＬ２に入力する代わりに、電圧レベルがそれぞれ異なる複数の基準電圧を順に周波数制御端子ＴＬ２に入力し、発振信号の発振周波数に応じた周波数カウント数のカウント差を比較する。隣接する２つの基準電圧に対応する２つの周波数カウント数のカウント差の差分同士を比較して、基準電圧の電圧レベルの変化に対して、周波数カウント数がほぼ線形に変化するようにバイアス電圧を制御する。これにより、制御電圧Ｖcntの電圧レベルを変化さえても、ＬＣＶＣＯ５１のゲイン変動を抑制できる。
【0092】
本実施形態は、下記のようにまとめることができる。
［付記１］
発振信号を相補出力する第１出力ノード及び第２出力ノードと、
前記第１出力ノード及び前記第２出力ノードの間に接続される容量回路と、
前記第１出力ノード及び前記第２出力ノードの間に接続されるインダクタと、
前記第１出力ノード及び前記第２出力ノードの間に並列かつ互いに逆向きに接続される第１インバータ及び第２インバータと、
前記容量回路に、バイアス電圧を供給するバイアス回路と、
前記バイアス回路を制御するとともに、前記発振信号の発振周波数を制御するための基準電圧を前記容量回路に供給する制御回路と、を備え、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、半導体集積回路。
［付記２］
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させることに応じて、前記発振信号の発振周波数がより線形に変化するように、前記バイアス電圧を制御する、付記１に記載の半導体集積回路。
［付記３］
前記容量回路は、
前記第１出力ノードと前記第１可変容量素子の間に接続される第１容量素子と、
前記第２出力ノードと前記第２可変容量素子の間に接続される第２容量素子と、を有し、
前記バイアス回路は、前記第１容量素子及び前記第１可変容量素子の接続ノードと、前記第２容量素子及び前記第２可変容量素子の接続ノードとに、同一電圧レベルの前記バイアス電圧を供給する、付記１又は２に記載の半導体集積回路。
［付記４］
前記容量回路は、
前記第１容量素子及び前記第１可変容量素子の接続ノードと、前記バイアス回路の出力ノードとの間に接続される第１抵抗素子と、
前記第２容量素子及び前記第２可変容量素子の接続ノードと、前記バイアス回路の出力ノードとの間に接続される第２抵抗素子と、を有し、
前記バイアス回路は、前記第１抵抗素子を介して、前記第１容量素子及び前記第１可変容量素子の接続ノードに前記バイアス電圧を供給し、且つ前記第２抵抗素子を介して、前記第２容量素子及び前記第２可変容量素子の接続ノードに前記バイアス電圧を供給する、付記３に記載の半導体集積回路。
［付記５］
前記発振信号の発振周波数に応じたカウント数を生成するカウンタを備え、
前記制御回路は、前記基準電圧の電圧レベルの変化に対する前記周波数カウント数の変化に基づいて、前記バイアス電圧を最適化する、付記１乃至４のいずれか一項に記載の半導体集積回路。
［付記６］
前記制御回路が切替制御する前記基準電圧は、電圧レベルの小さい順に第１基準電圧、第２基準電圧、及び第３基準電圧を含み、
前記制御回路は、
前記容量回路に前記第２基準電圧を供給した場合の前記周波数カウンタでカウントされる第２周波数カウント数と、前記容量回路に前記第１基準電圧を供給した場合の前記周波数カウンタでカウントされる第１周波数カウント数と、のカウント差を検出する第１カウント差検出器と、
前記容量回路に前記第３基準電圧を供給した場合の前記周波数カウンタでカウントされる第３周波数カウント数と、前記第２周波数カウント数と、のカウント差を検出する第２カウント差検出器と、
前記バイアス回路は、前記第１カウント差検出器で検出されたカウント差と、前記第２カウント差検出器で検出されたカウント差とに基づいて、前記バイアス電圧を制御する、付記５に記載の半導体集積回路。
［付記７］
前記複数の容量回路には、第１バイアス電圧及び第２バイアス電圧が供給され、
前記制御回路は、前記第１カウント差検出器で検出されたカウント差が、前記第２カウント差検出器で検出されたカウント差よりも大きい場合には、前記第１バイアス電圧と前記第２バイアス電圧との電位差をより小さくし、前記第１カウント差検出器で検出されたカウント差が、前記第２カウント差検出器で検出されたカウント差よりも小さい場合には、前記第１バイアス電圧と前記第２バイアス電圧との電位差をより大きくする、付記６に記載の半導体集積回路。
［付記８］
前記複数の容量回路は、第１バイアス電圧が供給される第１容量回路と、第２バイアス電圧が供給される第２容量回路とを有し、
前記制御回路が切替制御する前記基準電圧は、電圧レベルの小さい順に前記第１基準電圧、前記第２基準電圧、前記第３基準電圧、第４基準電圧、及び第５基準電圧を含み、
前記制御回路は、
前記第１容量回路に前記第４基準電圧を供給した場合の前記周波数カウンタでカウントされる第４周波数カウント数と、前記第３周波数カウント数と、のカウント差を検出する第３カウント差検出器と、
前記第１容量回路に前記第５基準電圧を供給した場合の前記周波数カウンタでカウントされる第５周波数カウント数と、前記第４周波数カウント数と、のカウント差を検出する第４カウント差検出器と、
前記第１、第２、第３、及び第４カウント差検出器で検出されたカウント差の最大値及び最小値の差分を検出する差分検出器と、
前記差分が最小になるように前記バイアス電圧を制御する差分最小制御部と、を有する、付記６又は７に記載の半導体集積回路。
［付記９］
前記第１出力ノードに接続される第１バッファと、
前記第２出力ノードに接続される第２バッファと、を備え、
前記周波数カウンタには、前記第１バッファ又は前記第２バッファから出力される前記発振信号が入力される、付記５乃至８のいずれか一項に記載の半導体集積回路。
［付記１０］
前記第１インバータの電源端子と前記第２インバータの電源端子とに接続される電流源を備える、付記１乃至９のいずれか一項に記載の半導体集積回路。
［付記１１］
付記１乃至１０のいずれか一項に記載の半導体集積回路を備え、前記半導体集積回路から出力された前記発振信号をＰＬＬ（Phase Locked Loop）制御するＰＬＬ回路と、
前記ＰＬＬ制御された前記発振信号をバッファして出力するバッファと、
を備え、
前記容量回路は、前記基準電圧が供給される制御端子を有し、
前記制御回路は、前記ＰＬＬ回路を動作させる第１モードが選択されると、前記ＰＬＬ制御で生成される制御電圧を前記制御端子に供給し、前記バイアス電圧を制御する第２モードが選択されると、前記ＰＬＬ回路を遮断して前記制御端子に前記基準電圧を供給する、送信回路。
［付記１２］
前記ＰＬＬ回路は、
前記発振信号の周波数を分周する分周器と、
基準信号と、前記分周器で分周された信号との位相差信号を生成する位相比較器と、
前記位相差信号に応じた電圧信号を生成するチャージポンプと、
前記電圧信号に含まれる不要周波数成分を除去するループフィルタと、を有し、
前記第１モードが選択されると、前記ループフィルタの出力信号が前記制御端子に供給され、
前記第２モードが選択されると、前記ループフィルタの出力はハイインピーダンスになる、付記１１に記載の送信回路。
［付記１３］
発振信号を相補出力する第１出力ノード及び第２出力ノードと、
前記第１出力ノード及び前記第２出力ノードの間に共に並列接続される容量回路及びインダクタと、
前記容量回路にバイアス電圧を供給するバイアス回路と、
を備える電圧制御型発振器のキャリブレーション方法であって、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記発振信号の発振周波数は基準電圧に応じて制御され、
前記キャリブレーション方法は、
前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させ、
前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、キャリブレーション方法。
［付記１］
発振信号を相補出力する第１出力ノード及び第２出力ノードと、
前記第１出力ノード及び前記第２出力ノードの間に接続される容量回路と、
前記第１出力ノード及び前記第２出力ノードの間に接続されるインダクタと、
前記第１出力ノード及び前記第２出力ノードの間に並列かつ互いに逆向きに接続される第１インバータ及び第２インバータと、
前記容量回路に、バイアス電圧を供給するバイアス回路と、
前記バイアス回路を制御するとともに、前記発振信号の発振周波数を制御するための基準電圧を前記容量回路に供給する制御回路と、を備え、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、半導体集積回路。
［付記２］
前記制御回路は、前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させることに応じて、前記発振信号の発振周波数がより線形に変化するように、前記バイアス電圧を制御する、付記１に記載の半導体集積回路。
［付記３］
前記容量回路は、
前記第１出力ノードと前記第１可変容量素子の間に接続される第１容量素子と、
前記第２出力ノードと前記第２可変容量素子の間に接続される第２容量素子と、を有し、
前記バイアス回路は、前記第１容量素子及び前記第１可変容量素子の接続ノードと、前記第２容量素子及び前記第２可変容量素子の接続ノードとに、同一電圧レベルの前記バイアス電圧を供給する、付記１又は２に記載の半導体集積回路。
［付記４］
前記容量回路は、
前記第１容量素子及び前記第１可変容量素子の接続ノードと、前記バイアス回路の出力ノードとの間に接続される第１抵抗素子と、
前記第２容量素子及び前記第２可変容量素子の接続ノードと、前記バイアス回路の出力ノードとの間に接続される第２抵抗素子と、を有し、
前記バイアス回路は、前記第１抵抗素子を介して、前記第１容量素子及び前記第１可変容量素子の接続ノードに前記バイアス電圧を供給し、且つ前記第２抵抗素子を介して、前記第２容量素子及び前記第２可変容量素子の接続ノードに前記バイアス電圧を供給する、付記３に記載の半導体集積回路。
［付記５］
前記発振信号の発振周波数に応じたカウント数を生成するカウンタを備え、
前記制御回路は、前記基準電圧の電圧レベルの変化に対する前記周波数カウント数の変化に基づいて、前記バイアス電圧を最適化する、付記１乃至４のいずれか一項に記載の半導体集積回路。
［付記６］
前記制御回路が切替制御する前記基準電圧は、電圧レベルの小さい順に第１基準電圧、第２基準電圧、及び第３基準電圧を含み、
前記制御回路は、
前記容量回路に前記第２基準電圧を供給した場合の前記周波数カウンタでカウントされる第２周波数カウント数と、前記容量回路に前記第１基準電圧を供給した場合の前記周波数カウンタでカウントされる第１周波数カウント数と、のカウント差を検出する第１カウント差検出器と、
前記容量回路に前記第３基準電圧を供給した場合の前記周波数カウンタでカウントされる第３周波数カウント数と、前記第２周波数カウント数と、のカウント差を検出する第２カウント差検出器と、
前記バイアス回路は、前記第１カウント差検出器で検出されたカウント差と、前記第２カウント差検出器で検出されたカウント差とに基づいて、前記バイアス電圧を制御する、付記５に記載の半導体集積回路。
［付記７］
前記複数の容量回路には、第１バイアス電圧及び第２バイアス電圧が供給され、
前記制御回路は、前記第１カウント差検出器で検出されたカウント差が、前記第２カウント差検出器で検出されたカウント差よりも大きい場合には、前記第１バイアス電圧と前記第２バイアス電圧との電位差をより小さくし、前記第１カウント差検出器で検出されたカウント差が、前記第２カウント差検出器で検出されたカウント差よりも小さい場合には、前記第１バイアス電圧と前記第２バイアス電圧との電位差をより大きくする、付記６に記載の半導体集積回路。
［付記８］
前記複数の容量回路は、第１バイアス電圧が供給される第１容量回路と、第２バイアス電圧が供給される第２容量回路とを有し、
前記制御回路が切替制御する前記基準電圧は、電圧レベルの小さい順に前記第１基準電圧、前記第２基準電圧、前記第３基準電圧、第４基準電圧、及び第５基準電圧を含み、
前記制御回路は、
前記第１容量回路に前記第４基準電圧を供給した場合の前記周波数カウンタでカウントされる第４周波数カウント数と、前記第３周波数カウント数と、のカウント差を検出する第３カウント差検出器と、
前記第１容量回路に前記第５基準電圧を供給した場合の前記周波数カウンタでカウントされる第５周波数カウント数と、前記第４周波数カウント数と、のカウント差を検出する第４カウント差検出器と、
前記第１、第２、第３、及び第４カウント差検出器で検出されたカウント差の最大値及び最小値の差分を検出する差分検出器と、
前記差分が最小になるように前記バイアス電圧を制御する差分最小制御部と、を有する、付記６又は７に記載の半導体集積回路。
［付記９］
前記第１出力ノードに接続される第１バッファと、
前記第２出力ノードに接続される第２バッファと、を備え、
前記周波数カウンタには、前記第１バッファ又は前記第２バッファから出力される前記発振信号が入力される、付記５乃至８のいずれか一項に記載の半導体集積回路。
［付記１０］
前記第１インバータの電源端子と前記第２インバータの電源端子とに接続される電流源を備える、付記１乃至９のいずれか一項に記載の半導体集積回路。
［付記１１］
付記１乃至１０のいずれか一項に記載の半導体集積回路を備え、前記半導体集積回路から出力された前記発振信号をＰＬＬ（Phase Locked Loop）制御するＰＬＬ回路と、
前記ＰＬＬ制御された前記発振信号をバッファして出力するバッファと、
を備え、
前記容量回路は、前記基準電圧が供給される制御端子を有し、
前記制御回路は、前記ＰＬＬ回路を動作させる第１モードが選択されると、前記ＰＬＬ制御で生成される制御電圧を前記制御端子に供給し、前記バイアス電圧を制御する第２モードが選択されると、前記ＰＬＬ回路を遮断して前記制御端子に前記基準電圧を供給する、送信回路。
［付記１２］
前記ＰＬＬ回路は、
前記発振信号の周波数を分周する分周器と、
基準信号と、前記分周器で分周された信号との位相差信号を生成する位相比較器と、
前記位相差信号に応じた電圧信号を生成するチャージポンプと、
前記電圧信号に含まれる不要周波数成分を除去するループフィルタと、を有し、
前記第１モードが選択されると、前記ループフィルタの出力信号が前記制御端子に供給され、
前記第２モードが選択されると、前記ループフィルタの出力はハイインピーダンスになる、付記１１に記載の送信回路。
［付記１３］
発振信号を相補出力する第１出力ノード及び第２出力ノードと、
前記第１出力ノード及び前記第２出力ノードの間に共に並列接続される容量回路及びインダクタと、
前記容量回路にバイアス電圧を供給するバイアス回路と、
を備える電圧制御型発振器のキャリブレーション方法であって、
前記容量回路は、前記第１出力ノード及び前記第２出力ノードの間に直列に接続される第１可変容量素子及び第２可変容量素子を有し、
前記発振信号の発振周波数は基準電圧に応じて制御され、
前記キャリブレーション方法は、
前記第１可変容量素子及び前記第２可変容量素子の接続ノードに供給される前記基準電圧の電圧レベルを複数通りに変化させ、
前記基準電圧の電圧レベルを複数通りに変化させたときの前記発振信号の発振周波数の変化に基づいて、前記バイアス電圧を制御する、キャリブレーション方法。
【0093】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0094】
１ メモリシステム、２ ＮＡＮＤメモリ、２ ホスト機器、３ コントローラ、４ ＮＡＮＤバス、５ ホストバス、６ ホスト機器、１１ ホストインタフェース回路、１２ 内蔵メモリ（ＲＡＭ）、１３ プロセッサ（ＣＰＵ）、１４ バッファメモリ、１５ ＮＡＮＤインタフェース回路、１５ａ 送信回路、１６ ＥＣＣ回路、１６ａ 符号化器、１６ｂ 復号器、２０ コントローラインタフェース回路（コントローラＩ／Ｆ）、２１ メモリセルアレイ、２２ ロウデコーダ、２３ ドライバ回路、２４ カラム制御回路、２５ レジスタ群、２６ シーケンサ、３１ 基準信号レシーバ、３２ 分配器、３３ ＤＱマルチプレクサ、３４ ＤＱＳマルチプレクサ、３５ ＤＱ送信バッファ、３６ ＤＱＳ送信バッファ、４１ ＤＱレシーバ、４２ ＤＱＳレシーバ、４３ ローパスフィルタ、４４ 比較器、４６ サンプラ、４７ ＰＬＬ回路、４８ 出力バッファ、４９ａ バッファ、４９ｂ バッファ、５０ 出力バッファ、５０ａ 出力バッファ、５０ｂ 出力バッファ、５１ ＬＣＶＣＯ、５２ 分周器、５３ 位相比較器、５４ チャージポンプ、５５ ループフィルタ、６０ 容量回路、６１ 発振回路、６２ バイアス回路、６２ａ 抵抗分圧回路、６２ｂ 抵抗素子、６２ｃ 抵抗素子、６２ｄ 抵抗素子、６３ 制御回路、６４ インダクタ、６５ 第１インバータ、６６ 第２インバータ、６７ 第１可変容量素子、６８ 第２可変調整素子、６８ 第２可変容量素子、６９ 第１容量素子、７０ 第２容量素子、７１ 第１抵抗素子、７２ 第２抵抗素子、７３ 基準電圧生成回路、７４ 周波数カウンタ、７５ 電流源、８１ 第１カウント差検出器、８２ 第２カウント差検出器、８３ 第３カウント差検出器、８４ 第４カウント差検出器、８５ 差分検出器、８６ 差分最小制御部、９０ 受信回路、９１ ＰＬＬ回路、９２ イコライザ、９３ ＣＤＲ回路、９４ ＣＤＲ回路コントローラ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】