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特開2023-140136乗算装置、積和演算装置、行列演算装置およびリザバー装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023140136
(43)【公開日】2023-10-04
(54)【発明の名称】乗算装置、積和演算装置、行列演算装置およびリザバー装置
(51)【国際特許分類】
G06N 3/063 20230101AFI20230927BHJP
G06N 3/044 20230101ALI20230927BHJP
【ＦＩ】
G06N3/063
G06N3/04 145
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022046012
(22)【出願日】2022-03-22
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】丸亀 孝生
(72)【発明者】
【氏名】水島 公一
(72)【発明者】
【氏名】西 義史
(72)【発明者】
【氏名】野村 久美子
(57)【要約】
【課題】長期間精度良く演算を実行する。
【解決手段】実施形態に係る乗算装置は、入力値と重み値とを乗算した出力値を出力する。乗算装置は、短期記憶回路と、長期記憶回路と、変換回路と、制御回路とを備える。短期記憶回路は、電荷により重み値に応じた第１制御電圧を発生する。長期記憶回路は、短期記憶回路より大きい時定数の回路により、重み値に応じた第２制御電圧を発生する。変換回路は、制御端子に短期記憶回路から発生された第１制御電圧が印加されるとともに、入力端子に入力値に応じた入力電圧が印加されることにより、出力端子から入力電圧とコンダクタンスとを乗じた出力電流を出力値として出力する。制御回路は、長期記憶回路から短期記憶回路へと電荷を転送することにより、短期記憶回路から発生される第１制御電圧を、長期記憶回路から発生される第２制御電圧に一致させる校正処理を実行する。
【選択図】図１
【解決手段】実施形態に係る乗算装置は、入力値と重み値とを乗算した出力値を出力する。乗算装置は、短期記憶回路と、長期記憶回路と、変換回路と、制御回路とを備える。短期記憶回路は、電荷により重み値に応じた第１制御電圧を発生する。長期記憶回路は、短期記憶回路より大きい時定数の回路により、重み値に応じた第２制御電圧を発生する。変換回路は、制御端子に短期記憶回路から発生された第１制御電圧が印加されるとともに、入力端子に入力値に応じた入力電圧が印加されることにより、出力端子から入力電圧とコンダクタンスとを乗じた出力電流を出力値として出力する。制御回路は、長期記憶回路から短期記憶回路へと電荷を転送することにより、短期記憶回路から発生される第１制御電圧を、長期記憶回路から発生される第２制御電圧に一致させる校正処理を実行する。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力値と重み値とを乗算した出力値を出力する乗算装置であって、
電荷を保持し、保持している電荷により前記重み値に応じた第１制御電圧を発生する短期記憶回路と、
前記短期記憶回路より大きい時定数の回路により、前記重み値に応じた第２制御電圧を発生する長期記憶回路と、
制御端子に印加された電圧に応じてコンダクタンスが変更され、入力端子に印加された電圧に前記コンダクタンスを乗じた電流を出力端子から出力する変換回路と、
制御回路と、
を備え、
前記変換回路は、前記制御端子に前記短期記憶回路から発生された前記第１制御電圧が印加されるとともに、前記入力端子に前記入力値に応じた入力電圧が印加されることにより、前記出力端子から前記入力電圧と前記コンダクタンスとを乗じた出力電流を前記出力値として出力し、
前記制御回路は、前記長期記憶回路から前記短期記憶回路へと電荷を転送することにより、前記短期記憶回路から発生される前記第１制御電圧を、前記長期記憶回路から発生される前記第２制御電圧に一致させる校正処理を実行する
乗算装置。
電荷を保持し、保持している電荷により前記重み値に応じた第１制御電圧を発生する短期記憶回路と、
前記短期記憶回路より大きい時定数の回路により、前記重み値に応じた第２制御電圧を発生する長期記憶回路と、
制御端子に印加された電圧に応じてコンダクタンスが変更され、入力端子に印加された電圧に前記コンダクタンスを乗じた電流を出力端子から出力する変換回路と、
制御回路と、
を備え、
前記変換回路は、前記制御端子に前記短期記憶回路から発生された前記第１制御電圧が印加されるとともに、前記入力端子に前記入力値に応じた入力電圧が印加されることにより、前記出力端子から前記入力電圧と前記コンダクタンスとを乗じた出力電流を前記出力値として出力し、
前記制御回路は、前記長期記憶回路から前記短期記憶回路へと電荷を転送することにより、前記短期記憶回路から発生される前記第１制御電圧を、前記長期記憶回路から発生される前記第２制御電圧に一致させる校正処理を実行する
乗算装置。
【請求項2】
前記制御回路は、前記短期記憶回路に電荷をチャージまたはディスチャージすることにより、前記短期記憶回路に、前記重み値に応じた前記第１制御電圧を発生させる電荷量の電荷を蓄積させる調整処理を実行し、
前記調整処理の後、前記制御回路は、前記長期記憶回路から発生される前記第２制御電圧を、前記短期記憶回路から発生される前記第１制御電圧に一致させる設定処理を実行する
請求項１に記載の乗算装置。
前記調整処理の後、前記制御回路は、前記長期記憶回路から発生される前記第２制御電圧を、前記短期記憶回路から発生される前記第１制御電圧に一致させる設定処理を実行する
請求項１に記載の乗算装置。
【請求項3】
前記制御回路は、予め定められた時間間隔毎、または、所定のイベントが発生する毎に、前記校正処理を実行させる
請求項１または２に記載の乗算装置。
請求項１または２に記載の乗算装置。
【請求項4】
前記変換回路は、電界効果トランジスタである
請求項１から３の何れか１項に記載の乗算装置。
請求項１から３の何れか１項に記載の乗算装置。
【請求項5】
前記短期記憶回路は、キャパシタを含む
請求項１から４の何れか１項に記載の乗算装置。
請求項１から４の何れか１項に記載の乗算装置。
【請求項6】
前記長期記憶回路は、前記短期記憶回路より大きい時定数の回路により電荷を保持し、保持している電荷により前記重み値に応じた前記第１制御電圧を発生する
請求項１から５の何れか１項に記載の乗算装置。
請求項１から５の何れか１項に記載の乗算装置。
【請求項7】
前記長期記憶回路は、キャパシタを含む
請求項６に記載の乗算装置。
請求項６に記載の乗算装置。
【請求項8】
前記長期記憶回路は、蓄電素子を含む
請求項６に記載の乗算装置。
請求項６に記載の乗算装置。
【請求項9】
前記長期記憶回路は、可変抵抗器である
請求項１から５の何れか１項に記載の乗算装置。
請求項１から５の何れか１項に記載の乗算装置。
【請求項10】
Ｍ個の入力値（Ｍは、２以上の整数）と、Ｍ個の重み値とを積和演算した積和演算値を出力する積和演算装置であって、
前記Ｍ個の重み値に対応するＭ個の乗算装置と、
出力線と、
制御回路と、
を備え、
前記Ｍ個の乗算装置のうちのｍ番目（ｍは、１以上Ｍ以下の整数）の乗算装置は、前記Ｍ個の入力値のうちのｍ番目の入力値と、前記Ｍ個の重み値のうちのｍ番目の重み値とを乗算した出力値を出力し、
前記ｍ番目の乗算装置は、
電荷を保持し、保持している電荷により前記ｍ番目の重み値に応じた第１制御電圧を発生する短期記憶回路と、
前記短期記憶回路より大きい時定数の回路により、前記ｍ番目の重み値に応じた第２制御電圧を発生する長期記憶回路と、
制御端子に印加された電圧に応じてコンダクタンスが変更され、入力端子に印加された電圧に前記コンダクタンスを乗じた電流を出力端子から出力する変換回路と、
を有し、
前記変換回路は、前記制御端子に前記短期記憶回路から発生された前記第１制御電圧が印加されるとともに、前記入力端子に前記ｍ番目の入力値に応じた入力電圧が印加されることにより、前記出力端子から前記出力値に応じた出力電流を、前記出力線へと出力し、
前記出力線は、前記Ｍ個の乗算装置から出力された前記出力電流を加算した積和電流を前記積和演算値として出力し、
前記制御回路は、前記Ｍ個の乗算装置のそれぞれについて、前記短期記憶回路から発生される前記第１制御電圧を前記長期記憶回路から発生される前記第２制御電圧と一致させる校正処理を実行する
積和演算装置。
前記Ｍ個の重み値に対応するＭ個の乗算装置と、
出力線と、
制御回路と、
を備え、
前記Ｍ個の乗算装置のうちのｍ番目（ｍは、１以上Ｍ以下の整数）の乗算装置は、前記Ｍ個の入力値のうちのｍ番目の入力値と、前記Ｍ個の重み値のうちのｍ番目の重み値とを乗算した出力値を出力し、
前記ｍ番目の乗算装置は、
電荷を保持し、保持している電荷により前記ｍ番目の重み値に応じた第１制御電圧を発生する短期記憶回路と、
前記短期記憶回路より大きい時定数の回路により、前記ｍ番目の重み値に応じた第２制御電圧を発生する長期記憶回路と、
制御端子に印加された電圧に応じてコンダクタンスが変更され、入力端子に印加された電圧に前記コンダクタンスを乗じた電流を出力端子から出力する変換回路と、
を有し、
前記変換回路は、前記制御端子に前記短期記憶回路から発生された前記第１制御電圧が印加されるとともに、前記入力端子に前記ｍ番目の入力値に応じた入力電圧が印加されることにより、前記出力端子から前記出力値に応じた出力電流を、前記出力線へと出力し、
前記出力線は、前記Ｍ個の乗算装置から出力された前記出力電流を加算した積和電流を前記積和演算値として出力し、
前記制御回路は、前記Ｍ個の乗算装置のそれぞれについて、前記短期記憶回路から発生される前記第１制御電圧を前記長期記憶回路から発生される前記第２制御電圧と一致させる校正処理を実行する
積和演算装置。
【請求項11】
前記ｍ番目の乗算装置は、前記出力端子から予め定められた第１方向の前記出力電流を流し、前記第１方向とは逆方向の電流を阻止する整流回路をさらに有する
請求項１０に記載の積和演算装置。
請求項１０に記載の積和演算装置。
【請求項12】
Ｍ列の入力値（Ｍは、２以上の整数）と、Ｍ行×Ｎ列の重み値（Ｎは、１以上の整数）とを行列演算してＮ列の積和演算値を出力する行列演算装置であって、
前記Ｍ行×Ｎ列の重み値に対応するＭ×Ｎ個の乗算装置と、
前記Ｎ列の積和演算値に対応するＮ個の出力線と、
制御回路と、
を備え、
前記Ｍ×Ｎ個の乗算装置のうちのｍ番目の行（ｍは、１以上Ｍ以下の整数）におけるｎ番目の列（ｎは、１以上Ｎ以下の整数）に対応する乗算装置は、前記Ｍ列の入力値のうちのｍ番目の列の入力値と、前記Ｍ行×Ｎ列の重み値のうちのｍ番目の行におけるｎ番目の列の重み値とを乗算した出力値を出力し、
前記ｍ番目の行におけるｎ番目の列に対応する乗算装置は、
電荷を保持し、保持している電荷により前記ｍ番目の行におけるｎ番目の列の重み値に応じた第１制御電圧を発生する短期記憶回路と、
前記短期記憶回路より大きい時定数の回路により、前記ｍ番目の行におけるｎ番目の列の重み値に応じた第２制御電圧を発生する長期記憶回路と、
制御端子に印加された電圧に応じてコンダクタンスが変更され、入力端子に印加された電圧に前記コンダクタンスを乗じた電流を出力端子から出力する変換回路と、
を有し、
前記変換回路は、前記制御端子に前記短期記憶回路から発生された前記第１制御電圧が印加されるとともに、前記入力端子に前記Ｍ列の入力値のうちの前記ｍ番目の列の入力値に応じた入力電圧が印加されることにより、前記出力端子から前記出力値に応じた出力電流を、前記Ｎ個の出力線のうちのｎ番目の出力線へと出力し、
前記ｎ番目の出力線は、前記Ｍ×Ｎ個の乗算装置のうちのｎ番目の列に対応するＭ個の乗算装置から出力された前記出力電流を加算した積和電流を、前記Ｎ列の積和演算値のうちのｎ番目の列の積和演算値として出力し、
前記制御回路は、前記Ｍ×Ｎ個の乗算装置のそれぞれについて、前記短期記憶回路から発生される前記第１制御電圧を、前記長期記憶回路から発生される前記第２制御電圧に一致させる校正処理を実行する
行列演算装置。
前記Ｍ行×Ｎ列の重み値に対応するＭ×Ｎ個の乗算装置と、
前記Ｎ列の積和演算値に対応するＮ個の出力線と、
制御回路と、
を備え、
前記Ｍ×Ｎ個の乗算装置のうちのｍ番目の行（ｍは、１以上Ｍ以下の整数）におけるｎ番目の列（ｎは、１以上Ｎ以下の整数）に対応する乗算装置は、前記Ｍ列の入力値のうちのｍ番目の列の入力値と、前記Ｍ行×Ｎ列の重み値のうちのｍ番目の行におけるｎ番目の列の重み値とを乗算した出力値を出力し、
前記ｍ番目の行におけるｎ番目の列に対応する乗算装置は、
電荷を保持し、保持している電荷により前記ｍ番目の行におけるｎ番目の列の重み値に応じた第１制御電圧を発生する短期記憶回路と、
前記短期記憶回路より大きい時定数の回路により、前記ｍ番目の行におけるｎ番目の列の重み値に応じた第２制御電圧を発生する長期記憶回路と、
制御端子に印加された電圧に応じてコンダクタンスが変更され、入力端子に印加された電圧に前記コンダクタンスを乗じた電流を出力端子から出力する変換回路と、
を有し、
前記変換回路は、前記制御端子に前記短期記憶回路から発生された前記第１制御電圧が印加されるとともに、前記入力端子に前記Ｍ列の入力値のうちの前記ｍ番目の列の入力値に応じた入力電圧が印加されることにより、前記出力端子から前記出力値に応じた出力電流を、前記Ｎ個の出力線のうちのｎ番目の出力線へと出力し、
前記ｎ番目の出力線は、前記Ｍ×Ｎ個の乗算装置のうちのｎ番目の列に対応するＭ個の乗算装置から出力された前記出力電流を加算した積和電流を、前記Ｎ列の積和演算値のうちのｎ番目の列の積和演算値として出力し、
前記制御回路は、前記Ｍ×Ｎ個の乗算装置のそれぞれについて、前記短期記憶回路から発生される前記第１制御電圧を、前記長期記憶回路から発生される前記第２制御電圧に一致させる校正処理を実行する
行列演算装置。
【請求項13】
前記ｍ番目の行におけるｎ番目の列に対応する乗算装置は、前記出力端子から予め定められた第１方向の前記出力電流を流し、前記第１方向とは逆方向の電流を阻止する整流回路をさらに有する
請求項１２に記載の行列演算装置。
請求項１２に記載の行列演算装置。
【請求項14】
請求項１３に記載の行列演算装置を含み、時系列入力信号を受け取り、１または複数の時系列推論信号を出力するリザバー装置であって、
前記時系列入力信号に応じた時系列前処理信号を出力する入力回路と、
前記時系列前処理信号を受け取り、Ｍ個の時系列中間信号（Ｍは、２以上の整数）を出力する、リカレントニューラルネットワークであるリザバー回路と、
前記Ｍ個の時系列中間信号を受け取り、時系列推論信号を出力する出力回路と、
を備え、
前記出力回路は、
前記行列演算装置と、
電圧変換回路と、
を有し、
前記行列演算装置は、前記Ｍ個の時系列中間信号を前記Ｍ個の入力値として受け取り、Ｎ個の積和電流を出力し、
前記電圧変換回路は、Ｎ個の前記積和電流のうちの予め定められた積和電流を電圧信号に変換して、前記時系列推論信号として出力する
リザバー装置。
前記時系列入力信号に応じた時系列前処理信号を出力する入力回路と、
前記時系列前処理信号を受け取り、Ｍ個の時系列中間信号（Ｍは、２以上の整数）を出力する、リカレントニューラルネットワークであるリザバー回路と、
前記Ｍ個の時系列中間信号を受け取り、時系列推論信号を出力する出力回路と、
を備え、
前記出力回路は、
前記行列演算装置と、
電圧変換回路と、
を有し、
前記行列演算装置は、前記Ｍ個の時系列中間信号を前記Ｍ個の入力値として受け取り、Ｎ個の積和電流を出力し、
前記電圧変換回路は、Ｎ個の前記積和電流のうちの予め定められた積和電流を電圧信号に変換して、前記時系列推論信号として出力する
リザバー装置。
【請求項15】
前記リザバー回路は、複数のシナプス回路と、複数のニューロン回路とを含み、
前記複数のシナプス回路のそれぞれは、シナプス重みが設定され、前記複数のニューロン回路のうちの何れか１つのニューロン回路から発火信号を受け取り、受け取った前記発火信号に対して設定された前記シナプス重みの影響を加えた信号を前記複数のニューロン回路のうちの何れか１つに供給し、
前記複数のニューロン回路のそれぞれは、受け取った信号を累積した値に応じて前記発火信号を出力し、
前記複数のニューロン回路のうちの少なくとも１つは、自身が出力した前記発火信号が１以上のシナプス回路を介してフィードバックされる
請求項１４に記載のリザバー装置。
前記複数のシナプス回路のそれぞれは、シナプス重みが設定され、前記複数のニューロン回路のうちの何れか１つのニューロン回路から発火信号を受け取り、受け取った前記発火信号に対して設定された前記シナプス重みの影響を加えた信号を前記複数のニューロン回路のうちの何れか１つに供給し、
前記複数のニューロン回路のそれぞれは、受け取った信号を累積した値に応じて前記発火信号を出力し、
前記複数のニューロン回路のうちの少なくとも１つは、自身が出力した前記発火信号が１以上のシナプス回路を介してフィードバックされる
請求項１４に記載のリザバー装置。
【請求項16】
学習制御回路をさらに備え、
前記学習制御回路は、
学習処理において、予め定められた学習用入力信号を前記時系列入力信号として前記入力回路に供給し、前記時系列推論信号と教師信号とを比較して、前記Ｍ×Ｎ個の乗算装置のそれぞれに与える前記重み値を更新して、前記Ｍ×Ｎ個の乗算装置のそれぞれに前記短期記憶回路から発生される前記第１制御電圧を調整させ、
前記学習処理の後において、前記Ｍ×Ｎ個の乗算装置のそれぞれに対して、前記長期記憶回路から発生される前記第２制御電圧を、前記短期記憶回路から発生される前記第１制御電圧に一致させる設定処理を実行させ、
前記設定処理の後において、前記時系列入力信号を入力して前記時系列推論信号を出力させる推論処理を実行し、
前記学習処理を終了した後において、予め定められた時間間隔毎、または、所定のイベントが発生する毎に、前記校正処理を実行させる
請求項１５に記載のリザバー装置。
前記学習制御回路は、
学習処理において、予め定められた学習用入力信号を前記時系列入力信号として前記入力回路に供給し、前記時系列推論信号と教師信号とを比較して、前記Ｍ×Ｎ個の乗算装置のそれぞれに与える前記重み値を更新して、前記Ｍ×Ｎ個の乗算装置のそれぞれに前記短期記憶回路から発生される前記第１制御電圧を調整させ、
前記学習処理の後において、前記Ｍ×Ｎ個の乗算装置のそれぞれに対して、前記長期記憶回路から発生される前記第２制御電圧を、前記短期記憶回路から発生される前記第１制御電圧に一致させる設定処理を実行させ、
前記設定処理の後において、前記時系列入力信号を入力して前記時系列推論信号を出力させる推論処理を実行し、
前記学習処理を終了した後において、予め定められた時間間隔毎、または、所定のイベントが発生する毎に、前記校正処理を実行させる
請求項１５に記載のリザバー装置。
【請求項17】
前記学習処理の前に、前記学習制御回路は、前記複数のシナプス回路のそれぞれの前記シナプス重み、および、前記複数のシナプス回路に接続されるニューロン回路をランダムに設定する
請求項１６に記載のリザバー装置。
請求項１６に記載のリザバー装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、乗算装置、積和演算装置、行列演算装置およびリザバー装置に関する。
【背景技術】
【0002】
人工知能（ＡＩ：Artificial Intelligence）が様々な自動化、省人化に使われている。代表的なＡＩアルゴリズムとして、ニューラルネットワークが知られている。ニューラルネットワークを多層にしたディープニューラルネットワーク（ＤＮＮ）は、深層学習アルゴリズムに用いられる。また、出力に近い方のニューロンから入力に近い方のニューロンへと再帰的に接続したリカレントニューラルネットワーク（ＲＮＮ）は、時系列データ処理に用いられる。また、短期記憶および長期記憶の表現能力を高めたニューラルネットワークとして、ＬＳＴＭ（Long-Short-Term Memory）が知られている。ＬＳＴＭは、時系列データ処理の応用性がさらに高い。
【0003】
時系列データ処理に用いられるＲＮＮおよびＬＳＴＭは、汎用演算器であるＣＰＵ（Central Processing Unit）を用いて演算がされる。しかし、ＲＮＮおよびＬＳＴＭは、ＮＮおよびＤＮＮよりもさらに多くの演算量が必要なため、ＧＰ－ＧＰＵ（General Purpose Graphical Processing Unit）で演算されることが多い。ＲＮＮおよびＬＳＴＭは、学習の際にはさらに演算量が増え、学習に必要な時間と消費電力が大きい。従って、深層学習、ＲＮＮおよびＬＳＴＭは、高い性能を発揮させるために、学習の際に精緻なパラメータのチューニングが必要である。
【0004】
一方、学習の際の演算量が少ない時系列データ処理向けのアルゴリズムとして、リザバーコンピューティングが知られている。リザバーコンピューティングは、リザバー部の学習をする必要がない。しかし、リザバーコンピューティングは、所望の信号を出力させるために、リザバー部と出力部との間の重みの精度を高くする必要がある。リザバー部は、電子回路に限らず、様々な媒体を用いて作られることも知られている。リザバー部からの出力信号は、一般的にアナログ信号であるので、リザバー部と出力部と間の重みの演算を、アナログ回路による積和演算器により実現することが可能である。
【0005】
リザバーコンピューティングに限らず、一般的に重みの精度は高い方が望ましい。しかし、十分に高い重み精度を維持しつつ、高速に演算できる演算器を実現することは技術的に難しい。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第２０１９／０３１８２３９号明細書
【特許文献2】米国特許第１０３４０００２号明細書
【非特許文献】
【0007】
【非特許文献1】Seyoung Kim, Tayfun Gokmen, Hyung-Min Lee and Wilfried E. Haensch, "Analog CMOS-based Resistive Processing Unit for Deep Neural Network Training", 2017 IEEE 60th International Midwest Symposium on Circuits and Systems (MWSCAS), 6-9 Aug. 2017
【非特許文献2】Stefano Ambrogio, Pritish Narayanan, Hsinyu Tsai, Robert M. Shelby, Irem Boybat, Carmelo di Nolfo, Severin Sidler, Massimo Giordano1, Martina Bodini, Nathan C. P. Farinha, Benjamin Killeen, Christina Cheng, Yassine Jaoudi & Geoffrey W. Burr, "Equivalent-accuracy accelerated neuralnetwork training using analogue memory", Nature, vol. 558, 60-67, 6 June 2018
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明が解決しようとする課題は、短時間で精度良く重み値を設定することができ、且つ、長期間精度良く演算を実行することができる乗算装置、積和演算装置、行列演算装置およびリザバー装置を提供することにある。
【課題を解決するための手段】
【0009】
実施形態に係る乗算装置は、入力値と重み値とを乗算した出力値を出力する。前記乗算装置は、短期記憶回路と、長期記憶回路と、変換回路と、制御回路とを備える。前記短期記憶回路は、電荷を保持し、保持している電荷により前記重み値に応じた第１制御電圧を発生する。前記長期記憶回路は、前記短期記憶回路より大きい時定数の回路により、前記重み値に応じた第２制御電圧を発生する。前記変換回路は、制御端子に印加された電圧に応じてコンダクタンスが変更され、入力端子に印加された電圧に前記コンダクタンスを乗じた電流を出力端子から出力する。前記変換回路は、前記制御端子に前記短期記憶回路から発生された前記第１制御電圧が印加されるとともに、前記入力端子に前記入力値に応じた入力電圧が印加されることにより、前記出力端子から前記入力電圧と前記コンダクタンスとを乗じた出力電流を前記出力値として出力する。前記制御回路は、前記長期記憶回路から前記短期記憶回路へと電荷を転送することにより、前記短期記憶回路から発生される前記第１制御電圧を、前記長期記憶回路から発生される前記第２制御電圧に一致させる校正処理を実行する。
【図面の簡単な説明】
【0010】
【図1】第１実施形態に係る乗算装置の構成を示す図。
【図2】制御回路の処理の流れを示すフローチャート。
【図3】第１変形例に係る乗算装置の構成を示す図。
【図4】第２変形例に係る乗算装置の構成を示す図。
【図5】第３変形例に係る乗算装置の構成を示す図。
【図6】第４変形例に係る乗算装置の構成を示す図。
【図7】第２実施形態に係る符号付き乗算装置の構成を示す図。
【図8】第３実施形態に係る積和演算装置の構成を示す図。
【図9】第４実施形態に係る行列演算装置の構成を示す図。
【図10】第５実施形態に係るリザバー装置の構成を示す図。
【図11】リザバー装置の処理の流れを示すフローチャート。
【発明を実施するための形態】
【0011】
以下、図面を参照しながら実施形態について説明する。
【0012】
（第１実施形態）
図１は、第１実施形態に係る乗算装置１０の構成を示す図である。乗算装置１０は、入力値と、重み値とを乗算した出力値を出力する。本実施形態において、入力値、重み値および出力値は、所定の範囲内の連続値である。例えば、入力値、重み値および出力値は、０以上、１以下の連続値であってもよい。なお、入力値および重み値の少なくとも一方は、０または１の２値であってもよいし、所定のビット数のデジタル値であってよい。
図１は、第１実施形態に係る乗算装置１０の構成を示す図である。乗算装置１０は、入力値と、重み値とを乗算した出力値を出力する。本実施形態において、入力値、重み値および出力値は、所定の範囲内の連続値である。例えば、入力値、重み値および出力値は、０以上、１以下の連続値であってもよい。なお、入力値および重み値の少なくとも一方は、０または１の２値であってもよいし、所定のビット数のデジタル値であってよい。
【0013】
乗算装置１０は、入力値に応じた入力電圧（Ｖｉｎ）を受け取る。また、乗算装置１０は、重み値に応じたコンダクタンス（Ｇ）に設定される。コンダクタンス（Ｇ）は、電圧－電流変換係数である。そして、乗算装置１０は、入力電圧（Ｖｉｎ）とコンダクタンス（Ｇ）とを乗じた出力電流（Ｉｏｕｔ＝Ｇ×Ｖｉｎ）を出力値として出力する。
【0014】
乗算装置１０は、短期記憶回路１２と、長期記憶回路１４と、変換回路１６と、整流回路１８と、基準電位スイッチ２０と、調整スイッチ２２と、設定スイッチ２４と、校正スイッチ２６と、制御回路３０とを備える。
【0015】
短期記憶回路１２は、電荷を保持する。そして、短期記憶回路１２は、保持している電荷により重み値に応じた第１制御電圧（ＶＷ１）を発生する。本例においては、短期記憶回路１２は、第１端子１２ａから第１制御電圧（ＶＷ１）を発生する。短期記憶回路１２は、第１端子１２ａとは反対の端子が基準電位スイッチ２０を介してグランド電位に接続される。
【0016】
短期記憶回路１２は、所定の時定数を有する回路であって、保持している電荷を時間経過に従って減少させる。短期記憶回路１２の時定数は、短期記憶回路１２を実現する素子および回路構成に依存する。すなわち、短期記憶回路１２における電圧の減少曲線は、短期記憶回路１２を実現する素子および回路構成に依存する。本実施形態においては、短期記憶回路１２は、所定容量のキャパシタである短期記憶キャパシタ３２を含む。
【0017】
短期記憶回路１２の容量は、小さいことが好ましい。これにより、短期記憶回路１２は、目標量の電荷量を短時間で蓄積することができる。もっとも、短期記憶回路１２の容量は、少なくとも配線の寄生容量およびトランジスタのゲート容量より大きい。また、短期記憶回路１２は、蓄積させる電荷量を、電流量およびチャージ時間またはディスチャージ時間により、簡易に精度良く制御することができる。短期記憶回路１２は、Ｑ＝ＣＶの関係により、蓄積される電荷量と発生する電圧との関係が線形である。これにより、短期記憶回路１２は、発生する電圧を、簡易に精度良く制御することができる。
【0018】
長期記憶回路１４は、短期記憶回路１２より大きい時定数の回路により、重み値に応じた第２制御電圧（ＶＷ２）を発生する。本例においては、長期記憶回路１４は、第２端子１４ａから第２制御電圧（ＶＷ２）を発生する。長期記憶回路１４は、第２端子１４ａとは反対の端子がグランド電位に接続される。
【0019】
長期記憶回路１４は、短期記憶回路１２より大きい時定数の回路であるので、短期記憶回路１２よりも遅い速度で電圧が減少する、または、時間が経過してもほとんど電圧が減少しない。例えば、長期記憶回路１４は、短期記憶回路１２より大きい時定数の回路により電荷を保持する。本実施形態においては、短期記憶回路１２は、所定容量のキャパシタである長期記憶キャパシタ３４を含む。長期記憶キャパシタ３４は、短期記憶回路１２に含まれる短期記憶キャパシタ３２よりも大きな容量を有する。長期記憶キャパシタ３４は、例えば、面積の大きいキャパシタであってもよいし、面積の小さい複数のキャパシタを並列に接続した構成であってもよい。
【0020】
長期記憶回路１４は、キャパシタで構成されることにより、短期記憶回路１２と同一の製造方法により半導体装置等に実装可能である。従って、長期記憶回路１４は、キャパシタで構成されることにより乗算装置１０の製造効率を良くすることができる。また、長期記憶回路１４は、キャパシタで構成されることにより、Ｑ＝ＣＶの関係により、蓄積される電荷量と発生する電圧との関係が線形となるので、発生する電圧を容易に精度良く制御することができる。
【0021】
変換回路１６は、入力端子３６と、出力端子３８と、制御端子４０とを有する。変換回路１６は、制御端子４０に印加された電圧に応じて、入力端子３６と出力端子３８との間のコンダクタンス（Ｇ）を変更する。そして、変換回路１６は、入力端子３６に印加された電圧にコンダクタンス（Ｇ）を乗じた電流を出力端子３８から出力する。本実施形態においては、変換回路１６は、電界効果トランジスタ４２である。電界効果トランジスタ４２は、ゲートが制御端子４０に対応する。電界効果トランジスタ４２は、ドレインまたはソースの一方が入力端子３６に対応し、ドレインまたはソースのうちの入力端子３６ではない他方が出力端子３８に対応する。
【0022】
変換回路１６は、コンダクタンス（Ｇ）を、連続値である重み値を十分な精度で表す分解能で変更可能である。例えば、変換回路１６は、コンダクタンス（Ｇ）を２５６階調（例えば８ビット精度）で変更可能である。
【0023】
演算時において、変換回路１６は、制御端子４０に短期記憶回路１２から発生された第１制御電圧（ＶＷ１）が印加される。また、演算時において、変換回路１６は、入力端子３６に入力値に応じた入力電圧（Ｖｉｎ）が印加される。そして、演算時において、変換回路１６は、出力端子３８から、入力電圧（Ｖｉｎ）とコンダクタンス（Ｇ）とを乗じた出力電流（Ｉｏｕｔ＝Ｇ×Ｖｉｎ）を出力する。すなわち、変換回路１６は、出力端子３８から、入力値と重み値とを乗算した出力値に応じた出力電流（Ｉｏｕｔ）を出力する。
【0024】
このような変換回路１６は、１つの電界効果トランジスタ４２により構成することが可能であるので、半導体装置に実装した場合の占有面積を小さくすることができる。従って、このような変換回路１６を備える乗算装置１０は、高密度に半導体装置に実装させることができ、多数の乗算を並行実行する装置に組み込むことが容易となる。
【0025】
整流回路１８は、変換回路１６内において第１方向に出力電流を流し、第１方向とは逆方向の電流を阻止する。本例においては、整流回路１８は、入力端子３６から出力端子３８へと向かう方向の電流を流し、出力端子３８から入力端子３６へと向かう方向の電流を阻止する。なお、整流回路１８は、負の入力電圧（Ｖｉｎ）が印加され、負の出力電流（Ｉｏｕｔ）を出力する場合には、出力端子３８から入力端子３６へと向かう方向の電流を流し、入力端子３６から出力端子３８へと向かう方向の電流を阻止する。整流回路１８は、例えばダイオードである。このような整流回路１８は、他回路から変換回路１６への電流の逆流を防止することができる。
【0026】
基準電位スイッチ２０は、短期記憶回路１２における第１制御電圧（ＶＷ１）を発生する第１端子１２ａとは反対の端子と、グランド電位との間を短絡または切断する。基準電位スイッチ２０は、制御回路３０によって制御される。基準電位スイッチ２０は、乗算装置１０の動作時において短絡状態とされ、乗算装置１０が動作していない期間において切断状態とされる。
【0027】
調整スイッチ２２は、調整時において、短期記憶回路１２における第１制御電圧（ＶＷ１）を発生する第１端子１２ａと、グランド電位または電源電位とを接続して、短期記憶回路１２に電荷をチャージまたはディスチャージさせる。調整スイッチ２２は、制御回路３０によって制御される。調整スイッチ２２は、短期記憶回路１２に電荷をチャージする場合、制御回路３０の制御によって、第１端子１２ａと電源電位とを接続する。調整スイッチ２２は、短期記憶回路１２から電荷をディスチャージする場合、制御回路３０の制御によって、第１端子１２ａとグランド電位とを接続する。調整スイッチ２２は、調整時以外の期間において、制御回路３０の制御によって、第１端子１２ａを、電源電位およびグランド電位の何れからも切断する。
【0028】
設定スイッチ２４は、設定時において、長期記憶回路１４における第２制御電圧（ＶＷ２）を発生する第２端子１４ａと、グランド電位または電源電位とを接続して、長期記憶回路１４に電荷をチャージまたはディスチャージさせる。設定スイッチ２４は、制御回路３０によって制御される。設定スイッチ２４は、長期記憶回路１４に電荷をチャージする場合、制御回路３０の制御によって、第２端子１４ａと電源電位とを接続する。設定スイッチ２４は、長期記憶回路１４から電荷をディスチャージする場合、制御回路３０の制御によって、第２端子１４ａとグランド電位とを接続する。設定スイッチ２４は、設定時以外の期間において、制御回路３０の制御によって、第１端子１２ａを、電源電位およびグランド電位の何れからも切断する。
【0029】
校正スイッチ２６は、校正時において、短期記憶回路１２を長期記憶回路１４に接続し、長期記憶回路１４から短期記憶回路１２へと電荷を転送可能とする。校正スイッチ２６は、制御回路３０によって制御される。例えば、校正スイッチ２６は、校正時において、制御回路３０の制御によって、短期記憶回路１２の第１端子１２ａと、長期記憶回路１４の第２端子１４ａとを接続する。校正スイッチ２６は、校正時以外の期間において、制御回路３０の制御によって、短期記憶回路１２を長期記憶回路１４から切断する。
【0030】
制御回路３０は、乗算装置１０の全体の動作を制御する。例えば、制御回路３０は、プロセッサまたはＦＰＧＡ（field-programmable gate array）等である。
【0031】
調整時において、制御回路３０は、重み値を受け取る。そして、制御回路３０は、調整処理を実行する。調整処理において、制御回路３０は、調整スイッチ２２を制御して短期記憶回路１２に電荷をチャージまたはディスチャージすることにより、短期記憶回路１２に、重み値に応じた第１制御電圧（ＶＷ１）を発生させる電荷量の電荷を蓄積させる。例えば、制御回路３０は、重み値と第１制御電圧（ＶＷ１）との対応関係を示す関数またはテーブル等を有し、関数またはテーブル等を参照して、重み値に応じた第１制御電圧（ＶＷ１）を短期記憶回路１２から発生させる。制御回路３０は、例えばチャージ時間／ディスチャージ時間を制御することにより、目的の第１制御電圧（ＶＷ１）を短期記憶回路１２から発生させてもよいし、短期記憶回路１２の第１端子１２ａの電圧を測定することによって目的の第１制御電圧（ＶＷ１）を発生させてもよい。
【0032】
短期記憶回路１２は、時定数が比較的に小さいので、少ない電荷により重み値に応じた第１制御電圧（ＶＷ１）を発生することができる。従って、制御回路３０は、短期記憶回路１２から重み値に応じた第１制御電圧（ＶＷ１）を、短時間で精度良く発生させることができる。
【0033】
また、調整処理の後、設定時において、制御回路３０は、設定処理を実行する。設定処理において、制御回路３０は、長期記憶回路１４から発生される第２制御電圧（ＶＷ２）を、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）に一致させる。これにより、長期記憶回路１４は、重み値に応じた第２制御電圧（ＶＷ２）を発生することができる。例えば、制御回路３０は、調整処理の後の短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を検出する。そして、制御回路３０は、設定スイッチ２４を制御して長期記憶回路１４に電荷をチャージまたはディスチャージすることにより、長期記憶回路１４に、検出した第１制御電圧（ＶＷ１）と同一の第２制御電圧（ＶＷ２）を発生させる電荷量の電荷を蓄積させる。
【0034】
長期記憶回路１４は、時定数が比較的に大きいので、時間当たりの電圧低下量が小さい。従って、制御回路３０は、重み値に応じた第２制御電圧（ＶＷ２）を、長時間精度良く発生させる続けることができる。
【0035】
演算時において、制御回路３０は、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を、変換回路１６の制御端子４０に印加させる。すなわち、演算時において、制御回路３０は、変換回路１６における入力端子３６と出力端子３８との間を、重み値に応じたコンダクタンス（Ｇ）とさせる。これにより、演算時において、変換回路１６は、入力値に応じた入力電圧（Ｖｉｎ）と、重み値に応じたコンダクタンス（Ｇ）とを乗じた出力電流（Ｉｏｕｔ＝Ｇ×Ｖｉｎ）を出力することができる。
【0036】
校正時において、制御回路３０は、校正処理を実行する。校正処理において、制御回路３０は、長期記憶回路１４から短期記憶回路１２へと電荷を転送することにより、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を、長期記憶回路１４から発生される第２制御電圧（ＶＷ２）に一致させる。例えば、制御回路３０は、校正スイッチ２６を制御して短期記憶回路１２と長期記憶回路１４とを接続することにより、長期記憶回路１４から短期記憶回路１２へと電荷を転送する。これにより、短期記憶回路１２は、蓄積した電荷が減少した場合であっても、長期記憶回路１４から電荷が補充されるので、重み値に応じた第１制御電圧（ＶＷ１）を、長時間精度良く発生することができる。また、長期記憶回路１４は、短期記憶回路１２よりも時定数が大きいので、電荷減少量に対する電圧低下量が非常に小さい。よって、長期記憶回路１４は、短期記憶回路１２へと電荷を転送した後も第２制御電圧（ＶＷ２）を精度良く発生することができる。
【0037】
制御回路３０は、予め定められた時間間隔毎、または、所定のイベントが発生する毎に、校正処理を実行させる。所定のイベントは、例えば、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）の電圧低下量が所定値または所定割合以上となった場合に発生するイベントであってもよい。また、所定のイベントは、例えば、乗算装置１０の演算動作を停止する場合に発生するイベント、所定の時刻となったことにより発生するイベント、または、外部装置から校正開始の指示等を受け取るイベント等であってもよい。
【0038】
【0039】
まず、Ｓ１１において、制御回路３０は、調整処理を実行する。具体的には、制御回路３０は、重み値を受け取る。そして、制御回路３０は、調整スイッチ２２を制御して、短期記憶回路１２に、受け取った重み値に応じた第１制御電圧（ＶＷ１）を発生させる電荷量の電荷を蓄積させる。これにより、制御回路３０は、短期記憶回路１２から、重み値に応じた第１制御電圧（ＶＷ１）を発生させることができる。
【0040】
続いて、Ｓ１２において、制御回路３０は、設定処理を実行する。具体的には、制御回路３０は、長期記憶回路１４から発生される第２制御電圧（ＶＷ２）を、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）に一致させる。例えば、制御回路３０は、第１制御電圧（ＶＷ１）と長期記憶回路１４から発生される電圧とを比較しながら設定スイッチ２４を制御して、長期記憶回路１４に対して第１制御電圧（ＶＷ１）と同一の第２制御電圧（ＶＷ２）を発生させる電荷量の電荷を蓄積させる。これにより、制御回路３０は、長期記憶回路１４に、重み値に応じた第２制御電圧（ＶＷ２）を発生させることができる。
【0041】
続いて、Ｓ１３において、制御回路３０は、変換回路１６に演算処理を実行させる。具体的には、制御回路３０は、調整スイッチ２２、設定スイッチ２４および校正スイッチ２６の全てをオフとして、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を、変換回路１６の制御端子４０に印加させる。これにより、変換回路１６は、入力端子３６と出力端子３８との間が、重み値に応じたコンダクタンス（Ｇ）となる。そして、制御回路３０は、入力値に応じた入力電圧（Ｖｉｎ）を変換回路１６の入力端子３６に印加させる。これにより、変換回路１６は、入力電圧（Ｖｉｎ）とコンダクタンス（Ｇ）とを乗じた出力電流（Ｉｏｕｔ＝Ｇ×Ｖｉｎ）を、出力端子３８から出力することができる。
【0042】
また、制御回路３０は、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を、変換回路１６の制御端子４０に印加させ続け、変換回路１６に入力電圧（Ｖｉｎ）が印加される毎に、出力電流（Ｉｏｕｔ）を出力させる。これにより、制御回路３０は、変換回路１６に、時系列の入力値を表す時系列の入力電圧（Ｖｉｎ）と重み値との乗算処理を実行させ、時系列の出力値を表す時系列の出力電流（Ｉｏｕｔ）を出力させることができる。
【0043】
続いて、Ｓ１４において、制御回路３０は、校正タイミングであるか否かを判断する。校正タイミングは、例えば、予め定められた時間間隔毎、または、所定のイベントが発生する毎のタイミングである。校正タイミングではない場合（Ｓ１４のＮｏ）、制御回路３０は、処理をＳ１３に戻し、変換回路１６に演算処理を続けさせる。校正タイミングとなった場合（Ｓ１４のＹｅｓ）、制御回路３０は、処理をＳ１５に進める。
【0044】
Ｓ１５において、制御回路３０は、校正処理を実行する。具体的には、制御回路３０は、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を、長期記憶回路１４から発生される第２制御電圧（ＶＷ２）に一致させる。この場合において、制御回路３０は、校正スイッチ２６により長期記憶回路１４と短期記憶回路１２とを接続して、長期記憶回路１４から短期記憶回路１２へと電荷を転送することにより、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を長期記憶回路１４から発生される第２制御電圧（ＶＷ２）と一致させる。
【0045】
制御回路３０は、Ｓ１５の処理を終えると、処理をＳ１３に戻し、変換回路１６に演算処理を続けさせる。なお、制御回路３０は、Ｓ１３の実行中において、新たな重み値を受け取ってもよい。この場合、制御回路３０は、処理をＳ１１に戻し、Ｓ１１から処理を繰り返す。また、制御回路３０は、Ｓ１３の実行中において、新たな重み値を受け取った場合、Ｓ１２の設定処理を実行せずに、Ｓ１３の演算処理に進めてもよい。この場合、制御回路３０は、演算処理が終了または中断した後に、Ｓ１２の設定処理を実行する。これにより、制御回路３０は、学習処理等により重み値が複数回更新される場合には、重み値が確定してから設定処理を実行することができる。
【0046】
以上のような乗算装置１０は、変換回路１６の制御端子４０に重み値に応じた第１制御電圧（ＶＷ１）を印加することにより、変換回路１６に、入力値に応じた入力電圧（Ｖｉｎ）と、重み値に応じたコンダクタンス（Ｇ）とを乗算した出力電流（Ｉｏｕｔ）を出力させることができる。これにより、乗算装置１０は、非常に簡易な構成で、高分解能な精度の良い乗算処理を実行することができる。
【0047】
また、乗算装置１０は、短期記憶回路１２に電荷を保持させて、重み値に応じた第１制御電圧（ＶＷ１）を発生させる。短期記憶回路１２は、時定数が比較的に小さいので、少ない電荷により重み値に応じた第１制御電圧（ＶＷ１）を発生することができる。これにより、乗算装置１０は、重み値に応じた第１制御電圧（ＶＷ１）を、短時間で精度良く発生させることができる。従って、乗算装置１０は、重み値の変更を短時間で効率良く実行することができる。
【0048】
また、乗算装置１０は、短期記憶回路１２に重み値に応じた第１制御電圧（ＶＷ１）を発生させた後に、長期記憶回路１４に、重み値に応じた第２制御電圧（ＶＷ２）を発生させる。長期記憶回路１４は、時定数が比較的に大きいので、時間当たりの電圧低下量が小さい。従って、長期記憶回路１４は、重み値に応じた第２制御電圧（ＶＷ２）を、長時間精度良く発生させる続けることができる。
【0049】
さらに、乗算装置１０は、短期記憶回路１２を長期記憶回路１４に接続して、長期記憶回路１４から短期記憶回路１２へと電荷を転送することにより、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を長期記憶回路１４から発生される第２制御電圧（ＶＷ２）と一致させる。これにより、乗算装置１０は、短期記憶回路１２に対して、重み値に応じた第１制御電圧（ＶＷ１）を、長時間精度良く出力させることができる。
【0050】
また、時定数が大きい長期記憶回路１４は、時定数が小さい短期記憶回路１２と接続しても電圧減少量が小さい。従って、乗算装置１０は、短期記憶回路１２を長期記憶回路１４に接続するのみで、短期記憶回路１２から重み値に応じた第１制御電圧（ＶＷ１）を精度良く発生させ続けることができる。従って、乗算装置１０は、簡易な校正および処理により、時定数の小さい短期記憶回路１２から、長時間、重み値に応じた第１制御電圧（ＶＷ１）を出力させることができる。
【0051】
（第１実施形態の変形例）
以下、第１実施形態の変形例について説明する。変形例を説明においては、図１に示した構成と略同一の機能および構成を有する部材については同一の符号を付けて相違点を除き詳細な説明を省略する。
以下、第１実施形態の変形例について説明する。変形例を説明においては、図１に示した構成と略同一の機能および構成を有する部材については同一の符号を付けて相違点を除き詳細な説明を省略する。
【0052】
図３は、第１実施形態の第１変形例に係る乗算装置１０の構成を示す図である。
【0053】
第１変形例に係る長期記憶回路１４は、キャパシタに代えて蓄電素子４６を備える。蓄電素子４６は、短期記憶回路１２より時定数が大きい。蓄電素子４６は、例えば、薄膜の全固体電池である。例えば、蓄電素子４６は、正極にコバルト酸リチウム、固体電解質にリン酸リチウム、負極に銅を備える。
【0054】
蓄電素子４６は、薄膜材料の選択と製造方法の工夫により、充放電における電荷の移動量と起電力Ｖの関係を線形に近づけることが好ましい。もっとも、制御回路３０が設定処理において短期記憶回路１２から発生される第１制御電圧（ＶＷ１）と同一の第２制御電圧（ＶＷ２）を発生させることができればよいので、蓄電素子４６は、非線形であっても、目的の電圧を発生させることができる程度の線形性を有すればよい。
【0055】
第１変形例に係る制御回路３０は、例えば、リチウムイオン電池の充放電制御回路と同様の回路により蓄電素子４６に対する充放電を制御する。ただし、全固体電池は、一般的に充電時と放電時との電圧-容量曲線が異なる経路を取る。従って、制御回路３０は、充電のみあるいは放電のみのモードを備え、設定処理において、充電または放電のどちらか一方で、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）と同一の第２制御電圧（ＶＷ２）を発生させるように制御してもよい。例えば、設定処理において、制御回路３０は、蓄電素子４６を一旦放電させた後、充電処理により目的の第２制御電圧（ＶＷ２）を発生させるよう制御する。または、例えば、設定処理において、制御回路３０は、蓄電素子４６を一旦充電させた後、放電処理により目的の第２制御電圧（ＶＷ２）を発生させるよう制御する。
【0056】
蓄電素子４６は、電池としての容量が非常に大きい。これにより、第１変形例に係る乗算装置１０は、小面積で大きい時定数の長期記憶回路１４を備え、小型化を図ることができる。
【0057】
図４は、第１実施形態の第２変形例に係る乗算装置１０の構成を示す図である。
【0058】
第２変形例に係る長期記憶回路１４は、キャパシタに代えて、可変抵抗回路４８を備える。可変抵抗回路４８は、短期記憶回路１２より時定数が大きい。可変抵抗回路４８は、例えば、直列に接続された固定抵抗器５０および可変抵抗器５２を有する。直列に接続された固定抵抗器５０および可変抵抗器５２は、電源電位とグランド電位との間に接続される。そして、可変抵抗回路４８は、固定抵抗器５０と可変抵抗器５２との接続点を第２端子１４ａとして、第２制御電圧（ＶＷ２）を発生する。
【0059】
可変抵抗器５２は、例えばメモリスタであってもよい。メモリスタは、通過する電荷量によって、任意のアナログ量の抵抗値に設定することができる。メモリスタは、金属と金属酸化物の薄膜とにより構成される。メモリスタは、例えばタングステン、タングステン酸化物および窒化チタン等により構成される。このように可変抵抗器５２としてメモリスタを用いることにより、制御回路３０は、設定処理において可変抵抗器５２に流す電流によって、長期記憶回路１４から発生させる第２制御電圧（ＶＷ２）を制御することができる。
【0060】
このような可変抵抗回路４８は、第２制御電圧（ＶＷ２）を長期間発生し続けることができる。また、可変抵抗回路４８は、校正処理において短期記憶回路１２に接続した場合であっても、電荷転送による電圧低下がない。従って、このような可変抵抗回路４８を備える第２変形例に係る乗算装置１０は、重み値に応じた第１制御電圧（ＶＷ１）を、長期間、精度良く短期記憶回路１２から発生させることができるので、長時間、精度良く乗算処理を実行することができる。
【0061】
図５は、第１実施形態の第３変形例に係る乗算装置１０の構成を示す図である。第３変形例に係る変換回路１６は、複数の抵抗５４と、複数の選択スイッチ５６とを有する。
【0062】
複数の抵抗５４は、入力端子３６と出力端子３８との間に直列に接続される。複数の抵抗５４のそれぞれは、例えば、抵抗値が、他の抵抗５４とは異なる。例えば、複数の抵抗５４のちの１番目の抵抗５４は、２０×Ｒ（Ｒは、任意の正の実数）の抵抗値に設定される。また、２番目の抵抗５４は、２１×Ｒの抵抗値に設定される。また、Ａ番目（Ａは２以上の整数）の抵抗５４の抵抗値は、２（Ａ－１）×Ｒに設定される。
【0063】
複数の選択スイッチ５６は、複数の抵抗５４に対して一対一に設けられる。複数の選択スイッチ５６のそれぞれは、例えばスイッチとして動作するＦＥＴである。
【0064】
複数の選択スイッチ５６のそれぞれは、複数の抵抗５４のうちの対応する抵抗５４の両端を接続または切断する。従って、複数の選択スイッチ５６のそれぞれは、接続状態である場合、入力端子３６から出力端子３８へと流れる電流を対応する抵抗５４を迂回して流すことができる。また、複数の選択スイッチ５６のそれぞれは、切断状態である場合、入力端子３６から出力端子３８へと流れる電流を、対応する抵抗５４を介して流すことができる。
【0065】
このような変換回路１６は、複数の選択スイッチ５６の接続および切断状態により、入力端子３６と出力端子３８との間のコンダクタンス（Ｇ）を変更することができる。
【0066】
第３変形例に係る乗算装置１０は、複数の短期記憶回路１２と、複数の長期記憶回路１４と、複数の基準電位スイッチ２０と、複数の調整スイッチ２２と、複数の設定スイッチ２４と、複数の校正スイッチ２６と、制御回路３０とを備える。
【0067】
複数の短期記憶回路１２は、複数の選択スイッチ５６に一対一に対応する。複数の短期記憶回路１２のそれぞれは、対応する選択スイッチ５６を接続状態にするか、切断状態にするかを切り替える２値の第１制御電圧（ＶＷ１）を発生する。
【0068】
複数の長期記憶回路１４は、複数の短期記憶回路１２に一対一に対応する。複数の長期記憶回路１４のそれぞれは、対応する短期記憶回路１２から発生される第１制御電圧（ＶＷ１）と同一の第２制御電圧（ＶＷ２）を発生する。
【0069】
複数の基準電位スイッチ２０は、複数の短期記憶回路１２に一対一に対応する。複数の基準電位スイッチ２０のそれぞれは、対応する短期記憶回路１２の第１端子１２ａとは反対の端子と、グランド電位との間を短絡または切断する。
【0070】
複数の調整スイッチ２２は、複数の短期記憶回路１２に一対一に対応する。複数の調整スイッチ２２のそれぞれは、調整時において、対応する短期記憶回路１２の第１端子１２ａと、グランド電位または電源電位とを接続して、対応する短期記憶回路１２に電荷をチャージまたはディスチャージさせる。
【0071】
複数の設定スイッチ２４は、複数の長期記憶回路１４に一対一に対応する。複数の設定スイッチ２４のそれぞれは、設定時において、対応する長期記憶回路１４における第２端子１４ａと、グランド電位または電源電位とを接続して、長期記憶回路１４に電荷をチャージまたはディスチャージさせる。
【0072】
複数の校正スイッチ２６は、複数の短期記憶回路１２に一対一に対応する。複数の校正スイッチ２６のそれぞれは、校正時において、対応する短期記憶回路１２を対応する長期記憶回路１４に接続し、対応する長期記憶回路１４から対応する短期記憶回路１２へと電荷を転送可能とする。
【0073】
第３変形例において、制御回路３０は、受け取った重み値に応じて、複数の短期記憶回路１２のうちの１または２以上の短期記憶回路１２を選択し、選択した１または２以上の短期記憶回路１２から、選択スイッチ５６を切断状態とする第１制御電圧（ＶＷ１）を発生させる。さらに、制御回路３０は、選択していない短期記憶回路１２から、選択スイッチ５６を接続状態とする第１制御電圧（ＶＷ１）を発生させる。制御回路３０は、例えば、重み値と、選択する１または２以上の短期記憶回路１２との対応関係を示すテーブルまたは関数等に基づき、１または２以上の短期記憶回路１２を選択してもよい。
【0074】
そして、演算時において、制御回路３０は、複数の短期記憶回路１２のそれぞれから発生される第１制御電圧（ＶＷ１）を、対応する選択スイッチ５６に供給する。これにより、変換回路１６は、直列に接続された複数の抵抗５４のうち、選択された１または２以上の短期記憶回路１２に対応する１または２以上の抵抗５４を介して電流を流すことができる。従って、変換回路１６は、重み値に応じてコンダクタンス（Ｇ）を可変することができるとともに、入力端子３６と出力端子３８との間を重み値に応じたコンダクタンス（Ｇ）とすることができる。これにより、演算時において、変換回路１６は、入力電圧（Ｖｉｎ）とコンダクタンス（Ｇ）とを乗じた出力電流（Ｉｏｕｔ＝Ｇ×Ｖｉｎ）を出力することができる。
【0075】
このような第３変形例に係る乗算装置１０は、複数の抵抗５４のスイッチングによりコンダクタンス（Ｇ）を変化させることができるので、精度良くコンダクタンス（Ｇ）を表すことができ、精度の良い乗算を実行することができる。また、第３変形例に係る乗算装置１０は、複数の短期記憶回路１２のそれぞれが２値の電圧を発生すればよいので、調整時における目的の電圧を発生させる制御が簡易となる。また、第３変形例に係る乗算装置１０は、複数の長期記憶回路１４のそれぞれが２値の電圧を発生すればよいので、設定時における目的の電圧を発生させる制御が簡易となる。
【0076】
図６は、第１実施形態の第４変形例に係る乗算装置１０の構成を示す図である。第４変形例に係る乗算装置１０は、変換回路１６以外、第３変形例と同一の構成である。
【0077】
第４変形例に係る変換回路１６は、複数のショットキーバリアダイオード５８と、複数の選択スイッチ５６とを有する。
【0078】
複数のショットキーバリアダイオード５８のそれぞれは、逆方向電圧－電流特性が、電圧に関わらず一定電流（逆方向電流）を流す特性となる。複数のショットキーバリアダイオード５８のそれぞれは、例えば、逆方向電流が、他のショットキーバリアダイオード５８とは異なる。例えば、複数のショットキーバリアダイオード５８のうちの１番目のショットキーバリアダイオード５８は、逆方向電流として２０×Ｉ（Ｉは、任意の正の実数）を流す。２番目のショットキーバリアダイオード５８は、逆方向電流として２１×Ｉを流す。Ａ番目のショットキーバリアダイオード５８は、逆方向電流として２（Ａ－１）×Ｉを流す。
【0079】
複数の選択スイッチ５６は、複数のショットキーバリアダイオード５８に対して一対一に設けられる。複数の選択スイッチ５６のそれぞれは、例えばスイッチとして動作するＦＥＴである。
【0080】
複数のショットキーバリアダイオード５８のそれぞれは、対応する選択スイッチ５６と直列に接続される。直列に接続されたショットキーバリアダイオード５８および選択スイッチ５６は、入力端子３６と出力端子３８との間に接続される。
【0081】
複数の選択スイッチ５６のそれぞれは、接続または切断する。従って、複数の選択スイッチ５６のそれぞれは、接続状態である場合、入力端子３６から出力端子３８へと、対応するショットキーバリアダイオード５８を介して電流を流すことができる。そして、複数の選択スイッチ５６のそれぞれは、切断状態である場合、入力端子３６から出力端子３８へと、対応するショットキーバリアダイオード５８を介して電流を流さないようにすることができる。
【0082】
このような変換回路１６は、複数の選択スイッチ５６の接続および切断状態により、入力端子３６と出力端子３８との間のコンダクタンス（Ｇ）を変更することができる。
【0083】
このような第４変形例に係る乗算装置１０は、複数のショットキーバリアダイオード５８のスイッチングによりコンダクタンス（Ｇ）を変化させることができるので、精度良くコンダクタンス（Ｇ）を表すことができ、精度の良い乗算を実行することができる。また、第４変形例に係る乗算装置１０は、入力電圧（Ｖｉｎ）に対する依存性が無くなるので、入力電圧（Ｖｉｎ）をアナログ量で表現した積和演算はできない。しかし、第４変形例に係る乗算装置１０は、入力電圧（Ｖｉｎ）が０かある場合、電圧誤差に依らず一定の電流を出力するので、安定した出力電流（Ｉｏｕｔ）を出力することができる。
【0084】
また、ショットキーバリアダイオード５８は、逆方向電流を、ｎＡオーダーまで低くすることができ、かつ、安定に動作する。従って、第４変形例に係る乗算装置１０は、低消費電力化を図ることができる。ただし、第４変形例に係る乗算装置１０は、整流回路１８を備えて、ショットキーバリアダイオード５８に順方向電流が流れないように整流しなければならない。第４変形例において、整流回路１８は、ショットキーバリアダイオード５８の逆電圧－電流特性よりも十分大きなコンダクタンスを有し、且つ、逆電圧がかかった場合には十分低い電流量に抑える。
【0085】
（第２実施形態）
図７は、第２実施形態に係る符号付き乗算装置６０の構成を示す図である。
図７は、第２実施形態に係る符号付き乗算装置６０の構成を示す図である。
【0086】
第２実施形態に係る符号付き乗算装置６０は、正負の符号付きの入力値と、正負の符号付きの重み値とを乗算した出力値を出力する。
【0087】
符号付き乗算装置６０は、入力値に応じた、正負の入力電圧（Ｖｉｎ）を受け取る。また、符号付き乗算装置６０は、重み値に応じた、正負のコンダクタンス（Ｇ）が設定される。そして、符号付き乗算装置６０は、入力電圧（Ｖｉｎ）とコンダクタンス（Ｇ）とを乗じた出力電圧（Ｖｏｕｔ＝Ｇ×Ｖｉｎ）を出力値として出力する。出力電圧（Ｖｏｕｔ）は、所定のコモン電圧（例えば、１／２×ＶＤＤ）を０とし、コモン電圧を０として正負で表される。
【0088】
符号付き乗算装置６０は、絶対値化回路６２と、符号化回路６４と、セレクタ６６と、第１乗算回路１０－ｐｐと、第２乗算回路１０－ｐｎと、第３乗算回路１０－ｎｐと、第４乗算回路１０－ｎｎと、第１カレントミラー回路６８－ｐｐと、第２カレントミラー回路６８－ｐｎと、第３カレントミラー回路６８－ｎｐと、第４カレントミラー回路６８－ｎｎと、出力キャパシタ７０と、出力カレントミラー回路７２と、メイン制御回路７４とを備える。
【0089】
絶対値化回路６２は、入力電圧（Ｖｉｎ）を受け取り、入力電圧（Ｖｉｎ）を絶対値化した絶対値入力電圧（｜Ｖｉｎ｜）を出力する。符号化回路６４は、入力電圧（Ｖｉｎ）を受け取り、入力電圧（Ｖｉｎ）を符号化した符号信号（ｓｉｎｇ（Ｖｉｎ））を出力する。例えば、符号化回路６４は、入力電圧（Ｖｉｎ）が０以上の場合には１を表し、入力電圧（Ｖｉｎ）が負の場合には、０を表す符号信号（ｓｉｎｇ（Ｖｉｎ））を出力する。
【0090】
セレクタ６６は、絶対値入力電圧（｜Ｖｉｎ｜）、および、符号信号（ｓｉｎｇ（Ｖｉｎ））を受け取る。セレクタ６６は、符号信号（ｓｉｎｇ（Ｖｉｎ））が１である場合、すなわち、入力電圧（Ｖｉｎ）が０以上である場合、絶対値入力電圧（｜Ｖｉｎ｜）を第１出力端子６６－１から出力する。セレクタ６６は、符号信号（ｓｉｎｇ（Ｖｉｎ））が０である場合、すなわち、入力電圧（Ｖｉｎ）が負である場合、絶対値入力電圧（｜Ｖｉｎ｜）を第２出力端子６６－２から出力する。
【0091】
第１乗算回路１０－ｐｐ、第２乗算回路１０－ｐｎ、第３乗算回路１０－ｎｐおよび第４乗算回路１０－ｎｎは、第１実施形態および第１実施形態の各変形例と同一構成である。
【0092】
第１乗算回路１０－ｐｐおよび第２乗算回路１０－ｐｎは、セレクタ６６の第１出力端子６６－１から出力された絶対値入力電圧（｜Ｖｉｎ｜）を、入力電圧（Ｖｉｎ）として入力し、出力電流（Ｉｏｕｔ）を出力する。第３乗算回路１０－ｎｐおよび第４乗算回路１０－ｎｎは、セレクタ６６の第２出力端子６６－２から出力された絶対値入力電圧（｜Ｖｉｎ｜）を、入力電圧（Ｖｉｎ）として入力し、出力電流（Ｉｏｕｔ）を出力する。
【0093】
第１カレントミラー回路６８－ｐｐは、第１乗算回路１０－ｐｐから出力された出力電流（Ｉｏｕｔ）を受け取り、受け取った出力電流（Ｉｏｕｔ）と同一の第１参照電流を出力する。第２カレントミラー回路６８－ｐｎは、第２乗算回路１０－ｐｎから出力された出力電流（Ｉｏｕｔ）を受け取り、受け取った出力電流（Ｉｏｕｔ）と同一の第２参照電流を出力する。
【0094】
第３カレントミラー回路６８－ｎｐは、第３乗算回路１０－ｎｐから出力された出力電流（Ｉｏｕｔ）を受け取り、受け取った出力電流（Ｉｏｕｔ）と同一の第３参照電流を出力する。第４カレントミラー回路６８－ｎｎは、第４乗算回路１０－ｎｎから出力された出力電流（Ｉｏｕｔ）を受け取り、受け取った出力電流（Ｉｏｕｔ）と同一の第４参照電流を出力する。
【0095】
出力カレントミラー回路７２は、第１カレントミラー回路６８－ｐｐから出力された第１参照電流と、第４カレントミラー回路６８－ｎｎから出力された第４参照電流とを加算した電流を受け取る。そして、出力カレントミラー回路７２は、第１参照電流および第４参照電流を加算した電流と同一の正側合成電流（Ｉｏｕｔｐ）を出力する。
【0096】
出力キャパシタ７０は、電圧出力端子７６と、グランド電位との間に設けられる。
【0097】
そして、出力キャパシタ７０は、電圧出力端子７６に接続された端子から、正側合成電流（Ｉｏｕｔｐ）を受け取り、受け取った正側合成電流（Ｉｏｕｔｐ）に応じた電荷を蓄積する。さらに、第２カレントミラー回路６８－ｐｎおよび第３カレントミラー回路６８－ｎｐは、出力キャパシタ７０における電圧出力端子７６に接続された端子から、第２参照電流および第３参照電流を加算した負側合成電流（Ｉｏｕｔｎ）を吸い出す。
【0098】
このような出力キャパシタ７０は、第１乗算回路１０－ｐｐおよび第４乗算回路１０－ｎｎから出力される出力電流（Ｉｏｕｔ）に応じて電荷がチャージされ、第２乗算回路１０－ｐｎおよび第３乗算回路１０－ｎｐから出力される出力電流（Ｉｏｕｔ）に応じて電荷がディスチャージされる。
【0099】
メイン制御回路７４は、外部装置から重み値を受け取る。
【0100】
重み値が０以上である場合、メイン制御回路７４は、重み値の絶対値を、第１乗算回路１０－ｐｐおよび第３乗算回路１０－ｎｐに与えて、第１乗算回路１０－ｐｐおよび第３乗算回路１０－ｎｐに重み値の絶対値に応じたコンダクタンス（Ｇ）に設定させる。また、重み値が０以上である場合、メイン制御回路７４は、第２乗算回路１０－ｐｎおよび第４乗算回路１０－ｎｎに、重み値として０を与えて、コンダクタンス（Ｇ）に０を設定させる。
【0101】
また、重み値が負である場合、メイン制御回路７４は、重み値の絶対値を、第２乗算回路１０－ｐｎおよび第４乗算回路１０－ｎｎに与えて、第２乗算回路１０－ｐｎおよび第４乗算回路１０－ｎｎに重み値の絶対値に応じたコンダクタンス（Ｇ）に設定させる。また、重み値が負である場合、メイン制御回路７４は、第１乗算回路１０－ｐｐおよび第３乗算回路１０－ｎｐに、重み値として０を与えて、コンダクタンス（Ｇ）に０を設定させる。
【0102】
このような構成の符号付き乗算装置６０は、次のように動作する。
【0103】
まず、出力キャパシタ７０は、所定のコモン電圧（例えば、１／２×ＶＤＤ）を発生するように、蓄積する電荷量が調整される。そして、符号付き乗算装置６０は、入力値に応じた入力電圧（Ｖｉｎ）を受け取り、乗算処理を実行する。
【0104】
入力値が０以上であり、且つ、重み値が０以上である場合、第１乗算回路１０－ｐｐは、入力値の絶対値と重み値の絶対値とを乗算した出力電流（Ｉｏｕｔ）を出力する。そして、この場合、出力キャパシタ７０は、第１乗算回路１０－ｐｐから出力された出力電流（Ｉｏｕｔ）に応じた電荷がチャージされて、乗算値に応じた電圧分、出力電圧（Ｖｏｕｔ）を増加させる。
【0105】
入力値が０以上であり、且つ、重み値が負である場合、第２乗算回路１０－ｐｎは、入力値の絶対値と重み値の絶対値とを乗算した出力電流（Ｉｏｕｔ）を出力する。そして、この場合、出力キャパシタ７０は、第２乗算回路１０－ｐｎから出力された出力電流（Ｉｏｕｔ）に応じた電荷がディスチャージされて、乗算値に応じた電圧分、出力電圧（Ｖｏｕｔ）を減少させる。
【0106】
入力値が負であり、且つ、重み値が０以上である場合、第３乗算回路１０－ｎｐは、入力値の絶対値と重み値の絶対値とを乗算した出力電流（Ｉｏｕｔ）を出力する。そして、この場合、出力キャパシタ７０は、第３乗算回路１０－ｎｐから出力された出力電流（Ｉｏｕｔ）に応じた電荷がディスチャージされて、乗算値に応じた電圧分、出力電圧（Ｖｏｕｔ）を減少させる。
【0107】
入力値が負であり、且つ、重み値が負である場合、第４乗算回路１０－ｎｎは、入力値の絶対値と重み値の絶対値とを乗算した出力電流（Ｉｏｕｔ）を出力する。そして、この場合、出力キャパシタ７０は、第４乗算回路１０－ｎｎから出力された出力電流（Ｉｏｕｔ）に応じた電荷がチャージされて、乗算値に応じた電圧分、出力電圧（Ｖｏｕｔ）を増加させる。
【0108】
そして、符号付き乗算装置６０は、出力キャパシタ７０に蓄積された電荷に応じた電圧を、出力電圧（Ｖｏｕｔ）として電圧出力端子７６から出力する。これにより、符号付き乗算装置６０は、正負の符号付きの入力値と、正負の符号付きの重み値とを乗算した出力値を、出力電圧（Ｖｏｕｔ）として出力することができる。
【0109】
（第３実施形態）
図８は、第３実施形態に係る積和演算装置８０の構成を示す図である。第３実施形態に係る積和演算装置８０は、Ｍ個の入力値（Ｍは、２以上の整数）と、Ｍ個の重み値とを積和演算した積和演算値を出力する。積和演算装置８０は、Ｍ個の入力値に応じたＭ個の入力電圧（Ｖｉｎ＿１～Ｖｉｎ＿Ｍ）を受け取る。そして、積和演算装置８０は、Ｍ個の入力値とＭ個の重み値とを積和演算した積和電流（Ｉａｃｃ）を、積和演算値として出力する。
図８は、第３実施形態に係る積和演算装置８０の構成を示す図である。第３実施形態に係る積和演算装置８０は、Ｍ個の入力値（Ｍは、２以上の整数）と、Ｍ個の重み値とを積和演算した積和演算値を出力する。積和演算装置８０は、Ｍ個の入力値に応じたＭ個の入力電圧（Ｖｉｎ＿１～Ｖｉｎ＿Ｍ）を受け取る。そして、積和演算装置８０は、Ｍ個の入力値とＭ個の重み値とを積和演算した積和電流（Ｉａｃｃ）を、積和演算値として出力する。
【0110】
積和演算装置８０は、Ｍ個の乗算装置１０（１０－１～１０－Ｍ）と、出力線８２とを備える。Ｍ個の乗算装置１０のそれぞれは、第１実施形態および第１実施形態の各変形例と同一構成である。
【0111】
Ｍ個の乗算装置１０は、Ｍ個の重み値に一対一に対応する。Ｍ個の乗算装置１０のうちのｍ番目の乗算装置１０－ｍ（ｍは、１以上、Ｍ以下の整数）は、Ｍ個の入力値のうちのｍ番目の入力値と、Ｍ個の重み値のうちのｍ番目の重み値とを乗算した出力値を出力する。すなわち、ｍ番目の乗算装置１０－ｍは、ｍ番目の入力値に応じた入力電圧（Ｖｉｎ＿ｍ）を受け取る。また、ｍ番目の乗算装置１０－ｍは、ｍ番目の重み値に応じたｍ番目のコンダクタンス（Ｇ＿ｍ）が設定される。そして、ｍ番目の乗算装置１０－ｍは、ｍ番目の入力電圧（Ｖｉｎ）とｍ番目のコンダクタンス（Ｇ＿ｍ）とを乗じた出力電流（Ｉｏｕｔ＝Ｇ＿ｍ×Ｖｉｎ＿ｍ）を出力値として出力する。
【0112】
Ｍ個の乗算装置１０のそれぞれは、出力電流（Ｉｏｕｔ）を出力線８２へと出力する。Ｍ個の乗算装置１０のそれぞれから出力された出力電流（Ｉｏｕｔ）は、出力線８２において加算される。従って、出力線８２は、Ｍ個の乗算装置１０のそれぞれから出力された出力電流（Ｉｏｕｔ）を加算した積和電流（Ｉａｃｃ）を、Ｍ個の入力値とＭ個の重み値とを積和演算した積和演算値として出力する。
【0113】
以上のような積和演算装置８０は、Ｍ個の乗算装置１０を用いて積和演算をするので、非常に簡易な構成で、高分解能な精度の良い積和演算処理を実行することができる。
【0114】
（第４実施形態）
図９は、第４実施形態に係る行列演算装置９０の構成を示す図である。第４実施形態に係る行列演算装置９０は、Ｍ列の入力値と、Ｍ行×Ｎ列の重み値（Ｎは、１以上の整数）とを行列演算してＮ列の積和演算値を出力する。行列演算装置９０は、Ｍ列の入力値に応じたＭ個の入力電圧（Ｖｉｎ＿１～Ｖｉｎ＿Ｍ）を受け取る。そして、行列演算装置９０は、Ｍ列の入力値とＭ行×Ｎ列の重み値とを行列演算したＮ個の積和電流（Ｉａｃｃ＿１～Ｉａｃｃ＿Ｎ）を、Ｎ列の積和演算値として出力する。
図９は、第４実施形態に係る行列演算装置９０の構成を示す図である。第４実施形態に係る行列演算装置９０は、Ｍ列の入力値と、Ｍ行×Ｎ列の重み値（Ｎは、１以上の整数）とを行列演算してＮ列の積和演算値を出力する。行列演算装置９０は、Ｍ列の入力値に応じたＭ個の入力電圧（Ｖｉｎ＿１～Ｖｉｎ＿Ｍ）を受け取る。そして、行列演算装置９０は、Ｍ列の入力値とＭ行×Ｎ列の重み値とを行列演算したＮ個の積和電流（Ｉａｃｃ＿１～Ｉａｃｃ＿Ｎ）を、Ｎ列の積和演算値として出力する。
【0115】
行列演算装置９０は、Ｍ×Ｎ個の乗算装置１０（１０－１，１～１０－Ｍ，Ｎ）と、Ｎ個の出力線８２（８２－１～８２－Ｎ）とを備える。Ｍ個の乗算装置１０のそれぞれは、第１実施形態および第１実施形態の各変形例と同一構成である。
【0116】
Ｍ×Ｎ個の乗算装置１０は、Ｍ行×Ｎ列の重み値に一対一に対応する。Ｍ×Ｎ個の乗算装置１０のうちのｍ番目の行におけるｎ番目の列（ｎは、１以上Ｎ以下の整数）に対応する乗算装置１０－ｍ，ｎは、Ｍ列の入力値のうちのｍ番目の列の入力値と、Ｍ行×Ｎ列の重み値のうちのｍ番目の行におけるｎ番目の列の重み値とを乗算した出力値を出力する。
【0117】
すなわち、ｍ番目の行におけるｎ番目の列に対応する乗算装置１０－ｍ，ｎは、ｍ番目の列の入力値に応じた入力電圧（Ｖｉｎ＿ｍ）を受け取る。また、ｍ番目の行におけるｎ番目の列に対応する乗算装置１０－ｍ，ｎは、ｍ番目の行におけるｎ番目の列の重み値に応じたコンダクタンス（Ｇ＿ｍ，ｎ）が設定される。そして、ｍ番目の行におけるｎ番目の列に対応する乗算装置１０－ｍ，ｎは、ｍ番目の列の入力値に応じた入力電圧（Ｖｉｎ＿ｍ）と、ｍ番目の行におけるｎ番目の列のコンダクタンス（Ｇ＿ｍ，ｎ）とを乗じた出力電流（Ｉｏｕｔ＝Ｇ＿ｍ，ｎ×Ｖｉｎ＿ｍ）を出力値として出力する。
【0118】
Ｍ×Ｎ個の乗算装置１０のうちのｎ番目の列に対応するＭ個の乗算装置１０－１，ｍ～１０－Ｍ，ｍのそれぞれは、出力電流（Ｉｏｕｔ）を、Ｎ個の出力線８２のうちのｎ番目の出力線８２へと出力する。ｎ番目の列に対応するＭ個の乗算装置１０－１，ｍ～１０－Ｍ，ｍのそれぞれから出力された出力電流（Ｉｏｕｔ）は、ｎ番目の出力線８２において加算される。従って、ｎ番目の出力線８２は、ｎ番目の列に対応するＭ個の乗算装置１０－１，ｍ～１０－Ｍ，ｍのそれぞれから出力された出力電流（Ｉｏｕｔ）を加算した電流を、Ｍ個の積和電流（Ｉａｃｃ＿１～Ｉａｃｃ＿Ｎ）のうちのｎ番目の積和電流（Ｉａｃｃ＿ｎ）として出力する。これにより、Ｎ個の出力線８２は、Ｍ列の入力値とＭ行×Ｎ列の重み値とを行列演算したＮ個の積和電流（Ｉａｃｃ＿１～Ｉａｃｃ＿Ｎ）を、Ｎ列の積和演算値として出力することができる。
【0119】
以上のような行列演算装置９０は、Ｍ×Ｎ個の乗算装置１０（１０－１，１～１０－Ｍ，Ｎ）を用いて行列演算をするので、非常に簡易な構成で、高分解能な精度の良い積和演算処理を実行することができる。
【0120】
（第５実施形態）
図１０は、第５実施形態に係るリザバー装置１１０の構成を示す図である。リザバー装置１１０は、リカレントニューラルネットワークの一つである。本実施形態に係るリザバー装置１１０は、アナログ回路を用いて実現される。
図１０は、第５実施形態に係るリザバー装置１１０の構成を示す図である。リザバー装置１１０は、リカレントニューラルネットワークの一つである。本実施形態に係るリザバー装置１１０は、アナログ回路を用いて実現される。
【0121】
リザバー装置１１０は、時系列入力信号を受け取る。時系列入力信号は、時間方向に値が変化する信号である。本実施形態において、時系列入力信号は、値がアナログ電圧により表される電圧信号である。時系列入力信号は、時系列のデジタル信号であってもよい。
【0122】
そして、リザバー装置１１０は、１または複数の時系列推論信号を出力する。１または複数の時系列推論信号のそれぞれは、時間方向に値が変化する信号である。本実施形態において、１または複数の時系列推論信号のそれぞれは、値がアナログ電圧により表される電圧信号である。１または複数の時系列推論信号のそれぞれは、時系列のデジタル信号であってもよい。
【0123】
１または複数の時系列推論信号のそれぞれは、例えば時系列入力信号の特徴を表す信号であってよい。例えば、１または複数の時系列推論信号のそれぞれは、時系列入力信号と同一の信号であってもよいし、所定時間後の時系列入力信号を推論した信号であってもよい。また、１または複数の時系列推論信号のそれぞれは、時系列入力信号における現在または所定時間後の異常を表す信号であってもよいし、時系列入力信号からノイズ等を除去した特徴成分を表す信号であってもよい。
【0124】
リザバー装置１１０は、入力回路１１２と、リザバー回路１１４と、出力回路１１６と、学習制御回路１１８とを備える。
【0125】
入力回路１１２は、時系列入力信号を受け取り、時系列入力信号に対して所定の処理をした時系列前処理信号を出力する。例えば、入力回路１１２は、基準波形を表す参照信号を取得し、時系列信号と参照信号との差を表す時系列前処理信号を出力する。また、入力回路１１２は、時系列入力信号をそのまま時系列前処理信号として出力してもよい。
【0126】
リザバー回路１１４は、複数のシナプス回路１２２と、複数のニューロン回路１２４とを含む。本実施形態において、複数のシナプス回路１２２のそれぞれおよび複数のニューロン回路１２４のそれぞれは、アナログ回路により実現される。
【0127】
複数のシナプス回路１２２のそれぞれは、シナプス重みが設定される。複数のシナプス回路１２２のそれぞれは、複数のニューロン回路１２４のうちの何れか１つのニューロン回路１２４から発火信号を受け取る。複数のシナプス回路１２２のそれぞれは、受け取った発火信号に対して設定されたシナプス重みの影響を加えた信号を、複数のニューロン回路１２４のうちの何れか１つに供給する。例えば、シナプス重みは、１、－１の２値により表されてもよいし、１、－１、０といった３値により表されてもよい。また、シナプス重みは、３値以上の多値、または、連続値により表されてもよい。複数のシナプス回路１２２のそれぞれは、設定されるシナプス重みに応じて、発火信号を遅延させてもよい。また、複数のシナプス回路１２２のそれぞれは、設定されるシナプス重みに応じて、発火信号のレベルを変化させてもよい。また、複数のシナプス回路１２２のそれぞれは、設定されるシナプス重みが１、－１、０の３値うちの０に設定されている場合、発火信号を受け取っても、信号を出力しない構成であってもよい。
【0128】
複数のニューロン回路１２４のそれぞれは、複数のシナプス回路１２２のうちの１または複数のシナプス回路１２２から信号を受け取る。複数のニューロン回路１２４のうちの一部のニューロン回路１２４は、入力回路１１２から時系列前処理信号を受け取る。時系列前処理信号を受け取るニューロン回路１２４は、時系列前処理信号に加えて、さらに１または複数のシナプス回路１２２から信号を受け取ってよい。
【0129】
複数のニューロン回路１２４のそれぞれは、受け取った１または複数の信号を累積し、累積した値に対して活性化関数処理を行って、発火信号を出力する。複数のニューロン回路１２４のそれぞれは、累積した値に対して閾値処理をしてもよいし、累積した値に対して確率的に発火信号を出力してもよい。発火信号は、例えば、発火したタイミングでＨ論理となり、Ｈ論理となってから一定時間後にＬ論理となるパルス波形である。
【0130】
ここで、複数のニューロン回路１２４のうちの少なくとも１つのニューロン回路１２４は、自身が出力した発火信号が１以上のシナプス回路１２２を介してフィードバックされる。例えば、ニューロン回路１２４は、自身が出力した発火信号がシナプス回路１２２を介して直接自身にフィードバックされてもよい。また、ニューロン回路１２４は、自身が出力した発火信号が複数のシナプス回路１２２および１以上の他のニューロン回路１２４を経由してフィードバックされてもよい。これにより、リザバー回路１１４は、リカレントニューラルネットワークを構成することができる。
【0131】
また、リザバー回路１１４は、複数のシナプス回路１２２および複数のニューロン回路１２４の接続関係を、任意に切り替え可能となっていてもよい。例えば、リザバー回路１１４は、複数のニューロン回路１２４のそれぞれの出力端子が、複数のニューロン回路１２４の全ての入力端子へと異なるシナプス回路１２２を介して接続されるモジュール回路を有していてもよい。この場合、モジュール回路は、複数のシナプス回路１２２のそれぞれについて、有効化するか無効化するかを学習制御回路１１８から切り替え可能となっている。有効化されたシナプス回路１２２は、受け取った発火信号に対してシナプス重みの影響を加えた信号を出力する。無効化されたシナプス回路１２２は、発火信号を受け取っても信号を出力しない。また、リザバー回路１１４は、このようなモジュール回路を複数個含み、モジュール間の接続も設定可能であってもよい。
【0132】
リザバー回路１１４は、複数のニューロン回路１２４のうちのＭ個のニューロン回路１２４から出力されたＭ個の発火信号を、Ｍ個の時系列中間信号として出力する。リザバー回路１１４は、複数のニューロン回路１２４の全ての中から、Ｍ個の時系列中間信号を出力するＭ個のニューロン回路１２４を任意に選択可能であってもよい。
【0133】
出力回路１１６は、行列演算装置９０と、Ｎ個の電圧変換回路１３２とを含む。
【0134】
行列演算装置９０は、第４実施形態において説明した回路と同一である。行列演算装置９０は、リザバー回路１１４からＭ個の時系列中間信号をＭ個の入力値として受け取る。そして、行列演算装置９０は、Ｎ個の積和電流（Ｉａｃｃ）を出力する。
【0135】
Ｎ個の電圧変換回路１３２は、Ｎ個の積和電流（Ｉａｃｃ）に一対一に対応する。Ｎ個の電圧変換回路１３２のそれぞれは、Ｎ個の積和電流（Ｉａｃｃ）のうちの対応する積和電流（Ｉａｃｃ）を電圧信号に変換して、Ｎ個の時系列推論信号のうちの対応する時系列推論信号として出力する。
【0136】
このような出力回路１１６は、Ｎ個の時系列推論信号を出力することができる。なお、出力回路１１６は、Ｎ個の電圧変換回路１３２のうちの一部のみを含む構成であってもよい。この場合、出力回路１１６は、Ｎより少ない１または複数の時系列推論信号を出力する。また、このような出力回路１１６は、時系列推論信号を２値化して、デジタルの時系列推論信号を出力してもよい。
【0137】
学習制御回路１１８は、学習処理において、リザバー回路１１４に含まれる複数のシナプス回路１２２に設定されるシナプス重み、および、行列演算装置９０に含まれるＭ×Ｎ個の乗算装置１０に対する重み値を設定する。
【0138】
【0139】
まず、Ｓ２１において、学習制御回路１１８は、リザバー回路１１４における複数のシナプス回路１２２および複数のニューロン回路１２４のそれぞれの接続関係、および、複数のシナプス重みを設定する。学習制御回路１１８は、ユーザ等により定義された情報に基づき、接続関係および複数のシナプス重みを設定してもよい。また、学習制御回路１１８は、接続関係およびシナプス重みをランダムに設定してもよい。
【0140】
続いて、Ｓ２２において、学習制御回路１１８は、学習処理を実行する。学習処理において、学習制御回路１１８は、例えば、予め定められた学習用入力信号を時系列入力信号として入力回路１１２に供給する。続いて、学習制御回路１１８は、学習用入力信号を入力することに応じて出力回路１１６から出力された時系列推論信号と、予め定められた教師信号とを比較する。そして、学習制御回路１１８は、例えば、時系列推論信号が教師信号と一致するように、行列演算装置９０に含まれるＭ×Ｎ個の乗算装置１０のそれぞれに設定する重み値を変更する。
【0141】
ここで、学習処理において、学習制御回路１１８は、行列演算装置９０に含まれるＭ×Ｎ個の乗算装置１０のそれぞれに、短期記憶回路１２に対して電荷のチャージおよびディスチャージをして、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を調整する調整処理を実行させる。すなわち、学習処理においては、学習制御回路１１８は、Ｍ×Ｎ個の乗算装置１０のそれぞれに長期記憶回路１４から発生される第２制御電圧（ＶＷ２）を変更させない。これにより、学習制御回路１１８は、Ｍ×Ｎ個の乗算装置１０のそれぞれに、比較的に小さい時定数の短期記憶回路１２に対する電荷のチャージおよびディスチャージをさせるので高速に重み値を更新することができる。
【0142】
学習制御回路１１８は、時系列推論信号が教師信号と一致するように、行列演算装置９０に含まれるＭ×Ｎ個の乗算装置１０のそれぞれの重み値が設定されると、学習処理を終了する。学習制御回路１１８は、学習処理の後、処理をＳ２３に進める。
【0143】
Ｓ２３において、学習制御回路１１８は、Ｍ×Ｎ個の乗算装置１０のそれぞれに対して、設定処理を実行させる。すなわち、学習制御回路１１８は、学習処理の後において、Ｍ×Ｎ個の乗算装置１０のそれぞれに対して、長期記憶回路１４から発生される第２制御電圧（ＶＷ２）を、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）に一致させる。これにより、学習制御回路１１８は、Ｍ×Ｎ個の乗算装置１０のそれぞれに、長時間、重み値を精度良く記憶させることができる。学習制御回路１１８は、設定処理の後、処理をＳ２４に進める。
【0144】
Ｓ２４において、学習制御回路１１８は、入力回路１１２、リザバー回路１１４および出力回路１１６に推論処理を実行させる。すなわち、学習制御回路１１８は、設定処理の後において、時系列入力信号を入力して時系列推論信号を出力させる。
【0145】
続いて、Ｓ２５において、学習制御回路１１８は、校正タイミングであるか否かを判断する。校正タイミングは、例えば、予め定められた時間間隔毎、または、所定のイベントが発生する毎のタイミングである。校正タイミングではない場合（Ｓ２５のＮｏ）、学習制御回路１１８は、処理をＳ２４に戻し、推論処理を続けさせる。校正タイミングとなった場合（Ｓ２５のＹｅｓ）、学習制御回路１１８は、処理をＳ２６に進める。
【0146】
Ｓ２６において、学習制御回路１１８は、Ｍ×Ｎ個の乗算装置１０のそれぞれに対して、校正処理を実行させる。具体的には、学習制御回路１１８は、Ｍ×Ｎ個の乗算装置１０のそれぞれに対して、短期記憶回路１２から発生される第１制御電圧（ＶＷ１）を、長期記憶回路１４から発生される第２制御電圧（ＶＷ２）に一致させるように指示する。
【0147】
学習制御回路１１８は、Ｓ２６の処理を終えると、処理をＳ２４に戻し、推論処理を続けさせる。
以上のようなリザバー装置１１０は、Ｍ×Ｎ個の乗算装置１０を用いて重み値の学習および推論を行うので、非常に簡易な構成で、高分解能な精度の良い積和演算処理を実行することができる。
以上のようなリザバー装置１１０は、Ｍ×Ｎ個の乗算装置１０を用いて重み値の学習および推論を行うので、非常に簡易な構成で、高分解能な精度の良い積和演算処理を実行することができる。
【0148】
また、リザバー装置１１０は、学習処理において、Ｍ×Ｎ個の乗算装置１０のそれぞれに含まれる短期記憶回路１２に対して電荷をチャージおよびディスチャージすることにより重みを更新する。これにより、リザバー装置１１０は、高速に精度良く重み値を更新することができる。
【0149】
また、リザバー装置１１０は、学習処理が終了した後、Ｍ×Ｎ個の乗算装置１０のそれぞれに含まれる長期記憶回路１４に重み値を記憶させる。これにより、リザバー装置１１０は、長時間精度良く重み値を記憶させることができる。
【0150】
また、リザバー装置１１０は、校正タイミングにおいて、Ｍ×Ｎ個の乗算装置１０のそれぞれに、長期記憶回路１４から短期記憶回路１２へと電荷を転送させて校正処理を実行させる。これにより、リザバー装置１１０は、短期記憶回路１２に、重み値を長時間精度良く記憶させ続けることができる。
【0151】
以上のように、リザバー装置１１０は、短時間で精度良く重み値を更新することができ、且つ、長期間精度良く重み値を記憶することができる。これにより、リザバー装置１１０は、長時間、精度良い推論信号を出力することができる。
【0152】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0153】
１０ 乗算装置
１２ 短期記憶回路
１４ 長期記憶回路
１６ 変換回路
１８ 整流回路
２０ 基準電位スイッチ
２２ 調整スイッチ
２４ 設定スイッチ
２６ 校正スイッチ
３０ 制御回路
３２ 短期記憶キャパシタ
３４ 長期記憶キャパシタ
３６ 入力端子
３８ 出力端子
４０ 制御端子
４２ 電界効果トランジスタ
４６ 蓄電素子
４８ 可変抵抗回路
５０ 固定抵抗器
５２ 可変抵抗器
５４ 抵抗
５６ 選択スイッチ
５８ ショットキーバリアダイオード
６０ 符号付き乗算装置
８０ 積和演算装置
８２ 出力線
１１０ リザバー装置
１１２ 入力回路
１１４ リザバー回路
１１６ 出力回路
１１８ 学習制御回路
１２２ シナプス回路
１２４ ニューロン回路
１３２ 電圧変換回路
１２ 短期記憶回路
１４ 長期記憶回路
１６ 変換回路
１８ 整流回路
２０ 基準電位スイッチ
２２ 調整スイッチ
２４ 設定スイッチ
２６ 校正スイッチ
３０ 制御回路
３２ 短期記憶キャパシタ
３４ 長期記憶キャパシタ
３６ 入力端子
３８ 出力端子
４０ 制御端子
４２ 電界効果トランジスタ
４６ 蓄電素子
４８ 可変抵抗回路
５０ 固定抵抗器
５２ 可変抵抗器
５４ 抵抗
５６ 選択スイッチ
５８ ショットキーバリアダイオード
６０ 符号付き乗算装置
８０ 積和演算装置
８２ 出力線
１１０ リザバー装置
１１２ 入力回路
１１４ リザバー回路
１１６ 出力回路
１１８ 学習制御回路
１２２ シナプス回路
１２４ ニューロン回路
１３２ 電圧変換回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】