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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023140256
(43)【公開日】2023-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/872 20060101AFI20230927BHJP
H01L 29/78 20060101ALI20230927BHJP
H01L 29/861 20060101ALI20230927BHJP
H01L 29/47 20060101ALI20230927BHJP
【ＦＩ】
H01L29/86 301F
H01L29/78 657D
H01L29/91 K
H01L29/48 F
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022119593
(22)【出願日】2022-07-27
(31)【優先権主張番号】P 2022044988
(32)【優先日】2022-03-22
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】布施 香織
(72)【発明者】
【氏名】河村 圭子
(72)【発明者】
【氏名】末代 知子
(72)【発明者】
【氏名】岩鍜治 陽子
(72)【発明者】
【氏名】もたい 貴子
(72)【発明者】
【氏名】糸数 裕子
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA01
4M104BB02
4M104BB05
4M104BB06
4M104BB09
4M104BB14
4M104BB18
4M104CC01
4M104CC03
4M104EE02
4M104EE09
4M104GG02
4M104GG03
4M104GG18
(57)【要約】
【課題】リカバリ損失を低減した半導体装置を提供する。
【解決手段】半導体装置は、半導体部と、第１乃至第４電極と、第１および第２絶縁膜と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２、第３半導体層と、前記第１導電形の第４半導体層と、を含む。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記裏面とは反対側の表面上に設けられる。前記第３、第４電極は、前記半導体部の前記表面側に設けられたトレンチの内部にそれぞれ配置される。前記第１、２絶縁膜は、前記半導体部と前記第３、第４電極との間にそれぞれ位置する。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３電極と前記第４電極との間に延在する。前記第３半導体層は、前記第２半導体層と前記第２電極との間に部分的に設けられる。前記第４半導体層は、前記第２半導体層中に位置する。
【選択図】図１
【解決手段】半導体装置は、半導体部と、第１乃至第４電極と、第１および第２絶縁膜と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２、第３半導体層と、前記第１導電形の第４半導体層と、を含む。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記裏面とは反対側の表面上に設けられる。前記第３、第４電極は、前記半導体部の前記表面側に設けられたトレンチの内部にそれぞれ配置される。前記第１、２絶縁膜は、前記半導体部と前記第３、第４電極との間にそれぞれ位置する。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３電極と前記第４電極との間に延在する。前記第３半導体層は、前記第２半導体層と前記第２電極との間に部分的に設けられる。前記第４半導体層は、前記第２半導体層中に位置する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、前記第１導電形の第４半導体層と、を含む半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の前記裏面とは反対側の表面上に設けられた第２電極と、
前記半導体部の前記表面側に設けられた第１トレンチの内部に配置された第３電極と、
前記第１トレンチの内面を覆い、前記半導体部と前記第３電極との間に位置する第１絶縁膜と、
前記半導体部の前記表面側において、前記第１トレンチと隣り合う位置に設けられた第２トレンチの内部に配置された第４電極と、
前記第２トレンチの内面を覆い、前記半導体部と前記第４極との間に位置する第２絶縁膜と、
を備え、
前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３電極と前記第４電極との間に延在し、
前記第３半導体層は、前記第２半導体層と前記第２電極との間において、前記第２半導体層上に部分的に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、
前記第３電極と前記第４電極との間において、前記第４半導体層は、前記第２半導体層中に位置し、前記第２半導体層は、前記第３半導体層と前記第４半導体層との間に位置し、前記第３半導体層を前記第４半導体層から離間させる部分を含み、
前記第２電極は、前記半導体部の前記表面において、前記第２半導体層および前記第３半導体層に接続される、半導体装置。
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の前記裏面とは反対側の表面上に設けられた第２電極と、
前記半導体部の前記表面側に設けられた第１トレンチの内部に配置された第３電極と、
前記第１トレンチの内面を覆い、前記半導体部と前記第３電極との間に位置する第１絶縁膜と、
前記半導体部の前記表面側において、前記第１トレンチと隣り合う位置に設けられた第２トレンチの内部に配置された第４電極と、
前記第２トレンチの内面を覆い、前記半導体部と前記第４極との間に位置する第２絶縁膜と、
を備え、
前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３電極と前記第４電極との間に延在し、
前記第３半導体層は、前記第２半導体層と前記第２電極との間において、前記第２半導体層上に部分的に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、
前記第３電極と前記第４電極との間において、前記第４半導体層は、前記第２半導体層中に位置し、前記第２半導体層は、前記第３半導体層と前記第４半導体層との間に位置し、前記第３半導体層を前記第４半導体層から離間させる部分を含み、
前記第２電極は、前記半導体部の前記表面において、前記第２半導体層および前記第３半導体層に接続される、半導体装置。
【請求項2】
前記第４半導体層は、前記第１絶縁膜または前記第２絶縁膜の少なくともいずれか一方に接するように設けられる請求項１記載の半導体装置。
【請求項3】
前記第２半導体層は、前記第１半導体層と前記第４半導体層との間に位置し、前記第４半導体層を前記第１半導体層から離間させる別の部分を含む請求項１記載の半導体装置。
【請求項4】
前記第３半導体層は、前記第１絶縁膜または前記第２絶縁膜の少なくともいずれか一方に接するように設けられる請求項１記載の半導体装置。
【請求項5】
前記第３電極および前記第４電極は、それぞれ、前記半導体部の前記表面から前記第１半導体層中に延在するように設けられる請求項１記載の半導体装置。
【請求項6】
前記半導体部は、前記第３半導体層とは別の第３半導体層をさらに含み、
前記第３半導体層は、前記第１絶縁膜に接し、前記別の第３半導体層は、前記第２絶縁膜に接するように設けられる請求項１記載の半導体装置。
前記第３半導体層は、前記第１絶縁膜に接し、前記別の第３半導体層は、前記第２絶縁膜に接するように設けられる請求項１記載の半導体装置。
【請求項7】
前記半導体部は、前記第４半導体層とは別の第４半導体層をさらに含み、
前記第４半導体層は、前記第１絶縁膜に接し、前記別の第４半導体層は、前記第２絶縁膜に接するように設けられる請求項６記載の半導体装置。
前記第４半導体層は、前記第１絶縁膜に接し、前記別の第４半導体層は、前記第２絶縁膜に接するように設けられる請求項６記載の半導体装置。
【請求項8】
前記半導体部は、前記第３半導体層とは別の第３半導体層をさらに含み、
前記第３半導体層および前記別の第３半導体層は、前記第３電極から前記第４電極に向かう第１方向と直交する第２方向に離間して並ぶ請求項１記載の半導体装置。
前記第３半導体層および前記別の第３半導体層は、前記第３電極から前記第４電極に向かう第１方向と直交する第２方向に離間して並ぶ請求項１記載の半導体装置。
【請求項9】
前記半導体部は、前記第４半導体層とは別の第４半導体層をさらに含み、
前記第４半導体層および前記別の第４半導体層は、前記第２方向に並ぶ請求項８記載の半導体装置。
前記第４半導体層および前記別の第４半導体層は、前記第２方向に並ぶ請求項８記載の半導体装置。
【請求項10】
前記第４半導体層は、前記第１半導体層と前記第３半導体層との間に位置する請求項１記載の半導体装置。
【請求項11】
前記半導体部は、前記第１導電形の第５半導体層と、前記第１導電形の第６半導体層と、をさらに含み、
前記第５半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、
前記第６半導体層は、前記第２半導体層と前記第２電極との間に設けられ、
前記第３半導体層および前記第６半導体層は、前記第２半導体層上に並び、前記第２電極に接続される請求項１記載の半導体装置。
前記第５半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、
前記第６半導体層は、前記第２半導体層と前記第２電極との間に設けられ、
前記第３半導体層および前記第６半導体層は、前記第２半導体層上に並び、前記第２電極に接続される請求項１記載の半導体装置。
【請求項12】
前記第６半導体層は、前記第３半導体層と、前記第１絶縁膜または前記第２絶縁膜と、の間に設けられ、
前記第４半導体層は、前記第１半導体層と前記第６半導体層との間に位置する請求項１１記載の半導体装置。
前記第４半導体層は、前記第１半導体層と前記第６半導体層との間に位置する請求項１１記載の半導体装置。
【請求項13】
前記半導体部は、別の第３半導体層と、別の第６半導体層と、をさらに備え、
前記第３半導体層は、前記第６半導体層と前記第１絶縁膜との間に設けられ、
前記別の第３半導体層は、前記別の第６半導体層と前記第２絶縁膜との間に設けられ、
前記第２半導体層は、前記第６半導体層と前記別の第６半導体層との間に延在し、前記第２電極に接続される請求項１１記載の半導体装置。
前記第３半導体層は、前記第６半導体層と前記第１絶縁膜との間に設けられ、
前記別の第３半導体層は、前記別の第６半導体層と前記第２絶縁膜との間に設けられ、
前記第２半導体層は、前記第６半導体層と前記別の第６半導体層との間に延在し、前記第２電極に接続される請求項１１記載の半導体装置。
【請求項14】
前記第３半導体層および前記第６半導体層は、前記第１絶縁膜または前記第２絶縁膜に接する請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
電力変換用半導体装置には、リカバリ損失（スイッチング損失）を低減することが求められる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－７３７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、リカバリ損失を低減した半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、半導体部と、第１乃至第４電極と、第１絶縁膜と、第２絶縁膜と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、前記第１導電形の第４半導体層と、を含む。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の前記裏面とは反対側の表面上に設けられる。前記第３電極は、前記半導体部の前記表面側に設けられた第１トレンチの内部に配置される。前記第１絶縁膜は、前記第１トレンチの内面を覆い、前記半導体部と前記第３電極との間に位置する。前記第４電極は、前記半導体部の前記表面側において、前記第１トレンチと隣り合う位置に設けられた第２トレンチの内部に配置される。前記第２絶縁膜は、前記第２トレンチの内面を覆い、前記半導体部と前記第４極との間に位置する。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３電極と前記第４電極との間に延在する。前記第３半導体層は、前記第２半導体層と前記第２電極との間において、前記第２半導体層上に部分的に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。前記第３電極と前記第４電極との間において、前記第４半導体層は、前記第２半導体層中に位置し、前記第２半導体層は、前記第３半導体層と前記第４半導体層との間に位置し、前記第３半導体層を前記第４半導体層から離間させる部分を含む。前記第２電極は、前記半導体部の前記表面において、前記第２半導体層および前記第３半導体層に接続される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置を示す模式断面図である。
【図2】第１実施形態に係る半導体装置を示す模式斜視図である。
【図3】第１実施形態に係る半導体装置の特性を示すグラフである。
【図4】第１実施形態の第１変形例に係る半導体装置を示す模式断面図である。
【図5】第１実施形態の第２変形例に係る半導体装置を示す模式断面図である。
【図6】第１実施形態の第３変形例に係る半導体装置を示す模式斜視図である。
【図7】第１実施形態の第４変形例に係る半導体装置を示す模式斜視図である。
【図8】第１実施形態の第５変形例に係る半導体装置を示す模式斜視図である。
【図9】第１実施形態の第６変形例に係る半導体装置を示す模式斜視図である。
【図10】第１実施形態の第７変形例に係る半導体装置を示す模式図である。
【図11】第１実施形態の第８変形例に係る半導体装置を示す模式図である。
【図12】第２実施形態に係る半導体装置を示す模式図である。
【図13】第２実施形態の第１変形例に係る半導体装置を示す模式断面図である。
【図14】第２実施形態の第２変形例に係る半導体装置を示す模式図である。
【図15】第２実施形態の第３変形例に係る半導体装置を示す模式断面図である。
【図16】第３実施形態に係る半導体装置を示す模式斜視図である。
【図17】第３実施形態の第１変形例に係る半導体装置を示す模式斜視図である。
【図18】第３実施形態の第２変形例に係る半導体装置を示す模式斜視図である。
【図19】第３実施形態の第３変形例に係る半導体装置を示す模式斜視図である。
【図20】第３実施形態に係る半導体装置の特性を示すグラフである。
【図21】第３実施形態の第４変形例に係る半導体装置を示す模式斜視図である。
【発明を実施するための形態】
【0007】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【0008】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【0009】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、ダイオードである。半導体装置１は、例えば、インバータを構成する還流ダイオード（ＦＷＤ）として用いられる。また、半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と集積化されてＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）を構成してもよい。
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、ダイオードである。半導体装置１は、例えば、インバータを構成する還流ダイオード（ＦＷＤ）として用いられる。また、半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と集積化されてＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）を構成してもよい。
【0010】
半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、第３電極４０と、第４電極５０と、を備える。半導体部１０は、例えば、シリコンである。
【0011】
第１電極２０は、半導体部１０の裏面１０Ｂ上に設けられる。第１電極２０は、例えば、カソード電極である。第１電極２０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、白金（Ｐｔ）等の群から選ばれる少なくとも１つを含む金属層である。
【0012】
第２電極３０は、半導体部１０の裏面１０Ｂとは反対側の表面１０Ｆ上に設けられる。第２電極３０は、例えば、アノード電極である。第２電極３０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、白金（Ｐｔ）等の群から選ばれる少なくとも１つを含む金属層である。
【0013】
第３電極４０は、半導体部１０の表面１０Ｆ側に設けられた第１トレンチＴＲ１の内部に配置される。第３電極４０は、第１トレンチＴＲ１の内面を覆う第１絶縁膜４５を介して、半導体部１０に向き合う。すなわち、第１絶縁膜４５は、半導体部１０と第３電極４０との間に設けられる。第１絶縁膜４５は、例えば、シリコン酸化膜である。
【0014】
第４電極５０は、半導体部１０の表面１０Ｆ側に設けられた第２トレンチＴＲ２の内部に配置される。第２トレンチＴＲ２は、第１トレンチＴＲ１の隣に設けられる。第４電極５０は、第２トレンチＴＲ２の内面を覆う第２絶縁膜５５を介して、半導体部１０に向き合う。すなわち、第２絶縁膜５５は、半導体部１０と第４電極５０との間に設けられる。第２絶縁膜５５は、例えば、シリコン酸化膜である。
【0015】
半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第２導電形の第３半導体層１５と、第１導電形の第４半導体層１７と、第１導電形の第５半導体層１９と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
【0016】
第１半導体層１１は、例えば、ｎ形低濃度層である。第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。
【0017】
第２半導体層１３は、例えば、ｐ形アノード層である。第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。また、第２半導体層１３は、第３電極４０と第４電極５０との間に延在する。
【0018】
第３半導体層１５は、例えば、ｐ＋形コンタクト層である。第３半導体層１５は、第２半導体層１３と第２電極３０との間において、第２半導体層１３上に部分的に設けられる。第３半導体層１５は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。
【0019】
第２電極３０は、半導体部１０の表面１０Ｆにおいて、第２半導体層１３および第３半導体層１５に接続される。第２電極３０は、第２半導体層１３に、例えば、ショットキー接続される。また、第２電極３０は、第３半導体層１５に、例えば、オーミック接続される。実施形態はこれに限定されず、第２電極３０と第２半導体層１３との界面における第２半導体層１３の表面層の不純物濃度が低ければ良い。すなわち、第２電極３０が第２半導体層１３にショットキー接続されることに限定される訳ではない。
【0020】
第４半導体層１７は、例えば、ｎ形の導電性を有し、第２半導体層１３中に設けられる。第２半導体層１３は、第３半導体層１５と第４半導体層１７との間に延在し、第３半導体層１５から第４半導体層１７を離間させる部分を含む。また、第２半導体層１３は、第１半導体層１１と第４半導体層１７との間に延在し、第１半導体層１１から第４半導体層１７を離間させる別の部分を含む。
【0021】
第３半導体層１５および第４半導体層１７は、それぞれ、第１絶縁膜４５に接するように設けられる。第３半導体層１５および第４半導体層１７は、第１絶縁膜４５を介して、第３電極４０に向き合う。また、第３半導体層１５は、第４半導体層１７と第２電極３０との間に位置する。
【0022】
半導体部１０は、別の第３半導体層１５および別の第４半導体層１７をさらに含む。別の第３半導体層１５および別の第４半導体層１７は、それぞれ、第２絶縁膜５５に接する。また、別の第３半導体層１５および別の第４半導体層１７は、第２絶縁膜５５を介して、第４電極５０に向き合う。
【0023】
第２半導体層１３は、第４半導体層１７と別の第４半導体層１７との間、および、第３半導体層１５と別の第３半導体層１５との間に延在する。第２半導体層１３は、半導体部１０の表面１０Ｆにおいて、第２電極３０に接する。
【0024】
第５半導体層１９は、例えば、ｎ形カソード層である。第５半導体層１９は、第１半導体層１１と第１電極２０との間に設けられる。第５半導体層１９は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第１電極２０は、半導体部１０の裏面１０Ｂ上において、第５半導体層１９に、例えば、オーミック接続される。
【0025】
図１に示すように、第３電極４０および第４電極５０は、第２電極３０に接続され、第２電極３０と同電位になるように設けられる。実施形態は、この例に限定される訳ではなく、例えば、第３電極４０および第４電極５０は、第２電極３０から電気的に絶縁され、好適な電位を供給される構成であってもよい。
【0026】
半導体装置１では、第２半導体層１３中に第４半導体層１７を設けることにより、第１半導体層１１から第２電極３０へ流れる電子電流Ｉｅ、および、第２電極３０から第１半導体層１１へ流れる正孔電流Ｉｈの流路を制御することができる。例えば、第１電極２０と第２電極３０との間に順方向電圧を印可した場合、電子電流Ｉｅは、第１半導体層１１から第４半導体層１７を経由して第２電極３０へ流れる。正孔電流Ｉｈは、第３半導体層１５および第２半導体層１３を経由して第１半導体層１１に流れる。すなわち、正孔電流Ｉｈは、第３半導体層１５から第２電極３０から第４半導体層１７と別の第４半導体層１７との間の第２半導体層１３の延在部１３ｅｘを経由して第１半導体層１１に流れる。
【0027】
このように、第２半導体層１３中に第４半導体層１７を設けることにより、正孔電流Ｉｈの経路が狭められ、第２半導体層１３から第１半導体層１１への正孔注入が抑制される。このため、オン状態からオフ状態へ移行するターンオフ過程において、正孔注入が抑制されるため、正孔の排出時間を短縮することが可能となり、リカバリ損失（スイッチング損失）を低減することができる。
【0028】
【0029】
図２に示すように、第３電極４０および第４電極５０は、それぞれ、半導体部１０の表面１０Ｆに沿った方向、例えば、Ｙ方向に延在する。第３半導体層１５および第４半導体層１７は、それぞれ、第１絶縁膜４５に沿って、Ｙ方向に延在する。また、別の第３半導体層１５および別の第４半導体層１７は、それぞれ、第２絶縁膜５５に沿って、Ｙ方向に延在する。
【0030】
図３は、第１実施形態に係る半導体装置１の特性を示すグラフである。横軸は、順方向電圧ＶＦであり、縦軸は、リカバリ損失Ｅｒｒである。
【0031】
図３に示すように、第１半導体層１１から第４半導体層１７に至るＺ方向の距離Ｌｎｎが小さくなるにつれて、リカバリ損失は減少する。すなわち、Ｌｎｎが小さくなるにつれて、第２半導体層１３および第３半導体層１５から第１半導体層１１への正孔注入が抑制され、リカバリ損失が減少する。このように、第２半導体層１３中に第４半導体層１７を設けることにより、リカバリ損失を低減することができる。
【0032】
【0033】
図４（ａ）に示す半導体装置１ｂでは、第３電極４０から第４電極５０に向かう方向、例えば、Ｘ方向における第３半導体層１５と別の第３半導体層１５との間の間隔Ｗｐｐは、第４半導体層１７と別の第４半導体層１７との間のＸ方向の間隔Ｗｎｎよりも狭い。
【0034】
例えば、製造工程の制約等により間隔Ｗｐｐが狭くなるとしても、第２半導体層１３中に第４半導体層１７を設けることにより、正孔電流Ｉｈの経路が狭められ、第３半導体層１５および第２半導体層１３から第１半導体層１１への正孔注入が抑制される。
【0035】
図４（ｂ）に示す半導体装置１ｃでは、Ｘ方向における第４半導体層１７と別の第４半導体層１７との間のＸ方向の間隔Ｗｎｎは、第３半導体層１５と別の第３半導体層１５との間の間隔Ｗｐｐよりも狭い。第２半導体層１３中に第４半導体層１７を設けることにより、正孔電流Ｉｈの経路が狭められ、第３半導体層１５および第２半導体層１３から第１半導体層１１への正孔注入が抑制さる。間隔Ｗｎｎを狭めることでこの効果がさらに大きくなる。
【0036】
このように、第３半導体層１５と別の第３半導体層１５との間の間隔Ｗｐｐ、および、第４半導体層１７と別の第４半導体層１７との間の間隔Ｗｎｎを好適に設けることにより、順方向特性およびオン状態からオフ状態に至るリカバリ特性を制御することができる。
【0037】
図５（ａ）および（ｂ）は、第１実施形態の第２変形例に係る半導体装置１ｄ、１ｅを示す模式断面図である。図５（ａ）および（ｂ）では、第１電極２０、第２電極３０および第５半導体層１９を省略している（図１参照）。
【0038】
図５（ａ）に示す半導体装置１ｄでは、第４半導体層１７は、第１半導体層１１に接する。また、第４半導体層１７は、第１絶縁膜４５に接し、別の第４半導体層１７は、第２絶縁膜５５に接する。第２半導体層１３は、第４半導体層１７と別の第４半導体層１７との間に延在する延在部１３ｅｘを含む。第２半導体層１３の延在部１３ｅｘは、第４半導体層１７と別の第４半導体層１７との間において、第１半導体層１１に接する。
【0039】
図５（ｂ）に示す半導体装置１ｅでは、第３電極４０および第４電極５０は、第２半導体層１３中に設けられる。第１絶縁膜４５は、第２半導体層１３と第３電極４０との間に設けられる。また、第２絶縁膜５５は、第２半導体層１３と第４電極５０との間に設けられる。第２半導体層１３は、第１半導体層１１と第３電極４０との間、および、第１半導体層１１と第４電極５０との間に延在する。
【0040】
【0041】
半導体装置１ｆは、コンタクトトレンチＣＴを有する。コンタクトトレンチＣＴは、第３半導体層１５と別の第３半導体層１５との間に設けられる。第２電極３０（図１参照）は、コンタクトトレンチＣＴの内部を埋め込むように設けられる。
【0042】
コンタクトトレンチＣＴは、第３半導体層１５と別の第３半導体層１５との間の第２半導体層１３中に設けられる。また、コンタクトトレンチＣＴは、第３半導体層１５の延在方向に沿って、例えば、Ｙ方向に延在する。
【0043】
第２電極３０は、半導体部１０の表面１０Ｆにおいて、第２半導体層１３および第３半導体層１５に接すると共に、コンタクトトレンチＣＴの内面において、第２半導体層１３に接する。これにより、第２電極３０と第２半導体層１３との間のコンタクト面積を広くすることができる。さらに、半導体部１０の表面１０Ｆより深い位置に第２電極３０と第２半導体層１３との間のコンタクト部分をもつことでも、第２電極３０から第２半導体層１３を介して第２半導体層１３へ注入される正孔の量を抑制することができる。
【0044】
【0045】
この例では、第３半導体層１５は、第１絶縁膜４５および第２絶縁膜５５から離間した位置に設けられる。第２半導体層１３は、第３半導体層１５と第１絶縁膜４５との間、および、第３半導体層１５と第２絶縁膜５５との間に延在する。
【0046】
第４半導体層１７は、第１絶縁膜４５に接し、別の第４半導体層１７は、第２絶縁膜５５に接する。第２半導体層１３は、第４半導体層１７と別の第４半導体層１７との間に延在する延在部１３ｅｘを含む。
【0047】
【0048】
電子電流Ｉｅは、第１半導体層１１から第４半導体層１７を介して、第２電極３０の第２半導体層１３に接する部分へ流れる。正孔電流Ｉｈは、第４半導体層１７と別の第４半導体層１７との間の第２半導体層１３の延在部１３ｅｘを介して、第３半導体層１５から第１半導体層１１へ流れる。
【0049】
【0050】
この例では、第４半導体層１７は、第１絶縁膜４５および第２絶縁膜５５から離間するように設けられる。第２半導体層１３は、第４半導体層１７と第１絶縁膜４５との間、および、第４半導体層１７と第２絶縁膜５５との間に延在する。
【0051】
第３半導体層１５は、第１絶縁膜４５に接し、別の第３半導体層１５は、第２絶縁膜５５に接する。第４半導体層１７と第２電極３０（図１参照）との間には、第３半導体層１５は設けられない。また、第１半導体層１１と第３半導体層１５との間には、第４半導体層１７は設けられない。
【0052】
電子電流Ｉｅは、第１半導体層１１から第４半導体層１７を介して、第２電極３０に流れる。電子電流Ｉｅは、第３半導体層１５と別の第３半導体層１５との間において第２半導体層１３に接する第２電極３０のコンタクト領域を介して、第２電極３０に流れる。正孔電流Ｉｈは、第４半導体層１７と第１絶縁膜４５との間、および、第４半導体層１７と第２絶縁膜５５との間に位置する第２半導体層１３の延在部１３ｅｘを介して、第３半導体層１５から第１半導体層１１へ流れる。
【0053】
【0054】
この例では、第３半導体層１５は、第３電極４０の延在方向、例えば、Ｙ方向において、相互に離間した複数の部分（図１０（ａ）参照）を含むように設けられる。第３半導体層１５の複数の部分は、それぞれ、第１絶縁膜４５に接する。また、別の第３半導体層１５も第２絶縁膜５５に接し相互に離間した複数の部分を有する。第４半導体層１７は、第１半導体層１１と第３半導体層１５との間に設けられる。第４半導体層１７は、第１絶縁膜４５または第２絶縁膜５５に接し、Ｙ方向に延在する。第２半導体層１３は、第３半導体層１５と別の第３半導体層１５との間、および、第４半導体層１７と別の第４半導体層１７との間に延在する。
【0055】
図１０（ａ）および（ｂ）は、第１実施形態の第７変形例に係る半導体装置３ｂを示す模式図である。図１０（ａ）では、第１電極２０および第２電極３０を省略し、半導体部１０と第３電極４０と第４電極５０とを表している。図１０（ｂ）は、図１０（ａ）中に示すＡ－Ａ線に沿った断面図である。
【0056】
この例でも、第３半導体層１５は、Ｙ方向において相互に離間した複数の部分を含む。第３半導体層１５の複数の部分は、それぞれ、第１絶縁膜４５に接する。別の第３半導体層１５もＹ方向において相互に離間した複数の部分を含む。別の第３半導体層１５の複数の部分は、それぞれ、第２絶縁膜５５に接する。
【0057】
第４半導体層１７は、Ｙ方向において相互に離間した複数の部分を含む。第４半導体層１７の複数の部分は、それぞれ、第１絶縁膜４５に接するように設けられる。別の第４半導体層１７もＹ方向において相互に離間した複数の部分を含む。別の第４半導体層１７の複数の部分は、それぞれ、第２絶縁膜５５に接する。
【0058】
第２半導体層１３は、第３半導体層１５と別の第３半導体層１５との間、および、第４半導体層１７と別の第４半導体層１７との間に延在する。
【0059】
図１０（ｂ）に示すように、第４半導体層１７は、第２半導体層１３中において、第１半導体層１１と第３半導体層１５との間に位置するように設けられる。電子電流Ｉｅは、第１半導体層１１から第４半導体層１７を介して、第２電極３０（図１参照）の第２半導体層１３に接する部分へ流れる。正孔電流Ｉｈは、第３半導体層１５から第２半導体層１３を介して第１半導体層１１へ流れる。
【0060】
図１１（ａ）および（ｂ）は、第１実施形態の第８変形例に係る半導体装置３ｃを示す模式図である。図１１（ａ）では、第１電極２０および第２電極３０を省略し、半導体部１０と第３電極４０と第４電極５０とを表している。図１１（ｂ）は、図１１（ａ）中に示すＢ－Ｂ線に沿った断面図である。
【0061】
図１１（ａ）に示す第３半導体層１５は、Ｙ方向において相互に離間した複数の部分を含む（図１０（ａ）参照）。第３半導体層１５の複数の部分は、それぞれ、第１絶縁膜４５に接するように設けられる。別の第３半導体層１５もＹ方向において相互に離間した複数の部分を含む。別の第３半導体層１５の複数の部分は、それぞれ、第２絶縁膜５５に接するように設けられる。
【0062】
第４半導体層１７は、Ｙ方向において相互に離間した複数の部分を含む。第４半導体層１７の複数の部分は、それぞれ、第１絶縁膜４５に接するように設けられる。別の第４半導体層１７もＹ方向において相互に離間した複数の部分を含む。別の第４半導体層１７の複数の部分は、それぞれ、第２絶縁膜５５に接するように設けられる。
【0063】
第２半導体層１３は、第３半導体層１５と別の第３半導体層１５との間、および、第４半導体層１７と別の第４半導体層１７との間に延在する。
【0064】
図１１（ｂ）に示すように、第４半導体層１７は、Ｙ方向において隣り合う部分を含む。第２半導体層１３は、第４半導体層１７の隣り合う部分の間に延在する延在部１３ｅｘを有する。第３半導体層１５は、第２半導体層１３の延在部１３ｅｘを介して、第１半導体層１１に向き合うように設けられる。
【0065】
電子電流Ｉｅは、第１半導体層１１から第４半導体層１７を介して、第２電極３０と第２半導体層１３とが接するコンタクト領域に流れる。正孔電流Ｉｈは、第２半導体層１３の延在部１３ｅｘを介して、第３半導体層１５から第１半導体層１１へ流れる。
【0066】
（第２実施形態）
図１２（ａ）および（ｂ）は、第２実施形態に係る半導体装置４を示す模式図である。図１２（ａ）では、第１電極２０および第２電極３０を省略し、半導体部１０と第３電極４０と第４電極５０とを表している。図１２（ｂ）は、図１２（ａ）中に示すＣ－Ｃ線に沿った断面図である。
図１２（ａ）および（ｂ）は、第２実施形態に係る半導体装置４を示す模式図である。図１２（ａ）では、第１電極２０および第２電極３０を省略し、半導体部１０と第３電極４０と第４電極５０とを表している。図１２（ｂ）は、図１２（ａ）中に示すＣ－Ｃ線に沿った断面図である。
【0067】
図１２（ａ）に示すように、半導体装置４の第３半導体層１５は、第３電極４０から第４電極５０に向かう方向、例えば、Ｘ方向に延在し、第１絶縁膜４５および第２絶縁膜５５に接するように設けられる。また、第４半導体層１７もＸ方向に延在し、第１絶縁膜４５および第２絶縁膜５５に接するように設けられる。
【0068】
この例では、複数の第４半導体層１７が設けられる。第４半導体層１７は、第３電極４０および第４電極５０のそれぞれの延在方向、例えば、Ｙ方向に並ぶ。第４半導体層１７は、相互に離間して、Ｙ方向に並ぶ。
【0069】
図１２（ｂ）に示すように、第２半導体層１３は、Ｙ方向において隣り合う第４半導体層１７の間に延在する延在部１３ｅｘを有する。第３半導体層１５は、第２半導体層１３の延在部１３ｅｘを介して、第１半導体層１１に向き合うように設けられる。
【0070】
電子電流Ｉｅは、第１半導体層１１から第４半導体層１７を介して、第２電極３０と第２半導体層１３とが接するコンタクト領域に流れる。正孔電流Ｉｈは、第２半導体層１３の延在部１３ｅｘを介して、第３半導体層１５から第１半導体層１１へ流れる。
【0071】
【0072】
図１３（ａ）に示すように、Ｙ方向において隣り合う第４半導体層１７の間隔Ｗｎｎは、例えば、第３半導体層１５のＹ方向の幅Ｗｐよりも広く設けられる。
【0073】
また、図１３（ｂ）に示すように、Ｙ方向において隣り合う第４半導体層１７の間隔Ｗｎｎは、第３半導体層１５のＹ方向の幅Ｗｐよりも狭くてもよい。
【0074】
これらの例でも、第２半導体層１３中に、第４半導体層１７を設けることにより、第２半導体層１３から第１半導体層１１への正孔注入を抑制し、リカバリ損失を低減することができる。
【0075】
図１４（ａ）および（ｂ）は、第２実施形態の第２変形例に係る半導体装置５を示す模式図である。図１４（ａ）では、第１電極２０および第２電極３０を省略し、半導体部１０と第３電極４０と第４電極５０とを表している。図１４（ｂ）は、図１４（ａ）中に示すＤ－Ｄ線に沿った断面図である。
【0076】
図１４（ａ）に示すように、第３半導体層１５は、第３電極４０から第４電極５０に向かう方向、例えば、Ｘ方向に延在し、第１絶縁膜４５および第２絶縁膜５５に接するように設けられる。また、第４半導体層１７もＸ方向に延在し、第１絶縁膜４５および第２絶縁膜５５に接するように設けられる。
【0077】
この例では、複数の第３半導体層１５および複数の第４半導体層１７が設けられる。第３半導体層１５および第４半導体層１７は、それぞれ、第３電極４０および第４電極５０の延在方向、例えば、Ｙ方向に並ぶ。第４半導体層１７は、第１半導体層１１と第３半導体層１３との間に位置する。
【0078】
図１４（ｂ）に示すように、第２半導体層１３は、Ｙ方向において隣り合う第３半導体層１５の間、および、Ｙ方向において隣り合う第４半導体層１７の間に延在する。電子電流Ｉｅは、第１半導体層１１から第４半導体層１７を経由して、第２電極３０（図１参照）と第２半導体層１３とが接するコンタクト領域に流れる。一方、正孔電流Ｉｈは、隣り合う第４半導体層１７の間に延在する第２半導体層１３の延在部１３ｅｘを経由して、第３半導体層１５から第１半導体層１１へ流れる。
【0079】
【0080】
図１５（ａ）に示すように、Ｙ方向において隣り合う第４半導体層１７の間隔Ｗｎｎは、Ｙ方向において隣り合う第３半導体層１５の間隔Ｗｐｐよりも狭く設けられる。第２半導体層１３中に第４半導体層１７を設けることにより、正孔電流Ｉｈの経路が狭められ、第３半導体層１５および第２半導体層１３から第１半導体層１１への正孔注入が抑制される。間隔Ｗｎｎを狭めることでこの効果がさらに大きくなる。
【0081】
また、図１５（ｂ）に示すように、Ｙ方向において隣り合う第３半導体層１５間隔Ｗｐｐは、Ｙ方向において隣り合う第４半導体層１７の間隔Ｗｎｎよりも狭くてもよい。例えば、製造工程の制約等で間隔Ｗｐｐが狭くなるとしても、第２半導体層１３中に第４半導体層１７を設けることにより、正孔電流Ｉｈの経路が狭められ、第３半導体層１５および第２半導体層１３から第１半導体層１１への正孔注入が抑制される。
【0082】
これらの例でも、第２半導体層１３中に、第４半導体層１７を設けることにより、第２半導体層１３から第１半導体層１１への正孔注入を抑制し、リカバリ損失を低減することができる。
【0083】
【0084】
第３電極４０および第４電極５０は、それぞれ、半導体部１０の表面１０Ｆに沿った方向、例えば、Ｙ方向に延在する。半導体部１０と第３電極４０との間には、第１絶縁膜４５が設けられる。第３電極４０は、第１絶縁膜４５により半導体部１０から絶縁される。また、半導体部１０と第４電極５０との間には、第２絶縁膜５５が設けられる。第４電極５０は、第２絶縁膜５５により半導体部１０から絶縁される。
【0085】
図１６に示すように、半導体部１０は、第１導電形の第６半導体層１６をさらに含む。第６半導体層１６は、例えば、ｎ形コンタクト層である。第６半導体層１６は、第２半導体層１３と第２電極３０（図１参照）との間において、第２半導体層１３上に設けられる。また、第３半導体層１５および第６半導体層１６は、第２半導体層１３上に並び、それぞれ、Ｙ方向に延在する。第２電極３０（図１参照）は、第３半導体層１５および第６半導体層１６に接する。
【0086】
第６半導体層１６は、第３半導体層１５と第１絶縁膜４５との間に設けられる。第６半導体層１６は、第１絶縁膜４５に接し、且つ、第１絶縁膜４５に沿って、Ｙ方向に延在する。第３半導体層１５は、第６半導体層１６に接する。第６半導体層１６のＺ方向の長さは、例えば、第３半導体層１５のＺ方向の長さと略同一である。
【0087】
第４半導体層１７は、第１半導体層１１と第６半導体層１６との間において、第２半導体層１３中に設けられる。第６半導体層１６は、第４半導体層１７の上方に設けられる。第４半導体層１７は、第１絶縁膜４５に接し、且つ、第１絶縁膜４５に沿って、Ｙ方向に延在する。また、第２半導体層１３は、第１半導体層１１と第４半導体層１７との間、および、第４半導体層１７と第６半導体層１６との間にそれぞれ延在し、第１絶縁膜４５に接する。
【0088】
半導体部１０は、別の第３半導体層１５と、別の第４半導体層１７と、別の第６半導体層１６とをさらに含む。第２半導体層１３は、第３半導体層１５と別の第３半導体層１５との間、および、第４半導体層１７と別の第４半導体層１７との間に延在する。別の第４半導体層１７は、第２絶縁膜５５に接し、且つ、第２絶縁膜５５に沿って、Ｙ方向に延在する。
【0089】
別の第６半導体層１６は、別の第４半導体層１７の上方に設けられる。別の第６半導体層１６は、別の第３半導体層１５と第２絶縁膜５５との間に設けられる。別の第６半導体層１６は、第２絶縁膜５５に接し、且つ、第２絶縁膜５５に沿って、Ｙ方向に延在する。第２半導体層１３は、第１半導体層１１と別の第４半導体層１７との間、および、別の第４半導体層１７と別の第６半導体層１６との間にそれぞれ延在し、第２絶縁膜５５に接する。
【0090】
このように、第２半導体層１３中に、第４半導体層１７を設けることにより、第２半導体層１３から第１半導体層１１への正孔注入を抑制し、リカバリ損失を低減することができる。
【0091】
図１７は、第３実施形態の第１変形例に係る半導体装置６ｂを示す模式斜視図である。この例では、第３半導体層１５は、第６半導体層１６と第１絶縁膜４５との間に設けられる。また、別の第３半導体層１５も、別の第６半導体層１６と第２絶縁膜５５との間に設けられる。
【0092】
第２半導体層１３は、第４半導体層１７と別の第４半導体層１７との間、および、第６半導体層１６と別の第６半導体層１６との間に延在するように設けられる。さらに、第２半導体層１３は、第１半導体層１１と第４半導体層１７との間、および、第３半導体層１５と第４半導体層１７との間に延在し、第１絶縁膜４５に接する。また、第２半導体層１３は、第１半導体層１１と別の第４半導体層１７との間、および、別の第３半導体層１５と別の第４半導体層１７との間に延在し、第２絶縁膜５５に接する。
【0093】
図１８は、第３実施形態の第２変形例に係る半導体装置６ｃを示す模式斜視図である。この例では、第６半導体層１６は、第３半導体層１５と第１絶縁膜４５との間に設けられる。また、別の第６半導体層１６は、別の第３半導体層１５と第１絶縁膜４５との間に設けられる。さらに、第４半導体層１７が設けられず、第６半導体層１６は、第１絶縁膜４５および第２絶縁膜５５に沿って、下方（－Ｚ方向）に延びる。すなわち、第６半導体層１６のＺ方向の長さは、第３半導体層１５のＺ方向の長さよりも長い。
【0094】
図１９は、第３実施形態の第３変形例に係る半導体装置６ｄを示す模式斜視図である。この例でも、第６半導体層１６は、第３半導体層１５と第１絶縁膜４５との間に設けられる。また、別の第６半導体層１６は、別の第３半導体層１５と第１絶縁膜４５との間に設けられる。さらに、第４半導体層１７は、第２半導体層１３中に設けられない。
【0095】
図２０は、第３実施形態に係る半導体装置６～６ｄの特性を示すグラフである。横軸は、順方向電圧ＶＦであり、縦軸は、リカバリ損失Ｅｒｒである。同図中には、半導体装置１および６～６ｄの特性をプロットしている。
【0096】
半導体装置６の特性を半導体装置１の特性と比べると、ＶＦが低減され、Ｅｒｒも低減されている。すなわち、第２半導体層１３中に第４半導体層１７を設けることにより、第１半導体層１１へ注入される正孔が低減され、さらに、第６半導体層１６を設けることによりＶＦが低減される。これにより、リカバリ損失Ｅｒｒがより低減されることがわかる。
【0097】
半導体装置６ｂでは、半導体装置１に比べて、リカバリ損失Ｅｒｒは低減される。一方、半導体装置６ｃでは、半導体装置１の特性とほぼ同等の特性が得られる。
【0098】
半導体装置６ｄでは、第４半導体層１７および第６半導体層１６を設けない比較例に係る半導体装置（図２０中のＲｅｆ）に比べて、リカバリ損失Ｅｒｒは低減されるものの、第４半導体層１７を設けた場合に比べると、リカバリ損失Ｅｒｒの低減効果は少ない。
【0099】
図２１は、第３実施形態の第４変形例に係る半導体装置７を示す模式斜視図である。この例では、第３半導体層１５および第６半導体層１６は、共に、第１絶縁膜４５に接し、Ｙ方向に延在するように設けられる。すなわち、ｐ形コンタクト層（第３半導体層１５）およびｎ形コンタクト層（第６半導体層１６）が、第４半導体層１７の上方に設けられ、Ｙ方向に並ぶ。
【0100】
また、別の第３半導体層１５および別の第６半導体層１６は、共に、第２絶縁膜５５に接し、Ｙ方向に延在するように設けられる。別の第３半導体層１５および別の第６半導体層１６は、別の第４半導体層１７の上方に設けられ、Ｙ方向に並ぶ。
【0101】
第２半導体層１３は、第３半導体層１５と別の第３半導体層１５との間、第４半導体層１７と別の第４半導体層１７の間、および、第６半導体層１６と別の第６半導体層１６との間に設けられる。第２半導体層１３は、第３半導体層１５と第４半導体層１７との間、および、第６半導体層１６と第４半導体層１７との間に延在し、第１絶縁膜４５に接する。また、第２半導体層１３は、別の第３半導体層１５と別の第４半導体層１７との間、および、別の第６半導体層１６と別の第４半導体層１７との間に延在し、第１絶縁膜４５に接する。さらに、第２半導体層１３は、第１半導体層１１と第４半導体層１７との間に延在し、第１絶縁膜４５に接し、第１半導体層１１と別の第４半導体層１７との間に延在し、第２絶縁膜５５に接するように設けられる。
【0102】
このような構成においても、順方向電圧ＶＦを低減し、リカバリ損失Ｅｒｒを低減することができる。なお、本実施形態に係る第６半導体層１６は、上記の例に限定される訳ではない。例えば、第１実施形態および第２実施形態に係る半導体装置のいずれにも適用可能である。
【0103】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0104】
（付記１）
第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、前記第１導電形の第４半導体層と、を含む半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の前記裏面とは反対側の表面上に設けられた第２電極と、
前記半導体部の前記表面側に設けられた第１トレンチの内部に配置された第３電極と、
前記第１トレンチの内面を覆い、前記半導体部と前記第３電極との間に位置する第１絶縁膜と、
前記半導体部の前記表面側において、前記第１トレンチと隣り合う位置に設けられた第２トレンチの内部に配置された第４電極と、
前記第２トレンチの内面を覆い、前記半導体部と前記第４極との間に位置する第２絶縁膜と、
を備え、
前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３電極と前記第４電極との間に延在し、
前記第３半導体層は、前記第２半導体層と前記第２電極との間において、前記第２半導体層上に部分的に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、
前記第３電極と前記第４電極との間において、前記第４半導体層は、前記第２半導体層中に位置し、前記第２半導体層は、前記第３半導体層と前記第４半導体層との間に位置し、前記第３半導体層を前記第４半導体層から離間させる部分を含み、
前記第２電極は、前記半導体部の前記表面において、前記第２半導体層および前記第３半導体層に接続される、半導体装置。
（付記２）
前記第４半導体層は、前記第１絶縁膜または前記第２絶縁膜の少なくともいずれか一方に接するように設けられる付記１記載の半導体装置。
（付記３）
前記第２半導体層は、前記第１半導体層と前記第４半導体層との間に位置し、前記第４半導体層を前記第１半導体層から離間させる別の部分を含む付記１または２に記載の半導体装置。
（付記４）
前記第３半導体層は、前記第１絶縁膜または前記第２絶縁膜の少なくともいずれか一方に接するように設けられる付記１乃至３のいずれか１つに記載の半導体装置。
（付記５）
前記第３電極および前記第４電極は、それぞれ、前記半導体部の前記表面から前記第１半導体層中に延在するように設けられる付記１乃至４のいずれか１つに記載の半導体装置。
（付記６）
前記半導体部は、前記第３半導体層とは別の第３半導体層をさらに含み、
前記第３半導体層は、前記第１絶縁膜に接し、前記別の第３半導体層は、前記第２絶縁膜に接するように設けられる付記１乃至５のいずれか１つに記載の半導体装置。
（付記７）
前記半導体部は、前記第４半導体層とは別の第４半導体層をさらに含み、
前記第４半導体層は、前記第１絶縁膜に接し、前記別の第４半導体層は、前記第２絶縁膜に接するように設けられる付記６記載の半導体装置。
（付記８）
前記半導体部は、前記第３半導体層とは別の第３半導体層をさらに含み、
前記第３半導体層および前記別の第３半導体層は、前記第３電極から前記第４電極に向かう第１方向と直交する第２方向に離間して並ぶ付記１乃至５のいずれか１つに記載の半導体装置。
（付記９）
前記半導体部は、前記第４半導体層とは別の第４半導体層をさらに含み、
前記第４半導体層および前記別の第４半導体層は、前記第２方向に並ぶ付記８記載の半導体装置。
（付記１０）
前記第４半導体層は、前記第１半導体層と前記第３半導体層との間に位置する付記１乃至９のいずれか１つに記載の半導体装置。
（付記１１）
前記半導体部は、前記第１導電形の第５半導体層と、前記第１導電形の第６半導体層と、をさらに含み、
前記第５半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、
前記第６半導体層は、前記第２半導体層と前記第２電極との間に設けられ、
前記第３半導体層および前記第６半導体層は、前記第２半導体層上に並び、前記第２電極に接続される付記１乃至９のいずれか１つに記載の半導体装置。
（付記１２）
前記第６半導体層は、前記第３半導体層と、前記第１絶縁膜または前記第２絶縁膜のと、の間に設けられ、
前記第４半導体層は、前記第１半導体層と前記第６半導体層との間に位置する付記１１記載の半導体装置。
（付記１３）
前記半導体部は、別の第３半導体層と、別の第６半導体層と、をさらに備え、
前記第３半導体層は、前記第６半導体層と前記第１絶縁膜との間に設けられ、
前記別の第３半導体層は、前記別の第６半導体層と前記第２絶縁膜との間に設けられ、
前記第２半導体層は、前記第６半導体層と前記別の第６半導体層との間に延在し、前記第２電極に接続される付記１１記載の半導体装置。
（付記１４）
前記第３半導体層および前記第６半導体層は、前記第１絶縁膜または前記第２絶縁膜に接する付記１１記載の半導体装置。
第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、前記第１導電形の第４半導体層と、を含む半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の前記裏面とは反対側の表面上に設けられた第２電極と、
前記半導体部の前記表面側に設けられた第１トレンチの内部に配置された第３電極と、
前記第１トレンチの内面を覆い、前記半導体部と前記第３電極との間に位置する第１絶縁膜と、
前記半導体部の前記表面側において、前記第１トレンチと隣り合う位置に設けられた第２トレンチの内部に配置された第４電極と、
前記第２トレンチの内面を覆い、前記半導体部と前記第４極との間に位置する第２絶縁膜と、
を備え、
前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３電極と前記第４電極との間に延在し、
前記第３半導体層は、前記第２半導体層と前記第２電極との間において、前記第２半導体層上に部分的に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、
前記第３電極と前記第４電極との間において、前記第４半導体層は、前記第２半導体層中に位置し、前記第２半導体層は、前記第３半導体層と前記第４半導体層との間に位置し、前記第３半導体層を前記第４半導体層から離間させる部分を含み、
前記第２電極は、前記半導体部の前記表面において、前記第２半導体層および前記第３半導体層に接続される、半導体装置。
（付記２）
前記第４半導体層は、前記第１絶縁膜または前記第２絶縁膜の少なくともいずれか一方に接するように設けられる付記１記載の半導体装置。
（付記３）
前記第２半導体層は、前記第１半導体層と前記第４半導体層との間に位置し、前記第４半導体層を前記第１半導体層から離間させる別の部分を含む付記１または２に記載の半導体装置。
（付記４）
前記第３半導体層は、前記第１絶縁膜または前記第２絶縁膜の少なくともいずれか一方に接するように設けられる付記１乃至３のいずれか１つに記載の半導体装置。
（付記５）
前記第３電極および前記第４電極は、それぞれ、前記半導体部の前記表面から前記第１半導体層中に延在するように設けられる付記１乃至４のいずれか１つに記載の半導体装置。
（付記６）
前記半導体部は、前記第３半導体層とは別の第３半導体層をさらに含み、
前記第３半導体層は、前記第１絶縁膜に接し、前記別の第３半導体層は、前記第２絶縁膜に接するように設けられる付記１乃至５のいずれか１つに記載の半導体装置。
（付記７）
前記半導体部は、前記第４半導体層とは別の第４半導体層をさらに含み、
前記第４半導体層は、前記第１絶縁膜に接し、前記別の第４半導体層は、前記第２絶縁膜に接するように設けられる付記６記載の半導体装置。
（付記８）
前記半導体部は、前記第３半導体層とは別の第３半導体層をさらに含み、
前記第３半導体層および前記別の第３半導体層は、前記第３電極から前記第４電極に向かう第１方向と直交する第２方向に離間して並ぶ付記１乃至５のいずれか１つに記載の半導体装置。
（付記９）
前記半導体部は、前記第４半導体層とは別の第４半導体層をさらに含み、
前記第４半導体層および前記別の第４半導体層は、前記第２方向に並ぶ付記８記載の半導体装置。
（付記１０）
前記第４半導体層は、前記第１半導体層と前記第３半導体層との間に位置する付記１乃至９のいずれか１つに記載の半導体装置。
（付記１１）
前記半導体部は、前記第１導電形の第５半導体層と、前記第１導電形の第６半導体層と、をさらに含み、
前記第５半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、
前記第６半導体層は、前記第２半導体層と前記第２電極との間に設けられ、
前記第３半導体層および前記第６半導体層は、前記第２半導体層上に並び、前記第２電極に接続される付記１乃至９のいずれか１つに記載の半導体装置。
（付記１２）
前記第６半導体層は、前記第３半導体層と、前記第１絶縁膜または前記第２絶縁膜のと、の間に設けられ、
前記第４半導体層は、前記第１半導体層と前記第６半導体層との間に位置する付記１１記載の半導体装置。
（付記１３）
前記半導体部は、別の第３半導体層と、別の第６半導体層と、をさらに備え、
前記第３半導体層は、前記第６半導体層と前記第１絶縁膜との間に設けられ、
前記別の第３半導体層は、前記別の第６半導体層と前記第２絶縁膜との間に設けられ、
前記第２半導体層は、前記第６半導体層と前記別の第６半導体層との間に延在し、前記第２電極に接続される付記１１記載の半導体装置。
（付記１４）
前記第３半導体層および前記第６半導体層は、前記第１絶縁膜または前記第２絶縁膜に接する付記１１記載の半導体装置。
【符号の説明】
【0105】
１、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、２、２ｂ、３、３ｂ、３ｃ、４、４ｂ、５、５ｂ…半導体装置、 １０…半導体部、 １０Ｂ…裏面、 １０Ｆ…表面、 １１…第１半導体層、 １３…第２半導体層、 １３ｅｘ…延在部、 １５…第３半導体層、 １７…第４半導体層、 １９…第５半導体層、 １６…第６半導体層、 ２０…第１電極、 ３０…第２電極、 ４０…第３電極、 ４５…第１絶縁膜、 ５０…第４電極、 ５５…第２絶縁膜、 ＣＴ…コンタクトトレンチ、 Ｉｅ…電子電流、 Ｉｈ…正孔電流、 ＴＲ１…第１トレンチ、 ＴＲ２…第２トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】