特開 2023-140374 記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023140374

(43)【公開日】2023-10-05

(54)【発明の名称】記憶装置

(51)【国際特許分類】

   H10B 61/00 20230101AFI20230928BHJP

   H10N 50/10 20230101ALI20230928BHJP

   H10B 63/00 20230101ALI20230928BHJP

   H10N 70/00 20230101ALI20230928BHJP

   H10N 99/00 20230101ALI20230928BHJP

【ＦＩ】

H01L27/105 447

H01L43/08 Z

H01L27/105 448

H01L45/00 Z

H01L49/00 Z

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022046174

(22)【出願日】2022-03-23

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001612

【氏名又は名称】弁理士法人きさらぎ国際特許事務所

(72)【発明者】

【氏名】福田 健二

(72)【発明者】

【氏名】野本 梨菜

(72)【発明者】

【氏名】金谷 宏行

(72)【発明者】

【氏名】中山 昌彦

(72)【発明者】

【氏名】杉山 英行

【テーマコード（参考）】

4M119

5F083

5F092

【Ｆターム（参考）】

4M119AA01

4M119BB01

4M119CC05

4M119DD02

4M119DD24

4M119DD37

4M119EE22

4M119EE27

4M119GG01

4M119GG02

4M119GG07

4M119GG08

4M119JJ03

4M119JJ04

5F083FZ10

5F083GA06

5F083JA60

5F083PR03

5F083PR04

5F083PR21

5F083PR22

5F083PR40

5F092AA04

5F092AB06

5F092AB07

5F092AD25

5F092BB23

5F092BB35

5F092BB36

5F092BB43

5F092BC03

5F092BC04

5F092CA02

5F092CA03

5F092CA08

5F092CA20

(57)【要約】

【課題】メモリセルの特性を維持し且つリーク電流の低減が可能な記憶装置を提供する。
【解決手段】記憶装置は、可変抵抗素子及びスイッチング素子を含むメモリセルを備える。スイッチング素子は、第１導電層と、第２導電層と、第１導電層と第２導電層との間に設けられたスイッチング層と、を含む。スイッチング層は、一つ又は複数のスイッチング部材及び第１絶縁層を含む。スイッチング素子は、スナップバック型の電流－電圧特性を有する。スイッチング層と第１導電層との接続面に沿う一つ又は複数のスイッチング部材の断面積の合計およびスイッチング層と第２導電層との接続面に沿う一つ又は複数のスイッチング部材の断面積の合計は、第１導電層または第２導電層と可変抵抗素子との接続面に沿う断面積よりも小さい。第１絶縁層の熱伝導率は、１．４Ｗ／ｍ／Ｋよりも大きい。
【選択図】図３

【特許請求の範囲】

【請求項1】

可変抵抗素子及びスイッチング素子を含むメモリセルを備える記憶装置であって、
前記スイッチング素子は、第１導電層と、第２導電層と、前記第１導電層と前記第２導電層との間に設けられたスイッチング層と、を含み、
前記スイッチング層は、一つ又は複数のスイッチング部材及び第１絶縁層を含み、
前記スイッチング素子は、スナップバック型の電流－電圧特性を有し、
前記スイッチング層と前記第１導電層との接続面に沿う前記一つ又は複数のスイッチング部材の断面積の合計および前記スイッチング層と前記第２導電層との接続面に沿う前記一つ又は複数のスイッチング部材の断面積の合計は、前記第１導電層または前記第２導電層と前記可変抵抗素子との接続面に沿う断面積よりも小さく、
前記第１絶縁層の熱伝導率は、１．４Ｗ／ｍ／Ｋよりも大きい
記憶装置。

【請求項2】

可変抵抗素子及びスイッチング素子を含むメモリセルを備える記憶装置であって、
前記スイッチング素子は、第１導電層と、第２導電層と、前記第１導電層と前記第２導電層との間に設けられたスイッチング層と、を含み、
前記スイッチング層は、一つ又は複数のスイッチング部材及び第１絶縁層を含み、
前記スイッチング素子は、スナップバック型の電流－電圧特性を有し、
前記スイッチング層と前記第１導電層との接続面に沿う前記一つ又は複数のスイッチング部材の断面積の合計および前記スイッチング層と前記第２導電層との接続面に沿う前記一つ又は複数のスイッチング部材の断面積の合計は、前記第１導電層または前記第２導電層と前記可変抵抗素子との接続面に沿う断面積よりも小さく、
前記第１絶縁層は、酸化ベリリウム（ＢｅＯ）、窒化アルミニウム（ＡｌＮ）、酸化マグネシウム（ＭｇＯ）、窒化シリコン（Ｓｉ_３Ｎ_４）、又は、ダイヤモンドライクカーボンを含む
記憶装置。

【請求項3】

前記スイッチング素子は、フィラメント型のスイッチング素子である
請求項１又は２記載の記憶装置。

【請求項4】

前記スイッチング部材は、金属酸化物を含む
請求項１又は２記載の記憶装置。

【請求項5】

前記スイッチング部材は、ＭＯ_２－Ｘ（Ｍは、セリウム（Ｃｅ）若しくは亜鉛（Ｚｒ））、又は、Ａ_ＸＭ_２Ｏ_４（Ａは、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）又はランタン（Ｌａ）であり、Ｍは、ニッケル（Ｎｉ）、コバルト（Ｃｏ）又はマンガン（Ｍｎ））を含む
請求項１又は２記載の記憶装置。

【請求項6】

前記スイッチング層は、一つのスイッチング部材を含み、
前記第１絶縁層は、前記スイッチング部材の外周面に接する
請求項１又は２記載の記憶装置。

【請求項7】

前記スイッチング層は、複数のスイッチング部材を含み、
前記第１絶縁層は、前記複数のスイッチング部材の外周面に接する
請求項１又は２記載の記憶装置。

【請求項8】

前記スイッチング層は、第２絶縁層を含み、
前記スイッチング部材は、前記第１絶縁層の外周面に接し、
前記第２絶縁層は、前記スイッチング部材の外周面に接する
請求項１又は２記載の記憶装置。

【請求項9】

前記スイッチング素子及び前記可変抵抗素子は直列に接続されており、
第１方向に延伸し、前記メモリセルの一端に接続された第１配線と、
前記第１方向と交差する第２方向に延伸し、前記メモリセルの他端に接続された第２配線と、
をさらに備える
請求項１又は２記載の記憶装置。

【請求項10】

前記可変抵抗素子は磁気抵抗効果素子であり、
可変の磁化方向を有する第１磁性層と、
固定された磁化方向を有する第２磁性層と
前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
を備える
請求項１又は２記載の記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、記憶装置に関する。

【背景技術】

【0002】

半導体基板上に磁気抵抗効果素子等の可変抵抗素子及びセレクタ素子（スイッチング素子）を含むメモリセルが集積化された記憶装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－０４３１３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

メモリセルの特性を維持し且つリーク電流の低減が可能な記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態に係る記憶装置は、可変抵抗素子及びスイッチング素子を含むメモリセルを備える。スイッチング素子は、第１導電層と、第２導電層と、第１導電層と第２導電層との間に設けられたスイッチング層と、を含む。スイッチング層は、一つ又は複数のスイッチング部材及び第１絶縁層を含む。スイッチング素子は、スナップバック型の電流－電圧特性を有する。スイッチング層と第１導電層との接続面に沿う一つ又は複数のスイッチング部材の断面積の合計およびスイッチング層と第２導電層との接続面に沿う一つ又は複数のスイッチング部材の断面積の合計は、第１導電層または第２導電層と可変抵抗素子との接続面に沿う断面積よりも小さい。第１絶縁層の熱伝導率は、１．４Ｗ／ｍ／Ｋよりも大きい。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る記憶装置の一部の構成を示す模式的な回路図である。

【図2】同記憶装置の一部の構成を示す模式的な斜視図である。

【図3】メモリセルＭＣの構成を示す模式的な斜視図である。

【図4】セレクタ素子ＳＥＬに電流掃引した場合の電流－電圧特性を示す模式的なグラフである。

【図5】セレクタ素子ＳＥＬに電流掃引した場合の電流－電圧特性を示す模式的なグラフである。

【図6】第１実施形態に係る記憶装置の読み出し動作の一例について説明するための模式的な回路図である。

【図7】セレクタ層１０６の製造工程について説明するための模式的な断面図である。

【図8】同製造工程について説明するための模式的な断面図である。

【図9】同製造工程について説明するための模式的な断面図である。

【図10】同製造工程について説明するための模式的な断面図である。

【図11】同製造工程について説明するための模式的な断面図である。

【図12】同製造工程について説明するための模式的な断面図である。

【図13】第２実施形態に係る記憶装置の一部の構成を示す模式的な斜視図である。

【図14】セレクタ層２０６の製造工程について説明するための模式的な断面図である。

【図15】同製造工程について説明するための模式的な断面図である。

【図16】同製造工程について説明するための模式的な断面図である。

【図17】第３実施形態に係る記憶装置の一部の構成を示す模式的な斜視図である。

【図18】セレクタ層３０６の製造工程について説明するための模式的な断面図である。

【図19】同製造工程について説明するための模式的な断面図である。

【図20】同製造工程について説明するための模式的な断面図である。

【図21】同製造工程について説明するための模式的な断面図である。

【図22】同製造工程について説明するための模式的な断面図である。

【発明を実施するための形態】

【0007】

次に、実施形態に係る記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

【0008】

また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。

【0009】

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応しても良いし、対応しなくても良い。

【0010】

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。

【0011】

以下、図面を参照して、実施形態に係る記憶装置について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。また、複数の実施形態について共通の部分には共通の符号を付し、説明を省略することがある。

【0012】

［第１実施形態］
［構成］
図１は、第１実施形態に係る記憶装置の一部の構成を示す模式的な回路図である。図２は、同記憶装置の一部の構成を示す模式的な斜視図である。

【0013】

本実施形態に係る記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。

【0014】

メモリセルアレイＭＣＡは、例えば、図２に示す通り、基板１００の上方に設けられる。メモリセルアレイＭＣＡは、複数のビット線（配線）ＢＬと、複数のワード線（配線）ＷＬと、複数のメモリセルＭＣと、を備える。複数のビット線ＢＬ及び複数のワード線ＷＬは、Ｚ方向に離間する。複数のビット線ＢＬは、Ｘ方向に並びＹ方向に延伸する。複数のワード線ＷＬは、Ｙ方向に並びＸ方向に延伸する。複数のメモリセルＭＣは、複数のビット線ＢＬ及び複数のワード線ＷＬに対応して、Ｘ方向及びＹ方向に並ぶ。図１の例において、メモリセルＭＣの一端はビット線ＢＬに接続される。また、メモリセルＭＣの他端はワード線ＷＬに接続される。メモリセルＭＣは、可変抵抗素子ＶＲ及びセレクタ素子（スイッチング素子）ＳＥＬを備える。可変抵抗素子ＶＲ及びセレクタ素子ＳＥＬは、ビット線ＢＬ及びワード線ＷＬの間に直列に接続される。例えば、可変抵抗素子ＶＲの一端が、ワード線ＷＬに接続される。可変抵抗素子ＶＲの他端が、セレクタ素子ＳＥＬの一端に接続される。セレクタ素子ＳＥＬの他端が、ビット線ＢＬに接続される。なお、ビット線ＢＬ及びワード線ＷＬの間における可変抵抗素子ＶＲとセレクタ素子ＳＥＬとの接続関係は、逆であってもよい。

【0015】

尚、図１及び図２を参照して説明した構成は、あくまでも例示である。例えば、メモリセルＭＣの一端はワード線ＷＬに接続されていても良い。また、メモリセルＭＣの他端はビット線ＢＬに接続されていても良い。また、ビット線ＢＬ及びワード線ＷＬの間における可変抵抗素子ＶＲとセレクタ素子ＳＥＬとの接続関係は、逆であってもよい。また、ビット線ＢＬは、ワード線ＷＬより下方に設けられていても良いし、ワード線ＷＬより上方に設けられていても良い。

【0016】

周辺回路ＰＣは、例えば、図２に示す基板１００の上面に設けられる。周辺回路ＰＣは、基板１００の上面に形成された複数の図示しない電界効果トランジスタと、これらに接続された複数の図示しない配線と、を備える。図１の例において、周辺回路ＰＣは、ビット線コンタクトＢＬＣを介してビット線ＢＬに接続される。また、周辺回路ＰＣは、ワード線コンタクトＷＬＣを介してワード線ＷＬに接続される。

【0017】

周辺回路ＰＣは、例えば、メモリセルＭＣから読み出されたユーザデータ及びメモリセルＭＣに書き込むユーザデータを保持するデータレジスタと、読み出し動作又は書き込み動作の対象であるメモリセルＭＣのアドレスデータを保持するアドレスレジスタと、コマンドデータを保持するコマンドレジスタと、を備える。また、周辺回路ＰＣは、例えば、供給された電源電圧等を降圧して電圧供給線に出力する降圧回路と、アドレスデータに対応するビット線ＢＬ及びワード線ＷＬを対応する電圧供給線と導通させる電圧転送回路と、ビット線ＢＬの電圧又は電流に応じて０又は１のデータを出力し、データレジスタに出力するセンスアンプ回路と、を備える。また、周辺回路ＰＣは、例えば、これらを制御するシーケンサ等を備える。

【0018】

図３は、本実施形態に係るメモリセルＭＣの構成を示す模式的な斜視図である。

【0019】

図３に例示するメモリセルＭＣは、図１及び図２を参照して説明したワード線ＷＬ及びビット線ＢＬの間に設けられた電極１０１と、電極１０１及びビット線ＢＬの間に設けられた可変抵抗素子ＶＲと、可変抵抗素子ＶＲ及びビット線ＢＬの間に設けられたセレクタ素子ＳＥＬと、を備える。

【0020】

可変抵抗素子ＶＲは、例えば、ＴＭＲ（tunneling magnetoresistance）効果を利用したＭＴＪ（magnetic tunnel junction）素子である。以下の記述及び図面は、可変抵抗素子ＶＲがＭＴＪ素子である例に基づく。ＭＴＪ素子は、ＭＲＡＭ（Magnetoresistive Random Access Memory）に用いられる素子である。ＭＴＪ素子は、磁気抵抗効果素子（Magnetoresistance effect element）とも呼ばれる。図３に示すように、可変抵抗素子ＶＲは、例えば、磁性層１０２、トンネル絶縁層（非磁性層）１０３、及び磁性層１０４を含む。例えば、磁性層１０２及び磁性層１０４の一方は、他方と比較して、保磁力が高い。また、一方は参照層として機能し、他方は記憶層として機能する。磁性層１０２及び磁性層１０４の磁化方向が平行である状態（Ｐ（parallel）状態）では、磁性層１０２及び磁性層１０４の間の抵抗値は、比較的小さくなる。以下、この状態を、低抵抗状態と呼ぶ。一方、磁性層１０２及び磁性層１０４の磁化方向が反平行である状態（ＡＰ（Antiparallel）状態）では、磁性層１０２及び磁性層１０４の間の抵抗値は、ＴＭＲ効果により、比較的大きくなる。以下、この状態を、高抵抗状態と呼ぶ。本実施形態に係る記憶装置においては、低抵抗状態及び高抵抗状態の一方に“０”を割り当て、他方に“１”を割り当てることにより、１つのメモリセルＭＣに１ビットのデータを記憶させることが可能である。

【0021】

磁性層１０２及び磁性層１０４のうち、記憶層として機能するものは、可変の磁化方向を有する強磁性層を含む。可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。

【0022】

磁性層１０２及び磁性層１０４のうち、参照層として機能するものは、固定された磁化方向を有する強磁性層を含む。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。

【0023】

磁性層１０２及び磁性層１０４は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）のうちの少なくとも１つの元素を含む強磁性層である。また、磁性層１０２及び磁性層１０４は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、磁性層１０２及び磁性層１０４は、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。

【0024】

トンネル絶縁層１０３は、マグネシウム（Ｍｇ）及び酸素（Ｏ）を含んでいても良い。

【0025】

図３に示すように、セレクタ素子ＳＥＬは、例えば、電極１０５、セレクタ層（スイッチング層）１０６、及び電極１０７を含む。電極１０５は、可変抵抗素子ＶＲとセレクタ層１０６とを電気的に接続する。電極１０５は、導電層であり、導電材料で形成されている。具体的には、電極１０５は、金属材料で形成されている。

【0026】

セレクタ層１０６は、セレクタ部材（スイッチング部材）１１１と、絶縁層１１２と、を備える。

【0027】

図示の例において、セレクタ部材１１１は、円柱状に形成されている。セレクタ素子ＳＥＬがオン状態である場合、セレクタ部材１１１には、フィラメント１１３が形成される。フィラメント１１３は、電極１０５，１０７を導通させる。フィラメント１１３は、例えば、酸素欠陥等を含む。セレクタ素子ＳＥＬがオフ状態である場合、フィラメント１１３の少なくとも一部が消失する。以下、この様なセレクタ素子ＳＥＬを、フィラメント型のセレクタ素子と呼ぶ場合がある。

【0028】

セレクタ部材１１１は、例えば、金属酸化物等を含んでいても良い。例えば、セレクタ部材１１１は、ＭＯ_２－Ｘ（Ｍは、セリウム（Ｃｅ）又は亜鉛（Ｚｒ）等）を含んでいても良いし、Ａ_ＸＭ_２Ｏ_４（Ａは、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）又はランタン（Ｌａ）等。Ｍは、ニッケル（Ｎｉ）、コバルト（Ｃｏ）又はマンガン（Ｍｎ）等。）を含んでいても良い。また、セレクタ部材は、これ以外の金属酸化物を含んでいても良いし、金属酸化物以外の材料を含んでいても良い。

【0029】

尚、例えば、セレクタ部材１１１と電極１０５との接触面積又は対向面積を、面積Ｓ_１１１Ｕとする。また、セレクタ部材１１１と電極１０７との接触面積又は対向面積を、面積Ｓ_１１１Ｌとする。また、磁性層１０２と電極１０１との接触面積又は対向面積を、面積Ｓ_１０２Ｕとする。また、磁性層１０４と電極１０５との接触面積又は対向面積を、面積Ｓ_１０４Ｌとする。この場合、面積Ｓ_１１１Ｕ，Ｓ_１１１Ｌは、面積Ｓ_１０２Ｕ，Ｓ_１０４Ｌよりも小さい。

【0030】

また、例えば、セレクタ層１０６と電極１０５との接触面積又は対向面積を、面積Ｓ_１０６Ｕとする。また、セレクタ層１０６と電極１０７との接触面積又は対向面積を、面積Ｓ_１０６Ｌとする。この場合、面積Ｓ_１０６Ｕ，Ｓ_１０６Ｌは、面積Ｓ_１０２Ｕ，Ｓ_１０４Ｌと等しくても良い。少なくとも、面積Ｓ_１１１Ｕ，Ｓ_１１１Ｌは、面積Ｓ_１０６Ｕ，Ｓ_１０６Ｌよりも小さい。

【0031】

絶縁層１１２は、セレクタ部材１１１の外周面に接する。絶縁層１１２は、例えば、熱伝導率が酸化シリコン（ＳｉＯ_２）よりも大きく、且つ、電気抵抗率が酸化シリコン（ＳｉＯ_２）と同程度の材料を含む。尚、酸化シリコン（ＳｉＯ_２）の熱伝導率は、約１．４Ｗ／ｍ／Ｋである。また、酸化シリコン（ＳｉＯ_２）の電気抵抗率は、約１×１０^１６Ω・ｃｍである。

【0032】

絶縁層１１２の材料としては、例えば、酸化ベリリウム（ＢｅＯ）（熱伝導率は約２５０Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０^１６Ω・ｃｍ，結晶構造はウルツ鉱型）、窒化アルミニウム（ＡｌＮ）（熱伝導率は約２８５Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０^１４Ω・ｃｍ，結晶構造はウルツ鉱型）、酸化マグネシウム（ＭｇＯ）（熱伝導率は約５９Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０^１４Ω・ｃｍ，結晶構造は岩塩型）、窒化シリコン（Ｓｉ_３Ｎ_４）（熱伝導率は約２５－５４Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０^１４Ω・ｃｍ，結晶構造は六方晶）、又は、ダイヤモンドライクカーボン（熱伝導率は約２００Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０^２～１×１０^１２Ω・ｃｍ，非晶質）等が挙げられる。

【0033】

電極１０７は、導電層であり、導電材料で形成されている。具体的には、電極１０７は、金属材料で形成されている。

【0034】

電極１０１の上面は、ワード線ＷＬの下面と接していても良い。磁性層１０２の上面は、電極１０１の下面と接していても良い。トンネル絶縁層１０３の上面は、磁性層１０２の下面と接していても良い。磁性層１０４の上面は、トンネル絶縁層１０３の下面と接していても良い。電極１０５の上面は、磁性層１０４の下面と接していても良い。セレクタ層１０６の上面は、電極１０５の下面と接していても良い。電極１０７の上面は、セレクタ層１０６の下面と接していても良い。電極１０７の下面は、ビット線ＢＬの上面と接していても良い。

【0035】

［セレクタ素子ＳＥＬの電気的特性］
図４及び図５は、セレクタ素子ＳＥＬに電流掃引した場合の電流－電圧特性を示す模式的なグラフである。図４及び図５において、縦軸はセレクタ素子ＳＥＬに流れる電流Ｉを示している。尚、図４においては、セレクタ素子ＳＥＬに供給される電流Ｉを、対数として示している。また、横軸は、セレクタ素子ＳＥＬの電極間の電圧Ｖを示している。

【0036】

本実施形態に係るセレクタ素子ＳＥＬは、スナップバック型の電流－電圧特性を有する。以下、スナップバック型の電流－電圧特性について説明する。

【0037】

図４及び図５の例では、電流Ｉが、０以上、電流Ｉ_ＴＨ未満である範囲を、オフ状態として記載している。また、電流Ｉが、電流Ｉ_ＴＨ以上、電流Ｉ_ＨＯＬＤ未満である範囲を、負性微分抵抗状態として記載している。また、電流Ｉが、電流Ｉ_ＨＯＬＤ以上である範囲を、オン状態として記載している。

【0038】

セレクタ素子ＳＥＬの電極間の電圧Ｖを０Ｖからしきい値電圧Ｖ_ＴＨまで増大させた場合、電圧Ｖがしきい値電圧Ｖ_ＴＨに到達するまで、セレクタ素子ＳＥＬはオフ状態である。電圧Ｖがしきい値電圧Ｖ_ＴＨに到達した場合、セレクタ素子ＳＥＬは、オフ状態からオン状態に切り替わる。

【0039】

図４及び図５には、セレクタ素子ＳＥＬがオフ状態であり、且つ、電圧Ｖがしきい値電圧Ｖ_ＴＨである場合の電流Ｉを、電流Ｉ_ＴＨとして示している。また、しきい値電圧Ｖ_ＴＨの半分の電圧を、電圧Ｖ_ＨＡＬＦとして示している。また、セレクタ素子ＳＥＬがオフ状態であり、且つ、電圧Ｖが電圧Ｖ_ＨＡＬＦである場合の電流Ｉを、電流Ｉ_ＨＡＬＦとして示している。

【0040】

セレクタ素子ＳＥＬがオン状態である場合に、電圧Ｖをしきい値電圧Ｖ_ＴＨからホールド電圧Ｖ_ＨＯＬＤまで減少させた場合、電圧Ｖがホールド電圧Ｖ_ＨＯＬＤに到達するまで、セレクタ素子ＳＥＬはオン状態である。電圧Ｖがホールド電圧Ｖ_ＨＯＬＤに到達した場合、セレクタ素子ＳＥＬは、オン状態からオフ状態に切り替わる。

【0041】

図４及び図５には、セレクタ素子ＳＥＬがオン状態であり、且つ、電圧Ｖがしきい値電圧Ｖ_ＴＨである場合の電流Ｉを、電流Ｉ_ＯＮとして示している。また、セレクタ素子ＳＥＬがオン状態であり、且つ、電圧Ｖがホールド電圧Ｖ_ＨＯＬＤである場合の電流Ｉを、電流Ｉ_ＨＯＬＤとして示している。図示の例において、ホールド電圧Ｖ_ＨＯＬＤは、電圧Ｖ_ＨＡＬＦよりも小さい。

【0042】

［読み出し動作］
図６は、本実施形態に係る記憶装置の読み出し動作の一例について説明するための模式的な回路図である。図６の例では、読み出し動作の対象であるワード線ＷＬを、選択ワード線ＷＬｓとして示している。また、読み出し動作の対象であるビット線ＢＬを、選択ビット線ＢＬｓとして示している。また、読み出し動作の対象であるメモリセルＭＣを、選択メモリセルＭＣｓとして示している。

【0043】

読み出し動作に際しては、例えば図６に示す様に、選択ワード線ＷＬｓにしきい値電圧Ｖ_ＴＨ及び電圧αの合計を供給する。電圧αは、ＭＴＪ等における電圧降下分に相当する。また、選択ビット線ＢＬｓに０Ｖを供給する。また、その他のワード線ＷＬ及びビット線ＢＬに、電圧Ｖ_ＨＡＬＦ及び電圧α／２の合計を供給する。

【0044】

これにより、選択メモリセルＭＣｓには、しきい値電圧Ｖ_ＴＨ及び電圧αの合計が供給される。また、選択メモリセルＭＣｓのセレクタ素子ＳＥＬにはしきい値電圧Ｖ_ＴＨ程度の電圧が供給され、このセレクタ素子ＳＥＬはオン状態となる。

【0045】

その他のメモリセルＭＣのうち、選択ワード線ＷＬｓ又は選択ビット線ＢＬｓに接続されたものには、電圧Ｖ_ＨＡＬＦ及び電圧α／２の合計が供給される。これらのメモリセルＭＣを、半選択メモリセルＭＣと呼ぶ。また、これらのメモリセルＭＣのセレクタ素子ＳＥＬには電圧Ｖ_ＨＡＬＦ程度の電圧が供給され、このセレクタ素子ＳＥＬはオフ状態に維持される。

【0046】

その他のメモリセルＭＣには、０Ｖが供給される。これらのメモリセルＭＣを、非選択メモリセルＭＣと呼ぶ。これらのメモリセルＭＣのセレクタ素子ＳＥＬはオフ状態に維持される。

【0047】

また、図６に例示する読み出し動作においては、例えば、選択ビット線ＢＬｓに流れる電流が所定のしきい値よりも大きい場合には、選択メモリセルＭＣｓの状態を、低抵抗状態と判定する。また、選択ビット線ＢＬｓに流れる電流が所定のしきい値よりも小さい場合には、選択メモリセルＭＣｓの状態を、高抵抗状態と判定する。

【0048】

［セレクタ素子ＳＥＬの好ましい特性］
記憶装置の低消費電力化のためには、図４及び図５を参照して説明した、しきい値電圧Ｖ_ＴＨが小さいことが望ましい。また、しきい値電圧Ｖ_ＴＨが小さい場合、周辺回路ＰＣに使用するトランジスタのサイズを小さくすることが可能である。従って、周辺回路ＰＣの小面積化の観点からも、しきい値電圧Ｖ_ＴＨが小さいことが望ましい。

【0049】

また、図６を参照して説明した様な読み出し動作を実行する場合、可変抵抗素子ＶＲの状態を、選択ビット線ＢＬｓに流れる電流によって判定する。ここで、図６を参照して説明した様な読み出し動作を実行する場合、選択ビット線ＢＬｓに接続された半選択メモリセルＭＣには、電圧Ｖ_ＨＡＬＦ及び電圧α／２の合計が供給される。これにより、これらの半選択メモリセルＭＣには、図４及び図５を参照して説明した電流Ｉ_ＨＡＬＦ程度の電流（リーク電流）が流れる場合がある。例えば、選択ビット線ＢＬｓに接続されたメモリセルＭＣの数が一定以上の数である場合、選択ビット線ＢＬｓにおけるノイズ電流が大きくなりすぎてしまい、選択メモリセルＭＣｓに流れる電流と、半選択メモリセルＭＣに流れるリーク電流とを判別できなくなってしまうおそれがある。従って、図４及び図５を参照して説明した電流Ｉ_ＯＮは大きい方が好ましく、電流Ｉ_ＨＡＬＦは小さい方が好ましい。

【0050】

しかしながら、一般的に、しきい値電圧Ｖ_ＴＨと電流Ｉ_ＨＡＬＦとの関係は、トレードオフになっている。即ち、しきい値電圧Ｖ_ＴＨが小さいほど、電流Ｉ_ＨＡＬＦは大きい。また、電流Ｉ_ＨＡＬＦが小さいほど、しきい値電圧Ｖ_ＴＨは大きい。

【0051】

［電流Ｉ_ＨＡＬＦの削減］
図３を参照して説明した通り、本実施形態に係るセレクタ部材１１１は、フィラメント型のセレクタ素子である。セレクタ素子ＳＥＬがオン状態である場合、電極１０５と電極１０７とは、フィラメント１１３を介して導通する。一方、セレクタ素子ＳＥＬがオフ状態である場合、フィラメント１１３の少なくとも一部が消失している。

【0052】

この様な構成においては、セレクタ素子ＳＥＬがオン状態である場合にセレクタ素子ＳＥＬに流れる電流（以下、「ＯＮ電流」と呼ぶ。）は、主としてフィラメント１１３に流れる。従って、セレクタ素子ＳＥＬのＯＮ電流は、セレクタ部材１１１のＸＹ断面における断面積に依存しない。一方、セレクタ素子ＳＥＬがオフ状態である場合にセレクタ素子ＳＥＬに流れる電流（以下、「ＯＦＦ電流」と呼ぶ。）は、セレクタ部材１１１全体に流れる。従って、セレクタ素子ＳＥＬのＯＦＦ電流は、セレクタ部材１１１のＸＹ断面における断面積に依存する。

【0053】

従って、図３に例示した様に、セレクタ部材１１１のＸＹ断面における断面積を削減することにより、ＯＮ電流を抑制することなく、ＯＦＦ電流を抑制可能である。また、この様な方法により、しきい値電圧Ｖ_ＴＨを増大させることなく、電流Ｉ_ＨＡＬＦを抑制可能である。

【0054】

［セレクタ部材１１１のジュール熱］
図３に例示した構造では、セレクタ部材１１１の外周面が、絶縁層１１２によって覆われている。ここで、例えば、絶縁層１１２が酸化シリコン（ＳｉＯ_２）等の、熱伝導率の低い材料から形成されていた場合、セレクタ部材１１１において発生したジュール熱を逃がしづらく、セレクタ部材１１１の温度が上昇しやすくなる場合がある。

【0055】

ここで、セレクタ部材１１１の温度が上昇しやすくなった場合、図４及び図５を参照して説明したホールド電圧Ｖ_ＨＯＬＤが小さくなる場合がある。しきい値電圧Ｖ_ＴＨとホールド電圧Ｖ_ＨＯＬＤとの差が大きくなった場合、セレクタ素子ＳＥＬがオフ状態からオン状態に切り替わった際にメモリセルＭＣに流れる過渡的な電流（以下、「スパイク電流」と呼ぶ。）が、大きくなってしまう場合がある。メモリセルＭＣに大きいスパイク電流が流れると、ＭＴＪ素子（可変抵抗素子ＶＲ）の状態が変化してデータが書き変わってしまったり、メモリセルＭＣ中の膜質の劣化を引き起こす場合がある。

【0056】

また、セレクタ部材１１１の温度が上昇しやすくなった場合、熱の影響によって、ＭＴＪ素子（可変抵抗素子ＶＲ）中の膜質の劣化を招く場合もある。この様な場合、ＭＴＪ素子（可変抵抗素子ＶＲ）中のデータ保持特性が悪化したり、トンネル絶縁層１０３の絶縁破壊等に繋がってしまったりする場合がある。

【0057】

そこで、本実施形態に係る絶縁層１１２は、上述の通り、比較的熱伝導率の高い材料を含んでいる。この様な構成によれば、セレクタ部材１１１の温度の上昇に伴う種々の現象の発生を抑制して、長寿命な記憶装置を提供することが可能となる。

【0058】

以上で説明された本実施形態に係る記憶装置によれば、メモリセルの特性を維持し且つリーク電流の低減が可能となる。

【0059】

［セレクタ層１０６の製造工程］
図７～図１２は、セレクタ層１０６の製造工程について説明するための模式的な断面図である。

【0060】

セレクタ層１０６の製造に際しては、図７に示す様に、電極１０７の上面に、絶縁層１１２を形成する。この工程は、例えば、スパッタ等のＰＶＤ（Physical Vapor Deposition）又はＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。

【0061】

次に、図８に示す様に、絶縁層１１２の上面に、マスク１２１を形成する。また、フォトリソグラフィー及びエッチング等の手段により、マスク１２１に、開口１２２を形成する。開口１２２は、Ｚ方向から見て、セレクタ部材１１１と対応する位置に設けられる。開口１２２は、絶縁層１１２の上面を露出させる。

【0062】

次に、図９に示す様に、絶縁層１１２の一部を除去して、開口１１１Ａを形成する。開口１１１Ａは、セレクタ部材１１１と対応する位置に設けられる。開口１１１Ａは、電極１０７の上面を露出させる。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって行われる。

【0063】

次に、図１０に示す様に、開口１１１Ａの内部及びマスク１２１の上面に、セレクタ部材１１１Ｂを形成する。この工程は、例えば、スパッタ等のＰＶＤ又はＣＶＤ等の方法によって行う。

【0064】

次に、図１１に示す様に、マスク１２１を除去する。この工程では、マスク１２１の上面に形成されたセレクタ部材１１１Ｂも除去される。この工程において開口１１１Ａの内部に残存したセレクタ部材１１１Ｂは、セレクタ部材１１１となる。

【0065】

次に、図１２に示す様に、絶縁層１１２の一部を除去して、絶縁層１１２の上面と、セレクタ部材１１１の上面と、の高さ位置を揃える。この工程は、例えば、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理、又はＲＩＥ等によるエッチング処理によって行われる。

【0066】

尚、この工程の後、図３を参照して説明した電極１０５、磁性層１０４、トンネル絶縁層１０３、磁性層１０２及び電極１０１が形成される。この工程は、例えば、スパッタ等のＰＶＤ又はＣＶＤ等の方法によって行う。

【0067】

［第２実施形態］
図１３は、第２実施形態に係る記憶装置の一部の構成を示す模式的な斜視図である。

【0068】

第２実施形態に係る記憶装置は、基本的には、第１実施形態に係る記憶装置と同様に構成されている。ただし、第２実施形態に係る記憶装置は、メモリセルＭＣのかわりに、メモリセルＭＣ２を備えている。メモリセルＭＣ２は、基本的には、メモリセルＭＣと同様に構成されている。ただし、メモリセルＭＣ２は、セレクタ層１０６のかわりに、セレクタ層２０６を備える。

【0069】

メモリセルＭＣ２において、セレクタ層２０６の上面は、電極１０５の下面と接していても良い。また、電極１０７の上面は、セレクタ層２０６の下面と接していても良い。

【0070】

セレクタ層２０６は、複数のセレクタ部材２１１と、絶縁層２１２と、を備える。

【0071】

第２実施形態に係るセレクタ素子ＳＥＬも、フィラメント型のセレクタ素子である。例えば、セレクタ素子ＳＥＬがオン状態である場合、複数のセレクタ部材２１１のうちの少なくとも一つに、図３を参照して説明した様なフィラメント１１３が形成される。

【0072】

尚、例えば、これら複数のセレクタ部材２１１と電極１０５との接触面積又は対向面積の合計を、面積Ｓ_２１１Ｕとする。また、これら複数のセレクタ部材２１１と電極１０７との接触面積又は対向面積の合計を、面積Ｓ_２１１Ｌとする。この場合、面積Ｓ_２１１Ｕ，Ｓ_２１１Ｌは、面積Ｓ_１０２Ｕ，Ｓ_１０４Ｌよりも小さい。

【0073】

また、例えば、セレクタ層２０６と電極１０５との接触面積又は対向面積を、面積Ｓ_２０６Ｕとする。また、セレクタ層２０６と電極１０７との接触面積又は対向面積を、面積Ｓ_２０６Ｌとする。この場合、面積Ｓ_２０６Ｕ，Ｓ_２０６Ｌは、面積Ｓ_１０２Ｕ，Ｓ_１０４Ｌと等しくても良い。少なくとも、面積Ｓ_２１１Ｕ，Ｓ_２１１Ｌは、面積Ｓ_２０６Ｕ，Ｓ_２０６Ｌよりも小さい。

【0074】

絶縁層２１２は、１つのセレクタ層２０６に含まれる複数のセレクタ部材２１１の外周面に接する。絶縁層２１２は、例えば、熱伝導率が酸化シリコン（ＳｉＯ_２）よりも大きく、且つ、電気抵抗率が酸化シリコン（ＳｉＯ_２）と同程度の材料を含む。

【0075】

絶縁層２１２は、絶縁層１１２に使用可能な材料として例示した材料のいずれかを含んでいても良い。

【0076】

第２実施形態の構成によっても、第１実施形態の構成と同様に、メモリセルの特性を維持し且つリーク電流の低減が可能な記憶装置を提供することが可能となる。

【0077】

［セレクタ層２０６の製造工程］
図１４～図１６は、セレクタ層２０６の製造工程について説明するための模式的な断面図である。

【0078】

セレクタ層２０６の製造に際しては、図１４に示す様に、電極１０７の上面に、複数のセレクタ部材２１１を形成する。この工程は、例えば、スパッタ等のＰＶＤ等の方法によって行う。また、この工程は、例えば、電極１０７とセレクタ部材２１１との間の濡れ性が悪く、セレクタ部材２１１の表面張力が大きくなる様な条件で実行しても良い。

【0079】

次に、図１５に示す様に、電極１０７の上面及びセレクタ部材２１１の上面に、絶縁層２１２Ａを形成する。この工程は、例えば、スパッタ等のＰＶＤ等の方法によって行う。

【0080】

次に、図１６に示す様に、絶縁層２１２Ａの一部を除去して、絶縁層２１２Ａの上面と、セレクタ部材２１１の上面と、の高さ位置を揃える。この工程は、例えば、ＣＭＰ等の平坦化処理、又はＲＩＥ等によるエッチング処理によって行われる。この工程においてセレクタ部材２１１と同じ高さ位置に残存した絶縁層２１２Ａは、絶縁層２１２となる。

【0081】

［第３実施形態］
図１７は、第３実施形態に係る記憶装置の一部の構成を示す模式的な斜視図である。

【0082】

第３実施形態に係る記憶装置は、基本的には、第１実施形態に係る記憶装置と同様に構成されている。ただし、第３実施形態に係る記憶装置は、メモリセルＭＣのかわりに、メモリセルＭＣ３を備えている。メモリセルＭＣ３は、基本的には、メモリセルＭＣと同様に構成されている。ただし、メモリセルＭＣ３は、セレクタ層１０６のかわりに、セレクタ層３０６を備える。

【0083】

メモリセルＭＣ３において、セレクタ層３０６の上面は、電極１０５の下面と接していても良い。また、電極１０７の上面は、セレクタ層３０６の下面と接していても良い。

【0084】

セレクタ層３０６は、絶縁層３１１と、セレクタ部材３１２と、絶縁層３１３と、を備える。

【0085】

図示の例において、絶縁層３１１は、円柱状に形成されている。絶縁層３１１は、例えば、熱伝導率が酸化シリコン（ＳｉＯ_２）よりも大きく、且つ、電気抵抗率が酸化シリコン（ＳｉＯ_２）と同程度の材料を含む。

【0086】

絶縁層３１１は、絶縁層１１２に使用可能な材料として例示した材料のいずれかを含んでいても良い。

【0087】

図示の例において、セレクタ部材３１２は、絶縁層３１１の外周面に接する円筒状の形状を有する。第３実施形態に係るセレクタ素子ＳＥＬも、フィラメント型のセレクタ素子である。例えば、セレクタ素子ＳＥＬがオン状態である場合、セレクタ部材３１２には、図３を参照して説明した様なフィラメント１１３が形成される。

【0088】

尚、例えば、セレクタ部材３１２と電極１０５との接触面積又は対向面積を、面積Ｓ_３１２Ｕとする。また、セレクタ部材３１２と電極１０７との接触面積又は対向面積を、面積Ｓ_３１２Ｌとする。この場合、面積Ｓ_３１２Ｕ，Ｓ_３１２Ｌは、面積Ｓ_１０２Ｕ，Ｓ_１０４Ｌよりも小さい。

【0089】

また、例えば、セレクタ層３０６と電極１０５との接触面積又は対向面積を、面積Ｓ_３０６Ｕとする。また、セレクタ層３０６と電極１０７との接触面積又は対向面積を、面積Ｓ_３０６Ｌとする。この場合、面積Ｓ_３０６Ｕ，Ｓ_３０６Ｌは、面積Ｓ_１０２Ｕ，Ｓ_１０４Ｌと等しくても良い。少なくとも、面積Ｓ_３１２Ｕ，Ｓ_３１２Ｌは、面積Ｓ_３０６Ｕ，Ｓ_３０６Ｌよりも小さい。

【0090】

絶縁層３１３は、セレクタ部材３１２の外周面に接する。絶縁層３１３は、例えば、熱伝導率が酸化シリコン（ＳｉＯ_２）よりも大きく、且つ、電気抵抗率が酸化シリコン（ＳｉＯ_２）と同程度の材料を含む。

【0091】

絶縁層３１３は、絶縁層１１２に使用可能な材料として例示した材料のいずれかを含んでいても良い。

【0092】

第３実施形態の構成によっても、第１実施形態の構成と同様に、メモリセルの特性を維持し且つリーク電流の低減が可能な記憶装置を提供することが可能となる。

【0093】

［セレクタ層３０６の製造工程］
図１８～図２１は、セレクタ層３０６の製造工程について説明するための模式的な断面図である。

【0094】

セレクタ層３０６の製造に際しては、図１８に示す様に、電極１０７の上面に、絶縁層３１１Ａを形成する。この工程は、例えば、図７を参照して説明した工程と同様に行われる。

【0095】

次に、絶縁層３１１Ａの上面に、マスク３２１を形成する。また、フォトリソグラフィー及びエッチング等の手段により、マスク３２１の一部を除去する。マスク３２１は、Ｚ方向から見て、絶縁層３１１（図１７）と対応する位置に残存する。

【0096】

次に、図１９に示す様に、絶縁層３１１Ａの一部を除去して、絶縁層３１１を形成する。この工程は、例えば、ＲＩＥ等の異方性エッチングによって行われる。

【0097】

次に、図２０に示す様に、絶縁層３１１及びマスク３２１の外周面、並びに、マスク３２１の上面に、セレクタ部材３１２Ａを形成する。この工程は、例えば、ＣＶＤ又はＡＬＤ（Atomic Layer Deposition）等の方法によって行う。この工程において、電極１０７上面にセレクタ部材３１２Ａが同時に形成されてしまう場合がある。その様な場合は、電極１０７上面のセレクタ部材３１２ＡをＲＩＥ等により除去しても良い。

【0098】

次に、図２１に示す様に、電極１０７の上面、及び、セレクタ部材３１２Ａの上面に、絶縁層３１３Ａを形成する。この工程は、例えば、ＣＶＤ又はＡＬＤ（Atomic Layer Deposition）等の方法によって行う。

【0099】

次に、図２２に示す様に、絶縁層３１３Ａ及びセレクタ部材３１２Ａの一部、並びに、マスク３２１を除去して、絶縁層３１１の上面と、セレクタ部材３１２Ａの上面と、絶縁層３１３Ａの上面と、の高さ位置を揃える。この工程は、例えば、ＣＭＰ等の平坦化処理、又はＲＩＥ等によるエッチング処理によって行われる。この工程において残存したセレクタ部材３１２Ａの一部は、セレクタ部材３１２となる。また、この工程において残存した絶縁層３１３Ａの一部は、絶縁層３１３となる。

【0100】

［その他］
以上、第１実施形態～第３実施形態に係る記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成等については、適宜調整可能である。例えば、第１実施形態～第３実施形態において、セレクタ素子ＳＥＬは、フィラメント型でなくても良い。

【0101】

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0102】

１００…基板、１０１…電極、１０２…磁性層、１０３…トンネル絶縁層（非磁性層）、１０４…磁性層、１０５…電極（導電層）、１０６…セレクタ層、１０７…電極（導電層）、１１１…セレクタ部材（スイッチング部材）、１１２…絶縁層、１１３…フィラメント、ＢＬ…ビット線（配線）、ＷＬ…ワード線（配線）、ＭＣ…メモリセル、ＶＲ…可変抵抗素子（磁気抵抗効果素子）、ＳＥＬ…セレクタ素子（スイッチング素子）。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】