(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023140604
(43)【公開日】2023-10-05
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/08 20060101AFI20230928BHJP
H10B 41/27 20230101ALI20230928BHJP
H10B 41/50 20230101ALI20230928BHJP
H10B 41/40 20230101ALI20230928BHJP
H01L 21/336 20060101ALI20230928BHJP
G11C 16/04 20060101ALI20230928BHJP
【ＦＩ】
G11C16/08
H01L27/11556
H01L27/11548
H01L27/11526
H01L29/78 371
G11C16/04 170
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022046520
(22)【出願日】2022-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】細谷 啓司
(72)【発明者】
【氏名】荒井 史隆
(72)【発明者】
【氏名】小迫 寛明
(72)【発明者】
【氏名】掛川 卓由
(72)【発明者】
【氏名】内藤 慎哉
(72)【発明者】
【氏名】福岡 諒
(72)【発明者】
【氏名】松尾 浩司
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA01
5B225CA01
5B225EA05
5B225EC02
5B225EC04
5B225EC06
5B225FA07
5F083EP02
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA02
5F083JA03
5F083JA05
5F083JA19
5F083JA32
5F083JA35
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F101BA01
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルアレイ及び周辺回路を備える。メモリセルアレイは、複数の第１半導体層と、複数の第１ビア電極と、を備える。周辺回路は、複数の第１ビア電極に対応して設けられた複数の第１ノードと、複数の第１ノードを充電する充電回路と、複数の第１ノードを放電する放電回路と、入力されたアドレス信号に応じて、複数の第１ノードのうちの一つを充電回路又は放電回路と導通させるアドレス選択回路と、複数の第１ノードのうちの２つの間の電流経路にそれぞれ設けられた複数の第１トランジスタと、複数の第１ビア電極に対応して設けられ、複数の第１ノードのいずれかに接続された入力端子と、複数の第１ビア電極のいずれかに接続された出力端子と、を備える複数の増幅回路と、を備える。
【選択図】図１７
【解決手段】半導体記憶装置は、メモリセルアレイ及び周辺回路を備える。メモリセルアレイは、複数の第１半導体層と、複数の第１ビア電極と、を備える。周辺回路は、複数の第１ビア電極に対応して設けられた複数の第１ノードと、複数の第１ノードを充電する充電回路と、複数の第１ノードを放電する放電回路と、入力されたアドレス信号に応じて、複数の第１ノードのうちの一つを充電回路又は放電回路と導通させるアドレス選択回路と、複数の第１ノードのうちの２つの間の電流経路にそれぞれ設けられた複数の第１トランジスタと、複数の第１ビア電極に対応して設けられ、複数の第１ノードのいずれかに接続された入力端子と、複数の第１ビア電極のいずれかに接続された出力端子と、を備える複数の増幅回路と、を備える。
【選択図】図１７
【特許請求の範囲】
【請求項1】
メモリセルアレイ及び周辺回路を備え、
前記メモリセルアレイは、
第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ複数の第１半導体層と、
前記第２方向に隣り合う２つの前記第１半導体層の間にそれぞれ設けられた複数の第１ビア電極と
を備え、
前記周辺回路は、
前記複数の第１ビア電極に対応して設けられた複数の第１ノードと、
前記複数の第１ノードを充電する充電回路と、
前記複数の第１ノードを放電する放電回路と、
前記複数の第１ノードと前記充電回路との間の電流経路、又は、前記複数の第１ノードと前記放電回路との間の電流経路に設けられ、入力されたアドレス信号に応じて、前記複数の第１ノードのうちの一つを前記充電回路又は前記放電回路と導通させるアドレス選択回路と、
前記複数の第１ノードのうちの２つの間の電流経路にそれぞれ設けられた複数の第１トランジスタと、
前記複数の第１ビア電極に対応して設けられ、前記複数の第１ノードのいずれかに接続された入力端子と、前記複数の第１ビア電極のいずれかに接続された出力端子と、を備える複数の増幅回路と
を備える半導体記憶装置。
前記メモリセルアレイは、
第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ複数の第１半導体層と、
前記第２方向に隣り合う２つの前記第１半導体層の間にそれぞれ設けられた複数の第１ビア電極と
を備え、
前記周辺回路は、
前記複数の第１ビア電極に対応して設けられた複数の第１ノードと、
前記複数の第１ノードを充電する充電回路と、
前記複数の第１ノードを放電する放電回路と、
前記複数の第１ノードと前記充電回路との間の電流経路、又は、前記複数の第１ノードと前記放電回路との間の電流経路に設けられ、入力されたアドレス信号に応じて、前記複数の第１ノードのうちの一つを前記充電回路又は前記放電回路と導通させるアドレス選択回路と、
前記複数の第１ノードのうちの２つの間の電流経路にそれぞれ設けられた複数の第１トランジスタと、
前記複数の第１ビア電極に対応して設けられ、前記複数の第１ノードのいずれかに接続された入力端子と、前記複数の第１ビア電極のいずれかに接続された出力端子と、を備える複数の増幅回路と
を備える半導体記憶装置。
【請求項2】
前記複数の第１ビア電極のいずれかと、前記複数の増幅回路のいずれかの出力端子と、の間の電流経路に設けられた抵抗素子を備える
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記複数の第１ビア電極のいずれかと、前記抵抗素子と、の間の電流経路に設けられたダミーメモリセルを備える
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
読出動作及び書込動作の少なくとも一方において、
前記アドレス選択回路に前記アドレス信号を入力し、
前記複数の第１トランジスタの一部のゲート電極に、前記第１トランジスタをＯＮ状態とする電圧を供給する
請求項１～３のいずれか１項記載の半導体記憶装置。
前記アドレス選択回路に前記アドレス信号を入力し、
前記複数の第１トランジスタの一部のゲート電極に、前記第１トランジスタをＯＮ状態とする電圧を供給する
請求項１～３のいずれか１項記載の半導体記憶装置。
【請求項5】
メモリセルアレイ及び周辺回路を備え、
前記メモリセルアレイは、第１方向に並ぶ複数のメモリブロックを備え、
前記複数のメモリブロックは、それぞれ、前記第１方向と交差する第２方向に並ぶ複数のサブブロックを備え、
前記複数のサブブロックは、それぞれ、
前記第１方向に延伸する第１半導体層と、
前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１半導体層に対向する第２ビア電極と、
前記第１半導体層及び前記第２ビア電極の間に設けられた電荷蓄積層と
を備え、
前記複数のメモリブロックは第１メモリブロックを含み、
前記周辺回路は、
前記第１メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる第２ビア電極にそれぞれ接続された複数の第１サブワード線と、
前記複数の第１サブワード線に電気的に接続された第１グローバルワード線と、
前記複数の第１サブワード線のいずれかと、前記第１グローバルワード線と、の間にそれぞれ電気的に接続された複数の第２トランジスタと
を備える半導体記憶装置。
前記メモリセルアレイは、第１方向に並ぶ複数のメモリブロックを備え、
前記複数のメモリブロックは、それぞれ、前記第１方向と交差する第２方向に並ぶ複数のサブブロックを備え、
前記複数のサブブロックは、それぞれ、
前記第１方向に延伸する第１半導体層と、
前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１半導体層に対向する第２ビア電極と、
前記第１半導体層及び前記第２ビア電極の間に設けられた電荷蓄積層と
を備え、
前記複数のメモリブロックは第１メモリブロックを含み、
前記周辺回路は、
前記第１メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる第２ビア電極にそれぞれ接続された複数の第１サブワード線と、
前記複数の第１サブワード線に電気的に接続された第１グローバルワード線と、
前記複数の第１サブワード線のいずれかと、前記第１グローバルワード線と、の間にそれぞれ電気的に接続された複数の第２トランジスタと
を備える半導体記憶装置。
【請求項6】
前記複数のメモリブロックは、前記第１メモリブロックと異なる第２メモリブロックを含み、
前記周辺回路は、
前記第２メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる複数の第２ビア電極にそれぞれ接続された複数の第２サブワード線と、
前記複数の第２サブワード線のいずれかと、前記第１グローバルワード線と、の間にそれぞれ電気的に接続された複数の第３トランジスタと
を備える請求項５記載の半導体記憶装置。
前記周辺回路は、
前記第２メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる複数の第２ビア電極にそれぞれ接続された複数の第２サブワード線と、
前記複数の第２サブワード線のいずれかと、前記第１グローバルワード線と、の間にそれぞれ電気的に接続された複数の第３トランジスタと
を備える請求項５記載の半導体記憶装置。
【請求項7】
消去動作において、
前記複数の第２トランジスタの少なくとも一つのゲート電極に、前記第２トランジスタをＯＮ状態とする電圧が供給され、
前記複数の第２トランジスタの少なくとも一つのゲート電極に、前記第２トランジスタをＯＦＦ状態とする電圧が供給される
請求項５又は６記載の半導体記憶装置。
前記複数の第２トランジスタの少なくとも一つのゲート電極に、前記第２トランジスタをＯＮ状態とする電圧が供給され、
前記複数の第２トランジスタの少なくとも一つのゲート電極に、前記第２トランジスタをＯＦＦ状態とする電圧が供給される
請求項５又は６記載の半導体記憶装置。
【請求項8】
前記複数のメモリブロックは、前記第１メモリブロックと異なる第３メモリブロックを含み、
前記周辺回路は、
前記第３メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる複数の第２ビア電極にそれぞれ接続された複数の第３サブワード線と、
前記複数の第３サブワード線に電気的に接続された第２グローバルワード線と、
前記複数の第３サブワード線のいずれかと、前記第２グローバルワード線と、の間にそれぞれ電気的に接続された複数の第４トランジスタと
を備え、
読出動作において、
前記複数の第２トランジスタの少なくとも一つのゲート電極に、前記第２トランジスタをＯＮ状態とする電圧が供給され、
前記複数の第２トランジスタの少なくとも一つのゲート電極に、前記第２トランジスタをＯＦＦ状態とする電圧が供給され、
前記複数の第４トランジスタの少なくとも一つのゲート電極に、前記第４トランジスタをＯＮ状態とする電圧が供給され、
前記複数の第４トランジスタの少なくとも一つのゲート電極に、前記第４トランジスタをＯＦＦ状態とする電圧が供給される
請求項５～７のいずれか１項記載の半導体記憶装置。
前記周辺回路は、
前記第３メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる複数の第２ビア電極にそれぞれ接続された複数の第３サブワード線と、
前記複数の第３サブワード線に電気的に接続された第２グローバルワード線と、
前記複数の第３サブワード線のいずれかと、前記第２グローバルワード線と、の間にそれぞれ電気的に接続された複数の第４トランジスタと
を備え、
読出動作において、
前記複数の第２トランジスタの少なくとも一つのゲート電極に、前記第２トランジスタをＯＮ状態とする電圧が供給され、
前記複数の第２トランジスタの少なくとも一つのゲート電極に、前記第２トランジスタをＯＦＦ状態とする電圧が供給され、
前記複数の第４トランジスタの少なくとも一つのゲート電極に、前記第４トランジスタをＯＮ状態とする電圧が供給され、
前記複数の第４トランジスタの少なくとも一つのゲート電極に、前記第４トランジスタをＯＦＦ状態とする電圧が供給される
請求項５～７のいずれか１項記載の半導体記憶装置。
【請求項9】
前記複数の第２トランジスタは、それぞれ、
第２半導体層と、
前記第２半導体層の、前記第３方向における前記メモリセルアレイと反対側の面に対向する第１ゲート電極と、
前記第２半導体層の、前記第３方向における前記メモリセルアレイ側の面に対向する第２ゲート電極と
を備える請求項５～８のいずれか１項記載の半導体記憶装置。
第２半導体層と、
前記第２半導体層の、前記第３方向における前記メモリセルアレイと反対側の面に対向する第１ゲート電極と、
前記第２半導体層の、前記第３方向における前記メモリセルアレイ側の面に対向する第２ゲート電極と
を備える請求項５～８のいずれか１項記載の半導体記憶装置。
【請求項10】
前記第１ゲート電極及び前記第２ゲート電極は、お互いに導通している
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項11】
前記第１ゲート電極及び前記第２ゲート電極は、電気的に独立している
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項12】
前記第２半導体層の前記第２ゲート電極との対向面の面積は、前記第２半導体層の前記第１ゲート電極との対向面の面積よりも大きい
請求項９～１１のいずれか１項記載の半導体記憶装置。
請求項９～１１のいずれか１項記載の半導体記憶装置。
【請求項13】
メモリセルアレイ及び周辺回路を備え、
前記メモリセルアレイは、
第１方向に延伸する第１半導体層と、
前記第１方向と交差する第２方向において前記第１半導体層に対向し、前記第１方向及び前記第２方向と交差する第３方向に延伸する第２ビア電極と、
前記第１半導体層及び前記第２ビア電極の間に設けられた電荷蓄積層と
を備え、
前記周辺回路は、
前記第１方向又は前記第２方向に延伸する第３半導体層と、
前記第３半導体層に対して前記第３方向における一方側に設けられ、前記第３半導体層に対向し、前記第１半導体層に電気的に接続された第３ゲート電極と、
前記第３半導体層に対して前記第３方向における他方側に設けられ、前記第３方向における一端において前記第３半導体層に接続され、前記第３方向における他端において第１配線に接続されたビアコンタクト電極と、
前記第３半導体層に対して前記第３方向における他方側に設けられ、前記ビアコンタクト電極の外周面を覆う第１絶縁層と、
前記第３半導体層に対して前記第３方向における他方側に設けられ、前記第１絶縁層と熱伝導率が異なる第１領域と
を備え、
前記第１領域から前記第３半導体層までの距離は、前記第１配線から前記第３半導体層までの距離よりも小さい
半導体記憶装置。
前記メモリセルアレイは、
第１方向に延伸する第１半導体層と、
前記第１方向と交差する第２方向において前記第１半導体層に対向し、前記第１方向及び前記第２方向と交差する第３方向に延伸する第２ビア電極と、
前記第１半導体層及び前記第２ビア電極の間に設けられた電荷蓄積層と
を備え、
前記周辺回路は、
前記第１方向又は前記第２方向に延伸する第３半導体層と、
前記第３半導体層に対して前記第３方向における一方側に設けられ、前記第３半導体層に対向し、前記第１半導体層に電気的に接続された第３ゲート電極と、
前記第３半導体層に対して前記第３方向における他方側に設けられ、前記第３方向における一端において前記第３半導体層に接続され、前記第３方向における他端において第１配線に接続されたビアコンタクト電極と、
前記第３半導体層に対して前記第３方向における他方側に設けられ、前記ビアコンタクト電極の外周面を覆う第１絶縁層と、
前記第３半導体層に対して前記第３方向における他方側に設けられ、前記第１絶縁層と熱伝導率が異なる第１領域と
を備え、
前記第１領域から前記第３半導体層までの距離は、前記第１配線から前記第３半導体層までの距離よりも小さい
半導体記憶装置。
【請求項14】
前記第１領域は導電部材を含み、
前記導電部材は、
前記第１方向又は前記第２方向に延伸する第１部分と、
前記第１部分よりも前記第３半導体層に近い第２部分と
を備え、
前記第２部分は、前記第３方向から見て、前記第３ゲート電極と重なる位置に設けられている
請求項１３記載の半導体記憶装置。
前記導電部材は、
前記第１方向又は前記第２方向に延伸する第１部分と、
前記第１部分よりも前記第３半導体層に近い第２部分と
を備え、
前記第２部分は、前記第３方向から見て、前記第３ゲート電極と重なる位置に設けられている
請求項１３記載の半導体記憶装置。
【請求項15】
前記第１領域は空隙を含む
請求項１３記載の半導体記憶装置。
請求項１３記載の半導体記憶装置。
【請求項16】
前記空隙の少なくとも一部は、前記第３方向から見て、前記第３ゲート電極と重なる位置に設けられている
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項17】
前記第１領域は、前記第１絶縁層よりも熱伝導率が低い部材を含む
請求項１３記載の半導体記憶装置。
請求項１３記載の半導体記憶装置。
【請求項18】
前記第１絶縁層よりも熱伝導率が低い部材の少なくとも一部は、前記第３方向から見て、前記第３ゲート電極と重なる位置に設けられている
請求項１７記載の半導体記憶装置。
請求項１７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板の表面と交差する方向に複数のメモリセルが積層された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０，６０７，９９５号明細書
【特許文献2】特開２０１６－１７１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、メモリセルアレイ及び周辺回路を備える。メモリセルアレイは、複数の第１半導体層と、複数の第１ビア電極と、を備える。複数の第１半導体層は、第１方向に延伸し、第１方向と交差する第２方向に並ぶ。複数の第１ビア電極は、それぞれ、第２方向に隣り合う２つの第１半導体層の間に設けられている。周辺回路は、複数の第１ノードと、充電回路と、放電回路と、アドレス選択回路と、複数の第１トランジスタと、複数の増幅回路と、を備える。複数の第１ノードは、複数の第１ビア電極に対応して設けられている。充電回路は、複数の第１ノードを充電する。放電回路は、複数の第１ノードを放電する。アドレス選択回路は、複数の第１ノードと充電回路との間の電流経路、又は、複数の第１ノードと放電回路との間の電流経路に設けられ、入力されたアドレス信号に応じて、複数の第１ノードのうちの一つを充電回路又は放電回路と導通させる。複数の第１トランジスタは、複数の第１ノードのうちの２つの間の電流経路にそれぞれ設けられている。複数の増幅回路は、複数の第１ビア電極に対応して設けられ、複数の第１ノードのいずれかに接続された入力端子と、複数の第１ビア電極のいずれかに接続された出力端子と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図3】サブアレイＭＣＡＳの一部の構成を示す模式的な平面図である。
【図4】アレイ構造ＡＳの一部の構成を示す模式的な斜視図である。
【図5】アレイ構造ＡＳの一部の構成を示す模式的な回路図である。
【図6】アレイ構造ＡＳの一部の構成を示す模式的な平面図である。
【図7】アレイ構造ＡＳの一部の構成を示す模式的な断面図である。
【図8】アレイ構造ＡＳの一部の構成を示す模式的な断面図である。
【図9】トランジスタ層ＬＴの一部の構成を示す模式的な断面図である。
【図10】トランジスタ層ＬＴの一部の構成を示す模式的な断面図である。
【図11】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
【図12】同半導体記憶装置の一部の構成を示す模式的な回路図である。
【図13】同半導体記憶装置の一部の構成を示す模式的な回路図である。
【図14】ドライバ回路ＤＲＶＳＷＬの構成を示す模式的な平面図である。
【図15】ドライバ回路ＤＲＶＳＷＬの構成を示す模式的な側面図である。
【図16】ドライバ回路ＤＲＶＳＷＬの構成を示す模式的な断面図である。
【図17】デコード回路ＤＥＣＳＧの構成を示す模式的な回路図である。
【図18】同半導体記憶装置の読出動作について説明するための模式的な平面図である。
【図19】同読出動作について説明するための模式的な平面図である。
【図20】同読出動作について説明するための模式的な回路図である。
【図21】同読出動作について説明するための模式的な回路図である。
【図22】同読出動作について説明するための模式的な回路図である。
【図23】第１実施形態に係る半導体記憶装置の書込動作について説明するための模式的な回路図である。
【図24】第１実施形態に係る半導体記憶装置の書込動作について説明するための模式的な回路図である。
【図25】第１実施形態に係る半導体記憶装置の消去動作について説明するための模式的な回路図である。
【図26】第１実施形態に係る半導体記憶装置の消去動作について説明するための模式的な回路図である。
【図27】第２実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
【図28】第３実施形態に係る半導体記憶装置のデコード回路ＤＥＣＳＧ´の構成を示す模式的な回路図である。
【図29】第４実施形態に係るトランジスタ層ＬＴ４の一部の構成を示す模式的な断面図である。
【図30】第４実施形態に係るトランジスタ層ＬＴ４の一部の構成を示す模式的な断面図である。
【図31】第５実施形態に係るトランジスタ層ＬＴ５の一部の構成を示す模式的な断面図である。
【図32】第５実施形態に係るトランジスタ層ＬＴ５の一部の構成を示す模式的な断面図である。
【図33】第６実施形態に係る半導体記憶装置について説明するための模式的な回路図である。
【図34】第６実施形態に係るトランジスタ層ＬＴ６の一部の構成を示す模式的な断面図である。
【図35】第７実施形態に係るトランジスタ層ＬＴ７の一部の構成を示す模式的な断面図である。
【図36】第８実施形態に係るトランジスタ層ＬＴ８の一部の構成を示す模式的な断面図である。
【図37】第９実施形態に係るトランジスタ層ＬＴ９の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
【0016】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。複数のメモリブロックＢＬＫは、それぞれ、複数のページＰＧを備える。
【0017】
また、本実施形態に係る半導体記憶装置において、メモリセルアレイＭＣＡは、複数の（図示の例では４つの）サブアレイＭＣＡＳに分割されている。また、複数のメモリブロックＢＬＫは、それぞれ、複数のサブアレイＭＣＡＳに対応して、複数の（図示の例では４つの）サブブロックＢＬＫＳに分割されている。また、複数のページＰＧは、それぞれ、それぞれ、複数のサブアレイＭＣＡＳに対応して、複数の（図示の例では４つの）サブページＰＧＳに分割されている。
【0018】
本実施形態に係る半導体記憶装置は、ページＰＧ又はサブページＰＧＳを、読出動作及び書込動作の実行単位とすることが可能である。また、本実施形態に係る半導体記憶装置は、メモリブロックＢＬＫ又はサブブロックＢＬＫＳを、消去動作の実行単位とすることが可能である。
【0019】
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。本実施形態に係る半導体記憶装置は、半導体基板Ｓｕｂと、半導体基板Ｓｕｂの上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられたトランジスタ層ＬＴと、を備える。
【0020】
半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、メモリセルアレイＭＣＡを制御する周辺回路の一部が設けられていても良い。
【0021】
メモリセルアレイ層ＬＭＣＡには、メモリセルアレイＭＣＡが設けられている。メモリセルアレイ層ＬＭＣＡは、Ｘ方向に並ぶ４つのサブアレイＭＣＡＳを備える。また、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて１番目及び２番目のサブアレイＭＣＡＳの間には、サブアレイ間領域ＲＭＣＡＳが設けられている。また、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて３番目及び４番目のサブアレイＭＣＡＳの間にも、サブアレイ間領域ＲＭＣＡＳが設けられている。
【0022】
トランジスタ層ＬＴは、４つのサブアレイＭＣＡＳに対応する位置に設けられた４つのデコード回路ＤＥＣＳＧを備える。また、トランジスタ層ＬＴは、２つのサブアレイ間領域ＲＭＣＡＳに対応する位置に設けられた２つのドライバ回路ＤＲＶＳＷＬを備える。
【0023】
また、トランジスタ層ＬＴは、これらの構成に対してＸ方向に並ぶドライバ回路ＤＲＶＧＷＬと、ドライバ回路ＤＲＶＳＧと、デコード回路ＤＥＣＲと、を備える。
【0024】
［メモリセルアレイ層ＬＭＣＡの構成］
［サブアレイＭＣＡＳの構成］
図３は、サブアレイＭＣＡＳの一部の構成を示す模式的な平面図である。サブアレイＭＣＡＳは、Ｙ方向に並ぶ複数のサブブロックＢＬＫＳを備える。複数のサブブロックＢＬＫＳは、それぞれ、Ｘ方向に並ぶ複数のアレイ構造ＡＳを備える。
［サブアレイＭＣＡＳの構成］
図３は、サブアレイＭＣＡＳの一部の構成を示す模式的な平面図である。サブアレイＭＣＡＳは、Ｙ方向に並ぶ複数のサブブロックＢＬＫＳを備える。複数のサブブロックＢＬＫＳは、それぞれ、Ｘ方向に並ぶ複数のアレイ構造ＡＳを備える。
【0025】
図４は、アレイ構造ＡＳの一部の構成を示す模式的な斜視図である。図５は、アレイ構造ＡＳの一部の構成を示す模式的な回路図である。図６は、アレイ構造ＡＳの一部の構成を示す模式的な平面図である。図７及び図８は、アレイ構造ＡＳの一部の構成を示す模式的な断面図である。
【0026】
図４に示す様に、メモリセルアレイ層ＬＭＣＡは、Ｚ方向に交互に並ぶ複数のメモリ層ＭＬ及び複数の絶縁層１０１を備える。絶縁層１０１は、酸化シリコン（ＳｉＯ２）等を含む。
【0027】
図５に示す様に、アレイ構造ＡＳは、複数のストリングユニットＳＵを備える。ストリングユニットＳＵは、複数のメモリ層ＭＬに対応して設けられた複数のメモリユニットＭＵを備える。複数のメモリユニットＭＵは、それぞれ、２つのメモリストリングＭＳを備える。これら２つのメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路に接続される。また、これら２つのメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路に接続される。
【0028】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0029】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積層を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリユニットＭＵに含まれる複数のメモリセルＭＣのゲート電極には、それぞれ、サブワード線ＳＷＬが接続される。これらサブワード線ＳＷＬは、それぞれ、１のアレイ構造ＡＳ中の全てのメモリユニットＭＵに共通に接続される。
【0030】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。２つのメモリストリングＭＳに対応する２つのドレイン側選択ゲート線は、それぞれ、１つのストリングユニットＳＵ中の全てのメモリユニットＭＵに共通に接続される。２つのメモリストリングＭＳに対応する２つのソース側選択ゲート線ＳＧＳは、それぞれ、１つのストリングユニットＳＵ中の全てのメモリユニットＭＵに共通に接続される。
【0031】
尚、読出動作及び書込動作に際しては、メモリブロックＢＬＫ又はサブブロックＢＬＫＳを構成する複数のアレイ構造ＡＳにおいて、アドレスデータに応じたドレイン側選択ゲート線ＳＧＤが選択される。これにより、各アレイ構造ＡＳにおいて、一つのストリングユニットＳＵが選択される。また、読出動作及び書込動作に際しては、メモリブロックＢＬＫ又はサブブロックＢＬＫＳを構成する複数のアレイ構造ＡＳにおいて、アドレスデータに応じたサブワード線ＳＷＬが選択される。これにより、各ストリングユニットＳＵにおいて、一つのメモリセルＭＣが選択される。これら複数のメモリセルＭＣは、図１を参照して説明したページＰＧ又はサブページＰＧＳに対応する。
【0032】
図６に示す様に、アレイ構造ＡＳには、Ｙ方向に交互に並ぶ複数のメモリセル領域ＲＭＣ及び複数のラダー領域ＲＬＤが設けられている。また、アレイ構造ＡＳのＹ方向の一端部には、選択トランジスタ領域ＲＳＧＤ及びビット線領域ＲＢＬが設けられている。また、アレイ構造ＡＳのＹ方向の他端部には、選択トランジスタ領域ＲＳＧＳ及びソース線領域ＲＳＬが設けられている。
【0033】
メモリ層ＭＬは、Ｘ方向に並ぶ複数の半導体層１１０を備える。これら複数の半導体層１１０は、それぞれ、図６を参照して説明した複数のメモリセル領域ＲＭＣ、複数のラダー領域ＲＬＤ、及び、選択トランジスタ領域ＲＳＧＤ，ＲＳＧＳにわたってＹ方向に延伸する。半導体層１１０は、例えば、直列に接続された複数のメモリセルＭＣ（図５）、及び、これらに接続された選択トランジスタ（ＳＴＤ、ＳＴＳ）（図５）のチャネル領域として機能する。半導体層１１０は、例えば、多結晶シリコン（Ｓｉ）等を含んでいても良いし、単結晶シリコン（Ｓｉ）等を含んでいても良い。また、これらの場合、半導体層１１０は、リン（Ｐ）等のＮ型の不純物を含んでいても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良いし、不純物を含んでいなくても良い。
【0034】
尚、以下の説明において、Ｘ方向に隣り合う２つの半導体層１１０の間の領域を、「チャネル間領域ＲＩＣ」と呼ぶ場合がある。また、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて奇数番目のチャネル間領域ＲＩＣを、「チャネル間領域ＲＩＣＯ」と呼ぶ場合がある。また、Ｘ方向の一方側から数えて偶数番目のチャネル間領域ＲＩＣを、「チャネル間領域ＲＩＣＥ」と呼ぶ場合がある。
【0035】
図６に示す様に、メモリセル領域ＲＭＣ及び選択トランジスタ領域ＲＳＧＤ，ＲＳＧＳ（図６）中のチャネル間領域ＲＩＣには、Ｙ方向に並ぶ複数のビア電極１２０が設けられている。また、メモリセル領域ＲＭＣにおいて、メモリ層ＭＬは、複数のビア電極１２０のＸ方向の側面と半導体層１１０との間に設けられた複数のゲート絶縁層１３０を備える。
【0036】
ビア電極１２０のうち、メモリセル領域ＲＭＣに設けられたものは、例えば、複数のメモリセルＭＣのゲート電極、及び、これらに接続されたサブワード線ＳＷＬ（図５）の一部として機能する。ビア電極１２０のうち、選択トランジスタ領域ＲＳＧＤ，ＲＳＧＳに設けられたものは、それぞれ、選択トランジスタＳＴＤ，ＳＴＳのゲート電極、及び、これに接続された選択ゲート線ＳＧＤ，ＳＧＳ（図５）として機能する。
【0037】
ビア電極１２０は、例えば図６に示す様に、窒化チタン（ＴｉＮ）等のバリア導電層１２１と、タングステン（Ｗ）等の導電層１２２と、を含んでいても良い。ビア電極１２０は、例えば図７に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。尚、図６に示す様に、Ｙ方向に隣り合う２つのビア電極１２０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２３（図６）が設けられている。
【0038】
また、本実施形態においては、選択トランジスタ領域ＲＳＧＤ中のチャネル間領域ＲＩＣに、それぞれ、Ｙ方向に並ぶ２つのビア電極１２０が設けられている。
【0039】
ここで、選択トランジスタ領域ＲＳＧＤ中のチャネル間領域ＲＩＣＯに設けられた２つのビア電極１２０のうち、メモリセル領域ＲＭＣから遠い方のビア電極１２０は、選択トランジスタをＯＦＦ状態とするために使用される。図示の例において、これらのビア電極１２０は、ノードＮ０に共通に接続されている。一方、メモリセル領域ＲＭＣに近い方のビア電極１２０は、選択トランジスタをＯＮ状態又はＯＦＦ状態とするために使用される。図示の例において、これらのビア電極１２０は、ノードＮ１，Ｎ３に接続されている。ノードＮ０，Ｎ１，Ｎ３はお互いに電気的に独立であり、独立した電圧を転送可能である。
【0040】
また、選択トランジスタ領域ＲＳＧＤ中のチャネル間領域ＲＩＣＥに設けられた２つのビア電極１２０のうち、メモリセル領域ＲＭＣから遠い方のビア電極１２０は、選択トランジスタをＯＮ状態又はＯＦＦ状態とするために使用される。図示の例において、これらのビア電極１２０は、ノードＮ２，Ｎ４に接続されている。一方、メモリセル領域ＲＭＣに近い方のビア電極１２０は、選択トランジスタをＯＦＦ状態とするために使用される。図示の例において、これらのビア電極１２０は、ノードＮ０に共通に接続されている。ノードＮ０，Ｎ２，Ｎ４はお互いに電気的に独立であり、独立した電圧を転送可能である。
【0041】
尚、上記チャネル間領域ＲＩＣＯとＲＩＣＥでのビア電極１２０の配置は、交互であれば良く、ノードＮ０～Ｎ４との接続はＲＩＣＯとＲＩＣＥが逆であっても良い。例えば、選択トランジスタ領域ＲＳＧＤ中のチャネル間領域ＲＩＣＯに設けられた２つのビア電極１２０のうち、メモリセル領域ＲＭＣから遠い方のビア電極１２０がノードＮ１，Ｎ３に接続され、近い方のビア電極１２０がノードＮ０に接続されていても良い。この場合には、選択トランジスタ領域ＲＳＧＤ中のチャネル間領域ＲＩＣＥに設けられた２つのビア電極１２０のうち、メモリセル領域ＲＭＣから遠い方のビア電極１２０がノードＮ０に接続され、近い方のビア電極１２０がノードＮ２，Ｎ４に接続されていても良い。
【0042】
ゲート絶縁層１３０は、例えば、半導体層１１０のＸ方向の側面に設けられたトンネル絶縁層１３１と、そのＸ方向の側面に設けられた電荷蓄積層１３２と、そのＸ方向の側面に設けられたブロック絶縁層１３３と、を備える。
【0043】
トンネル絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。
【0044】
電荷蓄積層１３２は、例えば、多結晶シリコン（Ｓｉ）等を含んでいても良い。この場合、電荷蓄積層１３２は、リン（Ｐ）等のＮ型の不純物を含んでいても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良いし、不純物を含んでいなくても良い。
【0045】
ブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。また、ブロック絶縁層１３３は、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）又はその他の、絶縁性の金属酸化膜を含んでいても良い。
【0046】
ラダー領域ＲＬＤ（図６）中のチャネル間領域ＲＩＣには、ビア電極１４０が設けられている。
【0047】
ビア電極１４０は、例えば、トランジスタのゲート電極、及び、これに接続された配線として機能する。ビア電極１４０は、例えば図６に示す様に、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層１４１と、窒化チタン（ＴｉＮ）等の導電層１４２と、を含んでいても良い。ビア電極１４０は、例えば図８に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、ビア電極１４０の外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１４３が設けられている。また、ビア電極１４０の中心部分には、酸化シリコン（ＳｉＯ２）等の絶縁層１４４が設けられていても良い。
【0048】
ビット線領域ＲＢＬ（図６）において、メモリ層ＭＬは、Ｘ方向に並ぶ複数の半導体層１６０と、これら複数の半導体層１６０に接続された導電層１７０と、を備える。
【0049】
半導体層１６０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層を含んでいても良い。半導体層１６０は、それぞれ、半導体層１１０のＹ方向の端部に接続されている。また、Ｘ方向に隣り合う２つの半導体層１６０の間には、絶縁層１６１が設けられている。絶縁層１６１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層１６１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
【0050】
導電層１７０は、例えば、ビット線ＢＬ（図５）として機能する。導電層１７０は、例えば、窒化チタン（ＴｉＮ）等の導電層を含んでいても良い。導電層１７０は、Ｘ方向に延伸し、複数の半導体層１６０を介して、複数の半導体層１１０に電気的に接続されている。
【0051】
ソース線領域ＲＳＬ（図６）において、メモリ層ＭＬは、Ｘ方向に並ぶ複数の半導体層１６０と、これら複数の半導体層に接続された導電層１７１と、を備える。
【0052】
導電層１７１は、例えば、ソース線ＳＬ（図５）として機能する。導電層１７１は、例えば、窒化チタン（ＴｉＮ）等の導電層を含んでいても良い。導電層１７１は、Ｘ方向に延伸し、複数の半導体層１６０を介して、複数の半導体層１１０に接続されている。
【0053】
［トランジスタ層ＬＴの構成］
図９及び図１０は、トランジスタ層ＬＴの一部の構成を示す模式的な断面図である。尚、図９及び図１０には、トランジスタ層ＬＴに加え、トランジスタ層ＬＴの下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴの上方に設けられた配線層Ｍ１と、を例示している。
図９及び図１０は、トランジスタ層ＬＴの一部の構成を示す模式的な断面図である。尚、図９及び図１０には、トランジスタ層ＬＴに加え、トランジスタ層ＬＴの下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴの上方に設けられた配線層Ｍ１と、を例示している。
【0054】
トランジスタ層ＬＴは、図９に例示する様なトランジスタＴｒＬＶと、図１０に例示する様なトランジスタＴｒＨＶと、を含む。トランジスタＴｒＬＶは、低電圧トランジスタである。トランジスタＴｒＨＶは、高電圧トランジスタである。
【0055】
図９に示す様に、トランジスタＴｒＬＶは、半導体層１８１Ｌと、半導体層１８１Ｌの上面に設けられたゲート絶縁層１８２と、ゲート絶縁層１８２の上面に設けられたゲート電極１８３と、ゲート絶縁層１８２及びゲート電極１８３のＸ方向又はＹ方向の両側面に設けられた側壁絶縁層１８４と、を備える。
【0056】
半導体層１８１Ｌは、多結晶シリコン（Ｓｉ）等を含んでいても良い。ゲート絶縁層１８２は、例えば、例えば、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）の少なくとも一方を含んでいても良いし、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）又はその他の、絶縁性の金属酸化膜を含んでいても良い。ゲート電極１８３は、ゲート絶縁層１８２を介して、半導体層１８１Ｌの上面に対向する。ゲート電極１８３は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン（Ｓｉ）、タングステン（Ｗ）等の金属、シリサイド、又は、これらのうちの２以上を組み合わせた積層膜等を含んでいても良い。ゲート電極１８３は、ビアコンタクト電極ｖ１を介して、配線層Ｍ１中の配線ｍ１に接続されている。側壁絶縁層１８４は、例えば、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）の少なくとも一方を含んでいても良い。
【0057】
半導体層１８１Ｌの、Ｚ方向から見てゲート電極１８３と重なる領域は、ゲート領域１８１ｇとなる。また、半導体層１８１Ｌの、Ｚ方向から見て側壁絶縁層１８４と重なる領域は、領域１８１ｓ´又は領域１８１ｄ´となる。また、半導体層１８１Ｌの、Ｚ方向から見てゲート電極１８３とも側壁絶縁層１８４とも重ならない領域は、ソース領域１８１ｓ又はドレイン領域１８１ｄとなる。ソース領域１８１ｓ及びドレイン領域１８１ｄは、ビアコンタクト電極ｖ０又はビアコンタクト電極ｖ１を介して、配線層Ｍ０中の配線ｍ０、又は、配線層Ｍ１中の配線ｍ１に接続されている。領域１８１ｓ´は、ソース領域１８１ｓ及びゲート領域１８１ｇの間に設けられる。領域１８１ｄ´は、ドレイン領域１８１ｄ及びゲート領域１８１ｇの間に設けられる。
【0058】
トランジスタＴｒＬＶがＮチャネル型の電界効果トランジスタである場合、ソース領域１８１ｓ、ドレイン領域１８１ｄ、領域１８１ｓ´及び領域１８１ｄ´は、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含み、Ｎ型の半導体として機能する。領域１８１ｓ´及び領域１８１ｄ´における不純物濃度は、ソース領域１８１ｓ及びドレイン領域１８１ｄにおける不純物濃度よりも小さい。また、ゲート領域１８１ｇは、ホウ素（Ｂ）等のＰ型の不純物を含み、Ｐ型の半導体として機能する。
【0059】
トランジスタＴｒＬＶがＰチャネル型の電界効果トランジスタである場合、ソース領域１８１ｓ、ドレイン領域１８１ｄ、領域１８１ｓ´及び領域１８１ｄ´は、ホウ素（Ｂ）等のＰ型の不純物を含み、Ｐ型の半導体として機能する。領域１８１ｓ´及び領域１８１ｄ´における不純物濃度は、ソース領域１８１ｓ及びドレイン領域１８１ｄにおける不純物濃度よりも小さい。また、ゲート領域１８１ｇは、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含み、Ｎ型の半導体として機能する。
【0060】
図１０に示す様に、トランジスタＴｒＨＶは、基本的には、トランジスタＴｒＬＶと同様に構成される。ただし、トランジスタＴｒＨＶは、半導体層１８１Ｌのかわりに、半導体層１８１Ｈを備える。半導体層１８１Ｈは、基本的には、半導体層１８１Ｌと同様に構成される。ただし、半導体層１８１Ｈの、Ｚ方向から見てゲート電極１８３とも側壁絶縁層１８４とも重ならない領域には、ソース領域１８１ｓ又はドレイン領域１８１ｄだけでなく、領域１８１ｓ´又は領域１８１ｄ´の一部が設けられる。
【0061】
以下の説明では、半導体層１８１Ｌ及び半導体層１８１Ｈをまとめて、半導体層１８１と呼ぶ場合がある。
【0062】
尚、図９及び図１０には、チャネル方向（半導体層１８１の長手方向）をＹ方向とするトランジスタＴｒＬＶ，ＴｒＨＶを例示している。しかしながら、トランジスタ層ＬＴは、チャネル方向をＸ方向とするトランジスタＴｒＬＶ，ＴｒＨＶを含んでいても良い。
【0063】
［ドライバ回路ＤＲＶＳＷＬ，ＤＲＶＧＷＬの構成］
図１１は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図１２及び図１３は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
図１１は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図１２及び図１３は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【0064】
【0065】
図１３に示す様に、複数組のサブワード線ＳＷＬは、それぞれ、Ｙ方向に並ぶ複数のサブブロックＢＬＫＳに対応する。一つのサブブロックＢＬＫＳに含まれる複数のアレイ構造ＡＳには、複数のサブワード線ＳＷＬが、共通に接続される。尚、図１１に示す様に、サブワード線ＳＷＬは、それぞれ、サブアレイＭＣＡＳ毎に電気的に独立である。
【0066】
図１３に示す様に、ドライバ回路ＤＲＶＳＷＬは、それぞれ、Ｙ方向に並ぶ複数のサブブロックＢＬＫＳに対応して設けられた複数の回路ｄｒｖｓを備える。回路ｄｒｖｓは、１つのサブブロックＢＬＫＳに接続される複数のサブワード線ＳＷＬに対応して設けられた複数のトランジスタＴｒＨＶを備える。これら複数のトランジスタＴｒＨＶのソース電極は、グローバルワード線ＧＷＬに接続される。これら複数のトランジスタＴｒＨＶのドレイン電極は、サブワード線ＳＷＬに接続される。これら複数のトランジスタＴｒＨＶのゲート電極は、配線ｄｒｖｓｌに接続される。配線ｄｒｖｓｌは、回路ｄｒｖｓに含まれる全てのトランジスタＴｒＨＶのゲート電極に、共通に接続される。配線ｄｒｖｓｌは、回路ｄｒｖｓ毎に、電気的に独立である。
【0067】
図１２に示す様に、メモリセルアレイＭＣＡは、Ｙ方向において複数の（図示の例では２つの）領域に分割されている。この複数の領域には、それぞれ、複数のメモリブロックＢＬＫが含まれる（図１３参照）。図１２の例では、この複数の領域に対応して、複数組の（図示の例では２組の）グローバルワード線ＧＷＬが設けられている。これら複数組のグローバルワード線ＧＷＬは、それぞれ、対応する領域に含まれる全てのサブブロックＢＬＫＳに、電気的に接続されている。
【0068】
ドライバ回路ＤＲＶＧＷＬは、複数組のグローバルワード線ＧＷＬに対応して設けられた複数の回路ｄｒｖｇを備える。回路ｄｒｖｇは、一組のグローバルワード線ＧＷＬに含まれる複数のグローバルワード線ＧＷＬに対応して設けられた複数のトランジスタＴｒＨＶを備える。これら複数のトランジスタＴｒＨＶのソース電極は、バス配線ＢＷＬに接続される。これら複数のトランジスタＴｒＨＶのドレイン電極は、グローバルワード線ＧＷＬに接続される。これら複数のトランジスタＴｒＨＶのゲート電極は、配線ｄｒｖｇｌに接続される。配線ｄｒｖｇｌは、回路ｄｒｖｇに含まれる全てのトランジスタＴｒＨＶのゲート電極に、共通に接続される。配線ｄｒｖｇｌは、回路ｄｒｖｇ毎に、電気的に独立である。
【0069】
図１４は、ドライバ回路ＤＲＶＳＷＬの構成を示す模式的な平面図である。図１５は、ドライバ回路ＤＲＶＳＷＬの構成を示す模式的な側面図である。図１６は、ドライバ回路ＤＲＶＳＷＬの構成を示す模式的な断面図である。尚、図１４及び図１５は模式的な図であり、同一断面には表れない複数の構成を図示している。また、図１４～図１６には、トランジスタ層ＬＴの下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴの上方に設けられた配線層Ｍ１，Ｍ２と、を例示している。
【0070】
図１４に示す様に、回路ｄｒｖｓは、Ｘ方向に並ぶ複数のトランジスタＴｒＨＶを備える。図示の例では、複数のトランジスタＴｒＨＶのチャネル方向（半導体層１８１の長手方向）が、Ｙ方向である。これら複数のトランジスタＴｒＨＶのゲート電極１８３は、Ｘ方向に並ぶ。
【0071】
また、図１４には、Ｘ方向に延伸する配線ｍ１を例示している。この配線ｍ１は、配線ｄｒｖｓｌ（図１３）として機能する。配線ｄｒｖｓｌは、Ｘ方向に並ぶ複数のビアコンタクト電極ｖ１を介して、複数のゲート電極１８３に共通に接続される。
【0072】
また、図１４には、Ｘ方向に延伸しＹ方向に並ぶ複数の配線ｍ２を例示している。複数の配線ｍ２は、配線層Ｍ２中の配線であり、それぞれ、グローバルワード線ＧＷＬとして機能する。これら複数の配線ｍ２は、上記配線ｍ１に対してＹ方向の一方側（図１４の例では、Ｙ方向正側）に設けられ、それぞれ、Ｚ方向から見て半導体層１８１の一部と重なる部分を備える。これら複数の配線ｍ２は、例えば図１６に例示する様に、それぞれ、ビアコンタクト電極ｖ２、配線ｍ１、ビアコンタクト電極ｖ１を介して、半導体層１８１に接続される。
【0073】
また、図１４には、Ｘ方向に延伸しＹ方向に並ぶ複数の配線ｍ０を例示している。複数の配線ｍ０は、それぞれ、サブワード線ＳＷＬとして機能する。これら複数の配線ｍ０は、上記配線ｍ１に対してＹ方向の他方側（図１４の例では、Ｙ方向負側）に設けられ、それぞれ、Ｚ方向から見て半導体層１８１の一部と重なる部分を備える。これら複数の配線ｍ０は、例えば図１５に例示する様に、それぞれ、ビアコンタクト電極ｖ０を介して、半導体層１８１に接続される。また、これら複数の配線ｍ０は、それぞれ、Ｘ方向に並ぶ複数のビアコンタクト電極ｖｈを介して、Ｘ方向に並ぶ複数のビア電極１２０に接続されている。
【0074】
［デコード回路ＤＥＣＳＧの構成］
図１７は、デコード回路ＤＥＣＳＧの構成を示す模式的な回路図である。
図１７は、デコード回路ＤＥＣＳＧの構成を示す模式的な回路図である。
【0075】
デコード回路ＤＥＣＳＧは、複数のドレイン側選択ゲート線ＳＧＤ及び複数のソース側選択ゲート線ＳＧＳに対応する複数のアドレスノードｎＡを備える。図には、複数のドレイン側選択ゲート線ＳＧＤｎ－１～ＳＧＤｎ＋１及び複数のソース側選択ゲート線ＳＧＳｎ－１～ＳＧＳｎ＋１と、これらに対応する複数のアドレスノードｎＡｎ－１～ｎＡｎ＋１と、を例示している。
【0076】
また、デコード回路ＤＥＣＳＧは、アドレスノードｎＡを充電する充電回路ＣＰＲＣと、アドレスノードｎＡを放電する放電回路ＣＤＳＣと、入力されたアドレス信号に応じて選択されたアドレスノードｎＡを放電回路ＣＤＳＣと導通させるアドレス選択回路ＣＡＤＳと、入力された信号に応じて、放電されたアドレスノードｎＡの隣のアドレスノードｎＡの電荷を放電する放電回路Ｃ２／３Ｄ，Ｃ２／３Ｓと、アドレスノードｎＡの状態に応じてドレイン側選択ゲート線ＳＧＤ又はソース側選択ゲート線ＳＧＳに電圧を供給するレベルシフタ回路ＣＬＳＤ，ＣＬＳＳと、を備える。
【0077】
充電回路ＣＰＲＣは、複数のアドレスノードｎＡに対応して設けられた複数のトランジスタＴｒＳＧ１１，ＴｒＳＧ１２を備える。トランジスタＴｒＳＧ１１，ＴｒＳＧ１２は、例えば、Ｐチャネル型のＴｒＬＶ（図９）である。複数のアドレスノードｎＡは、それぞれ、直列に接続されたトランジスタＴｒＳＧ１１，ＴｒＳＧ１２を介して、電圧ノードｎＶＤＤに接続される。電圧ノードｎＶＤＤには、電圧ＶＤＤが供給される。複数のトランジスタＴｒＳＧ１１のゲート電極は、信号線ＲＥに共通に接続されている。複数のトランジスタＴｒＳＧ１２のゲート電極は、信号線／ＰＲＣに共通に接続されている。
【0078】
放電回路ＣＤＳＣは、複数のアドレスノードｎＡに対応して設けられた複数のトランジスタＴｒＳＧ２２を備える。トランジスタＴｒＳＧ２２は、例えば、Ｎチャネル型のＴｒＬＶ（図９）である。複数のアドレスノードｎＡは、それぞれ、トランジスタＴｒＳＧ２２を介して、電圧ノードｎＶＳＳに接続される。電圧ノードｎＶＳＳには、接地電圧ＶＳＳが供給される。複数のトランジスタＴｒＳＧ２２のゲート電極は、信号線ＲＥに共通に接続されている。
【0079】
アドレス選択回路ＣＡＤＳは、複数のアドレスノードｎＡに対応して設けられた複数のトランジスタＴｒＳＧ２１を備える。トランジスタＴｒＳＧ２１は、例えば、Ｎチャネル型又はＰチャネル型のＴｒＬＶ（図９）である。複数のアドレスノードｎＡは、それぞれ、直列に接続された複数の（図１７の例では６つの）トランジスタＴｒＳＧ２１を介して、電圧ノードｎＶＳＳに接続される。また、アドレスノードｎＡ及び電圧ノードｎＶＳＳの間に接続された複数の（図１７の例では６つの）トランジスタＴｒＳＧ２１のゲート電極は、それぞれ、アドレス信号を出力する複数の信号線Ａ０～Ａ５に接続されている。複数の信号線Ａ０～Ａ５は、それぞれ、アドレス信号を構成する複数の（図１７の例では６つの）ビットを出力する。アドレス選択回路ＣＡＤＳは、信号線Ａ０～Ａ５に入力された複数ビットの（図１７の例では６ビットの）データに応じて、複数のアドレスノードｎＡのうちの一つのみが電圧ノードｎＶＳＳと導通する様に、構成されている。
【0080】
放電回路Ｃ２／３Ｄは、複数のトランジスタＴｒＳＧ３１，ＴｒＳＧ３２を備える。トランジスタＴｒＳＧ３１，ＴｒＳＧ３２は、例えば、Ｎチャネル型のＴｒＬＶ（図９）である。２ａ番目（ａは０以上の整数）のアドレスノードｎＡは、例えば、トランジスタＴｒＳＧ３１を介して、２ａ＋１番目のアドレスノードｎＡに接続される。２ａ＋１番目のアドレスノードｎＡは、例えば、トランジスタＴｒＳＧ３２を介して、２ａ＋２番目のアドレスノードｎＡに接続される。また、複数のトランジスタＴｒＳＧ３１のゲート電極は、信号線Ａ（－１）に共通に接続される。また、複数のトランジスタＴｒＳＧ３２のゲート電極は、信号線／Ａ（－１）に共通に接続される。
【0081】
放電回路Ｃ２／３Ｓは、放電回路Ｃ２／３Ｄと同様に構成されている。
【0082】
レベルシフタ回路ＣＬＳＤは、複数のドレイン側選択ゲート線ＳＧＤに対応して設けられた複数のインバータを備える。これら複数のインバータは、それぞれ、トランジスタＴｒＳＧ４１，ＴｒＳＧ４２を備える。トランジスタＴｒＳＧ４１は、例えば、Ｐチャネル型のトランジスタＴｒＨＶ（図１０）である。トランジスタＴｒＳＧ４１のソース電極は、電圧ノードｎＶＳＧＤに接続される。電圧ノードｎＶＳＧＤの電圧は、ドレイン側選択ゲート線ＳＧＤに供給される。トランジスタＴｒＳＧ４１のドレイン電極は、ドレイン側選択ゲート線ＳＧＤに接続される。トランジスタＴｒＳＧ４１のゲート電極は、アドレスノードｎＡに接続される。トランジスタＴｒＳＧ４２のソース電極は、電圧ノードｎＶＳＳに接続される。トランジスタＴｒＳＧ４２のドレイン電極は、ドレイン側選択ゲート線ＳＧＤに接続される。トランジスタＴｒＳＧ４２のゲート電極は、アドレスノードｎＡに接続される。
【0083】
レベルシフタ回路ＣＬＳＳは、複数のソース側選択ゲート線ＳＧＳに対応して設けられた複数のクロックドインバータを備える。これら複数のクロックドインバータは、それぞれ、トランジスタＴｒＳＧ５１，ＴｒＳＧ５２，ＴｒＳＧ５３，ＴｒＳＧ５４を備える。トランジスタＴｒＳＧ５１，ＴｒＳＧ５２は、例えば、Ｐチャネル型のトランジスタＴｒＨＶ（図１０）である。トランジスタＴｒＳＧ５１，ＴｒＳＧ５２は、電圧ノードｎＶＳＧＳとソース側選択ゲート線ＳＧＳとの間に、直列に接続されている。電圧ノードｎＶＳＧＳの電圧は、ソース側選択ゲート線ＳＧＳに供給される。トランジスタＴｒＳＧ５１のゲート電極は、アドレスノードｎＡに接続される。トランジスタＴｒＳＧ５２のゲート電極は、信号線／ＲＥに接続される。トランジスタＴｒＳＧ５３，ＴｒＳＧ５４は、例えば、Ｎチャネル型のトランジスタＴｒＨＶ（図１０）である。トランジスタＴｒＳＧ５３，ＴｒＳＧ５４は、電圧ノードｎＶＳＳとソース側選択ゲート線ＳＧＳとの間に、並列に接続されている。トランジスタＴｒＳＧ５３のゲート電極は、アドレスノードｎＡに接続される。トランジスタＴｒＳＧ５４のゲート電極は、信号線／ＲＥに接続される。
【0084】
［読出動作］
図１８及び図１９は、第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な平面図である。尚、図１８及び図１９には、Ｘ方向に並ぶ３つの半導体層１１０を、それぞれ、半導体層１１０ａ，１１０ｂ，１１０ｃとして示している。また、図１８及び図１９には、半導体層１１０ｂのＸ方向における一方側に設けられた複数のメモリセルＭＣのうちの一つが選択メモリセルＭＣＳである例を示している。
図１８及び図１９は、第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な平面図である。尚、図１８及び図１９には、Ｘ方向に並ぶ３つの半導体層１１０を、それぞれ、半導体層１１０ａ，１１０ｂ，１１０ｃとして示している。また、図１８及び図１９には、半導体層１１０ｂのＸ方向における一方側に設けられた複数のメモリセルＭＣのうちの一つが選択メモリセルＭＣＳである例を示している。
【0085】
読出動作においては、選択トランジスタ領域ＲＳＧＤにおいて、ノードＮ１～Ｎ４のうち、半導体層１１０ｂに対応する２つのノード（図示の例では、ノードＮ２，Ｎ３）に電圧ＶＳＧを供給し、それ以外のノード（図示の例では、ノードＮ０，Ｎ１，Ｎ４）に遮断電圧ＶＢＢを供給する。遮断電圧ＶＢＢは、選択トランジスタがＯＦＦ状態となる程度の大きさを備える。これに伴い、半導体層１１０ｂの、ノードＮ２に接続されたビア電極１２０の近傍に電子のチャネルが形成される。また、半導体層１１０ｂの、ノードＮ３に接続されたビア電極１２０の近傍に電子のチャネルが形成される。これにより、導電層１７０の電圧が、ラダー領域ＲＬＤに転送される。この様な方法によれば、半導体層１１０ｂにおいて導電層１７０の電圧を好適に転送し、且つ、半導体層１１０ａ，１１０ｃにおいては導電層１７０の電圧の転送を好適に遮断することが可能である。
【0086】
また、読出動作においては、選択トランジスタ領域ＲＳＧＳにおいて、半導体層１１０ｂに対してＸ方向の一方側及び他方側に設けられた２つのビア電極１２０に電圧ＶＳＧを供給する。これに伴い、半導体層１１０ａ，１１０ｂ，１１０ｃの、これら２つのビア電極１２０の近傍に電子のチャネルが形成され、導電層１７１の電圧が、ラダー領域ＲＬＤに転送される。
【0087】
また、読出動作においては、選択メモリセルＭＣＳを含まないメモリセル領域ＲＭＣに設けられた複数のビア電極１２０、及び、ビア電極１４０に、読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣがＯＮ状態となる程度の大きさを備える。これにより、半導体層１１０ｂにおいて、導電層１７０，１７１の電圧が、選択メモリセルＭＣＳを含むメモリセル領域ＲＭＣに転送される。尚、半導体層１１０ａ，１１０ｃにおいても、導電層１７１の電圧は、選択メモリセルＭＣＳを含むメモリセル領域ＲＭＣに転送される場合がある。
【0088】
また、読出動作においては、選択メモリセルＭＣＳを含むメモリセル領域ＲＭＣに設けられた複数のビア電極１２０のうち、半導体層１１０ｂに対してＸ方向の一方側（選択メモリセルＭＣＳと同じ側）に設けられたものに、読出パス電圧ＶＲＥＡＤを供給する。これにより、選択メモリセルＭＣＳのドレイン領域に、導電層１７０の電圧が転送される。また、選択メモリセルＭＣＳのソース領域に、導電層１７１の電圧が転送される。
【0089】
また、読出動作においては、選択メモリセルＭＣＳのゲート電極として機能するビア電極１２０に、読出電圧ＶＣＧＲを供給する。読出電圧ＶＣＧＲは、メモリセルＭＣに記録されたデータに応じて、メモリセルＭＣがＯＮ状態又はＯＦＦ状態となる程度の大きさを備える。例えば、選択メモリセルＭＣＳのしきい値電圧が読出電圧ＶＣＧＲよりも小さい場合、図１８に示す様に、選択メモリセルＭＣＳのチャネル領域に、電子のチャネルＮｃｈが形成される。これに伴い、導電層１７０，１７１が導通し、導電層１７０に電流が流れる。一方、選択メモリセルＭＣＳのしきい値電圧が読出電圧ＶＣＧＲよりも大きい場合、図１９に示す様に、選択メモリセルＭＣＳのチャネル領域に、電子のチャネルＮｃｈが形成されない。従って、導電層１７０，１７１は導通せず、導電層１７０に電流は流れない。従って、導電層１７０の電流を測定することにより、選択メモリセルＭＣＳに記録されたデータを判別可能である。
【0090】
また、読出動作においては、選択メモリセルＭＣＳと共通のメモリセル領域ＲＭＣに設けられた複数のビア電極１２０のうち、半導体層１１０ｂに対してＸ方向の他方側（選択メモリセルＭＣＳと反対側）に設けられたものに、裏面セル遮断電圧ＶＢＣを供給する。裏面セル遮断電圧ＶＢＣは、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣがＯＦＦ状態となる程度の大きさを備える。これにより、Ｘ方向の他方側に設けられたメモリセルＭＣを介したリーク電流の発生を抑制可能である。
【0091】
図２０は、第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
【0092】
読出動作に際しては、例えば、読出動作の対象となっているメモリブロックＢＬＫ又はサブブロックＢＬＫＳに対応する１つの配線ｄｒｖｇｌを“Ｈ”状態とし、その他の配線ｄｒｖｇｌを“Ｌ”状態としても良い。これにより、読出動作の対象となっているメモリブロックＢＬＫ又はサブブロックＢＬＫＳに対応する１つの回路ｄｒｖｇに含まれるトランジスタＴｒＨＶをＯＮ状態とし、その他の回路ｄｒｖｇに含まれるトランジスタＴｒＨＶをＯＦＦ状態としても良い。
【0093】
また、読出動作の対象となっているメモリブロックＢＬＫに対応する配線ｄｒｖｓｌを“Ｈ”状態とし、その他の配線ｄｒｖｓｌを“Ｌ”状態としても良い。これにより、読出動作の対象となっているメモリブロックＢＬＫに対応する複数の（図示の例では４つの）回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＮ状態とし、その他の回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＦＦ状態としても良い。
【0094】
また、メモリブロックＢＬＫを構成する複数のサブブロックＢＬＫＳの一部のみに対応する配線ｄｒｖｓｌを“Ｈ”状態とし、その他の配線ｄｒｖｓｌを“Ｌ”状態としても良い。これにより、一部の（図示の例では１つ～３つの）サブブロックＢＬＫＳに対応する回路ｄｒｖｓに含まれるトランジスタＴｒＨＶのみをＯＮ状態とし、その他の回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＦＦ状態としても良い。この様な方法によれば、グローバルワード線ＧＷＬの配線容量を削減して、読出動作の高速化を図ることが可能である。
【0095】
【0096】
図１８及び図１９を参照して説明した様に、第１実施形態に係る半導体記憶装置の読出動作においては、ノードＮ１～Ｎ４のうち、半導体層１１０ｂに対応する２つのノード（図示の例では、ノードＮ２，Ｎ３）に電圧ＶＳＧを供給し、それ以外のノード（図示の例では、ノードＮ０，Ｎ１，Ｎ４）に遮断電圧ＶＢＢを供給する。図１７のデコード回路ＤＥＣＳＧは、この様な選択動作を実行可能に構成されている。以下、この点について説明する。
【0097】
読出動作に際しては、例えば図２１に示す様に、信号線ＲＥを“Ｌ”状態とし、信号線／ＲＥを“Ｈ”状態とし、信号線／ＰＲＣを“Ｌ”状態とし、信号線Ａ０～Ａ５に、所定のアドレスデータ（図２２の例では、“Ｈ，Ｌ，Ｈ，Ｈ，Ｈ，Ｌ”）を入力する。
【0098】
この状態では、充電回路ＣＰＲＣ中のトランジスタＴｒＳＧ１１，ＴｒＳＧ１２がＯＮ状態となる。これにより、全てのアドレスノードｎＡが充電され、“Ｈ”状態となる。また、これにより、レベルシフタ回路ＣＬＳＤから、全てのドレイン側選択ゲート線ＳＧＤに接地電圧ＶＳＳが供給され、全てのドレイン側選択ゲート線ＳＧＤが“Ｌ”状態となる。また、レベルシフタ回路ＣＬＳＳから、全てのソース側選択ゲート線ＳＧＳに接地電圧ＶＳＳが供給され、全てのソース側選択ゲート線ＳＧＳが“Ｌ”状態となる。
【0099】
次に、例えば図２２に示す様に、信号線ＲＥを“Ｈ”状態とし、信号線／ＲＥを“Ｌ”状態とし、信号線／ＰＲＣを“Ｈ”状態とする。また、この段階では、電圧ノードｎＶＳＳに、遮断電圧ＶＢＢを供給しても良い。
【0100】
これに伴い、全てのアドレスノードｎＡが、電圧ノードｎＶＤＤから電気的に切り離される。また、複数のアドレスノードｎＡのうち、アドレスデータに対応する一つ（図示の例では、アドレスノードｎＡｎ）に対応する複数の（図示の例では６つの）トランジスタＴｒＳＧ２１が全てＯＮ状態となる。これに伴い、このアドレスノードｎＡｎが電圧ノードｎＶＳＳと導通し、このアドレスノードｎＡｎが“Ｌ”状態となる。これに伴い、ドレイン側選択ゲート線ＳＧＤｎが電圧ノードｎＶＳＧＤと導通し、ドレイン側選択ゲート線ＳＧＤｎが“Ｈ”状態となる。また、ソース側選択ゲート線ＳＧＳｎが電圧ノードｎＶＳＧＳと導通し、ソース側選択ゲート線ＳＧＳｎが“Ｈ”状態となる。
【0101】
また、例えば、信号線Ａ（－１）が“Ｈ”状態であり、信号線／Ａ（－１）が“Ｌ”状態だった場合、トランジスタＴｒＳＧ３１がＯＮ状態となる。これに伴い、アドレスノードｎＡｎ＋１が、アドレスノードｎＡを介して電圧ノードｎＶＳＳと導通し、アドレスノードｎＡｎ＋１も“Ｌ”状態となる。これに伴い、ドレイン側選択ゲート線ＳＧＤｎ＋１が電圧ノードｎＶＳＧＤと導通し、ドレイン側選択ゲート線ＳＧＤｎ＋１が“Ｈ”状態となる。また、ソース側選択ゲート線ＳＧＳｎ＋１が電圧ノードｎＶＳＧＳと導通し、ソース側選択ゲート線ＳＧＳｎ＋１が“Ｈ”状態となる。
【0102】
また、例えば、信号線Ａ（－１）が“Ｌ”状態であり、信号線／Ａ（－１）が“Ｈ”状態だった場合、トランジスタＴｒＳＧ３２がＯＮ状態となる。これに伴い、アドレスノードｎＡｎ－１が、アドレスノードｎＡを介して電圧ノードｎＶＳＳと導通し、アドレスノードｎＡｎ－１も“Ｌ”状態となる。これに伴い、ドレイン側選択ゲート線ＳＧＤｎ－１が電圧ノードｎＶＳＧＤと導通し、ドレイン側選択ゲート線ＳＧＤｎ－１が“Ｈ”状態となる。また、ソース側選択ゲート線ＳＧＳｎ－１が電圧ノードｎＶＳＧＳと導通し、ソース側選択ゲート線ＳＧＳｎ－１が“Ｈ”状態となる。
【0103】
［書込動作］
図２３は、第１実施形態に係る半導体記憶装置の書込動作について説明するための模式的な平面図である。尚、図２３には、Ｘ方向に並ぶ３つの半導体層１１０を、それぞれ、半導体層１１０ａ，１１０ｂ，１１０ｃとして示している。また、図２３には、半導体層１１０ｂのＸ方向における一方側に設けられた複数のメモリセルＭＣのうちの一つが選択メモリセルＭＣＳである例を示している。
図２３は、第１実施形態に係る半導体記憶装置の書込動作について説明するための模式的な平面図である。尚、図２３には、Ｘ方向に並ぶ３つの半導体層１１０を、それぞれ、半導体層１１０ａ，１１０ｂ，１１０ｃとして示している。また、図２３には、半導体層１１０ｂのＸ方向における一方側に設けられた複数のメモリセルＭＣのうちの一つが選択メモリセルＭＣＳである例を示している。
【0104】
書込動作においては、例えば、複数の選択メモリセルＭＣＳのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬに電圧ＶＳＲＣを供給する。また、複数の選択メモリセルＭＣＳのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬに電圧ＶＤＤを供給する。以下、複数の選択メモリセルＭＣＳのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。
【0105】
また、書込動作においては、選択トランジスタ領域ＲＳＧＤにおいて、ノードＮ１～Ｎ４のうち、半導体層１１０ｂに対応する２つのノード（図示の例では、ノードＮ２，Ｎ３）に電圧ＶＳＧＤを供給し、それ以外のノード（図示の例では、ノードＮ０，Ｎ１，Ｎ４）に遮断電圧ＶＢＢを供給する。電圧ＶＳＧＤは、電圧ＶＳＲＣよりも大きい。
【0106】
ここで、電圧ＶＳＧＤと電圧ＶＳＲＣとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、書込メモリセルＭＣに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0107】
一方、電圧ＶＳＧＤと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、禁止メモリセルＭＣに接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。
【0108】
また、書込動作においては、選択トランジスタ領域ＲＳＧＳにおいて、半導体層１１０ｂに対してＸ方向の一方側及び他方側に設けられた２つのビア電極１２０に遮断電圧ＶＢＢを供給する。これにより、ソース側選択トランジスタＳＴＳはＯＦＦ状態となる。
【0109】
また、書込動作においては、複数のビア電極１２０、及び、ビア電極１４０に、書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣがＯＮ状態となる程度の大きさを備える。書込パス電圧ＶＰＡＳＳは、読出パス電圧ＶＲＥＡＤよりも大きい。これにより、半導体層１１０ｂにおいて、導電層１７０の電圧が、選択メモリセルＭＣＳのドレイン領域に転送される。
【0110】
また、書込動作においては、選択メモリセルＭＣＳのゲート電極として機能するビア電極１２０に、プログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
【0111】
ここで、書込メモリセルＭＣに対応する半導体層１１０ｂのチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体層１１０ｂと選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体層１１０ｂのチャネル中の電子がトンネル絶縁層１３１を介して電荷蓄積層１３２中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。
【0112】
一方、禁止メモリセルＭＣに対応する半導体層１１０ｂのチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体層１１０ｂと選択ワード線ＷＬＳとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体層１１０ｂのチャネル中の電子は、電荷蓄積層１３２中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
【0113】
第１実施形態に係る半導体記憶装置の書込動作においては、読出動作と同様に、図２０を参照して説明した様な方法で、メモリブロックＢＬＫ又はサブブロックＢＬＫＳの選択が行われる。
【0114】
図２４は、第１実施形態に係る半導体記憶装置の書込動作について説明するための模式的な回路図である。
【0115】
【0116】
【0117】
この状態では、充電回路ＣＰＲＣ中のトランジスタＴｒＳＧ１１がＯＮ状態となる。しかしながら、トランジスタＴｒＳＧ１２はＯＦＦ状態に維持される。従って、アドレスノードｎＡの電圧は図２２を参照して説明した状態に維持される。
【0118】
また、この状態では、放電回路ＣＤＳＣ中のトランジスタＴｒＳＧ２２がＯＦＦ状態となる。
【0119】
また、この状態では、レベルシフタ回路ＣＬＳＳ中の全てのトランジスタＴｒＳＧ５２がＯＦＦ状態となり、レベルシフタ回路ＣＬＳＳ中の全てのトランジスタＴｒＳＧ５４がＯＮ状態となる。これにより、全てのソース側選択ゲート線ＳＧＳに接地電圧ＶＳＳが供給され、全てのソース側選択ゲート線ＳＧＳが“Ｌ”状態となる。
【0120】
【0121】
図２５に示す様に、消去動作では、バス配線ＢＷＬに、接地電圧ＶＳＳを供給しても良い。
【0122】
また、消去動作に際しては、例えば、消去動作の対象となっているメモリブロックＢＬＫ又はサブブロックＢＬＫＳに対応する１つの配線ｄｒｖｇｌを“Ｈ”状態とし、その他の配線ｄｒｖｇｌを“Ｌ”状態としても良い。これにより、消去動作の対象となっているメモリブロックＢＬＫ又はサブブロックＢＬＫＳに対応する１つの回路ｄｒｖｇに含まれるトランジスタＴｒＨＶをＯＮ状態とし、その他の回路ｄｒｖｇに含まれるトランジスタＴｒＨＶをＯＦＦ状態としても良い。
【0123】
また、消去動作の対象となっているメモリブロックＢＬＫに対応する配線ｄｒｖｓｌを“Ｈ”状態とし、その他の配線ｄｒｖｓｌを“Ｌ”状態としても良い。これにより、消去動作の対象となっているメモリブロックＢＬＫに対応する複数の（図示の例では４つの）回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＮ状態とし、その他の回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＦＦ状態としても良い。
【0124】
また、図２６に示す様に、メモリブロックＢＬＫを構成する複数のサブブロックＢＬＫＳの一部のみに対応する配線ｄｒｖｓｌを“Ｈ”状態とし、その他の配線ｄｒｖｓｌを“Ｌ”状態としても良い。これにより、一部の（図示の例では１つ～３つの）サブブロックＢＬＫＳに対応する回路ｄｒｖｓに含まれるトランジスタＴｒＨＶのみをＯＮ状態とし、その他の回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＦＦ状態としても良い。この様な方法によれば、消去動作の対象を、比較的容易に調整可能である。
【0125】
［効果］
図１２等を参照して説明した様に、第１実施形態に係る半導体記憶装置は、複数のサブアレイＭＣＡＳと、これら複数のサブアレイＭＣＡＳに対応して設けられた複数組のサブワード線ＳＷＬと、これら複数組のサブワード線ＳＷＬに接続された複数の回路ｄｒｖｓと、これら複数の回路ｄｒｖｓに接続された一組のグローバルワード線ＧＷＬと、を備える。
図１２等を参照して説明した様に、第１実施形態に係る半導体記憶装置は、複数のサブアレイＭＣＡＳと、これら複数のサブアレイＭＣＡＳに対応して設けられた複数組のサブワード線ＳＷＬと、これら複数組のサブワード線ＳＷＬに接続された複数の回路ｄｒｖｓと、これら複数の回路ｄｒｖｓに接続された一組のグローバルワード線ＧＷＬと、を備える。
【0126】
この様な構成によれば、例えば図２０を参照して説明した様に、読出動作、書込動作等において複数の回路ｄｒｖｓのいずれかに含まれるトランジスタＴｒＨＶをＯＮ状態とし、その他の回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＦＦ状態とすることにより、グローバルワード線ＧＷＬの配線容量を削減して、読出動作及び書込動作の高速化を図ることが可能である。
【0127】
また、図２６を参照して説明した様に、消去動作において複数の回路ｄｒｖｓのいずれかに含まれるトランジスタＴｒＨＶをＯＮ状態とし、その他の回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＦＦ状態とすることにより、消去動作の対象を、比較的容易に調整可能である。
【0128】
また、図１２を参照して説明した様に、第１実施形態においては、グローバルワード線ＧＷＬが、Ｙ方向に並ぶ複数のサブブロックＢＬＫＳに、電気的に接続されている。
【0129】
この様な構成では、複数のメモリブロックＢＬＫについて一組だけグローバルワード線ＧＷＬを設ければ良いため、グローバルワード線ＧＷＬの配線幅を大きくすることが可能である。これにより、グローバルワード線ＧＷＬの低抵抗化を図り、読出動作の高速化を図ることが可能である。
【0130】
また、図１７を参照して説明した様に、第１実施形態に係るデコード回路ＤＥＣＳＧは、複数のドレイン側選択ゲート線ＳＧＤｎ－１～ＳＧＤｎ＋１及び複数のソース側選択ゲート線ＳＧＳｎ－１～ＳＧＳｎ＋１に対応する複数のアドレスノードｎＡｎ－１～ｎＡｎ＋１を備える。
【0131】
また、このデコード回路ＤＥＣＳＧは、アドレスノードｎＡを充電する充電回路ＣＰＲＣと、アドレスノードｎＡを放電する放電回路ＣＤＳＣと、入力されたアドレス信号に応じて選択されたアドレスノードｎＡを放電回路ＣＤＳＣと導通させるアドレス選択回路ＣＡＤＳと、入力された信号に応じて、放電されたアドレスノードｎＡの隣のアドレスノードｎＡの電荷を放電する放電回路Ｃ２／３Ｄ，Ｃ２／３Ｓと、アドレスノードｎＡの状態に応じてドレイン側選択ゲート線ＳＧＤ又はソース側選択ゲート線ＳＧＳに電圧を供給するレベルシフタ回路ＣＬＳＤ，ＣＬＳＳと、を備える。
【0132】
この様な構成は、例えば、アドレス１ビットにつきＮＭＯＳトランジスタ１つ及びＰＭＯＳトランジスタ１つを使用する様な多入力ＮＡＮＤ回路と比較して、小面積で実現可能である。また、この様な構成によれば、例えば図１８及び図１９に示す様に、２つのノードＮ２，Ｎ３を好適に選択可能である。
【0133】
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第２実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
【0134】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0135】
図１２を参照して説明した様に、メモリセルアレイＭＣＡは、Ｙ方向において複数の（図示の例では２つの）領域に分割されている。この複数の領域には、それぞれ、複数のメモリブロックＢＬＫが含まれる。
【0136】
ここで、第１実施形態に係る半導体記憶装置は、ページＰＧ又はサブページＰＧＳを、読出動作及び書込動作の実行単位とすることが可能である。また、第１実施形態に係る半導体記憶装置は、メモリブロックＢＬＫ又はサブブロックＢＬＫＳを、消去動作の実行単位とすることが可能である。
【0137】
一方、第２実施形態に係る半導体記憶装置は、Ｙ方向に分割された複数の領域にわたって、読出動作、書込動作及び消去動作を実行可能である。
【0138】
例えば、Ｙ方向に分割された複数の領域のうちの一つに含まれるサブページＰＧＳと、Ｙ方向に分割された複数の領域のうちの他の一つに含まれるサブページＰＧＳと、に対して、一括して読出動作及び書込動作を実行可能である。
【0139】
同様に、Ｙ方向に分割された複数の領域のうちの一つに含まれるサブブロックＢＬＫＳと、Ｙ方向に分割された複数の領域のうちの他の一つに含まれるサブブロックＢＬＫＳと、に対して、一括して消去動作を実行可能である。
【0140】
図２７は、第２実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
【0141】
図２０を参照して説明した様に、第１実施形態に係る読出動作においては、例えば、読出動作の対象となっているメモリブロックＢＬＫに対応する１つの配線ｄｒｖｇｌのみを“Ｈ”状態とし、その他の配線ｄｒｖｇｌを“Ｌ”状態とする。
【0142】
一方、図２７に示す様に、第２実施形態に係る読出動作においては、２以上の配線ｄｒｖｇｌを“Ｈ”状態とし、その他の配線ｄｒｖｇｌを“Ｌ”状態とする。これにより、２以上の回路ｄｒｖｇに含まれるトランジスタＴｒＨＶをＯＮ状態とし、その他の回路ｄｒｖｇに含まれるトランジスタＴｒＨＶをＯＦＦ状態とする。
【0143】
また、読出動作の対象となっている複数のサブブロックＢＬＫＳに対応する複数の配線ｄｒｖｓｌを“Ｈ”状態とし、その他の配線ｄｒｖｓｌを“Ｌ”状態とする。これにより、読出動作の対象となっている複数のサブブロックＢＬＫＳに対応する複数の（図示の例では４つの）回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＮ状態とし、その他の回路ｄｒｖｓに含まれるトランジスタＴｒＨＶをＯＦＦ状態とする。
【0144】
この様な方法では、図２７に例示する様に、一部のサブブロックＢＬＫＳに接続されたサブワード線ＳＷＬと、その他のサブブロックＢＬＫＳに接続されたサブワード線ＳＷＬとが、異なるグローバルワード線ＧＷＬを介して、バス配線ＢＷＬと導通する。この様な方法によれば、グローバルワード線ＧＷＬの配線容量を削減して、読出動作の高速化を図ることが可能である。
【0145】
［第３実施形態］
次に、第３実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第３実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
【0146】
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、第１実施形態又は第２実施形態に係る半導体記憶装置と異なるデコード回路ＤＥＣＳＧ´を備える。
【0147】
図２８は、第３実施形態に係る半導体記憶装置のデコード回路ＤＥＣＳＧ´の構成を示す模式的な回路図である。
【0148】
第３実施形態に係るデコード回路ＤＥＣＳＧ´は、基本的には、第１実施形態又は第２実施形態に係るデコード回路ＤＥＣＳＧと同様に構成されている。
【0149】
ただし、図２８に示す様に、第３実施形態に係るデコード回路ＤＥＣＳＧ´においては、レベルシフタ回路ＣＬＳＤ中のインバータの出力端子と、ドレイン側選択ゲート線ＳＧＤとの間の電流経路に、抵抗素子ＲＬＯＡＤが設けられている。また、デコード回路ＤＥＣＳＧ´においては、レベルシフタ回路ＣＬＳＳ中のインバータの出力端子と、ソース側選択ゲート線ＳＧＳとの間の電流経路に、抵抗素子ＲＬＯＡＤが設けられている。
【0150】
この様な構成によれば、電流の急激な立ち上がり及び立下りを抑制して、レベルシフタ回路ＣＬＳＤ，ＣＬＳＳ中のインバータの劣化を抑制することが可能である。
【0151】
尚、第３実施形態においては、更に、ドレイン側選択トランジスタＳＴＤと半導体層１６０（図６）との間に、ダミーメモリセルを設けても良い。ダミーメモリセルは、メモリセルＭＣと同様に構成されている。ただし、ダミーメモリセルには、データが記録されない。
【0152】
［第４実施形態］
次に、第４実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第４実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
【0153】
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態～第３実施形態のいずれかに係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、図９、図１０等を参照して説明したトランジスタ層ＬＴのかわりに、トランジスタ層ＬＴ４を備える。
【0154】
図２９及び図３０は、第４実施形態に係るトランジスタ層ＬＴ４の一部の構成を示す模式的な断面図である。尚、図２９及び図３０には、トランジスタ層ＬＴ４に加え、トランジスタ層ＬＴ４の下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴ４の上方に設けられた配線層Ｍ１，Ｍ２と、を例示している。
【0155】
トランジスタ層ＬＴ４は、基本的には、トランジスタ層ＬＴと同様に構成されている。ただし、トランジスタ層ＬＴ４は、図２９に例示する様なトランジスタＴｒＬＶ４、及び、図３０に例示する様なトランジスタＴｒＨＶ４の少なくとも一方を含む。
【0156】
図２９に示す様に、トランジスタＴｒＬＶ４は、基本的には、図９を参照して説明したトランジスタＴｒＬＶと同様に構成されている。ただし、トランジスタＴｒＬＶ４は、半導体層１８１Ｌの下面に設けられたゲート絶縁層１８２´と、ゲート絶縁層１８２´の下面に設けられたゲート電極１８３´と、を備える。
【0157】
ゲート絶縁層１８２´は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。ゲート電極１８３´は、ゲート絶縁層１８２´を介して、半導体層１８１Ｌの下面に対向する。図示の例において、ゲート電極１８３´の面積は、ゲート電極１８３の面積よりも大きい。図示の例において、ゲート電極１８３´は、半導体層１８１Ｌのゲート領域１８１ｇ、ソース領域１８１ｓ、領域１８１ｓ´及び領域１８１ｄ´の下面に対向する。ゲート電極１８３´は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン（Ｓｉ）、タングステン（Ｗ）等の金属、シリサイド、又は、これらのうちの２以上を組み合わせた積層膜等を含んでいても良い。ゲート電極１８３´は、ビアコンタクト電極ｖ１，ｖ１´、配線層Ｍ１中の配線ｍ１、ビアコンタクト電極ｖ２、及び、配線層Ｍ２中の配線ｍ２を介して、ゲート電極１８３に接続されている。
【0158】
図３０に示す様に、トランジスタＴｒＨＶ４は、基本的には、図１０を参照して説明したトランジスタＴｒＨＶと同様に構成されている。ただし、トランジスタＴｒＨＶ４は、半導体層１８１Ｈの下面に設けられたゲート絶縁層１８２´と、ゲート絶縁層１８２´の下面に設けられたゲート電極１８３´と、を備える。
【0159】
ゲート電極１８３´は、ゲート絶縁層１８２´を介して、半導体層１８１Ｈの下面に対向する。図示の例において、ゲート電極１８３´の面積は、ゲート電極１８３の面積よりも大きい。図示の例において、ゲート電極１８３´は、半導体層１８１Ｈのゲート領域１８１ｇ、ソース領域１８１ｓ、領域１８１ｓ´及び領域１８１ｄ´の下面に対向する。
【0160】
ここで、第１実施形態～第３実施形態においては、図１２を参照して説明した回路ｄｒｖｓが、図１０を参照して説明した様なトランジスタＴｒＨＶによって構成されていた。ここで、グローバルワード線ＧＷＬからサブワード線ＳＷＬに電圧を転送する際、グローバルワード線ＧＷＬの電圧が上昇すると、半導体層１８１Ｈに形成されたチャネル中の電位も上昇する。これに伴い、チャネル－ゲート間の電圧差が減少してしまい、トランジスタＴｒＨＶに流れる電流が減少してしまう恐れがある。
【0161】
ここで、例えば、図３０を参照して説明したトランジスタＴｒＨＶ４においては、半導体層１８１Ｈの上方だけでなく、半導体層１８１Ｈの下方にもゲート電極１８３´が設けられている。従って、トランジスタＴｒＨＶ４の駆動に際しては、半導体層１８１Ｈの上面だけでなく、半導体層１８１Ｈの下面にも電子のチャネルが形成される。従って、トランジスタＴｒＨＶ４の実質的なチャネル幅は、トランジスタＴｒＨＶの実質的なチャネル幅よりも大きい。従って、ゲート電圧が同じ場合、トランジスタＴｒＨＶ４に流れる電流は、トランジスタＴｒＨＶに流れる電流よりも大きい。
【0162】
また、図３０を参照して説明したトランジスタＴｒＨＶ４では、半導体層１８１Ｈの下方に設けられたゲート電極１８３´によって、半導体層１８１Ｈの下方に設けられた配線層Ｍ１中の図示しない配線ｍ１からの電界の影響を抑制可能である。
【0163】
【0164】
また、トランジスタ層ＬＴ４は、トランジスタＴｒＬＶ４，ＴｒＨＶ４の一方を含んでいなくても良い。また、トランジスタ層ＬＴ４は、トランジスタＴｒＬＶ，ＴｒＨＶの少なくとも一方を含んでいても良い。
【0165】
また、図２９及び図３０には、チャネル方向をＹ方向とするトランジスタＴｒＬＶ４，ＴｒＨＶ４を例示している。しかしながら、トランジスタ層ＬＴ４は、チャネル方向をＸ方向とするトランジスタＴｒＬＶ４，ＴｒＨＶ４を含んでいても良い。
【0166】
［第５実施形態］
次に、第５実施形態に係る半導体記憶装置について説明する。以下の説明において、第４実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第５実施形態に係る半導体記憶装置について説明する。以下の説明において、第４実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
【0167】
第５実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、図２９、図３０等を参照して説明したトランジスタ層ＬＴ４のかわりに、トランジスタ層ＬＴ５を備える。
【0168】
図３１及び図３２は、第５実施形態に係るトランジスタ層ＬＴ５の一部の構成を示す模式的な断面図である。尚、図３１及び図３２には、トランジスタ層ＬＴ５に加え、トランジスタ層ＬＴ５の下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴ５の上方に設けられた配線層Ｍ１，Ｍ２と、を例示している。
【0169】
トランジスタ層ＬＴ５は、基本的には、トランジスタ層ＬＴ４と同様に構成されている。ただし、トランジスタ層ＬＴ５は、図３１に例示する様なトランジスタＴｒＬＶ５、及び、図３２に例示する様なトランジスタＴｒＨＶ５の少なくとも一方を含む。
【0170】
トランジスタＴｒＬＶ５，ＴｒＨＶ５は、基本的には、トランジスタＴｒＬＶ４，ＴｒＨＶ４と同様に構成されている。ただし、トランジスタＴｒＬＶ５，ＴｒＨＶ５においては、ゲート電極１８３とゲート電極１８３´とが電気的に独立している。トランジスタＴｒＬＶ５，ＴｒＨＶ５は、ゲート電極１８３とゲート電極１８３´とに異なる電圧を供給可能に構成されている。
【0171】
尚、トランジスタ層ＬＴ５は、トランジスタＴｒＬＶ５，ＴｒＨＶ５の一方を含んでいなくても良い。また、トランジスタ層ＬＴ５は、トランジスタＴｒＬＶ，ＴｒＨＶの少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ５は、トランジスタＴｒＬＶ４，ＴｒＨＶ４の少なくとも一方を含んでいても良い。
【0172】
また、図３１及び図３２には、チャネル方向をＹ方向とするトランジスタＴｒＬＶ５，ＴｒＨＶ５を例示している。しかしながら、トランジスタ層ＬＴ５は、チャネル方向をＸ方向とするトランジスタＴｒＬＶ５，ＴｒＨＶ５を含んでいても良い。
【0173】
［第６実施形態］
次に、第６実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第６実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
【0174】
第６実施形態に係る半導体記憶装置は、基本的には、第１実施形態～第５実施形態のいずれかに係る半導体記憶装置と同様に構成されている。
【0175】
【0176】
図示の例において、ドレイン側選択トランジスタＳＴＤのドレイン電極は、ノードＮ５を介して、センスアンプ回路ＳＡに接続されている。センスアンプ回路ＳＡは、読出回路ＣＳＡＲと、書込回路ＣＳＡＷと、を備える。
【0177】
読出回路ＣＳＡＲは、トランジスタＴｒＳＡ１，ＴｒＳＡ２を備える。
【0178】
トランジスタＴｒＳＡ１のソース電極及びドレイン電極の一方は、電圧ノードｎＶＤＤ又は電圧ノードｎＶＳＳに接続されている。トランジスタＴｒＳＡ１のソース電極及びドレイン電極の他方は、トランジスタＴｒＳＡ２のソース電極又はドレイン電極に接続されている。トランジスタＴｒＳＡ１のゲート電極は、ノードＮ５に接続されている。読出動作に際し、トランジスタＴｒＳＡ１は、ノードＮ５の状態に応じてＯＮ状態又はＯＦＦ状態となる。
【0179】
トランジスタＴｒＳＡ２のソース電極又はドレイン電極は、ノードＮ６に接続されている。トランジスタＴｒＳＡ２のゲート電極は、信号線ＲＥに接続されている。トランジスタＴｒＳＡ２は、信号線ＲＥに入力されるリードイネーブル信号に応じて、ノードＮ６とトランジスタＴｒＳＡ１とを導通させる。トランジスタＴｒＳＡ１がＯＮ状態の場合、ノードＮ６は、電圧ＶＤＤまで充電され、又は、接地電圧ＶＳＳまで放電される。トランジスタＴｒＳＡ１がＯＦＦ状態の場合、ノードＮ６の電圧は維持される。
【0180】
書込回路ＣＳＡＷは、トランジスタＴｒＳＡ３，ＴｒＳＡ４を備える。
【0181】
トランジスタＴｒＳＡ３のドレイン電極は、電圧ノードｎＶＤＤに接続されている。トランジスタＴｒＳＡ３のソース電極は、ノードＮ５に接続されている。トランジスタＴｒＳＡ３は、書込動作に際して、ノードＮ５を電圧ＶＤＤまでプリチャージする。
【0182】
トランジスタＴｒＳＡ４のドレイン電極は、ノードＮ６に接続されている。トランジスタＴｒＳＡ４のソース電極は、ノードＮ５に接続されている。トランジスタＴｒＳＡ４のゲート電極は、信号線ＷＥに接続されている。トランジスタＴｒＳＡ４は、信号線ＷＥに入力されるライトイネーブル信号に応じて、ノードＮ６とノードＮ５とを導通させる。ノードＮ６の電圧が“Ｈ”状態である場合、ノードＮ５の電圧は電圧ＶＤＤに維持される。ノードＮ６の電圧が“Ｌ”状態である場合、ノードＮ５は接地電圧ＶＳＳまで放電される。
【0183】
ここで、トランジスタＴｒＳＡ１は、ノードＮ５の電圧を検知するためのトランジスタであり、均一な特性を有することが望ましい。トランジスタＴｒＳＡ１は、例えば、図９に例示した様なトランジスタＴｒＬＶによって実現することも可能である。しかしながら、トランジスタＴｒＬＶにおいては、半導体層１８１Ｌが、多結晶シリコン（Ｓｉ）等を含む。ここで、半導体層１８１Ｌにおける結晶粒界の位置がばらついてしまうと、トランジスタＴｒＳＡ１のしきい値電圧もばらついてしまう場合がある。この様な場合、読出動作を、好適に実行出来ない場合がある。
【0184】
そこで、本実施形態に係る半導体記憶装置は、トランジスタ層ＬＴのかわりに、トランジスタ層ＬＴ６を備える。トランジスタ層ＬＴ６は、しきい値電圧のバラツキを抑制可能なトランジスタＴｒＬＶ６を含む。
【0185】
図３４は、トランジスタ層ＬＴ６の一部の構成を示す模式的な断面図である。尚、図３４には、トランジスタ層ＬＴ６に加え、トランジスタ層ＬＴ６の下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴ６の上方に設けられた配線層Ｍ１と、を例示している。
【0186】
図３４に示す様に、トランジスタＴｒＬＶ６は、基本的には、トランジスタＴｒＬＶと同様に構成されている。ただし、トランジスタＴｒＬＶ６の下方には、酸化シリコン（ＳｉＯ２）等の埋め込み絶縁層１０２と熱伝導率が異なる構成が設けられている。
【0187】
図３４の例では、埋め込み絶縁層１０２と熱伝導率が異なる構成として、放熱板１８５を例示している。放熱板１８５は、半導体層１８１Ｌの下面に沿って、Ｘ方向及びＹ方向に延伸する。放熱板１８５は、例えば、タングステン（Ｗ）等の金属を含んでいても良いし、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等の導電性の金属化合物を含んでいても良いし、これらの積層膜等を含んでいても良い。
【0188】
また、放熱板１８５の上面のうち、上方から見てゲート電極１８３と重なる位置には、放熱部１８６が設けられている。放熱部１８６と半導体層１８１Ｌとの距離は、放熱板１８５のその他の部分と半導体層１８１Ｌとの距離よりも小さい。放熱部１８６と半導体層１８１Ｌとの距離は、例えば、５ｎｍ～１０ｎｍ程度である。また、放熱板１８５のその他の部分と半導体層１８１Ｌとの距離は、例えば、１０ｎｍ以上である。また、放熱部１８６と半導体層１８１Ｌとの距離は、配線ｍ０と半導体層１８１Ｌとの距離よりも小さい。放熱部１８６は、放熱板１８５と同様の材料を含む。
【0189】
尚、埋め込み絶縁層１０２は、ビアコンタクト電極ｖ０の外周面を覆う。
【0190】
この様な構成によれば、半導体層１８１Ｌの結晶化工程において、半導体層１８１Ｌ中の熱が、放熱板１８５の放熱部１８６を介して逃がされる。これにより、半導体層１８１Ｌ中において、放熱部１８６に近い位置程温度が低く、放熱部１８６から遠い位置程温度が高くなる様な、熱勾配が形成される。これにより、半導体層１８１Ｌ中において、放熱部１８６の近傍から結晶化が始まる。これにより、半導体層１８１Ｌ中の、上方から見てゲート電極１８３と重なる部分（ゲート領域）に結晶粒界が形成されることを抑制することが可能である。これにより、トランジスタＴｒＬＶ６のしきい値電圧のバラツキを抑制可能である。
【0191】
尚、トランジスタＴｒＬＶ６は、トランジスタＴｒＳＡ１（図３３）として使用しても良いし、トランジスタＴｒＳＡ１以外のトランジスタとして使用しても良い。
【0192】
また、トランジスタ層ＬＴ６は、トランジスタＴｒＬＶ５，ＴｒＨＶ５の少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ６は、トランジスタＴｒＬＶ，ＴｒＨＶの少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ６は、トランジスタＴｒＬＶ４，ＴｒＨＶ４の少なくとも一方を含んでいても良い。
【0193】
また、図３４には、チャネル方向をＹ方向とするトランジスタＴｒＬＶ６を例示している。しかしながら、トランジスタ層ＬＴ６は、チャネル方向をＸ方向とするトランジスタＴｒＬＶ６を含んでいても良い。
【0194】
［第７実施形態］
次に、第７実施形態に係る半導体記憶装置について説明する。以下の説明において、第６実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第７実施形態に係る半導体記憶装置について説明する。以下の説明において、第６実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
【0195】
第７実施形態に係る半導体記憶装置は、基本的には、第６実施形態に係る半導体記憶装置と同様に構成されている。
【0196】
ただし、第７実施形態に係る半導体記憶装置は、トランジスタ層ＬＴ６のかわりに、トランジスタ層ＬＴ７を備えている。
【0197】
図３５は、トランジスタ層ＬＴ７の一部の構成を示す模式的な断面図である。尚、図３５には、トランジスタ層ＬＴ７に加え、トランジスタ層ＬＴ７の下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴ７の上方に設けられた配線層Ｍ１と、を例示している。
【0198】
図３５に示す様に、トランジスタ層ＬＴ７は、トランジスタＴｒＬＶ７を備える。図３５に示す様に、トランジスタＴｒＬＶ７は、基本的には、トランジスタＴｒＬＶ６と同様に構成されている。ただし、トランジスタＴｒＬＶ７の下方には、埋め込み絶縁層１０２と熱伝導率が異なる構成として、放熱板１８５´が設けられている。また、放熱板１８５´の上面のうち、上方から見てゲート電極１８３と重なる位置には、放熱部１８６´が設けられている。
【0199】
ここで、放熱板１８５´及び放熱部１８６´は、基本的には、放熱板１８５及び放熱部１８６と同様に構成されている。ただし、放熱部１８６は、放熱板１８５と同様の材料を含む。一方、放熱部１８６´は、放熱板１８５´と異なる材料を含む。例えば、放熱部１８６´は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等の導電性の金属化合物を含んでいても良い。また、放熱板１８５´は、例えば、タングステン（Ｗ）等の金属を含んでいても良い。
【0200】
尚、トランジスタＴｒＬＶ７は、トランジスタＴｒＳＡ１（図３３）として使用しても良いし、トランジスタＴｒＳＡ１以外のトランジスタとして使用しても良い。
【0201】
また、トランジスタ層ＬＴ７は、トランジスタＴｒＬＶ，ＴｒＨＶの少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ７は、トランジスタＴｒＬＶ４，ＴｒＨＶ４の少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ７は、トランジスタＴｒＬＶ５，ＴｒＨＶ５の少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ７は、トランジスタＴｒＬＶ６を含んでいても良い。
【0202】
また、図３５には、チャネル方向をＹ方向とするトランジスタＴｒＬＶ７を例示している。しかしながら、トランジスタ層ＬＴ７は、チャネル方向をＸ方向とするトランジスタＴｒＬＶ７を含んでいても良い。
【0203】
［第８実施形態］
次に、第８実施形態に係る半導体記憶装置について説明する。以下の説明において、第６実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第８実施形態に係る半導体記憶装置について説明する。以下の説明において、第６実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
【0204】
第８実施形態に係る半導体記憶装置は、基本的には、第６実施形態に係る半導体記憶装置と同様に構成されている。
【0205】
ただし、第８実施形態に係る半導体記憶装置は、トランジスタ層ＬＴ６のかわりに、トランジスタ層ＬＴ８を備えている。
【0206】
図３６は、トランジスタ層ＬＴ８の一部の構成を示す模式的な断面図である。尚、図３６には、トランジスタ層ＬＴ８に加え、トランジスタ層ＬＴ８の下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴ８の上方に設けられた配線層Ｍ１と、を例示している。
【0207】
図３６に示す様に、トランジスタ層ＬＴ８は、トランジスタＴｒＬＶ８を備える。トランジスタＴｒＬＶ８は、基本的には、トランジスタＴｒＬＶ６と同様に構成されている。ただし、トランジスタＴｒＬＶ８の下方には、埋め込み絶縁層１０２と熱伝導率が異なる構成として、複数の空隙ＣＡＶが設けられている。図示の例では、複数の空隙ＣＡＶが、半導体層１８１Ｌの下面に沿ってＹ方向に並んでいる。
【0208】
空隙ＣＡＶは、例えば、ビアコンタクト電極ｖ０に対応するコンタクトホールと同時に形成されても良い。この様な場合、空隙ＣＡＶの下端は、ビアコンタクト電極ｖ０の下端と同程度の高さ位置に設けられていても良い。また、空隙ＣＡＶの下端は、ビアコンタクト電極ｖ０の下端より下方に設けられていても良い。また、空隙ＣＡＶの上端は、ビアコンタクト電極ｖ０の上端より下方に設けられていても良い。
【0209】
この様な構成によれば、半導体層１８１Ｌの結晶化工程において、半導体層１８１Ｌ中の熱が、ビアコンタクト電極ｖ０及び配線層Ｍ０中の配線ｍ０を介して逃がされる。また、空隙ＣＡＶは熱伝導率が小さいため、空隙ＣＡＶの近傍においては、半導体層１８１Ｌ中の熱が逃げづらい。従って、半導体層１８１Ｌ中においては、ビアコンタクト電極ｖ０に近い位置程温度が低く、ビアコンタクト電極ｖ０から遠い位置程温度が高くなる様な、熱勾配が形成される。これにより、半導体層１８１Ｌ中において、ビアコンタクト電極ｖ０の近傍から結晶化が始まる。これにより、半導体層１８１Ｌ中の、上方から見てゲート電極１８３と重なる部分（ゲート領域）に結晶粒界が形成されることを抑制することが可能である。これにより、トランジスタＴｒＬＶ８のしきい値電圧のバラツキを抑制可能である。
【0210】
尚、トランジスタＴｒＬＶ８は、トランジスタＴｒＳＡ１（図３３）として使用しても良いし、トランジスタＴｒＳＡ１以外のトランジスタとして使用しても良い。
【0211】
また、トランジスタ層ＬＴ８は、トランジスタＴｒＬＶ，ＴｒＨＶの少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ８は、トランジスタＴｒＬＶ４，ＴｒＨＶ４の少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ８は、トランジスタＴｒＬＶ５，ＴｒＨＶ５の少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ８は、トランジスタＴｒＬＶ６を含んでいても良い。また、トランジスタ層ＬＴ８は、トランジスタＴｒＬＶ７を含んでいても良い。
【0212】
また、図３６には、チャネル方向をＹ方向とするトランジスタＴｒＬＶ８を例示している。しかしながら、トランジスタ層ＬＴ８は、チャネル方向をＸ方向とするトランジスタＴｒＬＶ８を含んでいても良い。
【0213】
［第９実施形態］
次に、第９実施形態に係る半導体記憶装置について説明する。以下の説明において、第８実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第９実施形態に係る半導体記憶装置について説明する。以下の説明において、第８実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
【0214】
第９実施形態に係る半導体記憶装置は、基本的には、第８実施形態に係る半導体記憶装置と同様に構成されている。
【0215】
ただし、第９実施形態に係る半導体記憶装置は、トランジスタ層ＬＴ８のかわりに、トランジスタ層ＬＴ９を備えている。
【0216】
図３７は、トランジスタ層ＬＴ９の一部の構成を示す模式的な断面図である。尚、図３７には、トランジスタ層ＬＴ９に加え、トランジスタ層ＬＴ９の下方に設けられた配線層Ｍ０と、トランジスタ層ＬＴ９の上方に設けられた配線層Ｍ１と、を例示している。
【0217】
図３７に示す様に、トランジスタ層ＬＴ９は、トランジスタＴｒＬＶ９を備える。トランジスタＴｒＬＶ９は、基本的には、トランジスタＴｒＬＶ８と同様に構成されている。ただし、トランジスタＴｒＬＶ９の下方には、埋め込み絶縁層１０２と熱伝導率が異なる構成として、複数の絶縁部材１８７が設けられている。図示の例では、複数の絶縁部材１８７が、半導体層１８１Ｌの下面に沿ってＹ方向に並んでいる。
【0218】
図示は省略するものの、絶縁部材１８７の熱伝導率は、埋め込み絶縁層１０２の熱伝導率よりも小さい。絶縁部材１８７は、例えば、炭素（Ｃ）等を含んでいても良い。
【0219】
絶縁部材１８７は、例えば、ビアコンタクト電極ｖ０に対応するコンタクトホールと同時に形成されるビアホール内に形成されても良い。この様な場合、絶縁部材１８７の下端は、ビアコンタクト電極ｖ０の下端と同程度の高さ位置に設けられていても良い。また、絶縁部材１８７の下端は、ビアコンタクト電極ｖ０の下端より下方に設けられていても良い。また、絶縁部材１８７の上端は、ビアコンタクト電極ｖ０の上端より下方に設けられていても良い。
【0220】
この様な構成においても、第８実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0221】
尚、トランジスタＴｒＬＶ９は、トランジスタＴｒＳＡ１（図３３）として使用しても良いし、トランジスタＴｒＳＡ１以外のトランジスタとして使用しても良い。
【0222】
また、トランジスタ層ＬＴ９は、トランジスタＴｒＬＶ，ＴｒＨＶの少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ９は、トランジスタＴｒＬＶ４，ＴｒＨＶ４の少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ９は、トランジスタＴｒＬＶ５，ＴｒＨＶ５の少なくとも一方を含んでいても良い。また、トランジスタ層ＬＴ９は、トランジスタＴｒＬＶ６を含んでいても良い。また、トランジスタ層ＬＴ９は、トランジスタＴｒＬＶ７を含んでいても良い。また、トランジスタ層ＬＴ９は、トランジスタＴｒＬＶ８を含んでいても良い。
【0223】
また、図３７には、チャネル方向をＹ方向とするトランジスタＴｒＬＶ９を例示している。しかしながら、トランジスタ層ＬＴ９は、チャネル方向をＸ方向とするトランジスタＴｒＬＶ９を含んでいても良い。
【0224】
［その他の実施形態］
以上、第１実施形態～第９実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成等はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
以上、第１実施形態～第９実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成等はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
【0225】
例えば、図１７に例示したデコード回路ＤＥＣＳＧは、２つの放電回路Ｃ２／３Ｄ，Ｃ２／３Ｓを備えている。しかしながら、例えば、これら２つの放電回路Ｃ２／３Ｄ，Ｃ２／３Ｓの一方を省略することも可能である。
【0226】
また、例えば、図１７に例示したデコード回路ＤＥＣＳＧにおいては、アドレス選択回路ＣＡＤＳが、アドレスノードｎＡと放電回路ＣＤＳＣとの間の電流経路に設けられている。しかしながら、アドレス選択回路ＣＡＤＳは、アドレスノードｎＡと充電回路ＣＰＲＣとの間の電流経路に設けられていても良い。この様な場合、例えば、図２１を参照して説明したタイミングでは、アドレスデータに対応する一つのアドレスノードｎＡのみを、選択的に充電しても良い。
【0227】
また、例えば、図１７に例示したデコード回路ＤＥＣＳＧにおいては、放電回路Ｃ２／３Ｄ，Ｃ２／３Ｓに含まれる複数のトランジスタＴｒＳＧ３１，ＴｒＳＧ３２のゲート電極が、一つおきに共通に接続される。しかしながら、これら複数のトランジスタＴｒＳＧ３１，ＴｒＳＧ３２は、各アドレスノードｎＡを好適に一つのアドレスノードｎＡと接続出来ればよく、複数のトランジスタＴｒＳＧ３１，ＴｒＳＧ３２のゲート電極をどの様に接続するのかは、適宜調整可能である。例えば、複数のトランジスタＴｒＳＧ３１，ＴｒＳＧ３２のゲート電極は、二つおき又は三つおきに共通に接続されても良い。
【0228】
また、例えば、図１７に例示したデコード回路ＤＥＣＳＧにおいては、レベルシフタ回路ＣＬＳＤが複数のインバータを備える。また、レベルシフタ回路ＣＬＳＳが複数のクロックドインバータを備える。しかしながら、レベルシフタ回路ＣＬＳＤ，ＣＬＳＳは、アドレスノードｎＡの信号を増幅出来ればよく、具体的な構成は、適宜調整可能である。
【0229】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0230】
１１０…半導体層、１２０…ビア電極、１３０…ゲート絶縁層、１４０…導電層、１５０…導電層、１６０…半導体層、１７０…導電層、ｎＡ…アドレスノード、ＣＰＲＣ…充電回路、ＣＤＳＣ…放電回路、ＣＡＤＳ…アドレス選択回路、Ｃ２／３Ｄ，Ｃ２／３Ｓ…放電回路、ＣＬＳＤ，ＣＬＳＳ…レベルシフタ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】